JP5419063B2 - Semiconductor element - Google Patents
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Description
本発明は、界面準位制御層を有する半導体素子に関する。 The present invention relates to a semiconductor device having an interface state control layer.
金属−絶縁体−半導体（ＭＩＳ）構造において、絶縁体／半導体界面に形成される界面準位は、素子の特性に強く影響を与えることが知られている。特に電界効果トランジスタ（ＦＥＴ）素子において、ゲート絶縁膜と伝導チャネルが形成される半導体層の界面に形成される界面準位は、閾値電圧Ｖｔｈや電界効果移動度μＦＥＴ等の重要なトランジスタパラメータに大きな影響を与える（非特許文献１参照）。ＦＥＴ素子のゲート絶縁膜等で一般的に用いられているＳｉＯ２の表面には電子をトラップするような界面準位が存在し、シランカップリング剤等をもちいてＳｉＯ２表面に自己組織化膜を形成させ、この界面準位を減少させることによりＦＥＴの特性が大幅に改善されることが報告されている（非特許文献２参照）。このように、今までの報告では、主に素子作成時に絶縁膜に表面処理を施し、界面準位を制御するという手法が用いられてきた。 In a metal-insulator-semiconductor (MIS) structure, it is known that the interface state formed at the insulator / semiconductor interface strongly affects the characteristics of the device. In particular, in a field effect transistor (FET) element, an interface state formed at the interface between a gate insulating film and a semiconductor layer in which a conduction channel is formed is an important transistor parameter such as a threshold voltage V th or a field effect mobility μ FET. (See non-patent document 1). There is an interface state that traps electrons on the surface of SiO 2 that is generally used for the gate insulating film of an FET element, and a self-assembled film is formed on the SiO 2 surface using a silane coupling agent or the like. It has been reported that the characteristics of the FET are greatly improved by forming the interface and reducing the interface state (see Non-Patent Document 2). As described above, in the reports so far, a method of mainly performing surface treatment on the insulating film at the time of element fabrication and controlling the interface state has been used.
界面準位は素子特性に大きな影響を与えるが、これらは一般的に、素子作製時に意図せず形成されることが多いため、素子設計時の特性と異なる特性をもつ素子が作製されるという問題があった。 Interface states have a large effect on device characteristics. However, these are generally formed unintentionally at the time of device fabrication, so the problem is that devices with properties different from those at the time of device design are fabricated. was there.
本発明は、これらの界面準位を意図的に形成−消滅させることにより素子特性を制御した構成の、高性能なスイッチング素子やメモリ素子を提供することを目的とする。 An object of the present invention is to provide a high-performance switching element or memory element having a configuration in which element characteristics are controlled by intentionally forming and eliminating these interface states.
本発明者らは、FET素子において、ゲート絶縁膜と半導体層の界面に、外場（光や磁場）により分子軌道やバンド構造が変化する材料を用いることにより、FET素子の上面や下面から外場を入射することにより界面準位の形成−消滅を制御することが可能となり、FET特性を外場により制御できることを見出し、本発明を成すに到った。 In the FET element, by using a material whose molecular orbital or band structure is changed by an external field (light or magnetic field) at the interface between the gate insulating film and the semiconductor layer, the outer surface of the FET element is exposed from the upper surface and the lower surface. By entering the field, it was possible to control the formation and annihilation of the interface state, and it was found that the FET characteristics can be controlled by the external field, and the present invention has been achieved.
本発明は、上記目的を達成するために下記（１）〜（９）の解決手段を採用する。
（１） 本発明の半導体素子は、界面準位制御層と、半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、基板とを層状に積層してなり、界面準位制御層の１側面にゲート絶縁膜を設けて構成する。
（２） 界面準位制御層の他側面に半導体層を設ける。
（３） 界面準位制御層の他側面に半導体層、ソース電極、およびドレイン電極を設ける。
（４） 界面準位制御層を、外場により分子軌道のエネルギー準位が変化する物質、又は、バンド構造が変化する物質により形成された層とする。
（５） 界面準位制御層を、フォトクロミック材料により形成される層とし、メモリ性を持たせる。
（６） 界面準位制御層を、サーモクロミック材料により形成される層とし、メモリ性を持たせる。
（７） ゲート絶縁膜を、ゲート絶縁膜の材料にフォトクロミック材料を含有させたものとし、該ゲート絶縁膜に界面準位制御層の機能を持たせる。
（８） ゲート絶縁膜を、ゲート絶縁膜の材料にサーモクロミック材料を含有させたものとし、該ゲート絶縁膜に界面準位制御層の機能を持たせる。
（９）フォトクロミックの材料をジアリールエテン誘導体とする。
（１０） 半導体層を、有機半導体材料により形成される層とする。
（１１） 半導体層を、金属酸化物半導体材料により形成される層とする。
The present invention employs the following means (1) to (9) to achieve the above object.
(1) A semiconductor element of the present invention includes an interface state control layer, a semiconductor layer, a source electrode, a drain electrode, a gate electrode, a gate insulating film, and a substrate laminated in layers, A gate insulating film is provided on one side surface of the potential control layer.
(2) A semiconductor layer is provided on the other side of the interface state control layer.
(3) A semiconductor layer, a source electrode, and a drain electrode are provided on the other side surface of the interface state control layer.
(4) The interface state control layer is a layer formed of a material whose molecular orbital energy level changes due to an external field or a material whose band structure changes.
(5) The interface state control layer is a layer formed of a photochromic material and has a memory property.
(6) The interface state control layer is a layer formed of a thermochromic material and has a memory property.
(7) The gate insulating film includes a material of the gate insulating film containing a photochromic material, and the gate insulating film has a function of an interface state control layer.
(8) The gate insulating film includes a material of the gate insulating film containing a thermochromic material, and the gate insulating film has a function of an interface state control layer.
(9) The photochromic material is a diarylethene derivative.
(10) The semiconductor layer is a layer formed of an organic semiconductor material.
(11) The semiconductor layer is a layer formed of a metal oxide semiconductor material.
本発明の半導体素子は、界面準位制御層の導入により、微小な外部からの入力信号（外場）をこの界面準位制御層で受け、界面準位の形成−消滅を切り替えることにより増幅された出力信号（例えば、FET素子のドレイン‐ソース電流等）として高感度に取り出すことができる。また、本発明の半導体素子は、界面準位の形成−消滅の一方の状態をある一定時間保持できる材料を用いることにより、メモリ素子として機能させる。 The semiconductor element of the present invention is amplified by receiving a minute external input signal (external field) at this interface state control layer by switching the interface state formation and extinction by introducing the interface state control layer. Output signals (for example, drain-source currents of FET elements) can be extracted with high sensitivity. In addition, the semiconductor element of the present invention functions as a memory element by using a material that can maintain one state of formation and disappearance of an interface state for a certain period of time.
本発明の半導体素子はFET素子のゲート絶縁膜と半導体層の界面に界面準位制御層を導入したことを特徴とする。 The semiconductor element of the present invention is characterized in that an interface state control layer is introduced at the interface between the gate insulating film of the FET element and the semiconductor layer.
（ 半導体素子の構成 ）
図１は、本願発明における半導体素子の断面を示す模式図である。図１（ａ）はトップコンタクトボトムゲートタイプ、図１（ｂ）はミドルコンタクトボトムゲートタイプ、図１（ｃ）はボトムコンタクトトップゲートタイプ、図１（ｄ）はミドルコンタクトトップゲートタイプを表す。
本発明の半導体素子は図１に示すように、界面準位制御層５と、半導体層４と、ソース電極２と、ドレイン電極３と、ゲート電極７と、ゲート絶縁膜６と、基板８とからなる。
図１（ａ）のトップコンタクトボトムゲートタイプは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上に界面準位制御層５を設け、その界面準位制御層５上に半導体層４を設け、その半導体層４上に離間してソース電極２とドレイン電極３を形成する。
(Configuration of semiconductor element)
FIG. 1 is a schematic view showing a cross section of a semiconductor element in the present invention. 1A shows a top contact bottom gate type, FIG. 1B shows a middle contact bottom gate type, FIG. 1C shows a bottom contact top gate type, and FIG. 1D shows a middle contact top gate type.
As shown in FIG. 1, the semiconductor device of the present invention includes an interface state control layer 5, a semiconductor layer 4, a source electrode 2, a drain electrode 3, a gate electrode 7, a gate insulating film 6, a substrate 8, Consists of.
In the top contact bottom gate type of FIG. 1A, a gate electrode 7 is provided on a substrate 8, a flat gate insulating film 6 is provided on the substrate so as to cover the gate electrode 7, and an interface state is formed on the gate insulating film 6. A level control layer 5 is provided, a semiconductor layer 4 is provided on the interface state control layer 5, and a source electrode 2 and a drain electrode 3 are formed on the semiconductor layer 4 so as to be separated from each other.
図１（ｂ）のミドルコンタクトボトムゲートタイプは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上に界面準位制御層５を設け、その界面準位制御層５上に離間してソース電極２とドレイン電極３を形成し、ソース電極２とドレイン電極３を覆って界面準位制御層５上に半導体層４を設ける。
図１（ｃ）のボトムコンタクトトップゲートタイプは、基板８上にソース電極２とドレイン電極３を形成し、このソース電極２とドレイン電極３を覆って基板上に平坦な半導体層４を設け、その半導体層４上に界面準位制御層５を設け、その界面準位制御層５上に平坦なゲート絶縁膜６を設け、このゲート絶縁膜６上にゲート電極７を形成し、ゲート電極７の上面が露出するように先のゲート絶縁膜６上に更に平坦なゲート絶縁膜６を設ける。
In the middle contact bottom gate type of FIG. 1B, a gate electrode 7 is provided on a substrate 8, a flat gate insulating film 6 is provided on the substrate so as to cover the gate electrode 7, and an interface state is provided on the gate insulating film 6. The level control layer 5 is provided, the source electrode 2 and the drain electrode 3 are formed on the interface state control layer 5 so as to be separated from each other, and the semiconductor layer is formed on the interface level control layer 5 so as to cover the source electrode 2 and the drain electrode 3. 4 is provided.
In the bottom contact top gate type of FIG. 1C, a source electrode 2 and a drain electrode 3 are formed on a substrate 8, and a flat semiconductor layer 4 is provided on the substrate so as to cover the source electrode 2 and the drain electrode 3, An interface state control layer 5 is provided on the semiconductor layer 4 , a flat gate insulating film 6 is provided on the interface state control layer 5 , a gate electrode 7 is formed on the gate insulating film 6, and the gate electrode 7 A flat gate insulating film 6 is provided on the previous gate insulating film 6 so that the upper surface of the gate insulating film 6 is exposed.
図１（ｄ）のミドルコンタクトトップゲートタイプは、基板８上に半導体層４を設け、この半導体層４上に離間してソース電極２とドレイン電極３を形成し、これらソース電極２とドレイン電極３の間の先の半導体層４上に両電極の上面が露出するように更に半導体層４を設け、これら両電極と半導体層４上に平坦に界面準位制御層５を設け、その界面準位制御層５上に平坦なゲート絶縁膜６を設け、ゲート電極７の上面が露出するように先のゲート絶縁膜６上に更に平坦なゲート絶縁膜６を設ける。 In the middle contact top gate type of FIG. 1D, a semiconductor layer 4 is provided on a substrate 8, and a source electrode 2 and a drain electrode 3 are formed on the semiconductor layer 4 so as to be separated from each other. further, on the previous semiconductor layer 4 between the 3 so that the upper surface of the electrodes is exposed to is provided semiconductor layer 4, flat provided the interface state control layer 5 on 4 both electrodes and the semiconductor layer, the interface state A flat gate insulating film 6 is provided on the level control layer 5 , and a flat gate insulating film 6 is further provided on the previous gate insulating film 6 so that the upper surface of the gate electrode 7 is exposed.
それぞれの部位の配置、構成する物質、作製方法を次に示す。
本発明の半導体素子の基本的な構造は図１に示すように、基板８上にパターニングされたゲート電極７を覆うようにゲート絶縁膜６が設けられ、ゲート絶縁膜６の上に界面準位制御層５、半導体層４、パターニングされたドレイン電極３−ソース電極２の順番に設けられた構造（トップコンタクトボトムゲート図１（ａ））、基板８上にパターニングされたゲート電極７を覆うようにゲート絶縁膜６が設けられ、ゲート絶縁膜６の上に界面準位制御層５、パターニングされたドレイン電極３−ソース電極２、半導体層４の順番に設けられた構造（ミドルコンタクトボトムゲート図１（ｂ））、基板８上にパターニングされたドレイン電極３−ソース電極２を覆うように半導体層４が設けられ、半導体層４の上に界面準位制御層５、ゲート絶縁膜６、パターニングされたゲート電極７の順番に設けられた構造（ボトムコンタクトトップゲート図１（ｃ））、基板８上に半導体層４、パターニングされたドレイン電極３−ソース電極２、界面準位制御層５、ゲート絶縁膜６、パターニングされたゲート電極７が順番に設けられた構造（ミドルコンタクトトップゲート図１（ｄ））の四種類である。基本的に上記四種類のうちどの構造をもちいても同様の素子特性を示す。
The arrangement of each part, constituent substances, and production method are shown below.
As shown in FIG. 1, the basic structure of the semiconductor device of the present invention is that a gate insulating film 6 is provided on a substrate 8 so as to cover a patterned gate electrode 7, and an interface state is formed on the gate insulating film 6. A structure in which the control layer 5, the semiconductor layer 4, the patterned drain electrode 3 and the source electrode 2 are provided in this order (top contact bottom gate FIG. 1A), and the gate electrode 7 patterned on the substrate 8 is covered. The gate insulating film 6 is provided on the gate insulating film 6, and the interface state control layer 5, the patterned drain electrode 3 -source electrode 2, and the semiconductor layer 4 are provided in this order on the gate insulating film 6 (middle contact bottom gate diagram). 1 (b)), the semiconductor layer 4 is provided on the substrate 8 so as to cover the drain electrode 3 and the source electrode 2 patterned, and the interface state control layer 5 and the gate insulation are formed on the semiconductor layer 4. 6, patterned sequentially provided a structure of the gate electrode 7 (bottom-contact top-gate Figure 1 (c)), the semiconductor layer on the substrate 8 4, patterned drain electrode 3 source electrode 2, the interface state control There are four types of structures (middle contact top gate FIG. 1 (d)) in which a layer 5 , a gate insulating film 6, and a patterned gate electrode 7 are provided in order. Basically, any of the above four types of structures exhibits the same device characteristics.
基板８としては、通常半導体素子に用いられるものであれば特に限定されず、いかなる材料の物を用いても良い。一般に好適に用いられる物としては、シリコン基板やガラス基板等が挙げられる。また、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート（ＰＡＲ）、ポリエーテルケトン（ＰＥＥＫ）等の材料のプラスチックフィルム基板、グリーンシート等のセラミックスフィルムなど、可撓性のあるフィルム基板等を用いることが出来る。基板の厚さは特に限定しないが、素子を安定に保持する強度を有する必要があることと、可撓性を必要とする場合があるため、１０μｍから１０００μｍの間の任意の値が好適に用いられる。 The substrate 8 is not particularly limited as long as it is usually used for a semiconductor element, and any material may be used. Examples of materials that are preferably used include silicon substrates and glass substrates. Also, plastic films of materials such as polycarbonate (PC), polyimide (PI), polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyethersulfone (PES), polyarylate (PAR), polyetherketone (PEEK) A flexible film substrate such as a ceramic film such as a substrate or a green sheet can be used. Although the thickness of the substrate is not particularly limited, any value between 10 μm and 1000 μm is preferably used because it needs to have strength to stably hold the element and may need flexibility. It is done.
ゲート絶縁膜６に関しては、その材料は特に限定されるものではないが、好ましくはアクリル系樹脂、ポリカーボネート、ボリビニルブチラール、ポリスチレン、ポリイミド、ポリエステル、エポキシ系樹脂、導電性高分子材料、パリレン、シラザン系材料、シロキサン系材料等が用いられる。また、ゲート絶縁膜の厚さは、低電圧駆動を実現するために薄いほうが望ましいが、絶縁性を保つ程度の厚さが必要であるため、０．１μｍから１０μｍの間の任意の値が望ましい。 The material of the gate insulating film 6 is not particularly limited, but is preferably an acrylic resin, polycarbonate, polyvinyl butyral, polystyrene, polyimide, polyester, epoxy resin, conductive polymer material, parylene, silazane. System materials, siloxane materials, etc. are used. Further, the thickness of the gate insulating film is preferably thin in order to realize low-voltage driving, but an arbitrary value between 0.1 μm and 10 μm is desirable because it needs to be thick enough to maintain insulation. .
ゲート絶縁膜６の作製方法は、特に限定されないが、好ましくは、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマ重合法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法、ゾルゲル法等が用いられる。
ゲート電極７を構成する材料としては、その仕事関数はトランジスタの動作閾値電圧と半導体層４の仕事関数とに合わせて調節されるが、組み合わせは特に限定されるものではない。好ましくは、ドーピングされた酸化物半導体、ドーピングされた導電性高分子、金属、金属ペースト等が用いられる。
The manufacturing method of the gate insulating film 6 is not particularly limited, but preferably, a vapor deposition method, a CVD (Chemical Vapor Deposition) method, a plasma polymerization method, a sputtering method, a dip coating method, a spin coating method, a casting method, a printing method, a printing method, A singing method, a sol-gel method, or the like is used.
As a material constituting the gate electrode 7, its work function is adjusted according to the operation threshold voltage of the transistor and the work function of the semiconductor layer 4, but the combination is not particularly limited. Preferably, a doped oxide semiconductor, a doped conductive polymer, a metal, a metal paste, or the like is used.
ゲート電極７の作製方法は、特に限定されないが、好ましくは、蒸着法、イオンプレーティング法、スパッタリング法、印刷法、ディスペンシング法等が用いられる。
ドレイン電極３及びソース電極２に関しては、半導体層４への効率の良い電荷注入を実現するために、それらドレイン電極３及びソース電極２の仕事関数は半導体層４の仕事関数に近いことが望ましい。また、出力電流を効率よく取り出すためにはドレイン電極３とソース電極２の電極間距離は小さいほうが望ましいが、短チャネル効果等の影響もあるため、１μｍから１０００μｍの間の任意の値が好ましい。
ドレイン電極３、ソース電極２の作製方法は、特に限定されないが、好ましくは、蒸着法、イオンプレーティング法、スパッタリング法、印刷法、ディスペンシング法等が用いられる。
A method for manufacturing the gate electrode 7 is not particularly limited, but preferably, an evaporation method, an ion plating method, a sputtering method, a printing method, a dispensing method, or the like is used.
Regarding the drain electrode 3 and the source electrode 2, the work functions of the drain electrode 3 and the source electrode 2 are preferably close to the work function of the semiconductor layer 4 in order to realize efficient charge injection into the semiconductor layer 4. Further, in order to efficiently extract the output current, it is desirable that the distance between the drain electrode 3 and the source electrode 2 is small. However, since there is an influence such as a short channel effect, an arbitrary value between 1 μm and 1000 μm is preferable.
A method for manufacturing the drain electrode 3 and the source electrode 2 is not particularly limited, but preferably, an evaporation method, an ion plating method, a sputtering method, a printing method, a dispensing method, or the like is used.
半導体層４を構成する半導体としては、多結晶シリコン、アモルファスシリコン、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、ＩＧＺＯ(インジウム−ガリウム−亜鉛酸化物)、有機半導体等が好ましい。
優れた特性を示す有機半導体としては、好ましくは、以下（１）〜（８）に示されるものが用いられる。
（１） アントラセン、テトラセン、ペンタセン、またはその末端が置換されたこれらの誘導体、
（２） α−セクシチオフェン、
（３） ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体、
（４） ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体、
（５） 銅フタロシアニン及びその末端がフッ素などで置換された誘導体、
（６） 中心金属がニッケル、酸化チタン、フッ素化アルミニウム等のフタロシアニン系材料、
（７） フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体、
（８） ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
Semiconductors constituting the semiconductor layer 4 include polycrystalline silicon, amorphous silicon, zinc oxide, tin oxide, titanium oxide, silver oxide, copper oxide, indium oxide, tungsten oxide, nickel oxide, and IGZO (indium-gallium-zinc oxide). ), Organic semiconductors and the like are preferable.
As the organic semiconductor exhibiting excellent characteristics, those shown in the following (1) to (8) are preferably used.
(1) Anthracene, tetracene, pentacene, or a derivative thereof substituted at its terminal,
(2) α-sexithiophene,
(3) Perylenetetracarboxylic dianhydride (PTCDA) and derivatives with substituted ends thereof,
(4) naphthalenetetracarboxylic dianhydride (NTCDA) and derivatives with substituted ends thereof,
(5) Copper phthalocyanine and derivatives whose ends are substituted with fluorine or the like,
(6) A phthalocyanine-based material whose central metal is nickel, titanium oxide, fluorinated aluminum,
(7) Fullerene, rubrene, coronene, anthradithiophene and derivatives with substituted ends thereof,
(8) Polymers of polyphenylene vinylene, polythiophene, polyfluorene, polyphenylene, polyacetylene, and derivatives in which the terminal or side chain thereof is substituted.
半導体層４の作製方法は、特に限定されないが、好ましくは、蒸着法、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法、ゾルゲル法等が用いられる。 The method for producing the semiconductor layer 4 is not particularly limited, but preferably, a vapor deposition method, MBE (molecular beam epitaxy) method, CVD method, sputtering method, dip coating method, spin coating method, casting method, printing method, dispensing method. A sol-gel method or the like is used.
界面準位制御層５に用いられる物質としては、外場により分子軌道やバンド構造が変化する物質であれば特に限定されないが、好ましくは、光異性化分子（フォトクロミック分子）、熱異性化分子（サーモクロミック分子）が用いられる。フォトクロミック分子の代表的なものは、アゾ誘導体、スピロピラン誘導体、サリチリデンアニリン誘導体、チオインジゴ誘導体、フルギド誘導体、ジアリールエテン誘導体、ビオロゲン誘導体、ジヒドロピレン誘導体、ビス（トリフェニルイミダゾリル）誘導体、チオニン誘導体、または、これらを高分子系バインダーに分散したもの等がある。 The substance used for the interface state control layer 5 is not particularly limited as long as the molecular orbital or the band structure is changed by an external field, but preferably a photoisomerized molecule (photochromic molecule) or a thermally isomerized molecule ( Thermochromic molecules) are used. Representative photochromic molecules include azo derivatives, spiropyran derivatives, salicylidene aniline derivatives, thioindigo derivatives, fulgide derivatives, diarylethene derivatives, viologen derivatives, dihydropyrene derivatives, bis (triphenylimidazolyl) derivatives, thionine derivatives, or There are those in which these are dispersed in a polymer binder.
サーモクロミック分子の代表的なものは、エチレンジアミン誘導体錯体、サーモトロピック液晶材料、サリチリデンアニリン誘導体、アゾ誘導体、ジアリールエテン誘導体、または、これらを高分子系バインダーに分散したもの等である。
界面準位制御層５の作製方法は、特に限定されないが、好ましくは、蒸着法、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法等が用いられる。
Typical examples of the thermochromic molecule are an ethylenediamine derivative complex, a thermotropic liquid crystal material, a salicylideneaniline derivative, an azo derivative, a diarylethene derivative, or a dispersion of these in a polymer binder.
The method for producing the interface state control layer 5 is not particularly limited, but preferably, a vapor deposition method, an MBE (molecular beam epitaxy) method, a CVD method, a sputtering method, a dip coating method, a spin coating method, a casting method, a printing method, A dispensing method or the like is used.
（ 動作形態と動作原理 ）
本発明の半導体素子１に用いられる界面準位制御層５を構成する物質は、熱・光等の外場の入力により最高被占準位（ＨＯＭＯ）、最低空準位（ＬＵＭＯ）等の分子軌道や、価電子帯（ＶＢ）や伝導帯（ＣＢ）等のバンド準位が可逆的に変化する。ここでは、ｐ型の半導体層４を用いた半導体素子（ＦＥＴ）に界面準位制御層５を導入した場合について説明する。なお、ＨＯＭＯ準位（Highest Occupied Molecular Orbital:最高被占軌道）は電子によって占有されている分子軌道のうち最もエネルギーの高い準位、ＬＵＭＯ準位（Lowest Unoccupied Molecular Orbital：最低空軌道）は電子によって占有されていない軌道のうち最もエネルギーの低いものをいう。
(Operation mode and operation principle)
The material constituting the interface state control layer 5 used in the semiconductor device 1 of the present invention is a molecule such as the highest occupied level (HOMO) or the lowest vacant level (LUMO) by an external field input such as heat or light. Orbitals and band levels such as valence band (VB) and conduction band (CB) change reversibly. Here, a case where the interface state control layer 5 is introduced into a semiconductor element (FET) using the p-type semiconductor layer 4 will be described. The HOMO level (Highest Occupied Molecular Orbital) is the highest energy level among the molecular orbitals occupied by electrons, and the LUMO level (Lowest Unoccupied Molecular Orbital) is due to electrons. An unoccupied orbit with the lowest energy.
図２は、本願発明の半導体素子の外場を切り替えた状態における動作原理を示す模式図である。図２（ａ）はエネルギー障壁がある状態１に外場を切り替えた状態を示し、下側の図は素子構造を表し、上側の図はエネルギー状態を表す。図２（ｂ）はエネルギー障壁がない状態２に外場を切り替えた状態を示し、下側の図は素子構造を表し、上側の図はエネルギー状態を表す。
図２（ａ）に示す状態１では、半導体層４に隣接する界面準位制御層５に用いられる物質のＨＯＭＯ準位もしくはＶＢは半導体層のＶＢより低い位置になるため、ホールに対するエネルギー障壁が形成される。故に、ゲート電極７に負電圧を印加したときに、ホールは半導体層４／界面準位制御層５の界面に蓄積されるため、伝導チャネルは半導体層４内に形成される。
FIG. 2 is a schematic diagram showing the operation principle in a state where the external field of the semiconductor element of the present invention is switched. FIG. 2A shows a state in which the external field is switched to state 1 where there is an energy barrier, the lower diagram shows the element structure, and the upper diagram shows the energy state. FIG. 2B shows a state in which the external field is switched to the state 2 where there is no energy barrier, the lower diagram shows the element structure, and the upper diagram shows the energy state.
In the state 1 shown in FIG. 2A, since the HOMO level or VB of the substance used for the interface state control layer 5 adjacent to the semiconductor layer 4 is lower than VB of the semiconductor layer, the energy barrier against holes is increased. It is formed. Therefore, when a negative voltage is applied to the gate electrode 7, holes are accumulated at the interface of the semiconductor layer 4 / interface level control layer 5, so that a conduction channel is formed in the semiconductor layer 4.
一方、図２（ｂ）に示す状態２では、半導体層４に隣接する界面準位制御層５に用いられる物質のＨＯＭＯ準位もしくはＶＢが半導体層のＶＢと近い位置になるため、ホールに対するエネルギー障壁は形成されず、負のゲート電圧印加時には半導体層４／界面準位制御層５の界面で半導体層４から界面準位制御層５へホールが注入される。
界面準位制御層５を形成する物質は、半導体層４を形成する物質と比較して、電荷移動度が非常に小さいため、注入された電荷はドレイン電圧に沿って移動することは無く、界面準位制御層５内にトラップされた状態となる。
故に、状態２においてゲート電圧印加時のオン電流が状態１のオン電流と比較して低くなる。
On the other hand, in the state 2 shown in FIG. 2B, since the HOMO level or VB of the substance used for the interface level control layer 5 adjacent to the semiconductor layer 4 is close to VB of the semiconductor layer, the energy with respect to the holes No barrier is formed, and holes are injected from the semiconductor layer 4 to the interface state control layer 5 at the interface between the semiconductor layer 4 and the interface state control layer 5 when a negative gate voltage is applied.
Since the material forming the interface state control layer 5 has a very small charge mobility compared to the material forming the semiconductor layer 4, the injected charge does not move along the drain voltage. The state is trapped in the level control layer 5.
Therefore, the ON current when the gate voltage is applied in state 2 is lower than the ON current in state 1.
状態１と状態２は外場の入力により可逆的に変化させることができるため、外場によりＦＥＴ素子のオン電流をスイッチすることができる。
また、状態１や状態２は次の外場の入力があって切り替えられるまで保持されるため、オン電流が高い状態と低い状態をそれぞれ保持するというメモリ素子として利用することもできる。
界面準位制御層５を構成する物質の代表的なものとしてフォトクロミック材料が挙げられる。フォトクロミック材料は、一般的に、異なる波長の光の入力に対して色が可逆的に変化する分子である。色が変化するということは、分子自身の吸収スペクトルの変化に対応することを意味する。つまり、光の入力に対して分子のＨＯＭＯ準位、ＬＵＭＯ準位がそれぞれ変化して、準位間の遷移エネルギー差が変化するということであるから、この性質を界面準位制御に利用することができる。
Since the state 1 and the state 2 can be reversibly changed by an external field input, the on-state current of the FET element can be switched by the external field.
In addition, since the state 1 and the state 2 are held until the next external field input is switched, the state 1 and the state 2 can also be used as a memory element for holding a state where the on-current is high and a state where the on-state is low.
As a representative material constituting the interface state control layer 5, a photochromic material can be given. A photochromic material is generally a molecule whose color reversibly changes with the input of light of different wavelengths. A change in color means that it corresponds to a change in the absorption spectrum of the molecule itself. In other words, the HOMO level and LUMO level of the molecule change with respect to the light input, and the transition energy difference between the levels changes, so this property can be used for interface state control. Can do.
図３に本発明を用いて構成したＦＥＴの代表的な構造を示す。
図３のＦＥＴは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上にフォトクロミック層５を設け、そのフォトクロミック層５上に半導体層４を設け、その半導体層４上に離間してソース電極２とドレイン電極３を形成する。
透明ゲート電極としてガラス上にパターニングされたＩＴＯ（シート抵抗約１０Ω）、ゲート絶縁膜として、下記化１の構造式を有するポリメチルメタクリレートＰＭＭＡ（膜厚８００ｎｍ、スピンコート）、
FIG. 3 shows a typical structure of an FET constructed using the present invention.
In the FET of FIG. 3, a gate electrode 7 is provided on a substrate 8, a flat gate insulating film 6 is provided on the substrate so as to cover the gate electrode 7, a photochromic layer 5 is provided on the gate insulating film 6, and the photochromic layer A semiconductor layer 4 is provided on 5, and a source electrode 2 and a drain electrode 3 are formed on the semiconductor layer 4 so as to be separated from each other.
ITO (sheet resistance of about 10Ω) patterned on glass as a transparent gate electrode, and polymethyl methacrylate PMMA (film thickness: 800 nm, spin coat) having the following structural formula as a gate insulating film,
フォトクロミック層（界面準位制御層）として、蒸着した下記化２の構造式を有するＤＡＥ（１,２‐Ｂｉｓ(２,４‐ｄｉｍｅｔｈｙｌ‐５‐ｐｈｅｎｙｌ‐３‐ｔｈｉｅｎｙｌ) ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｐｅｎｔｅｎｅ（東京化成製、膜厚85nm））、
半導体層として、蒸着した下記化３の構造式を有するペンタセンＰｅｎｔａｃｅｎｅ（ナード研究所製、３回昇華精製品、膜厚５０ｎｍ）、
光異性化の際のＦＥＴ素子に対する光照射は、ＩＴＯ電極側から、光源として高圧水銀ランプ（マリオネットワーク社製ＨＬＲ１００Ｔ‐２、ＨＢ１００Ａ‐１ １７０ｍＷ／ｃｍ２）、シャープカットフィルター（可視光照射時:λ＜５２０ｎｍ、ＵＶ光照射時:λ＜３４０ｎｍ）をもちいて3分間行った。ＦＥＴ素子のトランジスタ特性の測定は、ドレイン−ソース用とゲート−ソース用の2台のソースメータ（Ｋｅｉｔｈｌｅｙ Ｉｎｓｔｒｕｍｅｎｔｓ社製６４３０型）を用いて真空下、室温にて行った。
図４にＤＡＥ層を持つＦＥＴ素子の出力特性と、図５にＩＤＳ １／２‐Ｖｇプロットを示す。
図４（ａ）は、ＶＧＳ（ゲート−ソース電圧）が＋８１ｖ〜−８１ｖの間の値をとる閉環体特性であり、横軸がドレイン−ソース電圧ＶＤＳ（単位Ｖ（ボルト））、縦軸がドレイン−ソース電流ＩＤＳ（単位Ｉ（アンペア））である。
図４（ｂ）は、ＶＧＳ（ゲート−ソース電圧）が＋８１ｖ〜−８１ｖの間の値をとる開環体特性であり、横軸がドレイン−ソース電圧ＶＤＳ（単位Ｖ（ボルト））、縦軸がドレイン−ソース電流ＩＤＳ（単位Ｉ（アンペア））である。
図４（ａ）の閉環体の特性を下記表１に示す。
Light irradiation to the FET element during photoisomerization is performed from the ITO electrode side as a light source using a high-pressure mercury lamp (HLR100T-2, HB100A-1 170 mW / cm 2 manufactured by Mario Networks), a sharp cut filter (when visible light is irradiated: (λ <520 nm, UV light irradiation: λ <340 nm) for 3 minutes. The transistor characteristics of the FET element were measured at room temperature under vacuum using two source meters for drain-source and gate-source (model 6430 manufactured by Keithley Instruments).
FIG. 4 shows the output characteristics of an FET element having a DAE layer, and FIG. 5 shows an I DS 1/2 -V g plot.
FIG. 4A shows the ring-closed body characteristics in which V GS (gate-source voltage) takes a value between +81 v to −81 v, and the horizontal axis represents the drain-source voltage V DS (unit V (volt)), the vertical axis. The axis is the drain-source current I DS (unit I (ampere)).
FIG. 4B shows ring-opening characteristics in which V GS (gate-source voltage) takes a value between +81 v and −81 v, and the horizontal axis represents the drain-source voltage V DS (unit V (volt)), The vertical axis represents the drain-source current I DS (unit I (ampere)).
The properties of the ring-closed body of FIG.
図４（ｂ）の閉環体の特性を下記表１に示す。
図５は光異性化時のトランジスタ特性の変化を示す。
図５（ａ）は一回目の光異性化時のトランジスタ特性の変化、（ｂ）は二回目の光異性化時のトランジスタ特性の変化を示している。横軸はＶＧＳ（ゲート−ソース電圧（単位Ｖ（ボルト））、縦軸はドレイン−ソース電流ＩＤＳの絶対値の０．５乗（単位Ｉ（アンペア）の０．５乗）である。
図５中の記号、
◇は、閉環体の特性ａ１として、ＶＧＳを「＋」から「−」へ掃引した場合、
□は、閉環体の特性ｂ１として、ＶＧＳを「−」から「＋」へ掃引した場合、
△は、開環体の特性ｃ１として、ＶＧＳを「＋」から「−」へ掃引した場合、
○は、開環体の特性ｄ１として、ＶＧＳを「−」から「＋」へ掃引した場合、
を示す特性である。
FIG. 5 shows changes in transistor characteristics during photoisomerization.
FIG. 5A shows the change in transistor characteristics during the first photoisomerization, and FIG. 5B shows the change in transistor characteristics during the second photoisomerization. The horizontal axis represents V GS (gate-source voltage (unit V (volt)), and the vertical axis represents the absolute value of the drain-source current I DS to the 0.5th power (the unit I (ampere) 0.5th power).
The symbols in FIG.
◇ indicates that when V GS is swept from “+” to “−” as the characteristic a1 of the closed ring,
□ is the closed ring characteristic b1 when V GS is swept from “−” to “+”.
Δ is the characteristic c1 of the ring-opened product when V GS is swept from “+” to “−”.
○ indicates that, as the characteristic d1 of the ring-opened body, when V GS is swept from “−” to “+”,
It is the characteristic which shows.
図５（ａ）に示されるように、閉環体の特性ａ１と閉環体の特性ｂ１は直線ｅに沿った傾き領域でほとんど重なる特性を有する。直線ｅの傾きはおおよそ１．８７Ｅ−５（Ａ／Ｖ）となる。同じく、開環体の特性ｃ１と開環体の特性ｄ１は直線ｆに沿った傾き領域でほとんど重なる特性を有する。直線ｆの傾きはおおよそ３．４７Ｅ−５（Ａ／Ｖ）となる。
また、図５（ｂ）に示されるように、閉環体の特性ａ２と閉環体の特性ｂ２は直線ｇに沿った傾き領域でほとんど重なる特性を有する。直線ｇの傾きはおおよそ１．７１Ｅ−５（Ａ／Ｖ）となる。同じく、開環体の特性ｃ２と開環体の特性ｄ２は直線ｈに沿った傾き領域でほとんど重なる特性を有する。直線ｈの傾きはおおよそ３．２０Ｅ−５（Ａ／Ｖ）となる。
As shown in FIG. 5A, the characteristic a1 of the ring-closed body and the characteristic b1 of the ring-closed body have characteristics that almost overlap in an inclined region along the straight line e. The slope of the straight line e is approximately 1.87E-5 (A / V). Similarly, the characteristics c1 of the ring-opening body and the characteristics d1 of the ring-opening body have characteristics that almost overlap each other in the slope region along the straight line f. The slope of the straight line f is approximately 3.47E-5 (A / V).
Further, as shown in FIG. 5B, the closed ring characteristic a2 and the closed ring characteristic b2 have characteristics that almost overlap each other in an inclined region along the straight line g. The slope of the straight line g is approximately 1.71E-5 (A / V). Similarly, the characteristic c2 of the ring-opening body and the characteristic d2 of the ring-opening body have characteristics that almost overlap each other in the slope region along the straight line h. The slope of the straight line h is approximately 3.20E-5 (A / V).
図５（ａ）のトランジスタ特性を下記表３に示す。
図５（ｂ）のトランジスタ特性を下記表４に示す。
図４および図５から、閉環体と開環体の異性化により電界効果移動度μFET、閾値電圧Vthともに変化する。また、二回目の光異性化時においても一回目と同傾向の特性が観察されるため、このトランジスタ特性の変化が可逆的なものであることが示唆された。
下記表５に示すように開環体と閉環体のμFETを比較すると、開環体のμFETの方が高くなっている。
4 and 5, both the field-effect mobility μ FET and the threshold voltage V th change due to the isomerization of the ring-closed body and the ring-opened body. In addition, since the same tendency characteristic as that in the first time was observed during the second photoisomerization, it was suggested that this change in transistor characteristics was reversible.
Comparing mu FET ring opening body and ring closed form as shown in the following Table 5, towards the mu FET ring opening member is high.
この結果について次のように考察した。
図６は、ＤＡＥとＰｅｎｔａｃｅｎｅに関するサイクリックボルタンメトリーのグラフである。図６（ａ）は、閉環体と開環体のポテンシャル−電流特性であり、横軸がＡｇ／ＡｇＣｌ電極を用いたときのポテンシャル（ｖ）、縦軸が単位面積（ｃｍ２）あたりの電流値を表す。図６（ｂ）は、ペンタセンのポテンシャル−電流特性であり、横軸がＡｇ／ＡｇＣｌ電極を用いたときのポテンシャル（ｖ）、縦軸が単位面積（ｃｍ２）あたりの電流値を表す。
図６（ａ）中の記号◇は開環体の特性を表し、図６（ａ）中の記号□は閉環体の特性を表す。図６（ａ）中の矢印ｊはオンセットポテンシャルが０．７２ｖのときの閉環体の特性を表し、図６（ａ）中の矢印ｋはオンセットポテンシャルが１．５ｖのときの開環体の特性を表す。図６（ａ）の開環体の特性と閉環体の特性はほとんど重なる傾向を有する。
図６（ｂ）中の記号◇はペンタセンの特性を表し、図６（ｂ）中の矢印ｍはオンセットポテンシャルが０．８ｖのときのペンタセンの特性を表す。
図６（ａ）のサイクリックボルタンメトリーの数値を下記表６に示す。
This result was considered as follows.
FIG. 6 is a cyclic voltammetry graph for DAE and Pentacene. FIG. 6A shows the potential-current characteristics of the ring-closed body and the ring-opened body. The horizontal axis represents potential (v) when an Ag / AgCl electrode is used, and the vertical axis represents current per unit area (cm 2 ). Represents a value. FIG. 6B shows the potential-current characteristics of pentacene. The horizontal axis represents the potential (v) when an Ag / AgCl electrode is used, and the vertical axis represents the current value per unit area (cm 2 ).
The symbol ◇ in FIG. 6A represents the characteristics of the ring-opened body, and the symbol □ in FIG. 6A represents the characteristics of the ring-closed body. The arrow j in FIG. 6 (a) represents the characteristics of the closed ring when the onset potential is 0.72v, and the arrow k in FIG. 6 (a) represents the ring-opened body when the onset potential is 1.5v. Represents the characteristics of The characteristics of the ring-opened body and the ring-closed body in FIG.
The symbol ◇ in FIG. 6B represents the characteristic of pentacene, and the arrow m in FIG. 6B represents the characteristic of pentacene when the onset potential is 0.8v.
The numerical values of cyclic voltammetry in FIG. 6 (a) are shown in Table 6 below.
図６（ｂ）のサイクリックボルタンメトリーの数値を下記表７に示す。
図６のサイクリックボルタンメトリーの結果より読み取られたオンセットポテンシャルから下記数１の式を用いてＨＯＭＯ準位を計算した。
ＬＵＭＯ準位は図７に示す吸収スペクトルの吸収端波長を読み取り下記数２および数３を用いて求めた。
図７は、ＤＡＥの開環体、閉環体、及びＰｅｎｔａｃｅｎｅの吸収スペクトルである。
横軸が波長（単位ｎｍ）、縦軸が吸光度（吸光度＝ｌｏｇ１０（入射光強度／透過光強度））（単位無次元）。図７中、矢印ｎは開環体における吸収端の波長４２５ｎｍの特性、矢印ｐは閉環体における吸収端の波長７００ｎｍの特性、矢印ｑはペンタセンにおける吸収端の波長７５０ｎｍの特性を示す。
図７の吸収スペクトルの数値を下記表８に示す。
The LUMO level was determined by reading the absorption edge wavelength of the absorption spectrum shown in FIG.
FIG. 7 shows absorption spectra of DAE ring-opened, ring-closed, and Pentacene.
The horizontal axis represents wavelength (unit: nm), and the vertical axis represents absorbance (absorbance = log 10 (incident light intensity / transmitted light intensity)) (unit dimensionless). In FIG. 7, an arrow n indicates a characteristic at the absorption edge wavelength 425 nm in the ring-opened body, an arrow p indicates a characteristic at the absorption edge wavelength 700 nm in the closed ring, and an arrow q indicates a characteristic at the absorption edge wavelength 750 nm in pentacene.
The numerical values of the absorption spectrum of FIG.
結果として得られたＨＯＭＯ準位は開環体で６．３ｅＶ、閉環体で５．５ｅＶ、ＬＵＭＯ準位は開環体で３．４ｅＶ、開環体で３．７ｅＶ、ＰｅｎｔａｃｅｎｅのＨＯＭＯ準位は５．６ｅＶ、ＬＵＭＯ準位は４．０ｅＶとなった。それぞれの準位の位置関係を図示したものが図８となる。
図８は、ＤＡＥとＰｅｎｔａｃｅｎｅに関して算出された分子軌道のエネルギー準位図である。
The resulting HOMO level is 6.3 eV for the ring-opened body, 5.5 eV for the ring-closed body, 3.4 eV for the ring-opened body, 3.7 eV for the ring-opened body, and the HOMO level of Pentacene is The 5.6 eV and the LUMO level were 4.0 eV. FIG. 8 illustrates the positional relationship between the levels.
FIG. 8 is an energy level diagram of molecular orbitals calculated for DAE and Pentacene.
図８の右側は閉環体特性を表し、図８の左側は開環体特性を表す。
開環体のＤＡＥのＨＯＭＯ準位とＰｅｎｔａｃｅｎｅのＨＯＭＯ準位は大きな差があるため、これがホールの注入障壁となり、ゲート電圧印加時にＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面にホールが蓄積される。また、ＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面をホールが移動するときＤＡＥのＨＯＭＯ準位にホールがトラップされる確率は低い。それに対して、閉環体のＤＡＥのＨＯＭＯ準位はＰｅｎｔａｃｅｎｅのＨＯＭＯ準位より高いレベルになるため、ゲート電圧印加時にホールはＤＡＥ内に注入されてしまう。またＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面をホールが移動するときＤＡＥのＨＯＭＯ準位にホールがトラップされる確率がたかくなる。ＤＡＥ単独の蒸着膜ではＦＥＴとして動作しないことが確認されているため、ＤＡＥのホール移動度は非常に低いと考えられるため、ＤＡＥ内にトラップされた電荷がＤＡＥ内を移動することは無い。
The right side of FIG. 8 represents the ring-closed body characteristics, and the left side of FIG. 8 represents the ring-opened body characteristics.
Since there is a large difference between the HOMO level of the DAE in the ring-opened form and the HOMO level of the Pentacene, this becomes a hole injection barrier, and holes are accumulated at the DAE / Pentacene interface when a gate voltage is applied. Also, when holes move at the DAE / Pentacene interface, the probability that holes will be trapped at the HOMO level of DAE is low. On the other hand, since the HOMO level of the closed ring DAE is higher than the HOMO level of Pentacene, holes are injected into the DAE when the gate voltage is applied. Also, when holes move at the DAE / Pentacene interface, the probability that holes will be trapped at the HOMO level of DAE increases. Since it has been confirmed that the vapor deposition film of the DAE alone does not operate as an FET, the hole mobility of the DAE is considered to be very low. Therefore, the charges trapped in the DAE do not move in the DAE.
１ 半導体素子
２ ソース電極
３ ドレイン電極
４ 半導体層
５ 界面準位制御層
６ ゲート絶縁層
７ ゲート電極
８ 基板
DESCRIPTION OF SYMBOLS 1 Semiconductor element 2 Source electrode 3 Drain electrode 4 Semiconductor layer 5 Interface state control layer 6 Gate insulating layer 7 Gate electrode 8 Substrate
Claims (7)
前記界面準位制御層の１側面に前記ゲート絶縁膜を設け、他側面に前記半導体層を設け、
前記界面準位制御層を、外場により分子軌道のエネルギー準位が変化する物質、又は、バンド構造が変化する物質により形成された層として、
外場の入力により界面準位の形成−消滅を可逆的に切り替えることを特徴とする半導体素子。 And interface state control layer, a semiconductor layer, a source electrode, a drain electrode, a gate electrode, a gate insulating film, Ri Oh and a substrate in a semiconductor device ing stacked in layers,
The gate insulating film is provided on one side of the interface state control layer, the semiconductor layer provided on the other side,
The interface state control layer is a material formed by a material whose molecular orbital energy level changes due to an external field, or a material whose band structure changes ,
A semiconductor element characterized by reversibly switching between formation and disappearance of an interface state by an external field input .
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