JP5413331B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP5413331B2 JP5413331B2 JP2010184087A JP2010184087A JP5413331B2 JP 5413331 B2 JP5413331 B2 JP 5413331B2 JP 2010184087 A JP2010184087 A JP 2010184087A JP 2010184087 A JP2010184087 A JP 2010184087A JP 5413331 B2 JP5413331 B2 JP 5413331B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- protective film
- etching
- cycle
- aspect ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、半導体基板に対して高アスペクト比のトレンチを形成するトレンチ形成工程を含む半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device including a trench forming step of forming a high aspect ratio trench in a semiconductor substrate.
従来より、素子間を絶縁分離するためのトレンチ分離構造、トレンチゲート構造のＭＯＳＦＥＴやＩＧＢＴ素子、ｎ型層とｐ型層とが交互に繰り返し配置されるスーパージャンクション構造などを含む半導体装置を製造するに当り、高アスペクト比のトレンチを形成している。トレンチの形成工程では、トレンチの内壁面への保護膜の形成工程と、保護膜のうちのトレンチ底面部分を取り除く除去工程と、トレンチ底面を異方性ドライエッチングによって掘り進めるエッチング工程とを行うことで、高アスペクト比のトレンチを形成できるようにしている。 Conventionally, a semiconductor device including a trench isolation structure for insulating and isolating elements, a MOSFET or IGBT element having a trench gate structure, a super junction structure in which n-type layers and p-type layers are alternately arranged, and the like are manufactured. In this case, a trench with a high aspect ratio is formed. In the trench forming process, a protective film forming process on the inner wall surface of the trench, a removing process of removing the trench bottom surface portion of the protective film, and an etching process of digging the trench bottom surface by anisotropic dry etching are performed. Thus, a trench with a high aspect ratio can be formed.
異方性ドライエッチングにおいては、反応種である中性の活性ラジカルは拡散によって供給されるため、高アスペクト形状を形成する際には加工が進むに連れてエッチングレートが低下する。また、保護膜の形成においても、高アスペクト形状となるに連れて形成される保護膜の膜厚が変化すると考えられる。 In anisotropic dry etching, neutral active radicals that are reactive species are supplied by diffusion, so that when the high aspect shape is formed, the etching rate decreases as the processing proceeds. Also in the formation of the protective film, it is considered that the film thickness of the protective film formed changes as the aspect ratio becomes high.
このため、トレンチが高アスペクトになるほど、トレンチの側壁面の角度が変化したり、湾曲した形状になる傾向が見られており、エッチングレートが高くなるほどその傾向が顕著に現れている。 For this reason, as the trench has a higher aspect, there is a tendency that the angle of the side wall surface of the trench changes or becomes a curved shape, and the tendency becomes more prominent as the etching rate increases.
このような形状になることを抑制すべく、特許文献１、２では、トレンチ形成工程のトレンチ形成条件（プロセスパラメータ）をトレンチの形成時間と共に変化させることが提案されている。具体的には、トレンチを形成する過程で時間と共にプラズマパワーやエッチングガス流量を減少させることにより、均一な角度の側壁面を有する高アスペクト比のトレンチが形成されるようにしている。
In order to suppress such a shape,
しかしながら、特許文献１、２のような手法では、時間と共にエッチングレートを低下させるようにプロセスパラメータを変化させていることから、当然エッチングレートが低くなる。通常トレンチが高アスペクトになるほどエッチングレートが低下することから、尚更トータルのエッチングレートが低くなる。したがって、従来よりもエッチングレートを高くしつつ、均一な角度の側壁面を有するトレンチを形成できるようにすることが望まれる。なお、特許文献２では、エッチングレートの低下を抑制するために、プロセスと共に圧力を減らすことが提案されているが、それでもエッチングレートの低下抑制が十分ではない。
However, in the methods such as
また、異方性ドライエッチングにおいては、加速させたイオンを半導体基板に衝突させてエッチングするため、半導体基板のトレンチ壁面内部にダメージ層が生じる。このダメージ層が残った状態では、結晶欠陥の発生やトレンチ壁面上に形成される絶縁膜の信頼性が低下するといった問題が生じるため、ダメージ層を除去する必要がある。このとき、ダメージ層の厚さによって除去量が異なるため、ダメージ層除去後には所望のトレンチ形状が得られないことがある。 In anisotropic dry etching, accelerated ions collide with the semiconductor substrate for etching, and a damage layer is generated inside the trench wall surface of the semiconductor substrate. In the state where the damaged layer remains, problems such as generation of crystal defects and deterioration of the reliability of the insulating film formed on the trench wall surface occur. Therefore, it is necessary to remove the damaged layer. At this time, since the removal amount varies depending on the thickness of the damaged layer, a desired trench shape may not be obtained after removing the damaged layer.
本発明は上記点に鑑みて、エッチングレートを高くしつつ、均一な角度の側壁面を有するトレンチを形成できるトレンチ形成工程を含む半導体装置の製造方法を提供することを目的とする。 In view of the above-described points, an object of the present invention is to provide a method for manufacturing a semiconductor device including a trench forming step capable of forming a trench having a sidewall surface having a uniform angle while increasing an etching rate.
上記目的を達成するため、請求項１に記載の発明では、トレンチ形成工程では、トレンチ（１２）のアスペクト比が所定値となるまでは、トレンチ（１２）の内壁面を覆うように保護膜（１３）を形成する保護膜形成工程と、トレンチ（１２）の底部において保護膜（１３）を剥離させる工程を行う保護膜剥離工程と、トレンチ（１２）の底部において保護膜（１３）が剥離させられた部分をエッチングして掘り進めるエッチング工程との３工程からなる第１サイクルを複数繰り返すと共に、トレンチ（１２）のアスペクト比が所定値以上において、保護膜形成工程と、トレンチ（１２）の底部において保護膜（１３）を除去すると共に、トレンチ（１２）の底部のうち保護膜（１３）が除去された部分をエッチングして掘り進めるエッチング工程との２工程からなる第２サイクルを複数繰り返すことで、トレンチ（１２）を形成することを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, in the trench formation step, the protective film (covering the inner wall surface of the trench (12) is covered until the aspect ratio of the trench (12) reaches a predetermined value. 13) forming a protective film, a protective film peeling step for peeling the protective film (13) at the bottom of the trench (12), and a protective film (13) peeling at the bottom of the trench (12). A plurality of first cycles consisting of three steps including an etching step of etching and etching the formed portion, and a protective film forming step and a bottom portion of the trench (12) when the aspect ratio of the trench (12) is a predetermined value or more. The etching film which removes the protective film (13) and etches the portion of the bottom of the trench (12) where the protective film (13) has been removed. By repeating a plurality of second cycle consisting of two steps with the step, it is characterized by forming a trench (12).
このように、アスペクト比が所定値となるまでは保護膜形成工程と保護膜剥離工程およびエッチング工程の３工程によってトレンチ（１２）の底部を掘り進め、アスペクト比が所定値以上となると保護膜形成工程とエッチング工程の２工程によってトレンチ（１２）の底部を掘り進めるようにしている。このため、アスペクト比が所定値以上となったときに、ダメージ層（１４）の厚みに応じてトレンチ（１２）のうちエッチング工程によってエッチングされる幅が狭くなるようにでき、半導体基板（１０）のうちダメージ層（１４）とダメージ層（１４）ではない部分の境界の角度がほぼ所望の角度となるようにできる。また、高アスペクト比の領域では、保護膜形成工程とエッチング工程の２工程によってトレンチ（１２）の底部を掘り進めており、保護膜剥離工程を行わなくて済むため、エッチングレートも増大する。このため、トレンチ（１２）を形成する際のトータルのエッチングレートを高くすることができる。したがって、エッチングレートを高くしつつ、均一な角度の側壁面を有するトレンチを形成できるトレンチ形成工程とすることができる。 In this way, until the aspect ratio reaches a predetermined value, the bottom of the trench (12) is dug through the three steps of the protective film forming step, the protective film peeling step, and the etching step, and when the aspect ratio exceeds the predetermined value, the protective film is formed. The bottom of the trench (12) is dug through two steps, a step and an etching step. For this reason, when the aspect ratio is equal to or greater than a predetermined value, the width of the trench (12) etched by the etching process can be reduced according to the thickness of the damaged layer (14), and the semiconductor substrate (10). Among them, the angle of the boundary between the damaged layer (14) and the non-damaged layer (14) can be set to a substantially desired angle. Further, in the high aspect ratio region, the bottom of the trench (12) is dug through the two steps of the protective film forming step and the etching step, and the protective film peeling step is not necessary, so that the etching rate increases. For this reason, the total etching rate at the time of forming a trench (12) can be made high. Therefore, it is possible to provide a trench formation process capable of forming a trench having a sidewall surface with a uniform angle while increasing the etching rate.
具体的には、請求項１に記載したように、トレンチ形成工程では、第１サイクルから第２サイクルに切替えるときに、第２サイクルに切替えたときの保護膜形成工程後のエッチング工程の際にトレンチ（１２）の底部上において除去される保護膜（１３）の幅を、トレンチ（１２）の底部において該トレンチ（１２）の側壁上に形成された保護膜（１３）間の幅よりも狭くしている。
Specifically, as described in
これにより、ダメージ層（１４）が大きく形成される分、低アスペクト比の領域と比較して高アスペクト比の領域において、トレンチ（１２）の側面にダメージ層（１４）が形成された半導体基板（１０）が厚めに残るようにできる。 As a result, the damage layer (14) is formed larger, so that the semiconductor substrate (in which the damage layer (14) is formed on the side surface of the trench (12) in the high aspect ratio region compared to the low aspect ratio region). 10) can remain thick.
また、請求項２に記載したように、トレンチ形成工程では、第１サイクルにおける保護膜剥離工程の時間を第１サイクルから第２サイクルに切替えるまでに徐々に短時間化させると共に、第１サイクルにおけるエッチング工程に対して第２サイクルのエッチング工程を長時間にすることおよびエッチングガス導入量を多くすることの少なくとも一方を行うことで第１サイクルよりも第２サイクルにおいてエッチングがされ易くなるようにし、第１サイクルにおけるエッチング工程を第１サイクルから第２サイクルに切り替わるまでの間に、徐々に第１サイクルのエッチング時間とエッチングガス導入量を第２サイクルに近づけるようにしても良い。
In addition, as described in
このように、低アスペクト比の領域でも第１サイクルの各種パラメータを変化させるようにすれば、トレンチ（１２）の側壁面がより所望角度となるようにできると共に、よりエッチングレートを高くすることができる。 Thus, if the various parameters of the first cycle are changed even in the low aspect ratio region, the side wall surface of the trench (12) can be at a desired angle and the etching rate can be increased. it can.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、半導体基板に対して高アスペクト比のトレンチを形成するトレンチ形成工程を含む半導体装置の製造方法について説明するが、半導体装置の製造方法のうち、高アスペクト比のトレンチを形成するトレンチ形成工程以外の工程については、従来と同様であるため、ここではそのトレンチ形成工程についてのみ説明する。なお、アスペクト比とは、トレンチの幅に対する深さの比のことを意味している。
(First embodiment)
A first embodiment of the present invention will be described. In the present embodiment, a semiconductor device manufacturing method including a trench forming step of forming a high aspect ratio trench with respect to a semiconductor substrate will be described. Of the semiconductor device manufacturing method, a trench for forming a high aspect ratio trench. Since the processes other than the forming process are the same as the conventional processes, only the trench forming process will be described here. The aspect ratio means the ratio of the depth to the trench width.
図１は、本実施形態の半導体装置の製造方法中のトレンチ形成工程を示した断面図である。この図を参照してトレンチ形成工程の詳細について説明する。 FIG. 1 is a cross-sectional view showing a trench formation step in the method of manufacturing a semiconductor device of this embodiment. The details of the trench forming step will be described with reference to this figure.
まず、トレンチ形成工程の最初に、図１（ａ）に示すように、半導体基板１０を用意し、この半導体基板１０の表面にトレンチ形成用のマスク１１を配置する。半導体基板１０としては、例えばシリコン基板を採用している。ここでいうシリコン基板とは、単層のシリコンによって構成される基板に限るものではなく、エピタキシャル層が形成されたエピ基板やＳＯＩ（Silicon on insulator）基板なども含まれる。また、トレンチ形成工程の前に拡散層の形成工程等を行っておく必要が有る場合には、それらを行った状態としてある。また、マスク１１としては、例えばシリコン酸化膜を採用しており、フォトリソグラフィ工程によってパターニングすることでマスク１１のうちのトレンチ形成予定領域に開口部１１ａを形成している。このマスク１１もシリコン酸化膜以外のものであってもよく、後工程で行われるエッチング工程の際のエッチングマスクとして機能する材質であればどのような材質であっても構わない。
First, as shown in FIG. 1A, a
次に、マスク１１を配置した半導体基板１０をエッチング装置内に設置し、マスク１１によって半導体基板１０の表面を覆った状態で異方性ドライエッチングを行うことでトレンチ１２を形成する。このとき、トレンチ１２を徐々に深くしていくように、いわゆるＢＯＳＣＨプロセスと呼ばれるトレンチ１２の側壁を保護膜で覆いながらトレンチ１２の底面を掘り進めて行くというプロセスを用いている。この手法により、アスペクト比が２０程度のトレンチ１２を形成する。図２〜図４は、この工程の詳細を示した断面図である。
Next, the
図２は、トレンチ１２のアスペクト比が所定値（例えばアスペクト比が１０）未満の低アスペクト比のときのトレンチ形成工程を示した断面図である。図３は、トレンチ１２のアスペクト比が所定値に至ったときのトレンチ形成工程を示した断面図である。図４は、トレンチ１２のアスペクト比が所定値以上の高アスペクト比のときのトレンチ形成工程を示した断面図である。
FIG. 2 is a cross-sectional view showing a trench formation process when the aspect ratio of the
まず、トレンチ１２のアスペクト比が所定値未満のときには、マスク１１を用いてトレンチ１２をある程度の深さまで形成したのち、図２（ａ）に示すようにトレンチ１２の内壁面を覆うように保護膜１３を形成する（保護膜形成工程）。例えば、ＣＦ系ガス（Ｃ4Ｆ8）等を導入することでポリマー膜をデポジションすることにより、保護膜１３を形成することができる。これにより、トレンチ１２の側壁面および底面を覆うように保護膜１３が形成される。
First, when the aspect ratio of the
続いて、保護膜１３の形成に用いたガスの導入を停止し、図２（ｂ）に示すようにトレンチ１２の底部において保護膜１３を剥離させる工程を行う（保護膜剥離工程）。例えばＯ2アッシングによりトレンチ１２の底部の保護膜１３を除去できる。
Subsequently, the introduction of the gas used to form the
その後、Ｏ2アッシングを停止し、図２（ｃ）に示すようにエッチング装置内にエッチングガスを導入する。これにより、トレンチ１２の底部において保護膜１３が剥離させられた部分、つまりシリコンが露出した箇所がエッチングされて掘り進められる（エッチング工程）。例えば、エッチングガスとしてフッ素系ガス（ＳＦ6）等を用いることでシリコンをエッチングすることができる。
Thereafter, O 2 ashing is stopped, and an etching gas is introduced into the etching apparatus as shown in FIG. As a result, the portion where the
図５は、トレンチ１２のアスペクト比が所定値（例えばアスペクト比が１０）未満のときのトレンチ形成工程におけるトレンチ１２の底部の保護膜１３のデポジション量とエッチング量との関係を示したタイミングチャートである。この図に示されるように、保護膜形成工程において保護膜１３を所定量デポジションしたのち、剥離工程において保護膜１３を剥離させる。そして、エッチング工程においてトレンチ１２の底部をエッチングし、トレンチ１２を掘り進めて行く。このときのエッチング工程は、異方性ドライエッチングにより行っているが、化学的エッチングよりも物理的エッチングの影響が大きいエッチング手法であれば採用でき、例えばＲＩＥ（Reactive Ion Etching）を採用することができる。物理的エッチングは、加速させたイオンをトレンチ１２の底部に衝突させて物理的に露出表面を除去するスパッタエッチングであり、物理的エッチングが化学反応によってトレンチ１２の底部を除去する化学的エッチングよりもエッチング量が多い手法であれば、エッチング工程として採用できる。
FIG. 5 is a timing chart showing the relationship between the deposition amount and the etching amount of the
なお、このような物理的エッチングを行っているため、剥離工程で保護膜１３のデポジション量が完全に０になっていなくても良く、その後のエッチング工程においてエッチング時の物理的な衝撃によってトレンチ１２の底部の保護膜１３が除去されても良い。
In addition, since such physical etching is performed, the deposition amount of the
例えば、保護膜形成工程では、ＣＦ系ガス（Ｃ4Ｆ8）等を２５０ｓｃｃｍ、２．０ｓｅｃ導入して保護膜１３を形成し、保護膜剥離工程では、Ｏ2ガスを１００ｓｃｃｍ、１．０ｓｅｃ導入してトレンチ１２の底部の保護膜１３を剥離し、エッチング工程では、フッ素系ガス（ＳＦ6）等を３００ｓｃｃｍ、３．０ｓｅｃ導入してトレンチ１２の底部を掘り進めている。保護膜形成工程と保護膜剥離工程およびエッチング工程の時間比について、保護膜形成工程：保護膜剥離工程：エッチング工程＝２：１：３としているが、加工するトレンチ形状に応じて適宜変更可能である。また、各種ガスの導入量についても適宜変更可能である。そして、トレンチ１２のアスペクト比が所定値未満のときには、保護膜形成工程と剥離工程およびエッチング工程の３工程を第１サイクルとして、アスペクト比が所定値となるまで第１サイクルを複数サイクル繰り返し行う。
For example, in the protective film forming step, CF type gas (C 4 F 8 ) or the like is introduced at 250 sccm for 2.0 seconds to form the
ただし、上記したようにエッチング工程の際に物理的エッチングによってトレンチ１２の底部を掘り進めて行くと、トレンチ１２のアスペクト比が高くなるに連れて、物理的エッチングによるダメージ層１４の厚みが大きくなる。このため、図２に示すような保護膜形成工程と保護膜剥離工程およびエッチング工程を実施する第１サイクルを繰り返したのでは、ダメージ層１４の厚みの変化により、トレンチ１２にダメージ層１４を加えた分の横幅が広くなり、トレンチ１２の側壁面の角度が変化したり、湾曲した形状になる。すなわち、最終的にはダメージ層１４が除去されることになるが、ダメージ層１４を除去する前のトレンチ１２の側壁面の角度が所定角度となるようにすると、ダメージ層１４の厚みがアスペクト比に応じて変わるためにダメージ層１４を除去した後のトレンチ１２の側壁面の角度が所定角度にならなくなる。
However, when the bottom of the
このため、トレンチ１２のアスペクト比が所定値に達し、それ以上にトレンチ１２を掘り進める際には、トレンチ形成工程として図３に示す各工程を行う。
For this reason, when the aspect ratio of the
具体的には、まず、図３（ａ）に示す保護膜形成工程を行う。このときの保護膜形成工程は、図２（ａ）に示した保護膜形成工程と同様の工程として実施されるが、トレンチ１２のアスペクト比が高くなっているため、トレンチ１２の底部での保護膜１３のデポジション量が図２（ａ）の工程と比較して少なくなる。続いて、図３（ｂ）に示すエッチング工程を行う。このとき、先に行った保護膜形成工程でのトレンチ１２の底部における保護膜１３のデポジション量が少ないため、保護膜剥離工程を行わなくても、エッチング工程で行う異方性ドライエッチングによりトレンチ１２の底部における保護膜１３が物理的な衝撃によって除去される。このため、保護膜形成工程の後に保護膜剥離工程を行うことなくエッチング工程を行ったとしても、トレンチ１２の底部においてシリコンを掘り進めることができ、さらに高アスペクト比にすることができる。
Specifically, first, a protective film forming step shown in FIG. The protective film forming process at this time is performed as a process similar to the protective film forming process shown in FIG. 2A, but since the aspect ratio of the
また、このとき、保護膜１３を剥離することなくエッチング工程を行っており、トレンチ１２の底部の保護膜１３をエッチングによって除去しているが、保護膜１３の除去のされ方はエッチング条件によって変わる。すなわち、保護膜１３はまずトレンチ１２の中心部から除去されていき、徐々に幅が広がるようにして除去されていく。
At this time, the etching process is performed without peeling off the
このため、図３（ａ）に示すように、エッチング条件次第でトレンチ１２の底部の全域において保護膜１３を除去してしまうのではなく、トレンチ１２の中心部から所定幅の位置まで保護膜１３が除去されるようにすることができる。そして、このときにトレンチ１２の底部上において除去される保護膜１３の幅を、トレンチ１２の底部においてトレンチ１２の側壁上に形成された保護膜１３間の幅よりも狭くする。これにより、ダメージ層１４が大きく形成される分、低アスペクト比の領域と比較して高アスペクト比の領域において、トレンチ１２の側面にダメージ層１４が形成された半導体基板１０が厚めに残るようにできる。
For this reason, as shown in FIG. 3A, the
こうすれば、図３（ｂ）に示すように、半導体基板１０のうちダメージ層１４とダメージ層１４ではない部分の境界の角度がほぼ所望の角度となるようにできる。したがって、最終的にダメージ層１４を除去した時に、トレンチ１２の側壁面が所望の角度となるようにできるし、保護膜剥離工程を行わなくて済むため、エッチングレートも増大する。
In this way, as shown in FIG. 3B, the angle of the boundary between the damaged
この後は、図４（ａ）、（ｂ）に示すように、図３（ａ）、（ｂ）と同様に保護膜形成工程とエッチング工程を繰り返すことでトレンチ１２の底部を掘り進めて行くことができる。
Thereafter, as shown in FIGS. 4A and 4B, the bottom of the
図６は、トレンチ１２のアスペクト比が所定値（例えばアスペクト比が１０）以上のときのトレンチ形成工程におけるトレンチ１２の底部の保護膜１３のデポジション量とエッチング量との関係を示したタイミングチャートである。この図に示されるように、保護膜形成工程において保護膜１３が所定量デポジションされるが、これがエッチング工程において除去され、さらにエッチング工程においてトレンチ１２の底部が掘り進められる。
FIG. 6 is a timing chart showing the relationship between the deposition amount and the etching amount of the
例えば、保護膜形成工程では、ＣＦ系ガス（Ｃ4Ｆ8）等を２５０ｓｃｃｍ、２．０ｓｅｃ導入して保護膜１３を形成し、エッチング工程では、フッ素系ガス（ＳＦ6）等を５００ｓｃｃｍ、５．０ｓｅｃ導入してトレンチ１２の底部を掘り進めている。保護膜形成工程とエッチング工程の時間比について、保護膜形成工程：エッチング工程＝２：５としているが、加工するトレンチ形状に応じて適宜変更可能である。また、各種ガスの導入量についても適宜変更可能である。そして、トレンチ１２のアスペクト比が所定値以上のときには、保護膜形成工程とエッチング工程の２工程を第２サイクルとして、アスペクト比が２０になるまで第２サイクルを複数サイクル繰り返し行う。
For example, in the protective film forming step, CF type gas (C 4 F 8 ) or the like is introduced at 250 sccm for 2.0 seconds to form the
このようなトレンチ形成工程を行ったのち、図１（ｂ）に示すように、保護膜剥離工程を行って保護膜１３を除去し、トレンチ１２の内壁を露出させる。このとき、トレンチ１２の深さに応じて厚みが変わったダメージ層１４が形成されるものの、半導体基板１０のうちダメージ層１４とダメージ層１４ではない部分の境界の角度がほぼ所望の角度となるようにできる。
After performing such a trench formation process, as shown in FIG. 1B, a protective film peeling process is performed to remove the
この後、図１（ｃ）に示すようにダメージ層１４の除去工程を行うことにより、ダメージ層１４を除去し、トレンチ１２の内壁面をダメージ層１４の無い良好な状態にする。例えば、ダメージ層１４の除去工程は、ケミカルドライエッチング、等方性ウェットエッチング、犠牲酸化エッチングなどによって行われ、これらのうちのいずれか１つもしくは複数を組み合わせて除去工程を行うこともできる。このようにしてダメージ層１４を除去すると、上述したように半導体基板１０のうちダメージ層１４とダメージ層１４ではない部分の境界の角度がほぼ所望の角度とされていることから、ダメージ層１４が除去された後のトレンチ１２の側壁面の角度がほぼ所望の角度となるようにすることができる。
After that, as shown in FIG. 1C, the
そして、このように形成したトレンチ１２を用いて、素子間を絶縁分離するためのトレンチ分離構造、トレンチゲート構造のＭＯＳＦＥＴやＩＧＢＴ素子、ｎ型層とｐ型層とが交互に繰り返し配置されるスーパージャンクション構造などを含む半導体装置を製造することができる。
Then, using the
以上説明したように、本実施形態では、アスペクト比が所定値となるまでは保護膜形成工程と保護膜剥離工程およびエッチング工程の３工程によってトレンチ１２の底部を掘り進め、アスペクト比が所定値以上となると保護膜形成工程とエッチング工程の２工程によってトレンチ１２の底部を掘り進めるようにしている。このため、アスペクト比が所定値以上となったときに、ダメージ層１４の厚みに応じてトレンチ１２のうちエッチング工程によってエッチングされる幅が狭くなるようにでき、半導体基板１０のうちダメージ層１４とダメージ層１４ではない部分の境界の角度がほぼ所望の角度となるようにできる。
As described above, in this embodiment, until the aspect ratio reaches a predetermined value, the bottom portion of the
また、高アスペクト比の領域では、保護膜形成工程とエッチング工程の２工程によってトレンチ１２の底部を掘り進めており、保護膜剥離工程を行わなくて済むため、エッチングレートも増大する。さらに、高アスペクト比の領域では、低アスペクト比の領域に比べてエッチング工程を長時間にし、エッチングガス導入量を多くすることでエッチングされ易くなるようにしているため、エッチングレートはさらに増大する。図７は、本実施形態と従来のトレンチ形成工程におけるアスペクト比とエッチングレートとの関係を示した図である。この図に示されるように、従来では、アスペクト比が高くなるほどエッチングレートが低下し続けるが、本実施形態では、アスペクト比が所定値になったときに、トレンチ形成工程を３工程から２工程に切替えているため、エッチングレートを増加させることが可能となる。このため、トレンチ１２を形成する際のトータルのエッチングレートを高くすることができる。具体的には、上記手法によってトレンチ形成工程を行ったところ、異方性ドライエッチングの処理時間を従来のおよそ２／３の時間に短縮することができた。
Further, in the high aspect ratio region, the bottom of the
したがって、エッチングレートを高くしつつ、均一な角度の側壁面を有するトレンチを形成できるトレンチ形成工程とすることができる。 Therefore, it is possible to provide a trench formation process capable of forming a trench having a sidewall surface with a uniform angle while increasing the etching rate.
（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、低アスペクト比の領域についてトレンチ形成工程の条件を一定としたが、本実施形態では、徐々にトレンチ形成工程の条件を変更する。
(Second Embodiment)
A second embodiment of the present invention will be described. In the first embodiment, the conditions of the trench formation process are constant for the low aspect ratio region. However, in the present embodiment, the conditions of the trench formation process are gradually changed.
図８は、本実施形態にかかるトレンチ形成工程を経た後の様子を示した断面図である。本実施形態では、低アスペクト比の領域について実行する第１サイクルの条件を徐々に変更することで、アスペクト比が所定値（例えばアスペクト比１０）に達した時にトレンチ１２の幅が第２サイクルに切替えられるときのトレンチ１２の幅となるようにしている。例えば、剥離工程の時間を制御することによってトレンチ１２の底部での保護膜１３の除去量を制御すれば、トレンチ１２の幅が徐々に狭まるようにすることができる。
FIG. 8 is a cross-sectional view showing a state after the trench formation step according to the present embodiment. In the present embodiment, by gradually changing the conditions of the first cycle executed for the low aspect ratio region, the width of the
例えば、第１サイクルでは、初期設定として、保護膜形成工程では、ＣＦ系ガス（Ｃ4Ｆ8）等を２５０ｓｃｃｍ、２．０ｓｅｃ導入し、保護膜剥離工程では、Ｏ2ガスを１００ｓｃｃｍ、１．０ｓｅｃ導入し、エッチング工程では、フッ素系ガス（ＳＦ6）等を３００ｓｃｃｍ、３．０ｓｅｃ導入している。また、第２サイクルとして、保護膜形成工程では、ＣＦ系ガス（Ｃ4Ｆ8）等を２５０ｓｃｃｍ、２．０ｓｅｃ導入し、エッチング工程では、フッ素系ガス（ＳＦ6）等を５００ｓｃｃｍ、５．０ｓｅｃ導入している。 For example, in the first cycle, as an initial setting, in the protective film forming step, CF-based gas (C 4 F 8 ) or the like is introduced at 250 sccm for 2.0 seconds, and in the protective film peeling step, O 2 gas is set at 100 sccm. Introducing 0 sec, fluorine gas (SF 6 ) or the like is introduced at 300 sccm for 3.0 sec in the etching process. As the second cycle, in the protective film forming step, CF-based gas (C 4 F 8 ) or the like is introduced at 250 sccm for 2.0 seconds, and in the etching step, fluorine-based gas (SF 6 ) or the like is introduced at 500 sccm for 5.0 seconds. It has been introduced.
このため、第１サイクルでは、初期設定から徐々に剥離工程の時間を１．０ｓｅｃから０ｓｅｃに短時間化させ、エッチング工程のガス流量を３００ｓｃｃｍから５００ｓｃｃｍに増加させると共にエッチング工程の時間を３．０ｓｅｃから５．０ｓｅｃに長時間化させる。各パラメータについては、第１サイクルから第２サイクルへの切り替えに必要とされる時間に対して線形的に変化させるように変化量を設定すればよい。 For this reason, in the first cycle, the time of the peeling process is gradually shortened from 1.0 sec to 0 sec from the initial setting, the gas flow rate of the etching process is increased from 300 sccm to 500 sccm, and the etching process time is 3.0 sec. To 5.0 sec. About each parameter, what is necessary is just to set the variation | change_quantity so that it may change linearly with respect to the time required for switching from a 1st cycle to a 2nd cycle.
このようにすれば、図８に示すように、低アスペクト比の領域において、よりダメージ層１４の厚みの変化に応じてトレンチ１２の幅を変化させられるため、より半導体基板１０のうちダメージ層１４とダメージ層１４ではない部分の境界の角度がほぼ所望の角度となるようにできる。したがって、この後、ダメージ層１４を除去した時に、トレンチ１２の側壁面がより所望角度となるようにすることが可能となる。
In this way, as shown in FIG. 8, the width of the
また、低アスペクト比の領域でも、徐々に第１サイクルにおける各種パラメータを第２サイクルでの各種パラメータに近づけることにより、より保護膜剥離時間を短くしてエッチング時間を長く取ることが可能となる。したがって、エッチングレートを増加させることが可能となる。図９は、本実施形態のトレンチ形成工程におけるアスペクト比とエッチングレートとの関係を示した図である。この図に示されるように、第１サイクルの中でも、各種パラメータを変化させることにより、初期設定時に対して徐々にエッチングレートが増大し、それが徐々に低下していくようにできる。このようにしても、トレンチ１２を形成する際のトータルのエッチングレートを高くすることができる。具体的には、上記手法によってトレンチ形成工程を行ったところ、異方性ドライエッチングの処理時間を従来のおよそ１／２の時間に短縮することができた。
Even in the low aspect ratio region, by gradually bringing the various parameters in the first cycle closer to the various parameters in the second cycle, it is possible to shorten the protective film peeling time and increase the etching time. Therefore, the etching rate can be increased. FIG. 9 is a diagram showing the relationship between the aspect ratio and the etching rate in the trench formation process of this embodiment. As shown in the figure, even during the first cycle, by changing various parameters, the etching rate can be gradually increased and gradually decreased with respect to the initial setting. Even in this case, the total etching rate when forming the
以上説明したように、低アスペクト比の領域でも第１サイクルの各種パラメータを変化させることにより、トレンチ１２の側壁面がより所望角度となるようにできると共に、よりエッチングレートを高くすることができる。
As described above, by changing various parameters of the first cycle even in the low aspect ratio region, the side wall surface of the
（他の実施形態）
上記各実施形態で第１サイクルでの保護膜形成工程と保護膜剥離工程およびエッチング工程の各種パラメータの一例および第２サイクルでの保護膜形成工程およびエッチング工程の各種パラメータの一例を挙げたが、これらについては適宜変更可能である。例えば、第２実施形態で説明した第１サイクルと第２サイクルのエッチング工程では、第１サイクルに対して第２サイクルでよりエッチングがされ易い条件となるようにしている。つまり、仮に第１サイクルと第２サイクルのエッチング工程の条件によってトレンチ１２が形成されていない状態の半導体基板１０の表面からエッチングを行ったとしたら、第２サイクルのエッチング工程の方が第１サイクルのエッチング工程よりもエッチングレートが早くなる条件としている。このような条件として、上記第２実施形態では、第１サイクルにおけるエッチング工程に対して第２サイクルのエッチング工程を長時間にすることと、エッチングガス導入量を多くすることの両方を行っているが、これらのうちの少なくとも一方を行えば、第２サイクルのエッチング工程の方が第１サイクルのエッチング工程よりもエッチングされ易い条件となるようにすることができる。
(Other embodiments)
In each of the above embodiments, examples of various parameters of the protective film forming process and protective film peeling process and etching process in the first cycle and examples of various parameters of the protective film forming process and etching process in the second cycle are given. These can be changed as appropriate. For example, in the etching process of the first cycle and the second cycle described in the second embodiment, the conditions are such that etching is more easily performed in the second cycle than in the first cycle. That is, if the etching is performed from the surface of the
また、上記実施形態では、第１サイクルと第２サイクルとの切り替えをアスペクト比が所定値となる場合に行い、その所定値の一例としてアスペクト比が１０の時を例に挙げた。しかしながら、これについても一例を示したにすぎず、アスペクト比が１０以外の場合に第１サイクルと第２サイクルとの切り替えが行われるようにしても良い。さらに、アスペクト比が２０のトレンチ１２を一例として説明したが、勿論これについても変更可能であり、アスペクト比が２０未満もしくは２０を超える場合についても、本発明を適用することができる。
In the above embodiment, switching between the first cycle and the second cycle is performed when the aspect ratio becomes a predetermined value, and the case where the aspect ratio is 10 is taken as an example of the predetermined value. However, this is merely an example, and switching between the first cycle and the second cycle may be performed when the aspect ratio is other than 10. Furthermore, although the
１０ 半導体基板
１１ マスク
１２ トレンチ
１３ 保護膜
１４ ダメージ層
DESCRIPTION OF
Claims (2)
前記トレンチ形成工程の際に前記トレンチ（１２）の側壁面において前記半導体基板（１０）に形成されたダメージ層（１４）を除去する工程と、を含む半導体装置の製造方法において、
前記トレンチ形成工程では、
前記トレンチ（１２）のアスペクト比が所定値となるまでは、前記トレンチ（１２）の内壁面を覆うように保護膜（１３）を形成する保護膜形成工程と、前記トレンチ（１２）の底部において前記保護膜（１３）を剥離させる工程を行う保護膜剥離工程と、前記トレンチ（１２）の底部において前記保護膜（１３）が剥離させられた部分をエッチングして掘り進めるエッチング工程との３工程からなる第１サイクルを複数繰り返すと共に、
前記トレンチ（１２）のアスペクト比が所定値以上において、前記保護膜形成工程と、前記トレンチ（１２）の底部において前記保護膜（１３）を除去すると共に、前記トレンチ（１２）の底部のうち前記保護膜（１３）が除去された部分をエッチングして掘り進めるエッチング工程との２工程からなる第２サイクルを複数繰り返すことで、前記トレンチ（１２）を形成し、
前記トレンチ形成工程では、前記第１サイクルから前記第２サイクルに切替えるときに、前記第２サイクルに切替えたときの前記保護膜形成工程後の前記エッチング工程の際に前記トレンチ（１２）の底部上において除去される前記保護膜（１３）の幅を、前記トレンチ（１２）の底部において該トレンチ（１２）の側壁上に形成された前記保護膜（１３）間の幅よりも狭くすることを特徴とする半導体装置の製造方法。 An etching mask (11) having an opening (11a) formed in a region where a trench (12) is to be formed is disposed on the surface of the semiconductor substrate (10), and the semiconductor substrate (10) is covered with the etching mask (11). Forming a trench (12) by etching the semiconductor substrate (10) from the opening (11a) in a closed state;
Removing the damaged layer (14) formed on the semiconductor substrate (10) on the side wall surface of the trench (12) during the trench forming step.
In the trench formation step,
Until the aspect ratio of the trench (12) reaches a predetermined value, a protective film forming step of forming a protective film (13) so as to cover the inner wall surface of the trench (12), and at the bottom of the trench (12) 3 steps of a protective film peeling step for peeling off the protective film (13) and an etching step of etching and digging a portion where the protective film (13) is peeled off at the bottom of the trench (12). Repeating the first cycle consisting of
When the aspect ratio of the trench (12) is greater than or equal to a predetermined value, the protective film forming step, the protective film (13) is removed at the bottom of the trench (12), and the bottom of the trench (12) The trench (12) is formed by repeating a plurality of second cycles consisting of two steps including an etching step in which the portion from which the protective film (13) has been removed is etched and dug .
In the trench forming step, when switching from the first cycle to the second cycle, the bottom of the trench (12) is formed during the etching step after the protective film forming step when switching to the second cycle. The width of the protective film (13) to be removed in the step is made narrower than the width between the protective films (13) formed on the side walls of the trench (12) at the bottom of the trench (12). A method for manufacturing a semiconductor device.
前記トレンチ形成工程の際に前記トレンチ（１２）の側壁面において前記半導体基板（１０）に形成されたダメージ層（１４）を除去する工程と、を含む半導体装置の製造方法において、
前記トレンチ形成工程では、
前記トレンチ（１２）のアスペクト比が所定値となるまでは、前記トレンチ（１２）の内壁面を覆うように保護膜（１３）を形成する保護膜形成工程と、前記トレンチ（１２）の底部において前記保護膜（１３）を剥離させる工程を行う保護膜剥離工程と、前記トレンチ（１２）の底部において前記保護膜（１３）が剥離させられた部分をエッチングして掘り進めるエッチング工程との３工程からなる第１サイクルを複数繰り返すと共に、
前記トレンチ（１２）のアスペクト比が所定値以上において、前記保護膜形成工程と、前記トレンチ（１２）の底部において前記保護膜（１３）を除去すると共に、前記トレンチ（１２）の底部のうち前記保護膜（１３）が除去された部分をエッチングして掘り進めるエッチング工程との２工程からなる第２サイクルを複数繰り返すことで、前記トレンチ（１２）を形成し、
前記トレンチ形成工程では、
前記第１サイクルにおける前記保護膜剥離工程の時間を前記第１サイクルから前記第２サイクルに切替えるまでに徐々に短時間化させると共に、
前記第１サイクルにおけるエッチング工程に対して前記第２サイクルのエッチング工程を長時間にすることおよびエッチングガス導入量を多くすることの少なくとも一方を行うことで前記第１サイクルよりも前記第２サイクルにおいてエッチングがされ易くなるようにしており、前記第１サイクルにおける前記エッチング工程を前記第１サイクルから前記第２サイクルに切り替わるまでの間に、徐々に前記第１サイクルのエッチング時間とエッチングガス導入量を前記第２サイクルに近づけることを特徴とする半導体装置の製造方法。 An etching mask (11) having an opening (11a) formed in a region where a trench (12) is to be formed is disposed on the surface of the semiconductor substrate (10), and the semiconductor substrate (10) is covered with the etching mask (11). Forming a trench (12) by etching the semiconductor substrate (10) from the opening (11a) in a closed state;
Removing the damaged layer (14) formed on the semiconductor substrate (10) on the side wall surface of the trench (12) during the trench forming step.
In the trench formation step,
Until the aspect ratio of the trench (12) reaches a predetermined value, a protective film forming step of forming a protective film (13) so as to cover the inner wall surface of the trench (12), and at the bottom of the trench (12) 3 steps of a protective film peeling step for peeling off the protective film (13) and an etching step of etching and digging a portion where the protective film (13) is peeled off at the bottom of the trench (12). Repeating the first cycle consisting of
When the aspect ratio of the trench (12) is greater than or equal to a predetermined value, the protective film forming step, the protective film (13) is removed at the bottom of the trench (12), and the bottom of the trench (12) The trench (12) is formed by repeating a plurality of second cycles consisting of two steps including an etching step in which the portion from which the protective film (13) has been removed is etched and dug.
In the trench formation step,
While gradually reducing the time of the protective film peeling step in the first cycle from the first cycle to the second cycle,
By performing at least one of making the etching process of the second cycle longer and increasing the amount of introduced etching gas with respect to the etching process of the first cycle, in the second cycle than in the first cycle Etching is facilitated, and the etching time and the amount of etching gas introduced in the first cycle are gradually increased until the etching process in the first cycle is switched from the first cycle to the second cycle. method of manufacturing a semi-conductor device you characterized in that close to the second cycle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010184087A JP5413331B2 (en) | 2010-08-19 | 2010-08-19 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010184087A JP5413331B2 (en) | 2010-08-19 | 2010-08-19 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012043993A JP2012043993A (en) | 2012-03-01 |
| JP5413331B2 true JP5413331B2 (en) | 2014-02-12 |
Family
ID=45899960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010184087A Expired - Fee Related JP5413331B2 (en) | 2010-08-19 | 2010-08-19 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5413331B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6456131B2 (en) * | 2014-12-18 | 2019-01-23 | キヤノン株式会社 | Substrate processing method and liquid discharge head manufacturing method |
| JP7422557B2 (en) * | 2019-02-28 | 2024-01-26 | 東京エレクトロン株式会社 | Substrate processing method and substrate processing apparatus |
| JP7278902B2 (en) | 2019-08-07 | 2023-05-22 | 株式会社東芝 | Semiconductor devices, inverter circuits, drive devices, vehicles, and elevators |
| JP7365895B2 (en) | 2019-12-25 | 2023-10-20 | 東京エレクトロン株式会社 | Substrate processing method and substrate processing apparatus |
| US11361971B2 (en) * | 2020-09-25 | 2022-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | High aspect ratio Bosch deep etch |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2834382B1 (en) * | 2002-01-03 | 2005-03-18 | Cit Alcatel | METHOD AND DEVICE FOR ANISOTROPIC SILICON ETCHING WITH HIGH ASPECT FACTOR |
| JP2006190845A (en) * | 2005-01-06 | 2006-07-20 | Sumitomo Precision Prod Co Ltd | Silicon etching method and etching silicon object |
| JP5305734B2 (en) * | 2008-05-19 | 2013-10-02 | ラピスセミコンダクタ株式会社 | Dry etching method |
-
2010
- 2010-08-19 JP JP2010184087A patent/JP5413331B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012043993A (en) | 2012-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5296672B2 (en) | Structure having stressor and method for manufacturing the same | |
| CN105190853B (en) | The finFET isolation that etching is formed is recycled by selectivity | |
| TWI283042B (en) | Method for fabricating transistor of semiconductor device | |
| US9048192B2 (en) | Method of forming a pattern | |
| JP5413331B2 (en) | Manufacturing method of semiconductor device | |
| US20160079388A1 (en) | Production of spacers at flanks of a transistor gate | |
| US8883584B2 (en) | Method of manufacturing semiconductor device with well etched spacer | |
| US6670275B2 (en) | Method of rounding a topcorner of trench | |
| JP2007013104A (en) | Semiconductor device manufacturing method | |
| US7439106B2 (en) | Gate CD trimming beyond photolithography | |
| CN103531476A (en) | Manufacturing method for semiconductor device | |
| JP4699691B2 (en) | Method for forming trench in semiconductor device | |
| US20200144111A1 (en) | Metal interconnection structure and method for fabricating same | |
| US8030157B1 (en) | Liner protection in deep trench etching | |
| CN112117192A (en) | Method for forming semiconductor structure | |
| KR0165453B1 (en) | Method of isolation on a semiconductor device | |
| CN110931356A (en) | Semiconductor structure and manufacturing method thereof | |
| JP2002184856A (en) | Method for isolating semiconductor element | |
| US20220271149A1 (en) | Method of engraving a three-dimensional dielectric layer | |
| CN107665856B (en) | Method for forming contact hole and plasma etching method | |
| KR20070113861A (en) | Method for fabricating isolation layer in flash memory device | |
| CN106504984A (en) | The preparation method of semiconductor devices | |
| CN116072600A (en) | Trench forming method, trench structure and semiconductor device | |
| KR100489535B1 (en) | Method for etching ono sidewall using helical resonance source | |
| KR20060075402A (en) | Method of forming a isolation layer in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120924 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130606 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130611 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131015 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131028 |
|
| LAPS | Cancellation because of no payment of annual fees |