JP5409033B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP5409033B2
JP5409033B2 JP2009028859A JP2009028859A JP5409033B2 JP 5409033 B2 JP5409033 B2 JP 5409033B2 JP 2009028859 A JP2009028859 A JP 2009028859A JP 2009028859 A JP2009028859 A JP 2009028859A JP 5409033 B2 JP5409033 B2 JP 5409033B2
Authority
JP
Japan
Prior art keywords
single crystal
crystal semiconductor
substrate
semiconductor substrate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009028859A
Other languages
English (en)
Other versions
JP2009224769A5 (ja
JP2009224769A (ja
Inventor
幸一郎 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2009028859A priority Critical patent/JP5409033B2/ja
Publication of JP2009224769A publication Critical patent/JP2009224769A/ja
Publication of JP2009224769A5 publication Critical patent/JP2009224769A5/ja
Application granted granted Critical
Publication of JP5409033B2 publication Critical patent/JP5409033B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本明細書に開示された発明は、半導体装置の作製方法に関する。
近年、バルク状のシリコンウエハに代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁層上に形成された薄い単結晶シリコン層の特長を生かすことで、集積回路中のトランジスタの半導体層を完全に分離して形成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。
また、ガラス基板に単結晶シリコン層が貼り付けられたＳＯＩ基板を形成する方法が知られている（例えば、特許文献１参照）。特許文献１では、水素イオン注入によって形成された欠陥層や、剥離面の数ｎｍ〜数十ｎｍの段差を除去するために、剥離面を機械研磨している。
また、水素イオンを注入した単結晶シリコンウェハのＳＯＩ層側の面と絶縁基板を室温で密着させ、１００〜３００℃で熱処理して仮結合させ、単結晶シリコン層をエッチングし、単結晶シリコンウェハと絶縁基板を３５０〜４５０℃で熱処理して本接合し、５００℃以上に加熱して水素イオン注入層を劈開面として剥離し、単結晶シリコン層をＳＯＩ層とすることが知られている（特許文献２参照）。
一方、基板上のシリコン薄膜を熱処理する方法として、レーザ光とマイクロ波を組み合わせて処理するレーザアニール装置が知られている（例えば、特許文献３参照）。特許文献３では、レーザ光で溶融したシリコンにマイクロ波を照射することで、レーザ光のみで溶融した場合より冷却時間を長くし、シリコンの結晶化深度の拡大を図る方法を開示している。
特開平１１−０９７３７９号公報 特開平１１−１４５４３８号公報 特開２００１−２２３１７５号公報
ガラス基板に単結晶シリコン層が貼り付けられたＳＯＩ基板は、結晶性を回復するために、熱処理が必要となる。しかしながらレーザ照射によって熱処理を行う場合、レーザビームの１ショットの照射面積は小さく、基板全体を照射するのに工程時間が長くなってしまう。大面積基板であればなおさらである。
またレーザビームのエネルギー分布のバラツキにより、シリコン層に均一な加熱処理ができない恐れがある。そのような場合には、単結晶シリコン層の特性が不均一になってしまう可能性がある。
以上を鑑みて、本明細書に開示された発明では、ガラス基板上に欠陥のきわめて少なく、均一な特性を有する単結晶半導体層を、少ない作製工程で形成することを課題とする。
溶融ガラスの上に単結晶半導体基板を配置し、徐冷することにより溶融ガラスからガラス基板を形成すると同時に、単結晶半導体基板とガラス基板を接合させる。これにより単結晶半導体基板とガラス基板との接合が強固になるため、後の工程で膜はがれなどの欠陥形成がきわめて起こりにくいＳＯＩ基板が得られる。
ガラス基板上に単結晶半導体層を得るには、単結晶半導体基板の所望の厚さのところに損傷領域（脆化層、脆弱化層ともいう。また剥離層、分離層ともいう）を形成しておき、単結晶半導体基板とガラス基板を接合させた後、損傷領域を剥離することにより、単結晶半導体基板から単結晶半導体層を分離する。
損傷領域を形成するには、単結晶半導体基板に加速されたイオンを所望の深さに導入する方法と、ポーラス状の単結晶半導体層の上に、密度の高い単結晶半導体層を形成する方法などがある。
本明細書に開示された発明は、絶縁膜が形成された単結晶半導体基板に、イオンビームを照射し、単結晶半導体基板中に損傷領域を形成し、液状ガラスよりも密度の高い液体上に、液状ガラスを浮かべて板状にし、板状の液状ガラス上に、損傷領域が形成された単結晶半導体基板を、絶縁膜と液状ガラスが向き合うように配置し、板状の液状ガラスと単結晶半導体基板を徐冷することにより、板状の液状ガラスからガラス基板を形成すると同時に、ガラス基板と単結晶半導体基板を接合させ、損傷領域に沿って、単結晶半導体基板から単結晶半導体層を分離することを特徴とする半導体装置の作製方法に関する。
また本明細書に開示された発明は、絶縁膜が形成された単結晶半導体基板に、イオンビームを照射し、単結晶半導体基板中に損傷領域を形成し、液状ガラスよりも密度の高い液体上に、液状ガラスを浮かべて板状にし、板状の液状ガラス上に、損傷領域が形成された単結晶半導体基板を、絶縁膜と液状ガラスが向き合うように配置し、板状の液状ガラスと単結晶半導体基板を徐冷することにより、板状の液状ガラスからガラス基板を形成すると同時に、ガラス基板と単結晶半導体基板を接合させ、損傷領域に沿って、単結晶半導体基板から単結晶半導体層を分離し、ガラス基板と単結晶半導体層との間の異物をガラス基板の中に溶かし込むことを特徴とする半導体装置の作製方法に関する。
本明細書に開示された発明は、絶縁膜が形成された単結晶半導体基板に、イオンビームを照射し、単結晶半導体基板中に損傷領域を形成し、液状ガラスよりも密度の高い液体上に、液状ガラスを流して板状にし、板状の液状ガラス上に、損傷領域が形成された単結晶半導体基板を、絶縁膜と液状ガラスが向き合うように配置し、単結晶半導体基板の、絶縁膜が形成されていない面に、基板支持部を接着し、板状の液状ガラスと単結晶半導体基板を徐冷することにより、板状の液状ガラスからガラス基板を形成すると同時に、ガラス基板と単結晶半導体基板を接合させ、損傷領域に沿って、基板支持部が接着された単結晶半導体基板から、単結晶半導体層を分離することを特徴とする半導体装置の作製方法に関する。
単結晶半導体基板は、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板、ガリウムヒ素の化合物半導体基板、インジウムリンの化合物半導体基板のいずれか１つである。
絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜のいずれか１つ、あるいは、２つ以上を有する。
絶縁膜は、単結晶半導体基板の表面を、塩素を含む気体中で酸化して形成される酸化膜である。
イオンビームは、水素イオンを含むビームである。
本明細書に開示された発明は、単結晶半導体基板上に、ポーラス状の単結晶半導体層を形成し、ポーラス状の単結晶半導体層上に、密度の高い単結晶半導体層を形成し、液状ガラスよりも密度の高い液体上に、液状ガラスを浮かべて板状にし、板状の液状ガラス上に、ポーラス状の単結晶半導体層及び密度の高い単結晶半導体層が形成された単結晶半導体基板を、液状ガラスが向き合うように配置し、板状の液状ガラスと単結晶半導体基板を徐冷することにより、板状の液状ガラスからガラス基板を形成すると同時に、ガラス基板と単結晶半導体基板を接合させ、ポーラス状の単結晶半導体層に沿って、単結晶半導体基板から密度の高い単結晶半導体層を分離することを特徴とする半導体装置の作製方法に関する。
ポーラス状の単結晶半導体層は、単結晶半導体基板を陽極酸化することによって形成する。
本明細書に開示された発明は、絶縁膜が形成された単結晶半導体基板に、イオンビームを照射し、単結晶半導体基板中に損傷領域を形成し、液状ガラスよりも密度の高い液体材料の固体上に、固体ガラスを設置し、固体ガラス上に、損傷領域が形成された単結晶半導体基板を、絶縁膜と固体ガラスが向き合うように配置し、固体ガラスと液状ガラスよりも密度の高い液体材料の固体を加熱して、固体ガラスを液状ガラスにし、液状ガラスよりも密度の高い液体材料の固体を液体材料とし、液状ガラスと単結晶半導体基板を徐冷することにより、液状ガラスからガラス基板を形成すると同時に、ガラス基板と単結晶半導体基板を接合させ、損傷領域に沿って、単結晶半導体基板から単結晶半導体層を分離することを特徴とする半導体装置の作製方法に関する。
ガラス基板と単結晶半導体基板との接合不良部分を極力少なくできる。また高温、例えば１０００℃を超える温度で処理することが可能なため、単結晶半導体基板に損傷領域を形成するために生じた単結晶半導体基板内の欠陥を修復できる。そのため信頼性の高い単結晶半導体層及び半導体装置を得ることができる。
また、ガラス基板の形成工程と、単結晶半導体基板のガラス基板への接合工程を同時にできるので、作製工程の短縮にきわめて有効である。
さらに単結晶半導体基板から分離した単結晶半導体層を用いて半導体装置を作製すると、単結晶半導体層の配向が揃っているので、信頼性の高い半導体装置を得ることができる。
また液状ガラスと固体状の単結晶半導体基板を接合させることにより、単結晶半導体基板の表面に凹凸があっても、液状ガラスが凹凸を埋めることができる。
また液状ガラスと単結晶半導体基板の間に異物が存在しても、液状ガラス中に異物を吸収することができる。
半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の断面図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
［実施の形態１］
本実施の形態を、図１（Ａ）〜図１（Ｆ）を用いて説明する。
まず単結晶半導体基板１０１を用意する。単結晶半導体基板１０１には、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板も用いることができる。
また、もちろん、単結晶半導体基板１０１は、円形のウエハに限定されるものではなく、様々な形状の単結晶半導体基板を用いることができる。例えば、円形、長方形、五角形、六角形などの多角形の基板を用いることができる。もちろん、市販の円形状の単結晶半導体ウエハを単結晶半導体基板１０１に用いることも可能である。円形状の単結晶半導体ウエハには、シリコンやゲルマニウムなどの半導体ウエハ、ガリウムヒ素やインジウムリンなどの化合物半導体ウエハなどがある。
単結晶半導体ウエハの代表例は、単結晶シリコンウエハであり、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズ、直径４００ｍｍ、直径４５０ｍｍの円形のウエハを用いることができる。また、長方形の単結晶半導体基板は、市販の円形状の単結晶半導体ウエハを切断することで形成することができる。基板の切断には、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が長方形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、長方形状の単結晶半導体基板を製造することができる。
また、単結晶半導体基板１０１の厚さは特に限定されないが、単結晶半導体基板１０１を再利用することを考慮すれば、厚い方が１枚の原料ウエハからより多くの単結晶半導体層を形成することができるため、好ましい。市場に流通している単結晶シリコンウエハの厚さは、そのサイズはＳＥＭＩ規格に準じており、例えば直径６インチのウエハは膜厚６２５μｍ、直径８インチのウエハは膜厚７２５μｍ、直径１２インチのウエハは７７５μｍとされている。なお、ＳＥＭＩ規格のウエハの厚さは公差±２５μｍを含んでいる。もちろん、原料となる単結晶半導体基板１０１の厚さはＳＥＭＩ規格に限定されず、インゴットをスライスするときに、その厚さを適宜調節することができる。もちろん、再利用された単結晶半導体基板１０１を用いるときには、その厚さは、ＳＥＭＩ規格よりも薄くなる。
本実施の形態の単結晶半導体基板１０１の形状は矩形とするが、これに限定されるものではなく、様々な形状の単結晶半導体基板を用いることができる。例えば、矩形の他、三角形、五角形、六角形などの多角形の基板を用いることができる。市販の円盤状の半導体ウエハを単結晶半導体基板１０１に用いることも可能である。
矩形の単結晶半導体基板１０１は、市販の円形状のバルク単結晶半導体基板を切断することで形成することができる。基板の切断には、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が矩形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、矩形状の単結晶半導体基板１０１を製造することができる。
なお、単結晶半導体基板１０１に、単結晶シリコン基板のような結晶構造がダイヤモンド構造の第１４族元素でなる基板を用いる場合は、その主表面の面方位は、（１００）であっても良いし、（１１０）面であってもよいし、（１１１）であってもよい。
主表面が（１１０）面の単結晶半導体基板１０１を用いると、その主表面には、他の面方位に比べて原子が密に配列しているため、後の工程で形成される単結晶半導体層１０６の平坦性が向上する。したがって、主表面が（１１０）面の単結晶半導体層１０６を用いて作製したトランジスタは、小さいＳ値、高電界効果移動度などの、優れた電気的特性を有する。なお、主表面が（１１０）面の単結晶半導体基板は、（１００）面の単結晶半導体基板よりも比較してヤング率が大きく、劈開しやすいという長所がある。
次に単結晶半導体基板１０１上に絶縁層１０５を形成する。絶縁層１０５は下記の膜の単層構造、あるいは、２層以上の多層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。
絶縁層１０５を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
絶縁層１０５を構成する絶縁膜は、ＣＶＤ法、スパッタ法、単結晶半導体基板１０１を酸化するまたは窒化するなどの方法により形成することができる。
後の工程で形成される基板１１４が、アルカリ金属もしくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物元素を含むので、このような不純物元素が基板１１４から、単結晶半導体層１０６に拡散することを防止できるような膜として、絶縁層１０５を設けることが好ましい。また絶縁層１０５は単層でもよいし二層以上の積層構造を有していてもよい。
絶縁層１０５として、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜の単層膜、あるいはこれらの組み合わせによる積層膜を形成すればよい。またこのような膜を含ませることで、絶縁層１０５をバリア層として機能させることができる。
例えば、絶縁層１０５を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。
例えば、絶縁層１０５を単層構造とする場合は、バリア層として機能する膜で絶縁層１０５を形成することが好ましい。この場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で、単層構造の絶縁層１０５を形成することができる。
絶縁層１０５を、バリア層を１層含む２層構造の膜とする場合は、上層は、ナトリウムなどの不純物をブロッキングするためのバリア層で構成する。上層は、厚さ５ｎｍ〜２００ｎｍの窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。バリア層として機能するこれらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、単結晶半導体基板１０１と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜、および単結晶半導体基板１０１を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下とすることができる。
あるいは絶縁層１０５は、単結晶半導体基板１０１の表面を酸化して形成された酸化膜でもよい。例えば、塩素（Ｃｌ）を含む気体、例えば、塩化水素（ＨＣｌ）を含む気体やジクロロエチレン（Ｄｉｃｈｌｏｒｏｅｙｈｅｒｅｎ）を含む気体中で、単結晶半導体基板１０１を加熱して、単結晶半導体基板１０１の表面に酸化膜を形成してもよい。
次に、図１（Ａ）に示すように、絶縁層１０５を介して、電界で加速された水素イオンを含むイオンビーム１０２を単結晶半導体基板１０１に照射して、単結晶半導体基板１０１の表面から所定の深さの領域に、損傷領域１０３を形成する（図１（Ｂ）参照）。イオンビーム１０２は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
損傷領域１０３が形成される領域の深さは、イオンビーム１０２の加速エネルギーとイオンビーム１０２の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷領域１０３が形成される。イオンを添加する深さで、単結晶半導体基板１０１から剥離される単結晶半導体層１０６の厚さが決定される。この単結晶半導体層１０６の厚さが２０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上２００ｎｍ以下になるように、損傷領域１０３が形成される深さを調節する。
単結晶半導体基板１０１へのイオンビーム照射には、Ｈ３ ＋イオンを添加するため、質量分離を伴わないイオンドーピング法を用いる。質量分離を伴わないイオンドーピング法は、質量分離を伴うイオン注入法に比べて単結晶半導体基板１０１に損傷領域１０３を形成するタクトタイムを短縮できる点で好ましい。
単結晶半導体基板１０１を、イオンドーピング装置の処理室に搬入する。イオンドーピング装置の主要な構成は、被処理物を配置するチャンバ、所望のイオンを発生させるイオン源、およびイオンを加速し、照射するための加速機構である。イオン源は、所望のイオン種を生成するためのソースガスを供給するガス供給装置、ソースガスを励起して、プラズマを生成させるための電極などで構成される。プラズマを形成するための電極として、フィラメント型の電極や容量結合高周波放電用の電極などが用いられる。
加速機構は、引出電極、加速電極、減速電極、接地電極等の電極など、およびこれらの電極に電力を供給するための電源などで構成される。加速機構を構成する電極には複数の開口やスリットが設けられており、イオン源で生成されたイオンは電極に設けられた開口やスリットを通過して加速される。
なお、イオンドーピング装置の構成は上述したものに限定されず、必要に応じた機構が設けられる。イオンドーピング装置の処理室でソースガスを励起してプラズマを生成する。このプラズマ中からイオン種を引き出し、加速してイオンビーム１０２を生成し、そのイオンビーム１０２を、複数の単結晶半導体基板１０１に照射することで、所定の深さにイオンが高濃度に添加され、損傷領域１０３が形成される。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。プラズマ中にイオン種Ｈ＋イオン、Ｈ２ ＋イオン、Ｈ３ ＋イオンの総量に対してＨ３ ＋イオンが５０％以上含まれることが好ましい。より好ましくは、イオン種Ｈ＋イオン、Ｈ２ ＋イオン、Ｈ３ ＋イオンの総量に対して、プラズマ中のＨ３ ＋イオンの割合を８０％以上とする。
そのため、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバ内に配置された被処理体に照射する非質量分離型の装置であるイオンドーピング装置を用いる。例えば、Ｈ２ガスを供給する。プラズマソースガスとしてＨ２ガスが供給されたイオンドーピング装置では、Ｈ２が励起され、水素イオンであるＨ＋イオンや、Ｈ２ ＋イオンが生成される。また、イオンドーピング装置では、プラズマが生成される領域中に、分子状水素（Ｈ２）を多く存在させることで、プラズマ中にＨ３ ＋を生成させることが容易にできる。
Ｈ３ ＋の生成には、Ｈ２＋Ｈ＋→Ｈ３ ＋との反応が生じることが重要である。よって、Ｈ２＋Ｈ＋→Ｈ３ ＋という反応をプラズマ中で発生させる確率を高めることで、プラズマ中に存在するＨ３ ＋の割合を高くすることができる。イオンドーピング装置では、プラズマ中に分子状水素（Ｈ２）を多く存在させることが容易であるため、Ｈ２＋Ｈ＋→Ｈ３ ＋という反応をプラズマ中で発生させる確率が高くなり、Ｈ３ ＋の割合が高いプラズマを生成することができる。
一方、質量分離を伴うイオン注入法では、Ｈ３ ＋が５０％以上、さらに８０％以上とすることは困難である。イオン注入法を用いるイオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置であり、イオンドーピング装置とは非質量分離型の装置であり、大きく異なっている。イオン注入装置では、プラズマが生成される領域の圧力が小さく、水素ガスが励起されてＨ＋イオン、およびＨ２ ＋イオンが生成されると、これらのイオン種はプラズマの生成領域から直ちに引き抜かれるため、プラズマ中でＨ２＋Ｈ＋→Ｈ３ ＋という反応が起こりにくく、水素ガスから生成されるＨ３ ＋イオンの割合が極端に低い。
Ｈ３ ＋は他の水素イオン種（Ｈ＋、Ｈ２ ＋）よりも、水素原子の数が多く、その結果質量が大きいため、同じエネルギーで加速される場合、Ｈ＋、Ｈ２ ＋よりも単結晶半導体基板１０１のより浅い領域に添加される。よって、イオンビーム１０２に含まれるＨ３ ＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、単結晶半導体基板１０１において、水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。また、同じ深さに水素原子を１つ添加する場合、Ｈ３ ＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることも可能である。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
水素ガスを用いて、イオンドーピング法で添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを添加することで、イオンビーム１０２に含まれるイオン種および、その割合にもよるが、損傷領域１０３を単結晶半導体基板１０１の深さ５０ｎｍ以上５００ｎｍ以下の部分に形成することができる。
例えば、単結晶半導体基板１０１が単結晶シリコン基板であり、絶縁層１０５が、厚さ５０ｎｍの酸化窒化シリコン膜と厚さ５０ｎｍの窒化酸化シリコン膜の積層膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ２の条件では、単結晶半導体基板１０１から厚さ１２０ｎｍ程度の単結晶半導体層１０６を剥離することができる。
また、絶縁層１０５を厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件で水素イオンをドープすると、単結晶半導体基板１０１から厚さ７０ｎｍ程度の単結晶半導体層１０６を剥離することができる。
単結晶半導体基板１０１に、局所的に高濃度の水素イオンを添加するとすると、結晶構造が乱されて微小な空孔が形成される。後の工程で、比較的低温の熱処理を行うことにより損傷領域１０３に含まれる水素ガスの圧力が上昇し、損傷領域１０３に沿って分離される（あるいは「剥離される」ともいう）ことにより単結晶半導体層１０６を形成することができる。
イオンビーム１０２のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種がＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして単結晶半導体基板１０１に添加することができる。よって、イオンドーピング法で、効率良く、微小な空孔を損傷領域１０３に形成することができる。
ヘリウムを用いて、イオンドーピング法で添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
またイオンビーム１０２のソースガスに、アルゴン（Ａｒ）を用いることも可能である。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
なお本実施の形態では、損傷領域１０３の形成により単結晶半導体層１０６を単結晶半導体基板１０１から剥離するスマートカット（Ｓｍａｒｔ−Ｃｕｔ）（ＳＯＩＴＥＣ社の登録商標）法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）（キャノン株式会社の登録商標）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いて単結晶半導体層１０６と基板１１４を貼り合わせるようにしても良い。
また、例えば、単結晶半導体基板１０１上に絶縁層１０５を形成せず、さらに単結晶半導体基板１０１上に、損傷領域１０３の代わりにポーラス状の単結晶半導体層を形成し、さらにポーラス状の単結晶半導体層上に、単結晶半導体層１０６の代わりに、エピタキシャル成長により密度の高い単結晶半導体層を形成してもよい。またポーラス状の単結晶半導体層は、単結晶半導体基板１０１を陽極酸化することによって形成してもよい。
次に溶融ガラスを用いた基板１１４の形成方法について説明する。図１（Ｃ）に示すように、容器１１１内に加熱された、液状ガラスよりも密度の高い液体、例えば溶融スズ１１２を用意する。次いで溶融スズ１１２上に、ガラスの成分を含む高温の液体、すなわち液状ガラス１１３を流し、液状ガラス１１３を板状にする。
板状の液状ガラス１１３の温度を保ったまま、あるいは板状の液状ガラス１１３の温度を少々下げた状態で、板状の液状ガラス１１３の上に損傷領域１０３の形成された単結晶半導体基板１０１を、絶縁層１０５と液状ガラス１１３を向かい合わせるように設ける（図１（Ｄ）参照）。
さらに板状の液状ガラス１１３及び単結晶半導体基板１０１を徐冷することで、ガラス基板である基板１１４を形成すると同時に基板１１４と単結晶半導体基板１０１を接合させ、容器１１１から取り出す（図１（Ｅ）参照）。基板１１４を形成すると同時に基板１１４と単結晶半導体基板１０１を接合させた後、さらに徐冷して、扱うのに十分低い温度、例えば室温まで温度を下げた後に、容器１１１から取り出してもよい。
溶融した液状ガラス１１３の温度は、通常１５００℃〜１６００℃程度の高温に達するが、このような高温はシリコンの融点（１４１４℃）に近く、この温度にて接合させるとシリコンの結晶性に影響を与える恐れがあるため、やや温度を下げた状態、例えばシリコンの融点１４１４℃以下の状態で接合を行う方がよい。
溶融した液状ガラス１１３の温度よりやや低い温度とは、水素イオンを添加したことにより低下した単結晶半導体層１０６の結晶性を回復するのに十分な温度である必要がある。溶融した液状ガラス１１３は、すでに１５００℃〜１６００℃程度に達しているので、室温から加熱してそのような温度に上げるよりは、作製コストを抑えることができ、工程時間が短くてすむ。
また単結晶半導体基板１０１の全面が、絶縁層１０５を介して液状ガラス１１３に接しているので、液状ガラス１１３からの熱が単結晶半導体基板１０１の全面に均一に伝わる。これにより単結晶半導体層１０６の結晶性を回復する。液状ガラス１１３及び単結晶半導体基板１０１の接合時の温度は、好ましくは１０００℃以上１４００℃以下であるとよい。
また本実施の形態では、液状ガラス１１３を浮かせるために溶融スズ１１２を用いているが、溶融スズ１１２の代わりにガラスよりも密度の高い液体であればどのようなものを用いてもよい。
さらに、本実施の形態では、液状ガラス１１３上に、損傷領域１０３を形成した単結晶半導体基板１０１を設けたが、上下関係は特に重要ではなく、損傷領域１０３を形成した単結晶半導体基板１０１上に液状ガラス１１３を流し込んでから固めてもよい。
上記の工程は、１０００℃以上の高温で行われるため、作業工程中に、損傷領域１０３に沿って、単結晶半導体基板１０１と単結晶半導体層１０６が分離する（図１（Ｆ）参照）。
なお、ポーラス状の単結晶半導体層を形成した場合は、ポーラス状の単結晶半導体層に沿って、単結晶半導体基板１０１と密度の高い単結晶半導体層を分離する。
温度上昇によって損傷領域１０３に形成されている微小な孔では、水素ガスの圧力が上昇する。圧力の上昇により、損傷領域１０３の微小な孔に体積変化が起こり、損傷領域１０３に亀裂が生じるので、損傷領域１０３に沿って単結晶半導体基板１０１が分離される。これにより基板１１４上に絶縁層１０５を介して単結晶半導体層１０６が形成される。
また剥離後の単結晶半導体基板１０１は、さらなる単結晶半導体層１０６の形成に繰り返し用いることが可能である。
本実施の形態により、均一な特性を有する単結晶半導体層１０６を、少ない作製工程で基板１１４上に形成することが可能となる。
［実施の形態２］
本実施の形態を、図１３（Ａ）〜図１３（Ｄ）及び図１４を用いて説明する。
まず実施の形態１に基づいて、図１（Ａ）に示す絶縁層１０５の形成（図１３（Ａ）参照）及び図１（Ｂ）に示す損傷領域１０３の形成（図１３（Ｂ）参照）までを行う。
ガラス基板である基板１５１と絶縁層１０５が接するように、損傷領域１０３が形成された単結晶半導体基板１０１を基板１５１上に設置する。
次いで単結晶半導体基板１０１と基板１５１を、例えば３００℃以上で加熱し、絶縁層１０５を介して、単結晶半導体基板１０１を基板１５１を接合させる。あるいはさらに高温、例えば６００℃程度まで温度を上げて、あらかじめ単結晶半導体基板１０１を分離しておいてもよい。
続いて液状ガラスよりも密度の高い液体、例えば溶融スズ１１２が入った容器１１１内で、溶融スズ１１２の上に基板１５１を浮かべる。溶融スズ１１２は、スズが溶融する温度まで既に加熱されており、かつ、ガラス基板である基板１５１の軟化点以下の温度に保たれている。
溶融スズ１１２上に浮かべられた基板１５１は、その軟化点以上の温度にて加熱される。その結果、基板１５１と単結晶半導体基板１０１の間にある異物などの接合不良の要因が基板１５１の中に溶かし込まれる。さらに単結晶半導体層１０６の結晶性も回復させる。
なお、ガラス基板である基板１５１は、軟化点以上の温度で加熱されても、溶融スズ１１２に浮かべられているため、平坦性を保つことができる。ただし、ガラス基板である基板１５１の端部は変形してしまう恐れがある。その場合は、単結晶半導体基板１０１に対して、基板１５１の面積を十分大きくして、単結晶半導体層１０６を剥離、徐冷後に基板１５１の変形した端部を分断してしまえばよい。また基板１５１の面積と容器１１１中の溶融スズの表面積が同じになるような容器１１１を用いれば、ガラス基板である基板１５１の端部が変形するのを防ぐことができ、基板１５１の形状が維持できる。
基板１５１と単結晶半導体基板１０１の間、あるいは基板１５１と絶縁層１０５との界面にミクロンサイズの異物が存在している状態で接合を行い、後の工程で加熱処理を行うと、単結晶半導体層１０６にミリサイズの穴が空いてしまう。
ミクロンサイズの異物とは、基板１５１上の洗浄してもとれないパーティクルであったり、また絶縁層１０５上の、絶縁層１０５を成膜したときの成膜材料の残留物等が挙げられる。異物により絶縁層１０５等中に微小なクラックが発生し、その後酸による処理を行うと、酸が微小なクラックに浸透して、ガラス基板である基板１５１を溶かしてしまい、基板１５１中に空洞１０８が発生する。
基板１５１に空洞１０８が発生すると、レーザ照射による加熱工程の際に、空洞内の空気圧が加熱により体積膨張し、空洞１０８上方の絶縁層１０５及び単結晶半導体層１０６が飛んで抜け落ちてしまい、ミリサイズの穴が空いてしまう（図１４参照）。
単結晶半導体層１０６に穴が空いてしまうのを避けるためには、基板１５１と単結晶半導体基板１０１の間、あるいは基板１５１と絶縁層１０５との界面の異物を無くしてしまえばよい。
以上から、異物を基板１５１中に溶かし込むと、単結晶半導体層１０６に穴が空いてしまうことを防ぐことができる。特に、絶縁層１０５を単結晶半導体基板１０１上に成膜すると、成膜工程で異物が発生してしまう恐れがあるので、異物を基板１５１中に溶かし込むことは有用である。
ガラス基板である基板１５１の軟化点以上の温度にて加熱することにより、損傷領域１０３に沿って、単結晶半導体基板１０１と単結晶半導体層１０６が分離する（図１３（Ｄ）参照）。もしこの加熱工程により単結晶半導体基板１０１と単結晶半導体層１０６が分離しない場合は、さらなる加熱工程を行うか、物理的な力を加えるにより、分離させればよい。
［実施の形態３］
本実施の形態を、図２（Ａ）〜図２（Ｄ）、図３（Ａ）〜図３（Ｄ）を用いて説明する。
まず実施の形態１に基づいて、図１（Ｄ）までの作製工程を行う（図２（Ａ）参照）。次いで、単結晶半導体基板１０１の絶縁層１０５を介して液状ガラス１１３に接していない方の面、すなわち単結晶半導体基板１０１の絶縁層１０５が形成されていない方の面（本明細書では、「裏面」と呼ぶ）に、接着材１１５を介して基板１１６を配置する（図２（Ｂ）参照）。また接着材を用いず、オプティカルコンタクトなどで接合してもよい。なお本明細書では、基板１１６を単結晶半導体基板１０１を支える基板という意味で、基板支持部、あるいは、支持基板とも呼ぶ。
基板１１６は、図２（Ｂ）の工程時の温度、例えば１５００℃〜１６００℃の温度で溶融しない材料であればよい。基板１１６として、例えばステンレス基板、石英基板などが挙げられる。接着材１１５は、図２（Ｂ）の工程時の温度、例えば１５００℃〜１６００℃の温度であっても、単結晶半導体基板１０１及び基板１１６を接着できるものであればよい。
次いで損傷領域１０３に沿って、単結晶半導体層１０６と単結晶半導体基板１０１を分離する（図２（Ｃ）参照）。実施の形態１では、単結晶半導体基板１０１を容器１１１から取り出してから剥離していたが、本実施の形態では、容器１１１に入った状態で剥離を行う。実施の形態１では、剥離を行った後、単結晶半導体基板１０１と単結晶半導体層１０６が重なってしまい、単結晶半導体層１０６の表面に傷が付く恐れがあるが、本実施の形態ではそのようなことは起こらない。
次いで容器１１１から、単結晶半導体層１０６を有する基板１１４を取り出す（図２（Ｄ）参照）。
また図１（Ｄ）に示す工程時ではなく、接着材１１５と基板１１６を、単結晶半導体基板１０１の裏面に配置してから、液状ガラス１１３上に単結晶半導体基板１０１を設けてもよい。その方法を図３（Ａ）〜図３（Ｄ）を用いて説明する。
まず接着材１１５を介して基板１１６を、単結晶半導体基板１０１の裏面に配置する（図３（Ａ）参照）。
次いで溶融スズ１１２上に液状ガラス１１３を流し込み、基板１１６を裏面に配置した単結晶半導体基板１０１を、絶縁層１０５を介して液状ガラス１１３上に設ける（図３（Ｂ）参照）。
後は図２（Ｃ）〜図２（Ｄ）に示す作製工程と同様に、単結晶半導体層１０６と単結晶半導体基板１０１を分離し（図３（Ｃ）参照）、容器１１１から、単結晶半導体層１０６を有する基板１１４を取り出す（図３（Ｄ）参照）。
本実施の形態では、均一な特性を有する単結晶半導体層１０６を基板１１４上に形成することを、さらに短い作製工程時間で行うことができる。
［実施の形態４］
本実施の形態を図１２（Ａ）〜図１２（Ｅ）を用いて説明する。本実施の形態では、実施の形態１とは異なる作製工程で、単結晶半導体層を得ることができる。
まず実施の形態１に基づいて、図１（Ａ）に示す絶縁層１０５の形成（図１２（Ａ）参照）及び図１（Ｂ）に示す損傷領域１０３の形成（図１２（Ｂ）までを行う。
次いで室温で容器１１１内に、液状ガラスよりも密度の高い液体材料の固体、例えば、固体のスズを設け、さらに固体のスズの上に固体のガラスを設ける。固体のガラスと絶縁層１０５が接するように、損傷領域１０３が形成された単結晶半導体基板１０１を固体のガラス上に設置する。
固体のガラス上に単結晶半導体基板１０１が設置された状態で、容器１１１全体を室温から始めて１０００℃以上に昇温する。固体のスズは溶融して溶融スズ１１２となり、また固体のガラスは板状の液状ガラス１１３となる（図１２（Ｃ）参照）。
さらに図１（Ｅ）と同様に、板状の液状ガラス１１３及び単結晶半導体基板１０１を徐冷することで、ガラス基板である基板１１４を形成すると同時に基板１１４と単結晶半導体基板１０１を接合させ、容器１１１から取り出す（図１２（Ｄ）参照）。
以上の工程は、１０００℃以上の高温で行われるため、作業工程中に、損傷領域１０３に沿って、単結晶半導体基板１０１と単結晶半導体層１０６が分離する（図１２（Ｅ）参照）。
［実施の形態５］
本実施の形態では、実施の形態１〜実施の形態４に基づいて得られた単結晶半導体層１０６を用いて半導体装置を作製する方法を、図４（Ａ）〜図４（Ｆ）、図５（Ａ）〜図５（Ｄ）を使用して説明する。
まず実施の形態１〜実施の形態４に基づいて、基板１１４上の絶縁層１０５及び単結晶半導体層１０６を得る（図４（Ａ）参照）。次いで、基板１１４上の単結晶半導体層１０６をエッチングして島状半導体膜１２１と島状半導体膜１２２を形成する（図４（Ｂ）参照）。
島状半導体膜１２１と島状半導体膜１２２には、しきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのｐ型を付与する不純物元素、もしくはリン、ヒ素などのｎ型を付与する不純物元素を添加してもよい。例えば、ｐ型を付与する不純物元素としてホウ素を添加する場合、５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下の濃度で添加すればよい。
しきい値電圧を制御するための不純物元素の添加は、単結晶半導体層１０６に対して行ってもよいし、島状半導体膜１２１と島状半導体膜１２２に対して行ってもよい。
また、しきい値電圧を制御するための不純物の添加を、単結晶半導体層１０６を剥離する前の単結晶半導体基板１０１に対して行ってもよい。もしくは、しきい値電圧を大まかに調整するための不純物元素の添加を、単結晶半導体層１０６を剥離する前の単結晶半導体基板１０１に対して行った上で、しきい値電圧を微調整するために、単結晶半導体層１０６に対して、または島状半導体膜１２１と島状半導体膜１２２に対しても行うようにしてもよい。
例えば、単結晶半導体基板１０１に弱いｐ型の単結晶シリコン基板を用いた場合を例に、この不純物元素の添加方法の一例を説明する。まず、単結晶半導体層１０６をエッチングする前に、単結晶半導体層１０６全体にホウ素を添加する。このホウ素の添加は、ｐチャネル型トランジスタのしきい値電圧を調節することを目的とする。ドーパントガスにＢ２Ｈ６を用い、１×１０１６〜１×１０１７／ｃｍ３の濃度でホウ素を添加する。ホウ素の濃度は、活性化率などを考慮して決定される。たとえば、ホウ素の濃度は６×１０１６／ｃｍ３とすることができる。
次に、単結晶半導体層１０６をエッチングして、島状半導体膜１２１及び島状半導体膜１２２を形成する。そして、島状半導体膜１２１のみにホウ素を添加する。この２回目のホウ素の添加は、ｎチャネル型トランジスタのしきい値電圧を調節することを目的とする。ドーパントガスにＢ２Ｈ６を用い、１×１０１６〜１×１０１７／ｃｍ３の濃度でホウ素を添加する。たとえば、ホウ素の濃度は６×１０１６／ｃｍ３とすることができる。
なお、単結晶半導体基板１０１に、ｐチャネル型トランジスタまたはｎチャネル型トランジスタの一方のしきい値電圧に適した導電型および抵抗を有する基板が用いることができる場合は、しきい値制御をするための不純物添加の工程を１回にすることができ、島状半導体膜１２１あるいは島状半導体膜１２２の一方にしきい値電圧の制御のための不純物元素を添加すればよい。
次に島状半導体膜１２１及び島状半導体膜１２２を覆うように、ゲート絶縁膜１２３を形成する。ＰＥＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜１２３を形成する。
本実施の形態では、ゲート絶縁膜１２３は、ＰＥＣＶＤ法を行うことにより、島状半導体膜１２１及び島状半導体膜１２２の表面を覆って薄い膜厚、例えば２０ｎｍの膜厚で形成することができる。
また、高密度プラズマ処理により島状半導体膜１２１及び島状半導体膜１２２の表面を酸化または窒化することで形成してもよい。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波により行うことで、低電子温度で高密度のプラズマを生成することができる。
このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、島状半導体膜１２１及び島状半導体膜１２２の表面を酸化または窒化することにより、１〜５０ｎｍ、望ましくは５〜３０ｎｍの絶縁膜が島状半導体膜１２１及び島状半導体膜１２２それぞれの表面に形成される。
あるいは島状半導体膜１２１及び島状半導体膜１２２を熱酸化させることで、ゲート絶縁膜１２３を形成するようにしてもよい。その場合はゲート絶縁膜１２３は、島状半導体膜１２１及び島状半導体膜１２２それぞれの表面に形成される。
あるいは、水素を含んだゲート絶縁膜１２３を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜１２３中に含まれる水素を、島状半導体膜１２１及び島状半導体膜１２２中に拡散させるようにしてもよい。この場合、ゲート絶縁膜１２３は、プロセス温度を３５０℃以下で、ＰＥＣＶＤ法で窒化シリコンまたは窒化酸化シリコンを堆積することで形成することができる。
島状半導体膜１２１及び島状半導体膜１２２に水素を供給することで、島状半導体膜１２１及び島状半導体膜１２２中、およびゲート絶縁膜１２３と島状半導体膜１２１及び島状半導体膜１２２の界面での、電荷捕獲中心となるような結晶欠陥を効果的に低減することができる。
次に、ゲート絶縁膜１２３上に導電膜を形成した後、導電膜をエッチングすることで、島状半導体膜１２１及び島状半導体膜１２２の上方に、それぞれゲート電極１２５及びゲート電極１２６を形成する（図４（Ｄ）参照）。
ゲート電極１２５及びゲート電極１２６となる導電膜の形成には、ＣＶＤ法、スパッタリング法等を用いることができる。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いてもよい。または、半導体膜に導電性を付与するリン等の不純物元素を添加した、多結晶珪素などの半導体を用いて形成してもよい。
また本実施の形態では、ゲート電極１２５及びゲート電極１２６を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極１２５及びゲート電極１２６は積層された複数の導電膜で形成されていてもよい。３つ以上の導電膜を積層する積層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
例えばゲート電極１２５及びゲート電極１２６を２つの導電膜の積層で形成した場合、２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケルシリサイド、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることができる。
なお、ゲート電極１２５及びゲート電極１２６を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、窒化酸化珪素等をマスクとして用いてもよい。この場合、酸化珪素、窒化酸化珪素等をエッチングする工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有するゲート電極１２５及びゲート電極１２６を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的にゲート電極１２５及びゲート電極１２６を形成してもよい。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ゲート電極１２５及びゲート電極１２６は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパ形状を有するようにエッチングすることができる。また、テーパ形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化ホウ素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄もしくはフッ化窒素などのフッ素系ガスまたは酸素を適宜用いることができる。
次に、ゲート電極１２５及びゲート電極１２６をマスクとして、一導電型を付与する不純物元素を、それぞれ島状半導体膜１２１及び島状半導体膜１２２に添加する。本実施の形態では、島状半導体膜１２１にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。また島状半導体膜１２２にｐ型を付与する不純物元素（例えばホウ素）を添加する。
なお、ｎ型を付与する不純物元素を島状半導体膜１２１に添加するときには、ｎ型を付与する不純物元素が添加されないように、島状半導体膜１２２はマスク等で覆う。また、ｐ型を付与する不純物元素を島状半導体膜１２２に添加するときには、ｐ型を付与する不純物元素の添加が添加されないように、島状半導体膜１２１はマスク等で覆う。
あるいは、先に島状半導体膜１２１及び島状半導体膜１２２に、ｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の島状半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしてもよい。
この不純物元素の添加工程により、島状半導体膜１２１にｎ型の低濃度不純物領域１３２ａ及び低濃度不純物領域１３２ｂが形成され、島状半導体膜１２２には、ｐ型の高濃度不純物領域１３４ａ及び高濃度不純物領域１３４ｂが形成される。また、島状半導体膜１２１において、ゲート電極１２５と重なる領域は、チャネル形成領域１３１となる。また島状半導体膜１２２において、ゲート電極１２６と重なる領域は、チャネル形成領域１３３となる（図４（Ｅ）参照）。
次に、ゲート電極１２５の側面にサイドウォール１３５ａ及びサイドウォール１３５ｂ、ゲート電極１２６の側面にサイドウォール１３６ａ及びサイドウォール１３６ｂを形成する。
サイドウォール１３５ａ及びサイドウォール１３５ｂ、並びに、サイドウォール１３６ａ及びサイドウォール１３６ｂは、例えば、ゲート絶縁膜１２３、並びにゲート電極１２５及びゲート電極１２６を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された絶縁膜を部分的にエッチングすることで形成することができる。
この異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされ、ゲート電極１２５の側面にサイドウォール１３５ａ及びサイドウォール１３５ｂ、並びに、ゲート電極１２６の側面にサイドウォール１３６ａ及びサイドウォール１３６ｂが形成される。なお、この異方性エッチングにより、ゲート絶縁膜１２３も部分的にエッチングされ、ゲート電極１２５並びにサイドウォール１３５ａ及びサイドウォール１３５ｂの下にゲート絶縁膜１３８が、ゲート電極１２６並びにサイドウォール１３６ａ及びサイドウォール１３６ｂの下にゲート絶縁膜１３９が形成される（図４（Ｆ）参照）。
サイドウォール１３５ａ及びサイドウォール１３５ｂ並びにサイドウォール１３６ａ及びサイドウォール１３６ｂを形成するための絶縁膜は、ＰＥＣＶＤ法やスパッタリング法等により、シリコン膜、酸化シリコン膜、窒化酸化シリコン膜や、有機樹脂などの有機材料を含む膜を、１層または２層以上積層して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化シリコン膜をＰＥＣＶＤ法によって形成する。酸化シリコン膜のエッチングガスには、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール１３５ａ及び１３５ｂ並びにサイドウォール１３６ａ及びサイドウォール１３６ｂを形成する工程は、これらに限定されるものではない。
次に、ゲート電極１２５並びにサイドウォール１３５ａ及びサイドウォール１３５ｂをマスクとして、島状半導体膜１２１にｎ型を付与する不純物元素を添加する。この工程では、島状半導体膜１２２はマスク等で覆い、島状半導体膜１２１にｎ型を付与する不純物元素を添加する。
上記不純物元素の添加により、島状半導体膜１２１に一対のｎ型の高濃度不純物領域１４１ａ及び高濃度不純物領域１４１ｂが自己整合的に形成される（図５（Ａ）参照）。
次に、島状半導体膜１２２を覆うマスクを除去した後、加熱処理を行い、島状半導体膜１２１に添加したｎ型を付与する不純物元素、および島状半導体膜１２２に添加したｐ型を付与する不純物元素を活性化する。
島状半導体膜１２１には、チャネル形成領域１３１、低濃度不純物領域１３２ａ及び低濃度不純物領域１３２ｂ、ソース領域及びドレイン領域である高濃度不純物領域１４１ａ及び高濃度不純物領域１４１ｂが形成されている。島状半導体膜１２１上には、ゲート絶縁膜１３８、さらにゲート絶縁膜１３８上には、ゲート電極１２５並びにサイドウォール１３５ａ及びサイドウォール１３５ｂが形成されている。
島状半導体膜１２２には、チャネル形成領域１３３、ソース領域及びドレイン領域である高濃度不純物領域１３４ａ及び高濃度不純物領域１３４ｂが形成されている。また島状半導体膜１２２上には、ゲート絶縁膜１３９、さらにゲート絶縁膜１３９上には、ゲート電極１２６並びにサイドウォール１３６ａ及びサイドウォール１３６ｂが形成されている。
なお、サイドウォール１３５ａ、サイドウォール１３５ｂ、サイドウォール１３６ａ、サイドウォール１３６ｂは、必要がなければ形成しなくてもよい。またその場合、高濃度不純物領域１４１ａ及び高濃度不純物領域１４１ｂを形成するための一導電性を付与する不純物元素の添加は、サイドウォール１３５ａ及びサイドウォール１３５ｂの代わりにレジストマスクを用いて行い、不純物元素添加後にレジストマスクを除去すればよい。
また、サイドウォール１３５ａ、サイドウォール１３５ｂ、サイドウォール１３６ａ、サイドウォール１３６ｂを形成しない場合は、ゲート絶縁膜１２３をエッチングしないので、ゲート絶縁膜１２３が島状半導体膜１２１および島状半導体膜１２２を覆っていてもよい。
なお、ソース領域及びドレイン領域の抵抗を下げるために、島状半導体膜１２１の高濃度不純物領域１４１ａ及び高濃度不純物領域１４１ｂ、島状半導体膜１２２の高濃度不純物領域１３４ａ及び高濃度不純物領域１３４ｂをシリサイド化して、シリサイド層を形成してもよい。
シリサイド化は、島状半導体膜１２１及び島状半導体膜１２２に金属を接触させ、加熱処理によって、島状半導体膜中のシリコンと金属とを反応させてシリサイド化合物を生成すればよい。
この金属にはコバルトまたはニッケルが好ましく、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、Ｈｆ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。島状半導体膜１２１及び島状半導体膜１２２の厚さが薄い場合には、島状半導体膜１２１及び島状半導体膜１２２の表面だけでなく、底部までシリサイド反応を進めてもよい。シリサイド化のための加熱処理には、抵抗加熱炉、ＲＴＡ装置、マイクロ波加熱装置、またはレーザ照射装置を用いることができる。
次に島状半導体膜１２１及び島状半導体膜１２２、ゲート電極１２５及びゲート電極１２６、サイドウォール１３５ａ、サイドウォール１３５ｂ、サイドウォール１３６ａ、サイドウォール１３６ｂを覆うように、層間絶縁膜１４２を形成する。
層間絶縁膜１４２として、水素を含む絶縁膜を形成する。本実施の形態では、層間絶縁膜１４２として、モノシラン、アンモニア、Ｎ２Ｏを含むソースガスを用いて、ＰＥＣＶＤ法で形成した膜厚６００ｎｍ程度の窒化酸化シリコン膜を形成する。
水素を層間絶縁膜１４２に含ませることで、層間絶縁膜１４２から水素を拡散させて、島状半導体膜１２１及び島状半導体膜１２２の未結合手を終端させることができるからである。また、層間絶縁膜１４２を形成することで、アルカリ金属やアルカリ土類金属などの不純物が島状半導体膜１２１及び島状半導体膜１２２へ侵入するのを防ぐことができる。具体的に層間絶縁膜１４２として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いる。
次に、層間絶縁膜１４２上に層間絶縁膜１４７を形成する（図５（Ｂ）参照）。層間絶縁膜１４７は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンホウ素ガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはアリール基のうち少なくとも１種を有していてもよい。なお、これらの材料で形成される絶縁膜を複数積層させることで、層間絶縁膜１４７を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していてもよい。
層間絶縁膜１４７の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコータ、カーテンコータ、ナイフコータ等を用いることができる。
次に、窒素雰囲気中で、４００℃〜４５０℃程度（例えば、４１０℃）の加熱処理を１時間程度行い、層間絶縁膜１４２から水素を拡散させ、島状半導体膜１２１及び島状半導体膜１２２の未結合手を水素で終端する。なお、単結晶半導体層１０６は、非晶質シリコン膜を結晶化した多結晶シリコン膜とくらべて非常に欠陥密度が小さいため、この水素による終端処理を短時間にすることができる。
次に、島状半導体膜１２１の高濃度不純物領域１４１ａ及び高濃度不純物領域１４１ｂ、並びに、島状半導体膜１２２の高濃度不純物領域１３４ａ及び高濃度不純物領域１３４ｂが、それぞれ一部露出するように、層間絶縁膜１４２および層間絶縁膜１４７にコンタクトホールを形成する。コンタクトホールの形成は、ＣＨＦ３とＨｅの混合ガスを用いたドライエッチング法で行うことができるが、これに限定されるものではない。
そして、コンタクトホールを介して島状半導体膜１２１の高濃度不純物領域１４１ａ及び１４１ｂにそれぞれ接する電極１４３ａ及び電極１４３ｂ、並びに、島状半導体膜１２２の高濃度不純物領域１３４ａ及び高濃度不純物領域１３４ｂにそれぞれ接する電極１４４ａ及び電極１４４ｂを形成する。
以上の工程により、島状半導体膜１２１、ゲート絶縁膜１３８、ゲート電極１２５、サイドウォール１３５ａ及びサイドウォール１３５ｂ、電極１４３ａ及び電極１４３ｂを有するｎチャネル型トランジスタ１４５が形成される。また島状半導体膜１２２、ゲート絶縁膜１３９、ゲート電極１２６、サイドウォール１３６ａ及びサイドウォール１３６ｂ、電極１４４ａ及び電極１４４ｂを有するｐチャネル型トランジスタ１４６が形成される（図５（Ｃ）参照）。
電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂは、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂとして、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いてもよい。電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂは、上記金属が用いられた膜を単層または複数積層させて形成することができる。
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることができる。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂを形成する材料として最適である。
特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜の形状をエッチングで加工する場合は、エッチング用のマスクを形成する際のレジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させてもよい。
電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。
また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、島状半導体膜１２１及び島状半導体膜１２２上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂと、島状半導体膜１２１及び島状半導体膜１２２とがそれぞれ良好なコンタクトをとることができる。
またバリア膜を複数積層するようにして用いてもよい。その場合、例えば、電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂを下層からＴｉ、窒化チタン、Ａｌ−Ｓｉ、Ｔｉ、窒化チタンの５層構造とすることができる。
また電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂとして、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いてもよい。また、ＷＦ６を水素還元して形成したタングステンを、電極１４３ａ及び電極１４３ｂ、並びに、電極１４４ａ及び電極１４４ｂとして用いてもよい。
本実施の形態では、ｎチャネル型トランジスタ１４５とｐチャネル型トランジスタ１４６が、それぞれゲート電極１２５及びゲート電極１２６を１つずつ有する場合を例示しているが、本明細書に開示された発明はこの構成に限定されない。本明細書に開示された発明で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造のトランジスタとすることができる。また、このトランジスタは、プレナ構造のトランジスタとすることができる。
またｎチャネル型トランジスタ１４５の電極１４３ｂ及びｐチャネル型トランジスタ１４６の電極１４４ａを接続して電極１４８とし、ｎチャネル型トランジスタ１４５とｐチャネル型トランジスタ１４６をＣＭＯＳ回路１４９としてもよい（図５（Ｄ）参照）。ＣＭＯＳ回路１４９は、様々な駆動回路や処理回路に用いることができる。
なお、本明細書に開示された発明の単結晶半導体層は、単結晶半導体基板を薄片化した層であるため、配向のばらつきがない。そのため、単結晶半導体層を用いて作製される複数のトランジスタのしきい値電圧や移動度などの電気的特性のばらつきを小さくすることができる。また、結晶粒界が殆どないため、結晶粒界に起因するリーク電流を抑え、また、半導体装置の省電力化を実現することができる。したがって、信頼性の高い半導体装置を作製することができる。
［実施の形態６］
本実施の形態を、図６、図７、図８（Ａ）〜図８（Ｂ）、図９（Ａ）〜図９（Ｂ）、図１０（Ａ）〜図１０（Ｃ）、図１１（Ａ）〜図１１（Ｃ）を用いて説明する。本実施の形態では、実施の形態１〜実施の形態４に基づいて形成した単結晶半導体層を、実施の形態５に応用して得られたトランジスタやＣＭＯＳ回路を、様々な半導体装置に応用した例について述べる。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図６はマイクロプロセッサ２００の構成例を示すブロック図である。
マイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう）、演算回路制御部２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割込制御部２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ２０９、およびメモリインターフェース２１０を有している。
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は、命令解析部２０３に入力され、デコードされた後、演算回路制御部２０２、割込制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割込制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき、様々な制御を行う。
演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割込制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割込制御部２０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割込制御部２０４、およびレジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図６に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
図６に示すマイクロプロセッサ２００のそれぞれの電気回路は、図５（Ｃ）に示すトランジスタや、図５（Ｄ）に示すＣＭＯＳ回路を用いて作製することが可能である。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図７は、このような半導体装置の構成例を示すブロック図である。図７に示す半導体装置２１１は、無線通信により外部装置と信号の送受信を行って動作する演算処理装置として機能する。
図７に示すように、半導体装置２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、インターフェース２２４、中央処理ユニット２２５、ランダムアクセスメモリ２２６、読み出し専用メモリ２２７を有している。
半導体装置２１１の動作の概要は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は、整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９は、半導体装置２１１を構成する基板に集積されている必要はなく、他の部品として半導体装置２１１に組み込むこともできる。
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は、定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２１９は、受信信号を復調する回路であり、変調回路２２０は、送信するデータを変調する回路である。
例えば、復調回路２１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ２２３は、電源電圧または中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
アンテナ２２８から半導体装置２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。
中央処理ユニット２２５は、インターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。インターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット２２５が処理する方式を適用できる。
図７に示す半導体装置２１１のそれぞれの電気回路は、図５（Ｃ）に示すトランジスタや、図６（Ｄ）に示すＣＭＯＳ回路を用いて作製することが可能である。
次に、図８（Ａ）〜図８（Ｂ）および図９（Ａ）〜図９（Ｂ）を用いて、半導体装置の構成例として表示装置について説明する。
図８（Ａ）〜図８（Ｂ）は、液晶表示装置の構成例を示す図面である。図８（Ａ）は液晶表示装置の画素の平面図であり、図８（Ｂ）は図８（Ａ）のＡ−Ａ’の断面図である。
図８（Ａ）において、島状半導体膜２５９は、単結晶半導体層１０６から形成されており、画素のトランジスタ２４１を構成する。画素は、島状半導体膜２５９、島状半導体膜２５９と交差している走査線２４５、走査線２４５と交差している信号線２４８ａ、画素電極２４９、画素電極２４９と島状半導体膜２５９を電気的に接続する電極２４８ｂを有する。
図８（Ｂ）に示すように、基板１１４上に、絶縁層１０５、島状半導体膜２５９、ゲート絶縁膜２４４が形成されている。島状半導体膜２５９は、単結晶半導体層１０６をエッチングして形成される。島状半導体膜２５９には、チャネル形成領域２４２、ｎ型の不純物領域２４３が形成されている。トランジスタ２４１のゲート電極は走査線２４５に含まれ、ソース電極またはドレイン電極の一方は信号線２４８ａに含まれている。
島状半導体膜２５９、ゲート絶縁膜２４４、走査線２４５を覆って層間絶縁膜２４６を形成する。層間絶縁膜２４６は、層間絶縁膜１４２に基づいて形成すればよい。層間絶縁膜２４６上には、層間絶縁膜２４７を形成する。層間絶縁膜２４７は、層間絶縁膜１４７に基づいて形成すればよい。
層間絶縁膜２４７上には、信号線２４８ａ、電極２４８ｂ、画素電極２４９が設けられている。層間絶縁膜２４７上には、柱状スペーサ２５１が形成され、信号線２４８ａ、電極２４８ｂ、画素電極２４９および柱状スペーサ２５１を覆って、配向膜２５２が形成されている。
基板２５６には、対向電極２５５、対向電極２５５を覆う配向膜２５４が形成されている。柱状スペーサ２５１は、基板１１４と基板２５６の隙間を維持するために形成される。柱状スペーサ２５１によって形成される隙間に、液晶層２５３が形成されている。
信号線２４８ａおよび電極２４８ｂと不純物領域２４３との接続部は、コンタクトホールの形成によって層間絶縁膜２４７に段差が生じるので、この接続部では液晶層２５３の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ２５１を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という）について、図９（Ａ）〜図９（Ｂ）を用いて説明する。図９（Ａ）はＥＬ表示装置の画素の平面図であり、図９（Ｂ）は図９（Ａ）のＢ−Ｂ’で示した画素の表示制御用トランジスタ２６１の断面図である。
図９（Ａ）に示すように、画素は、選択用トランジスタ２８１、表示制御用トランジスタ２６１、走査線２８５、信号線２８８ａ、および電流供給線２６８ｂ、画素電極２６９を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極２６９である。
選択用トランジスタ２８１は、単結晶半導体層１０６からなる島状半導体膜２７９を有する。島状半導体膜２７９には、不純物領域２８３ａ及び不純物領域２８３ｂが形成されている。選択用トランジスタ２８１において、ゲート電極は走査線２８５に含まれ、ソース電極またはドレイン電極の一方は信号線２８８ａに含まれ、他方は電極２８８ｂとして形成されている。
表示制御用トランジスタ２６１は、ゲート電極２６５が電極２８８ｂと電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極２６９に電気的に接続される電極２６８ａとして形成され、ソース電極またはドレイン電極の他方は、電流供給線２６８ｂに含まれている。
表示制御用トランジスタ２６１はｐチャネル型トランジスタであり、単結晶半導体層１０６からなる島状半導体膜２８９を有する。
図９（Ｂ）に示すように、島状半導体膜２８９には、チャネル形成領域２６２、ｐ型の不純物領域２６３ａ及び不純物領域２６３ｂが形成されている。島状半導体膜２８９上にはゲート絶縁膜２６４が形成されている。表示制御用トランジスタ２６１のゲート電極２６５を覆って、層間絶縁膜２６６及び層間絶縁膜２６７が形成されている。層間絶縁膜２６７上に、信号線２８８ａ、電流供給線２６８ｂ、電極２８８ｂ、電極２６８ａなどが形成されている。
また、層間絶縁膜２６７上には、電極２６８ａに電気的に接続されている画素電極２６９が形成されている。画素電極２６９は周辺部が絶縁性の隔壁層２７１で囲まれている。画素電極２６９上にはＥＬ層２７２が形成され、ＥＬ層２７２上には対向電極２７３が形成されている。補強板として基板２７５が設けられており、基板２７５は樹脂層２７４により基板１１４に固定されている。
本明細書に開示された発明に基づいて、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの画像データを表示する表示装置を備えた装置などが含まれる。
図１０（Ａ）〜図１０（Ｃ）及び図１１（Ａ）〜図１１（Ｃ）を用いて、電気機器の具体的な態様を説明する。図１０（Ａ）は携帯電話機３０１の一例を示す外観図である。この携帯電話機３０１は、表示部３０２、操作スイッチ３０３などを含む。表示部３０２に、図８（Ａ）〜図８（Ｂ）で説明した液晶表示装置または図９（Ａ）〜図９（Ｂ）で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部３０２とすることができる。また携帯電話機３０１内の様々な電気回路に図５（Ｃ）のトランジスタあるいは図５（Ｄ）のＣＭＯＳ回路を用いることができる。
また、図１０（Ｂ）は、デジタルプレーヤ３１１の構成例を示す外観図である。デジタルプレーヤ３１１は、表示部３１２、操作部３１３、イヤホン３１４などを含んでいる。イヤホン３１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部３１２に、図８（Ａ）〜図８（Ｂ）で説明した液晶表示装置または図９（Ａ）〜図９（Ｂ）で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても、高精細な画像および多量の文字情報を表示することができる。またデジタルプレーヤ３１１内の様々な電気回路に図５（Ｃ）のトランジスタあるいは図５（Ｄ）のＣＭＯＳ回路を用いることができる。
また、図１０（Ｃ）は、電子ブック３２１の外観図である。この電子ブック３２１は、表示部３２２、操作スイッチ３２３を含んでいる。電子ブック３２１にはモデムを内蔵していてもよいし、図７の半導体装置２１１を内蔵させて、無線で情報を送受信できる構成としてもよい。表示部３２２には、図８（Ａ）〜図８（Ｂ）で説明した液晶表示装置、または図９（Ａ）〜図９（Ｂ）で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。また電子ブック３２１内の様々な電気回路に図５（Ｃ）のトランジスタあるいは図５（Ｄ）のＣＭＯＳ回路を用いることができる。
図１１（Ａ）〜図１１（Ｃ）は図１０（Ａ）に示した携帯電話とは異なる例を示す。図１１（Ａ）〜図１１（Ｃ）は本明細書に開示された発明を適用したスマートフォン携帯電話の構成の一例であり、図１１（Ａ）が正面図、図１１（Ｂ）が背面図、図１１（Ｃ）が展開図である。
スマートフォン携帯電話は、筐体３５１及び筐体３５２二つの筐体で構成されている。スマートフォン携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
筐体３５１において、表示部３６１、スピーカ３６２、マイクロフォン３６３、操作キー３６４、ポインティングデバイス３６５、表面カメラ用レンズ３６６、外部接続端子３６７等を備えている。筐体３５２において、イヤホン端子３５８、キーボード３７１、外部メモリスロット３７２、裏面カメラ３７３、ライト３７４等を備えているなどにより構成されている。また、アンテナは筐体３５１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
図１１（Ａ）に見られる重なり合った筐体３５１と筐体３５２は、スライドし図１１（Ｃ）のように展開する。表示部３６１には、図８（Ａ）〜図８（Ｂ）に示される液晶表示装置あるいは図９（Ａ）〜図９（Ｂ）に示されるＥＬ表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。またスマートフォン携帯電話の内部の電気回路に、図５（Ｃ）に示されるトランジスタ、あるいは、図５（Ｄ）に示されるＣＭＯＳ回路を用いることが可能である。
表示部３６１と表面カメラ用レンズ３６６を同一の面に備えているため、テレビ電話が可能である。また、表示部３６１をファインダとして、裏面カメラ３７３及びライト３７４で静止画及び動画の撮影が可能である。スピーカ３６２及びマイクロフォン３６３は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できる。
操作キー３６４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合はキーボード３７１を用いると便利である。
さらに、図１１（Ａ）に示す重なり合った筐体３５１と筐体３５２を、スライドして図１１（Ｃ）のように展開し、携帯情報端末として使用することもできる。その場合は、キーボード３７１、ポインティングデバイス３６５を用い円滑な操作が可能である。
外部接続端子３６７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。
また、外部メモリスロット３７２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビ受信機能等を備えたものであってもよい。
１０１ 単結晶半導体基板
１０２ イオンビーム
１０３ 損傷領域
１０５ 絶縁層
１０６ 単結晶半導体層
１０８ 空洞
１１１ 容器
１１２ 溶融スズ
１１３ 液状ガラス
１１４ 基板
１１５ 接着材
１１６ 基板
１２１ 島状半導体膜
１２２ 島状半導体膜
１２３ ゲート絶縁膜
１２５ ゲート電極
１２６ ゲート電極
１２６ ゲート電極
１３１ チャネル形成領域
１３２ａ 低濃度不純物領域
１３２ｂ 低濃度不純物領域
１３３ チャネル形成領域
１３４ａ 高濃度不純物領域
１３４ｂ 高濃度不純物領域
１３５ａ サイドウォール
１３５ｂ サイドウォール
１３６ａ サイドウォール
１３６ｂ サイドウォール
１３８ ゲート絶縁膜
１３９ ゲート絶縁膜
１４１ａ 高濃度不純物領域
１４１ｂ 高濃度不純物領域
１４２ 層間絶縁膜
１４３ａ 電極
１４３ｂ 電極
１４４ａ 電極
１４４ｂ 電極
１４５ ｎチャネル型トランジスタ
１４６ ｐチャネル型トランジスタ
１４７ 層間絶縁膜
１４８ 電極
１４９ ＣＭＯＳ回路
１５１ 基板
２００ マイクロプロセッサ
２０１ 演算回路
２０２ 演算回路制御部
２０３ 命令解析部
２０４ 割込制御部
２０５ タイミング制御部
２０６ レジスタ
２０７ レジスタ制御部
２０８ バスインターフェース
２０９ 専用メモリ
２１０ メモリインターフェース
２１１ 半導体装置
２１２ アナログ回路部
２１３ デジタル回路部
２１４ 共振回路
２１５ 整流回路
２１６ 定電圧回路
２１７ リセット回路
２１８ 発振回路
２１９ 復調回路
２２０ 変調回路
２２１ ＲＦインターフェース
２２２ 制御レジスタ
２２３ クロックコントローラ
２２４ インターフェース
２２５ 中央処理ユニット
２２５ 中央処理ユニット
２２６ ランダムアクセスメモリ
２２７ 専用メモリ
２２８ アンテナ
２２９ 容量部
２３０ 電源管理回路
２４１ トランジスタ
２４２ チャネル形成領域
２４３ 不純物領域
２４４ ゲート絶縁膜
２４５ 走査線
２４６ 層間絶縁膜
２４７ 層間絶縁膜
２４８ａ 信号線
２４８ｂ 電極
２４９ 画素電極
２５１ 柱状スペーサ
２５２ 配向膜
２５３ 液晶層
２５４ 配向膜
２５５ 対向電極
２５６ 基板
２５９ 島状半導体膜
２６１ 表示制御用トランジスタ
２６２ チャネル形成領域
２６３ａ 不純物領域
２６３ｂ 不純物領域
２６４ ゲート絶縁膜
２６５ ゲート電極
２６６ 層間絶縁膜
２６７ 層間絶縁膜
２６８ａ 電極
２６８ｂ 電流供給線
２６９ 画素電極
２７１ 隔壁層
２７２ ＥＬ層
２７３ 対向電極
２７４ 樹脂層
２７５ 基板
２７９ 島状半導体膜
２８１ 選択用トランジスタ
２８３ａ 不純物領域
２８３ｂ 不純物領域
２８５ 走査線
２８８ａ 信号線
２８８ｂ 電極
２８９ 島状半導体膜
３０１ 携帯電話機
３０２ 表示部
３０３ 操作スイッチ
３１１ デジタルプレーヤ
３１２ 表示部
３１３ 操作部
３１４ イヤホン
３２１ 電子ブック
３２２ 表示部
３２３ 操作スイッチ
３５１ 筐体
３５２ 筐体
３５８ イヤホン端子
３６１ 表示部
３６２ スピーカ
３６３ マイクロフォン
３６４ 操作キー
３６５ ポインティングデバイス
３６６ 表面カメラ用レンズ
３６７ 外部接続端子
３７１ キーボード
３７２ 外部メモリスロット
３７３ 裏面カメラ
３７４ ライト

Claims (10)

  1. 絶縁膜が形成された単結晶半導体基板に、前記絶縁膜を介してイオンビームを照射し、前記単結晶半導体基板中に損傷領域を形成し、
    液状ガラスよりも密度の高い液体上に、前記液状ガラスを浮かべて板状にし、
    前記板状の液状ガラス上に、前記単結晶半導体基板を、前記絶縁膜と前記液状ガラスが向き合うように配置し、
    前記板状の液状ガラスと前記単結晶半導体基板を徐冷することにより、前記板状の液状ガラスからガラス基板を形成すると同時に、前記ガラス基板と前記単結晶半導体基板を接合させ、
    前記損傷領域に沿って、前記単結晶半導体基板から単結晶半導体層を分離することを特徴とする半導体装置の作製方法。
  2. 絶縁膜が形成された単結晶半導体基板に、前記絶縁膜を介してイオンビームを照射し、前記単結晶半導体基板中に損傷領域を形成し、
    液状ガラスよりも密度の高い液体上に、前記液状ガラスを浮かべて板状にし、
    前記板状の液状ガラス上に、前記単結晶半導体基板を、前記絶縁膜と前記液状ガラスが向き合うように配置し、
    前記板状の液状ガラスと前記単結晶半導体基板を徐冷することにより、前記板状の液状ガラスからガラス基板を形成すると同時に、前記ガラス基板と前記単結晶半導体基板を接合させ、
    前記損傷領域に沿って、前記単結晶半導体基板から単結晶半導体層を分離し、
    前記板状の液状ガラス上に、前記単結晶半導体基板を、前記絶縁膜と前記液状ガラスが向き合うように配置することによって、前記板状の液状ガラスと前記絶縁膜との間の異物を前記板状の液状ガラスの中に溶かし込むことを特徴とする半導体装置の作製方法。
  3. 絶縁膜が形成された単結晶半導体基板に、前記絶縁膜を介してイオンビームを照射し、前記単結晶半導体基板中に損傷領域を形成し、
    液状ガラスよりも密度の高い液体上に、前記液状ガラスを浮かべて板状にし、
    前記板状の液状ガラス上に、前記単結晶半導体基板を、前記絶縁膜と前記液状ガラスが向き合うように配置し、
    前記単結晶半導体基板の、前記絶縁膜が形成されていない面に、基板支持部を接着し、
    前記板状の液状ガラスと前記単結晶半導体基板を徐冷することにより、前記板状の液状ガラスからガラス基板を形成すると同時に、前記ガラス基板と前記単結晶半導体基板を接合させ、
    前記損傷領域に沿って、前記基板支持部が接着された前記単結晶半導体基板から、単結晶半導体層を分離することを特徴とする半導体装置の作製方法。
  4. 絶縁膜が形成された単結晶半導体基板に、前記絶縁膜を介してイオンビームを照射し、前記単結晶半導体基板中に損傷領域を形成し、
    固体材料上に、固体ガラスを設置し、
    前記固体ガラス上に、前記単結晶半導体基板を、前記絶縁膜と前記固体ガラスが向き合うように配置し、
    前記固体ガラスと前記固体材料を加熱して、前記固体ガラスを前記液状ガラスにし、かつ、前記固体材料を液体材料にし、
    前記液状ガラスと前記単結晶半導体基板を徐冷することにより、前記液状ガラスからガラス基板を形成すると同時に、前記ガラス基板と前記単結晶半導体基板を接合させ、
    前記損傷領域に沿って、前記単結晶半導体基板から単結晶半導体層を分離し、
    前記液体材料は、前記液状ガラスよりも密度が高いことを特徴とする半導体装置の作製方法。
  5. 請求項１乃至請求項４のいずれか１項において、
    前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜のいずれか１つ、あるいは、２つ以上を有することを特徴とする半導体装置の作製方法。
  6. 請求項１乃至請求項４のいずれか１項において、
    前記絶縁膜は、前記単結晶半導体基板の表面を、塩素を含む気体中で酸化して形成される酸化膜であることを特徴とする半導体装置の作製方法。
  7. 請求項１乃至請求項６のいずれか１項において、
    前記イオンビームは、水素イオンを含むビームであることを特徴とする半導体装置の作製方法。
  8. 単結晶半導体基板上に、ポーラス状の第１の単結晶半導体層を形成し、
    前記第１の単結晶半導体層表面に、前記第１の単結晶半導体層よりも密度の高い第２の単結晶半導体層を形成し、
    液状ガラスよりも密度の高い液体上に、前記液状ガラスを浮かべて板状にし、
    前記板状の液状ガラス上に、前記第１及び第２の単結晶半導体層が形成された単結晶半導体基板を、前記第２の単結晶半導体層と前記液状ガラスが向き合うように配置し、
    前記板状の液状ガラスと前記単結晶半導体基板を徐冷することにより、前記板状の液状ガラスからガラス基板を形成すると同時に、前記ガラス基板と前記単結晶半導体基板を接合させ、
    前記第１の単結晶半導体層に沿って、前記単結晶半導体基板から前記第２の単結晶半導体層を分離することを特徴とする半導体装置の作製方法。
  9. 請求項８において、
    前記第１の単結晶半導体層は、前記単結晶半導体基板を陽極酸化することによって形成することを特徴とする半導体装置の作製方法。
  10. 請求項１乃至請求項９のいずれか１項において、
    前記単結晶半導体基板は、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板、ガリウムヒ素を含む化合物半導体基板、インジウムリンを含む化合物半導体基板のいずれか１つであることを特徴とする半導体装置の作製方法。
JP2009028859A 2008-02-18 2009-02-10 半導体装置の作製方法 Expired - Fee Related JP5409033B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009028859A JP5409033B2 (ja) 2008-02-18 2009-02-10 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008035851 2008-02-18
JP2008035851 2008-02-18
JP2009028859A JP5409033B2 (ja) 2008-02-18 2009-02-10 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2009224769A JP2009224769A (ja) 2009-10-01
JP2009224769A5 JP2009224769A5 (ja) 2012-03-29
JP5409033B2 true JP5409033B2 (ja) 2014-02-05

Family

ID=40955508

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009028859A Expired - Fee Related JP5409033B2 (ja) 2008-02-18 2009-02-10 半導体装置の作製方法

Country Status (2)

Country Link
US (1) US7772089B2 (ja)
JP (1) JP5409033B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101538741B1 (ko) 2009-10-21 2015-07-22 삼성전자주식회사 보안기능을 갖는 데이터 저장매체와 그 출력장치
AR079311A1 (es) 2010-07-06 2012-01-18 Duratex Sa Sistema de conexion de un aparato hidraulico a una tuberia de material plastico
US9499921B2 (en) * 2012-07-30 2016-11-22 Rayton Solar Inc. Float zone silicon wafer manufacturing system and related process
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
TWI637926B (zh) * 2013-02-08 2018-10-11 康寧公司 具抗反射與高硬度塗層之物品及其相關方法
WO2021256190A1 (ja) * 2020-06-18 2021-12-23 日亜化学工業株式会社 画像表示装置の製造方法および画像表示装置
CN113130376B (zh) * 2021-04-13 2024-04-09 中国科学院上海微***与信息技术研究所 一种多层异质单晶薄膜衬底的制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58135628A (ja) * 1982-02-08 1983-08-12 Asahi Chem Ind Co Ltd 化合物半導体薄膜構造体の製造方法
JP2913785B2 (ja) * 1990-07-12 1999-06-28 富士通株式会社 半導体装置の製造方法
JP2994837B2 (ja) * 1992-01-31 1999-12-27 キヤノン株式会社 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JPH11145438A (ja) 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3385972B2 (ja) * 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP2001223175A (ja) 2000-02-08 2001-08-17 Toyota Central Res & Dev Lab Inc レーザアニール装置およびレーザアニール方法
JP4807080B2 (ja) * 2006-01-13 2011-11-02 株式会社デンソー 半導体装置の製造方法
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process

Also Published As

Publication number Publication date
US20090209086A1 (en) 2009-08-20
US7772089B2 (en) 2010-08-10
JP2009224769A (ja) 2009-10-01

Similar Documents

Publication Publication Date Title
JP5409033B2 (ja) 半導体装置の作製方法
JP5553523B2 (ja) 半導体装置の作製方法
JP5548395B2 (ja) Ｓｏｉ基板の作製方法
JP2009094488A (ja) 半導体膜付き基板の作製方法
JP5354900B2 (ja) 半導体基板の作製方法
TW200935593A (en) Semiconductor device and method for manufacturing the same
JP2014179644A (ja) Ｓｏｉ基板の作製方法
JP2011077504A (ja) 半導体装置の作製方法
JP5607399B2 (ja) Ｓｏｉ基板の作製方法
JP2009212502A (ja) Ｓｏｉ基板の作製方法
JP2010114431A (ja) Ｓｏｉ基板の作製方法
JP5394077B2 (ja) Ｓｏｉ基板の作製方法
JP5586906B2 (ja) 半導体装置の作製方法
JP5486781B2 (ja) 半導体装置の作製方法
JP5552237B2 (ja) 製造装置
US8420504B2 (en) Method for manufacturing semiconductor device
JP5386193B2 (ja) Ｓｏｉ基板の作製方法
US20100173472A1 (en) Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP5618521B2 (ja) 半導体装置の作製方法
JP5409041B2 (ja) 複合基板の製造装置及び当該複合基板の製造装置を用いた複合基板の製造方法
JP5576617B2 (ja) 単結晶半導体層の結晶性評価方法
JP2009212387A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120209

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131105

R150 Certificate of patent or registration of utility model

Ref document number: 5409033

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees