JP5408132B2 - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents

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Description

本発明は、半導体装置に関し、特に、短チャネル効果と呼ばれる劣化現象が無く、寄生抵抗も低いＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタの製造方法に関する。
近年、情報通信機器の発達に伴い、ＬＳＩに要求される処理能力はますます高くなっており、ＭＩＳ型電界効果トランジスタの高速化が図られている。この高速化は主として構造の微細化によって進められてきたが、物理的な要因からゲート絶縁膜の薄膜化が困難になっている。（以下、ＭＩＳ型電界効果トランジスタのことをＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも表記する。）
このため、ＭＩＳＦＥＴの寄生抵抗を減らし、特性を向上させることが重要となってきている。特に、ソース・ドレイン拡張領域は、短チャネル効果と呼ばれるＭＩＳＦＥＴの劣化現象を防ぐために接合を浅くしており、寄生抵抗は大きい。従って、ソース・ドレイン拡張領域の寄生抵抗を減らすことができれば、ＭＩＳＦＥＴの性能を向上させられる。
一方、接合を浅く保ちつつ、ソース・ドレイン領域の寄生抵抗を低減させる方法としては、ソース・ドレイン拡張領域のせり上げ技術が知られている。この技術によれば、ＭＩＳＦＥＴの電気的な動作に影響を与える接合深さは浅く保ちつつ、寄生抵抗を決めるソース・ドレイン拡張領域の物理的な厚さを厚くできるため、浅い接合と低い寄生抵抗とを両立させることが可能となる。
ソース・ドレイン拡張領域をせり上げる方法については、特許文献１〜４に開示されている。
特許文献１には最も簡単な方法が開示されている。半導体基板上にゲート絶縁膜を介して多結晶半導体膜からなるゲート電極を形成した後、そのまま直接、選択成長法によって半導体表面のみに選択的に半導体膜を堆積する方法である。ただし、この方法では、ゲート電極側面にも半導体膜が堆積するため、ソース・ドレイン拡張領域との短絡を防ぐため、せり上げ高さはゲート絶縁膜以下に設定しなければならない。
特許文献２には、このような制限を解消するために、ゲート電極材料を金属とすることが開示されている。この方法では、ゲート電極を多結晶半導体で形成できなくなるため、大きな制約を伴う。
特許文献３には、これらの二つの課題点、すなわち、多結晶半導体でゲート電極を形成しつつ、せり上げ高さをゲート絶縁膜以上とする方法が開示されている。すなわち、絶縁膜をゲート電極を含む全面に等方的に堆積後、異方性エッチングにより半導体基板表面を露出させ、ゲート電極の側面のみ絶縁膜スペーサで被覆された構造を形成する。その後、選択的に半導体膜を堆積すれば、ゲート電極とソース・ドレイン拡張領域との短絡を防ぎつつ、ゲート絶縁膜を超える高さのせり上げが可能である。
しかし、特許文献３に開示される方法は、せり上げたソース・ドレイン拡張領域先端がゲート電極端から絶縁膜スペーサ膜厚分だけ離れてしまう。すると、チャネルとソース・ドレイン拡張領域とが離れてしまい、寄生抵抗が大きくなる。これは、オフセットと呼ばれている。オフセットが生じると、寄生抵抗を小さくするという当初の目的が損なわれる。これを防ぐために、イオン注入や不純物拡散によってオフセットを解消しようとすれば、深さ方向にも接合が広がってしまうため、接合深さを浅くするという当初の目的がやはり損なわれてしまう。
したがって、特許文献３に開示される方法では、絶縁膜スペーサ膜厚をできるだけ薄くすることが重要となる。絶縁膜スペーサの膜厚は設計事項ではあるが、プロセス制御性や安定性の観点で、実際には下限が存在する。例えば、絶縁膜スペーサの膜厚が２ｎｍ以下になると、異方性エッチングの時間が短すぎて（数秒程度）終点検出できず、基板をある程度エッチングせざるを得ない。これは、選択比が有限の異方性エッチング特有の現象である。この場合、基板エッチング分を埋め戻すために半導体膜を余計に堆積しなくてはならないため、コストアップを招く。また、基板のエッチング深さは時間制御になるため、エッチング速度の変動によって最終的なせり上げ高さにばらつきを生じることとなる。特に、後者（エッチング速度の変動によって最終的なせり上げ高さにばらつきを生じること）は大きな問題である。
図１〜図４は、ゲート電極側壁を単層の側壁保護膜で保護することによって、せり上げソース・ドレイン拡張領域を形成する方法（特許文献３に開示される方法）を示している。これは、ソース・ドレイン拡張領域をせり上げる方法としては、最も一般的な方法である。
まず、シリコン基板１に酸化膜を埋め込んだ素子分離領域２を形成した後、絶縁膜３、ノンドープ多結晶シリコン膜４、シリコン窒化膜２１を成膜し（図１（ａ））、これらをパターニングして、ゲート絶縁膜６とゲート電極２２とゲート電極頭頂部をシリコン成長から保護する頭頂部保護膜２３とを形成する（図１（ｂ））。
次に、基板全面にシリコン酸化膜２４を堆積する（図１（ｃ））。ここで、シリコン酸化膜２４の膜厚は、異方性ドライエッチングの際の終点検出の安定性を考慮し、５ｎｍ以上に設定する。その後、ゲート電極側壁をシリコン成長から保護する側壁保護膜２５を異方性エッチングによって形成する（図２（ａ））。
この際、エッチング速度とシリコン酸化膜２４のシリコン基板内での膜厚のばらつきとを考慮し、オーバエッチングを必ず行う。オーバエッチングとは、エッチング速度から予想されるエッチング時間よりも長くエッチングを行うことである。典型的には、予想エッチング時間の１．５倍の時間、エッチングを行う。
なお、異方性エッチングの場合、シリコン基板１とシリコン酸化膜２４とのエッチング選択比が有限のため、シリコン基板も少し削れてしまう。この削れ量は、シリコン酸化膜２４の膜厚の面内ばらつきとシリコン基板１のエッチング速度の面内ばらつきとの影響を受けてばらつく。また、図２（ａ）に示すように、素子分離領域２内部の酸化膜も後退する。
次に、選択成長法を用いて、シリコン基板１の露出面のみに、ボロンをドーピングしながらシリコンを選択的に成長させ、せり上げソース・ドレイン拡張領域１０を形成する（図２（ｂ））。
次に、基板全面にシリコン酸化膜１１を堆積し（図２（ｃ））、エッチバックによってサイドウォールスペーサ１２を形成する（図３（ａ））。なお、素子分離領域２上にはエッチングによって除去されなかった酸化膜が残留酸化膜２６として残存する。
その後、ゲート電極２２と側壁保護膜２５とサイドウォールスペーサ１２とをマスクとして、シリコン基板１にボロンをイオン注入し、深いソース・ドレイン領域１３を形成する（図３（ｂ））。このとき、ゲート電極２２にも同時にボロンが注入され、ボロンドープゲート電極２７となる。
このようにしてボロンドープゲート電極２７を形成すると、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７との距離が、側壁保護膜２５の膜厚分だけ離れてしまう（オフセットという）。この場合、ＭＩＳＦＥＴのボロンドープゲート電極２７直下のチャネルとせり上げソース・ドレイン拡張領域１０との間に大きな寄生抵抗が生じてしまう。
これを防ぐために、深いソース・ドレイン拡張領域１３を形成後、熱処理を加えて、せり上げソース・ドレイン拡張領域１０から不純物を拡散させ、ソース・ドレイン拡張領域１０とボロンドープゲート電極２７直下のチャネルとをつなぐ（オーバラップ）ように不純物拡散領域１４を形成する（図３（ｃ））。この時、不純物拡散領域１４は、深さ方向にも広がるため、浅い接合を形成するという目的に反することとなる。
次に、リン酸などで頭頂部保護膜２３を除去する（図４（ａ））。次に、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１３と、ボロンドープゲート電極２７の表面とでシリサイド化反応を起こさせ、ニッケルシリサイド層１５、１５’を形成する。なお、余剰のニッケルは除去する（図４（ｂ））。
図４（ｂ）に示す構造では、ボロンドープゲート電極２７の側壁が側壁保護膜２５で保護されているため、せり上げソース・ドレイン拡張領域１０とゲートボロンドープゲート電極２７とが短絡することが無い。
ただし、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７とをオーバラップさせようとすると、接合が深くなってしまう。ソース・ドレイン拡張領域の接合が深くなれば、短チャネル効果と呼ばれる様々なＭＩＳＦＥＴの劣化要因が出現する。
特許文献４には、せり上げたソース・ドレイン拡張領域先端とゲート電極端との距離を縮める方法が開示されている。ゲート側壁を保護するスペーサを２層構造とし、１層目はＬ字型とする。異方性エッチングでゲート電極側壁にスペーサを形成後、等方性エッチングでＬ字型の１層目の基板と接する部分を横方向にエッチングし、ノッチを形成する。その後、選択的に半導体膜を堆積すれば、ノッチ部分に半導体膜が堆積するため、横方向エッチング量で、せり上げ部端とゲート電極端との距離を調整できる。
図５〜図８は、ゲート電極側壁の側壁保護膜を２層構造とし、１層目にノッチを入れることによって、せり上げソース・ドレイン拡張領域先端とゲート電極端とを接近させる方法（特許文献４に開示される方法）を示している。
まず、シリコン基板１に酸化膜を埋め込んだ素子分離領域２を形成した後、絶縁膜３、ノンドープ多結晶シリコン膜４、シリコン窒化膜２１を成膜し（図５（ａ））、これらをパターニングして、ゲート絶縁膜６とゲート電極２２とゲート電極頭頂部をシリコン成長から保護する頭頂部保護膜２３とを形成する（図５（ｂ））。
次に、基板全面にシリコン酸化膜３１とシリコン窒化膜３２とを順に堆積する（図５（ｃ））。ここで、シリコン酸化膜３１の膜厚は、異方性ドライエッチングの際の終点検出の安定性及び希フッ酸の薬液回り込み性を考慮し、５ｎｍ以上に設定する。シリコン窒化膜３２の膜厚は、シリコン酸化膜３１の被覆能力を考慮して３ｎｍ以上に設定する。その後、ゲート電極側壁をシリコン成長から保護する側壁保護膜３４、３５を、異方性エッチングによって形成する（図６（ａ））。
この際、エッチング速度とシリコン酸化膜３１及びシリコン窒化膜３２のシリコン基板内での膜厚のばらつきとを考慮し、オーバエッチングを必ず行う。上記のように、オーバエッチングとは、エッチング速度から予想されるエッチング時間よりも長くエッチングを行うことであり、典型的には、予想エッチング時間の１．５倍の時間、エッチングを行う。
また、異方性エッチングの場合、シリコン基板１とシリコン酸化膜３１とのエッチング選択比が有限であるため、シリコン基板も少し削れてしまう。この削れ量は、シリコン酸化膜３１及びシリコン窒化膜３２の膜厚の面内ばらつきとシリコン基板１のエッチング速度の面内ばらつきとの影響を受けてばらつく。また、図６（ａ）に示すように、素子分離領域２内部の酸化膜も異方性エッチングの際に後退する。
次に、希フッ酸を用いて側壁保護膜３４の露出部を等方的にエッチングしてノッチ部３６を形成し、シリコン基板１の露出部がゲート電極近傍まで後退した側壁保護膜３４’を形成する（図６（ｂ））。なお、実際には、ノッチは側壁保護膜３４のゲート電極２２の頭頂部近傍にも形成されるが、図６（ｃ）以降では説明の簡略化のため省略する。
ノッチ部３６を形成する際には、ノッチ部３６の横方向深さと同程度、素子分離領域２内の酸化膜が後退する。また、図６（ｂ）に示すように、エッチング速度のばらつきでエッチングが進みすぎてゲート電極露出部３７が生じる可能性がある。
次に、選択成長法を用いて、シリコン基板１の露出面のみに、ボロンをドーピングしながらシリコンを選択的に成長させ、せり上げソース・ドレイン拡張領域１０を形成する（図６（ｃ））。この際、ゲート電極露出部３７が存在していると、その部分にもシリコンが成長してしまい、ソース・ドレイン拡張領域短絡部３８が生じる。
次に、基板全面にシリコン酸化膜１１を堆積させ（図７（ａ））、エッチバックによってサイドウォールスペーサ１２を形成する（図７（ｂ））。なお、素子分離領域２上にはエッチングによって除去されなかった酸化膜が残留酸化膜２６として残存する。
その後、ゲート電極２２と側壁保護膜３４’と側壁保護膜３５とサイドウォールスペーサ１２とをマスクとして、シリコン基板１にボロンをイオン注入し、深いソース・ドレイン領域１３を形成する（図７（ｃ））。この時、ゲート電極２２にも同時にボロンが注入され、ボロンドープゲート電極２７となる。
このようにしてボロンドープゲート電極２７を形成すると、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７との距離が、側壁保護膜３４’の膜厚分だけ離れてしまう（オフセットという）。この場合、ＭＩＳＦＥＴのボロンドープゲート電極２７直下のチャネルとせり上げソース・ドレイン拡張領域１０との間に大きな寄生抵抗が生じてしまう。
これを防ぐために、ソース・ドレイン拡張領域とボロンドープゲート電極２７直下のチャネルとをつなぐ（オーバラップ）ように、深いソース・ドレイン拡張領域１３を形成後、熱処理を加えて、せり上げソース・ドレイン拡張領域１０から不純物を拡散させ、不純物拡散領域１４を形成する（図８（ａ））。この時、不純物拡散領域１４は、深さ方向にも広がるため、浅い接合を形成するという目的に反することとなる。ただし、特許文献３（図３（ｃ））と比較すると、せり上げソース・ドレイン拡張領域１０とボロンドープゲート電極２７との距離が近いため、不純物拡散領域１４の拡散距離は小さく、影響も小さい。
次に、リン酸などで頭頂部保護膜２３を除去する（図８（ｂ））。次に、ニッケルを堆積して熱処理を行い、深いソース・ドレイン領域１３と、ボロンドープゲート電極２７の表面とでシリサイド化反応を起こさせ、ニッケルシリサイド層１５、１５’を形成する。なお、余剰のニッケルは除去する（図８（ｃ））。
特開平７−８６５７９号公報 特開平３−０５０７７１号公報 特開２００７−３１１３７６号公報 特開２０００−４９３４８号公報
しかし、特許文献４に開示される方法のように、ノッチ構造を用いることは、量産上問題がある。まず、ノッチの深さはエッチングの時間で制御するため、エッチング速度にウエハ面内ばらつきがあると、ノッチ深さにばらつきを生じやすい。これは、特許文献３の問題とも共通するプロセス上の課題である。
また、シリコン酸化膜２４をオーバエッチングする際にシリコン基板１が削れることも問題である。すなわち、シリコン基板１のエッチング分を埋め戻すために、シリコン膜を余計に堆積しなくてはならないため、コストアップを招く。また、シリコン基板１のエッチング深さのばらつきのため、最終的なせり上げ高さにばらつきが生じることとなる。これらは、ＭＩＳＦＥＴの特性のばらつきを引き起こし、歩留まりを低下させる。これらのことは、異方性エッチングで形状を形成する限り必ず生じる問題である。
特に、せり上げたソース・ドレイン拡張領域１０先端とゲート電極２２端との距離をぎりぎりまで近づけるためにノッチ部３６の深さを深くすれば、ゲート電極２２と接する部分までノッチが進行し、ゲート電極２２が露出してゲート電極露出部３７が形成される可能性がある。ゲート電極露出部３７が存在しているにもかかわらず半導体膜を堆積すれば、ソース・ドレイン拡張領域短絡部３８が生成され、ソース・ドレイン拡張領域１０とゲート電極２２との短絡を引き起こす。上記の製造方法例では、ノッチ部３６の形成がエッチング時間制御で行われるため、ゲート電極露出部３７が生じやすく、ひいてはソース・ドレイン拡張領域短絡部３８が形成されやすい。ソース・ドレイン拡張領域短絡部３８が形成されると、ＭＩＳＦＥＴのソース・ドレインとゲート電極間にリーク電流が流れ、ＭＩＳＦＥＴのオフ特性が著しく劣化する。
これを防ごうとすれば、せり上げたソース・ドレイン拡張領域１０先端とゲート電極２２端との距離をある程度離さざるを得ず、やはりソース・ドレイン拡張領域１０先端とゲート電極２２端との距離に下限を設ける必要がでてくる。
また、酸化膜エッチングが、スペーサ形成時の異方性エッチングと、ノッチ形成時の等方性エッチングとの２回行われるため、この間に素子分離領域２内の埋め込み酸化膜が後退する。すると、ＭＩＳＦＥＴの製造方法によっては、サリサイドプロセス時にドレイン電極と基板との間で短絡を引き起こす場合がある。これによって、リーク電流が増加し、ＭＩＳＦＥＴの消費電力が増加してしまう。
このように、各特許文献開示される方法では、せり上げたソース・ドレイン拡張領域先端とゲート電極端とを近づけるのに限界があり、寄生抵抗を低減することと、接合深さを浅くすることとにトレードオフの関係が生じる。また、上記のように製造プロセスに起因するいくつかの課題も生じる。
本発明は係る問題に鑑みてなされたものであり、ソース・ドレイン拡張領域先端とゲート電極端とを短絡させることなく制御性良く接近させて、接合が浅く且つ寄生抵抗が低いＭＩＳＦＥＴを製造できるＭＩＳ型電界効果トランジスタの製造方法を提供することを目的とする。
本発明は、上記目的を達成するために、ＭＩＳ型電界効果トランジスタを製造する方法であって、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極表面を含む半導体基板上に絶縁膜を形成する工程と、絶縁膜のうちゲート電極の表面を覆う部分を、エッチング速度が遅くなるように改質する改質工程と、絶縁膜の改質されていない部分を、等方性エッチングによって半導体基板表面上から除去する工程と、ゲート電極の表面を覆う改質された絶縁膜をマスクとして、半導体基板の表面上に選択的に半導体膜を形成する工程と、半導体膜を基にソース・ドレイン部を形成する工程とを有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法を提供するものである。
本発明によれば、ソース・ドレイン拡張領域先端とゲート電極端とを短絡させることなく制御性良く接近させて、接合が浅く且つ寄生抵抗が低いＭＩＳＦＥＴを製造できるＭＩＳ型電界効果トランジスタの製造方法を提供できる。
特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献３に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 特許文献４に開示されるＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明に係るＭＩＳ型電界効果トランジスタの製造方法の流れを示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。 本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す図である。
図９に示すように、本発明に係るＭＩＳ型電界効果トランジスタの製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ステップＳ１）と、ゲート電極表面を含む半導体基板上に絶縁膜を形成する工程（ステップＳ２）と、絶縁膜のうちゲート電極の表面を覆う部分を、エッチング速度が遅くなるように改質する改質工程（ステップＳ３）と、絶縁膜の改質されていない部分を、等方性エッチングによって半導体基板表面上から除去する工程（ステップＳ４）と、ゲート電極の表面を覆う改質された絶縁膜をマスクとして、半導体基板の表面上に選択的に半導体膜を形成する工程（ステップＳ５）と、半導体膜を基にソース・ドレイン部を形成する工程と（ステップＳ６）とを有する。
本発明によれば、半導体基板表面の絶縁膜のエッチングを等方性エッチングで行えるため、選択比が高いエッチャントを使用できる。
これは、次の理由による。まず、異方性エッチングは、異方性を出すために、エッチャントが特定方向により大きな運動エネルギーを持つ状態で行われる。従って、物理的作用によるスパッタリング効果を必ず含む。よって、どのような材料であろうとエッチングは必ず生じる。
一方、等方性エッチングの場合、純粋にエッチャントの化学的作用のみでエッチングが進行する。従って、異種材料間で無限大の選択比をとることが可能である。例えば、希フッ酸はシリコン酸化膜をエッチングするが、シリコン基板は全くエッチングしない。
選択比が高いエッチャントを使用できる結果、半導体基板表面がエッチングされる問題がないため、ゲート電極表面を自己整合的に覆う酸化膜の膜厚を十分薄くできる。従って、ゲート電極とせり上げソース・ドレイン拡張領域との距離を十分に近づけた構造を、両者を短絡させること無く簡便に実現できる。
また、異方性エッチングに比べて絶縁膜を制御良くエッチングできるため、オーバエッチングに伴って半導体基板の表面がエッチングされる問題や、素子分離領域内の酸化膜が後退する問題も生じない。
さらに、エッチング時間の制御ではなく、エッチング速度の差を利用して形状を形成するため、引用文献４とは異なり、エッチング速度やエッチング時間のばらつきの影響を受けにくい。
また、ゲート電極に接する絶縁膜のみ選択的にエッチング速度を遅くできるため、ゲート電極表面を覆う絶縁膜を高精度に自己整合的に形成できる。
これらの効果により、ゲート電極とせり上げソース・ドレイン拡張領域との距離を十分に近づけた構造を、両者を短絡させることなく、安定的にかつ簡便に実現できる。この結果、寄生抵抗が低く、短チャネル効果が出現せず、なおかつばらつきの小さいＭＩＳＦＥＴを作成可能となる。
以下、本発明の好適な実施の形態について説明する。
図１０〜図１３に、本発明の好適な実施の形態に係るＭＩＳ型電界効果トランジスタの製造方法の工程の一例を示す。
まず、シリコン基板１に、酸化膜を埋め込んだ素子分離領域２を形成した後、絶縁膜３、ノンドープ多結晶シリコン膜４を成膜する（図１０（ａ））。その後、ノンドープ多結晶シリコン膜４にイオン注入法によってボロンを添加し、ボロン添加多結晶シリコン膜５に変換する（図１０（ｂ））。
次に、これらをパターニングして、ゲート絶縁膜６とゲート電極７とを形成する（図１０（ｃ））。図１０（ａ）〜（ｃ）に示す各工程は、図９のステップＳ１の処理に相当する。
次に、基板全面にシリコン酸化膜８を堆積する（図１１（ａ））。この際、ゲート電極７の表面が露出してさえいなければ良く、シリコン酸化膜８の膜厚に下限はない。例えば、１．５ｎｍ程度の非常に薄い膜を形成しても構わない。図１１（ａ）に示す工程は、図９のステップＳ２の処理に相当する。
その後、熱処理により、シリコン酸化膜８のゲート電極７表面と接する部分にゲート電極７からボロンを拡散させ、ボロン添加ゲート電極保護膜９に改質する（図１１（ｂ））。図１１（ｂ）に示す工程は、図９のステップＳ３の処理に相当する。
その後、シリコン基板１の表面のシリコン酸化膜８のみを希フッ酸によって選択的に除去する（図１１（ｃ））。すなわち、ボロン添加シリコン酸化膜のエッチング速度が、ボロンがドープされていないシリコン酸化膜に比べて小さくなるため、エッチング時間を調節することにより、ゲート電極の表面のみ自己整合的にシリコン酸化膜で被覆された構造を形成できる。このような技術は、特開昭５６−０４２３４６号公報や、「ジャーナル・オブ・ザ・コリアン・フィジカル・ササイアティ（Journal of the Korean Physical Society）」、韓国、１９９８、１１月、vol.33、p.S99、に開示されている。図１１（ｃ）に示す工程は、図９のステップＳ４の処理に相当する。
なお、希フッ酸は、シリコン酸化膜とシリコンとのエッチング選択比を無限大にできるので、シリコン基板１のエッチングは起こらない。また、希フッ酸の濃度を低く調整すれば、シリコン酸化膜のエッチング速度を十分低く抑えられるため、素子分離領域２の酸化膜の後退を起こすことなく、シリコン基板１の表面上のシリコン酸化膜８のみを除去可能である。
次に、選択成長法を用いて、シリコン基板１の露出面のみに、ボロンをドーピングしながらシリコンを選択的に成長させ、せり上げソース・ドレイン拡張領域１０を形成する（図１２（ａ））。なお、シリコン基板１の露出面にノンドープのシリコンを成長させた後に、ゲート電極７をマスクとしてボロンをイオン注入することによって、シリコン基板１上にボロンがドープされたシリコン層を形成してせり上げソース・ドレイン拡張領域１０としても良い。すなわち、シリコンの堆積とボロンのドーピングとを並行して行っても良いし、シリコンを堆積し終えた後でボロンをドーピングしても良い。図１２（ａ）に示す工程は、図９のステップＳ５の処理に相当する。
次に、基板全面にシリコン酸化膜１１を堆積させ（図１２（ｂ））、エッチバックによって、サイドウォールスペーサ１２を形成する（図１２（ｃ））。この際、ゲート電極頭頂部上のボロン添加ゲート電極保護膜９は、シリコン酸化膜１１とともにエッチングされる。
その後、ゲート電極７とボロン添加ゲート電極保護膜９とサイドウォールスペーサ１２とをマスクとして、シリコン基板１にボロンをドーピングし（例えばイオン注入で）、深いソース・ドレイン領域１３を形成する（図１３（ａ））。
せり上げソース・ドレイン拡張領域１０とゲート電極７の水平方向の距離は、ちょうどゼロでオフセットしていないため、ＭＩＳＦＥＴとしての動作に問題は無い。ただし、ソース・ドレイン拡張領域１０とゲート電極７とをオーバラップさせた方が、寄生抵抗がさらに小さく、ばらつきの少ないＭＩＳＦＥＴとなる。
このため、深いソース・ドレイン領域１３を形成した後、熱処理を加えて、せり上げソース・ドレイン拡張領域１０から不純物を拡散させ、不純物拡散領域１４を形成する（図１３（ｂ））。この時、不純物拡散領域１４は、深さ方向にも広がるため、接合が深くなる。ただし、オーバラップを実現するために必要となる不純物拡散領域１４の広がりは、特許文献３や特許文献４と比較して遙かに小さいため、接合深さはほとんど深くはならず、短チャネル効果と呼ばれる劣化要因は生じない。
図１２（ｂ）〜図１３（ｂ）に示す工程は、図９のステップＳ６の処理に相当する。
次に、ニッケルを堆積させて熱処理を行い、深いソース・ドレイン領域１３と、ゲート電極７の表面とでシリサイド化反応を起こさせ、ニッケルシリサイド層１５、１５’を形成する。なお、余剰のニッケルは除去する（図１３（ｃ））。
以上のように、本実施形態に係るＭＩＳ型電界効果トランジスタの製造方法は、シリコン基板１の表面の酸化膜を除去する際の等方性エッチングのエッチャントとして希フッ酸を用いたため、酸化膜を除去する際にシリコン基板１はエッチングされない。また、希フッ酸の濃度を低く調整すれば、シリコン酸化膜のエッチング速度を十分に低く抑えられるため、素子分離領域２内の酸化膜の後退を起こすことなく、シリコン基板１の表面上のシリコン酸化膜８のみ除去可能である。
また、せり上げソース・ドレイン拡張領域１０とゲート電極７との水平方向の距離を、両者を短絡させることなくゼロとできる。
これらにより、寄生抵抗が小さく、ばらつきが少なく、短チャネル効果が出現しないＭＩＳＦＥＴを形成可能である。
本実施形態に係るＭＩＳ型電界効果トランジスタの製造方法を適用して製造した（又は製造途中の）ＭＩＳＦＥＴの構造は、透過型電子顕微鏡などによるトランジスタの断面観察と、ＥＤＸ（エネルギー分散型Ｘ線分析装置：Energy Dispersive X-ray spectrometer）などによる組成分析とを組み合わせることにより、確認可能である。
なお、上記実施形態は本発明の好適な実施の一例であり、本発明はこれに限定されることはない。
例えば、上記実施形態においては、エッチング速度を遅くする不純物としてボロンを用いたが、窒素を用いても良い。シリコン酸化膜に窒素が添加されると、シリコン窒化膜に性質が近くなるため、フッ酸によってエッチング選択比を取れるようになる。すなわち、科学的性質の異なる膜に改質できる不純物と、その科学的性質の違いをエッチング選択比として反映できるエッチャントとを組み合わせて用いるのであれば、不純物及びエッチャントの種類は任意である。
また、エッチング速度を遅くする不純物をシリコン酸化膜に取り込ませる方法として、上記実施形態においては熱拡散を用いているが、酸化反応を利用することも可能である。ボロンを含む多結晶シリコンゲート電極の表面を酸化すれば、ボロンを含む酸化膜が自動的に形成される。
また、上記実施形態においては、ソース・ドレイン領域にニッケルシリサイド層を形成しているが、抵抗成分が十分に小さいソース・ドレイン領域を形成できるのであれば、必ずしもニッケルシリサイド層を設ける必要はない。
また、上記の説明においてはＰチャネル型のＭＩＳＦＥＴを例としたが、シリコン基板やソース・ドレイン拡張領域にドープする不純物を変えることにより、Ｎチャネル型ＭＩＳＦＥＴを作成可能であることは言うまでもない。
このように、本発明は様々な変形が可能である。
この出願は、２００８年６月１８日に出願された日本出願特願２００８−１５８９５６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１ シリコン基板
２ 素子分離領域
３ 絶縁膜
４ ノンドープ多結晶シリコン膜
５ ボロン添加多結晶シリコン膜
６ ゲート絶縁膜
７、２２ ゲート電極
８ シリコン酸化膜
９ ボロン添加ゲート電極保護膜
１０ せり上げソース・ドレイン拡張領域
１１、２４、３１ シリコン酸化膜
１２ サイドウォールスペーサ
１３ 深いソース・ドレイン領域
１４ 不純物拡散領域
１５、１５’ ニッケルシリサイド層
２１、３２ シリコン窒化膜
２３ 頭頂部保護膜
２５、３４、３５ 側壁保護膜
２６ 残留酸化膜
２７ ボロンドープゲート電極
３４’ 後退した側壁保護膜
３６ ノッチ部
３７ ゲート電極露出部
３８ ソース・ドレイン拡張領域短絡部

Claims (12)

  1. ＭＩＳ型電界効果トランジスタを製造する方法であって、
    半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極表面を含む半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜のうち前記ゲート電極の表面を覆う部分を、エッチング速度が遅くなるように改質する改質工程と、
    前記絶縁膜の改質されていない部分を、等方性エッチングによって前記半導体基板表面上から除去する工程と、
    前記ゲート電極の表面を覆う前記改質された絶縁膜をマスクとして、前記半導体基板の表面上に選択的に半導体膜を形成する工程と、
    前記半導体膜を基にソース・ドレイン部を形成する工程とを有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法。
  2. 前記半導体膜を形成する際に、第１の不純物をドーピングしながら成膜することを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタの製造方法。
  3. 前記半導体膜の成膜後、前記ゲート電極をマスクとして、前記半導体層に第１の不純物をドーピングすることを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタの製造方法。
  4. 前記ソース・ドレイン部を形成する工程は、
    前記ゲート電極の側面及び該ゲート電極近傍の前記半導体膜を覆うマスク層を形成する工程と、
    前記マスク層をマスクとして、前記半導体膜に第１の不純物をドーピングする工程とを含むことを特徴とする請求項１から３のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  5. 前記ソース・ドレイン部を形成する工程は、前記第１の不純物を、前記第１の不純物がドーピングされた半導体膜から前記半導体基板へ、熱処理によって拡散させる工程を含むことを特徴とする請求項２から４のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  6. 前記改質工程は、
    前記ゲート電極中に添加されている前記絶縁膜のエッチング速度を遅くする性質を備えた第２の不純物を、前記絶縁膜のゲート電極の表面を覆う部分に取り込ませる工程を有することを特徴とする請求項１から５のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  7. 前記半導体基板上に前記ゲート電極を形成する工程は、
    前記半導体基板上にゲート絶縁膜及びノンドープ半導体膜を形成する工程と、
    前記ノンドープ半導体膜に前記第２の不純物を添加して不純物添加半導体膜に変質させる工程と、
    前記ゲート絶縁膜及び前記不純物添加半導体膜を、所定の領域を除いて前記半導体基板上から除去する工程とを有することを特徴とする請求項６記載のＭＩＳ型電界効果トランジスタの製造方法。
  8. 前記ゲート電極中に添加されている前記第２の不純物を拡散させるか、又は前記ゲート電極の表面を酸化することにより、前記絶縁膜の前記ゲート電極の表面を覆う部分に前記第２の不純物を取り込ませることを特徴とする請求項６又は７記載のＭＩＳ型電界効果トランジスタの製造方法。
  9. 前記第２の不純物は、窒素又は硼素であることを特徴とする請求項６から８の何れか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  10. 前記半導体基板はシリコン基板であり、前記絶縁膜はシリコン酸化膜であることを特徴とする請求項１から９のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
  11. 前記等方性エッチングを、フッ酸を含む溶液によって行うことを特徴とする請求項１０記載のＭＩＳ型電界効果トランジスタの製造方法。
  12. 前記ソース・ドレイン部の一部に、導電層を形成する工程をさらに有することを特徴とする請求項１から１１のいずれか１項記載のＭＩＳ型電界効果トランジスタの製造方法。
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