JP5405322B2 - トレンチコンデンサを備えた半導体装置とその製造方法 - Google Patents
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Description
本発明は、主請求項の序文に係る半導体装置とその半導体装置の製造方法に関する。
電子技術では、通常、いわゆるバックアップコンデンサやバッファーコンデンサを利用する。これらは、所定の部品(component、構成部品)の近くに配置し、供給リードから短い電流インパルス(current impulses)をフィルターする。こうしたバックアップコンデンサは一般的なものであり、とりわけ集積回路においては、ほとんどに用いられる。
例えば、非常に高いピーク電流が、プロセッサや論理回路の同期サイクルとともに周期的に生じ、そのピークにおいて、内部トランジスタが同時に接続される。部品近くの電力供給のバッファリングがなければ、電流インパルスが、オームの法則により供給リード全体に渡って高い電圧降下をもたらす。この結果、動作電圧が簡単にブレークダウンし、もはや部品が安定した動作を持続することができなくなる。
別の利用として、バックアップコンデンサは、部品の電圧値を決定するときに、部品によりシグナル自体から取り除かれたチャージ量を補うために用いられる。これによって、部品の短い電流インパルスにより、大きく電圧が変化することがない。
現在、バックアップコンデンサとバッファーコンデンサは、一以上のコンデンサが形成された、個々の受動素子として設計されている。これらは、集積回路の周りにおいてグループ化される。２０以上のそのような分離した部品が必要とされるので、必要表面が大きくなる。
半導体集積回路のハウジングは、電子部品の集積密度の増加に伴いますます小さくなっている。チップスケールパッケージでは、ハウジングが半導体チップよりも少し大きいだけである。これは、構成部品を構成する上で受動素子の表面が必要なことによって、さらなる最小化が制限されているということであり、集積回路の近辺でのシグナルの解きほぐし(disentanglement)において、設計者に問題をもたらす。さらに、受動素子は、生産コストを大幅に縮小することがないできないものの代表である。
文献ＵＳ２００６／０１３１６９１Ａ１では、現行の半導体回路と距離を置いて、半導体基板の側面上のトレンチにバッファーコンデンサを導入している。これによって、節約したスペースにさらにバッファーコンデンサで塞ぐことなく、半導体回路の縮小化を達成できる。ここで示されている解決策の不利な点は、基板を弱めることのない限られた方法でしか、トレンチを組み込むことができないことにある。とりわけこれは、トレンチを導入し、そこにバッファーコンデンサを設けた後に、必須の犠牲層を取り除くために新しいエッチング工程を受けるからである。基板の背面の大部分には、エネルギー蓄積のために必要なキャパシタンスを得るため、ディープエッチングによって形成されるコンデンサトレンチを設けなければならない。これらの問題は、詳細に議論はしない。
本発明の目的は、半導体装置において必要なスペースを減少し、そして、最小のスペースで適切な大きさのキャパシタンスを得て、同時に基板が弱くなることに承服しないことにある。
その目的は、請求項１の半導体装置およびそのような半導体装置を製造する方法によって達成される。
半導体装置は、正面に集積回路が構成された基板を備える。さらに、集積回路は、エネルギー蓄積のための少なくとも一つのコンデンサに接続されている。そして、コンデンサは、少なくとも２つのトレンチを備えたモノリシック奥行構造（monolithic depth structure）として基板の背面に形成される。
少なくとも２つの、好ましくは少なくとも４つのトレンチが、いずれの場合も互いに平行なトレンチの第一グループ、および、いずれの場合も互いに平行なトレンチの第二グループに設計されている。そして、第一グループと第二グループとは互いに横方向になるよう設けられる。好ましくは、グループごとに少なくとも二つのトレンチが存在する。基板の破損強度は、エッチングの形状や、基板厚さのエッチング深さ対する比率により制御される。これらの特性は、次のセクションにてより詳細に述べる。
一方で、本発明に係る半導体装置の利点は、基板の背面にコンデンサを設けたことにより、このコンデンサが、集積半導体部品自体に設けられ、切り離すことのできない部分になっていることにある。これによって、一方では、半導体チップの構成部品のサイズは、従来技術の解決策と比較してより小さく、さらに他方では、基板の反対側の回路装置との距離が短いことにより、良好なバッファー性能が可能となっている。さらなる利点は、奥行構造としてコンデンサを設計しているため、利用できるコンデンサの表面は、平面に比べて倍増していることである。これによって、表面の拡大が、平面の場合と比べて、一以上のコンデンサを形成するために利用できる一般的な技術で、二桁以上大きくなる。表面の増大によって、序論で記載した電圧ピークに適応するためにバックアップまたはバッファーコンデンサに必要なキャパシタンスが得られる。これにより、受動バックアップコンデンサがなくてもよく、基板に設けられることがない。
少なくとも一つのコンデンサは、奥行構造がモノリシックな方法で設計されるので、基板の背面に安価に形成することができる。さらに、少なくとも一つのコンデンサは、基板表面の一部として設計され、そしてこれによって、従来技術で知られている方法と比較して、さらなるスペースの節約となる。
第一および第二グループを互いに配置することによって、基板が一方向に極端な負荷を受けることや、基板に破損が生じることを避けることができる。
コンデンサについては、その高いキャパシタンスのため、情報記憶のためのコンデンサとは大きく異なるエネルギー蓄積のためのコンデンサを実例としている。
１μＦから２５ｐＦ間のキャパシタンス値が、電圧供給またはマイクロチップのデジタル入力／出力のエネルギー蓄積で、または、アナログデジタルコンバーターのアナログ入力のバッファリングで、また電圧をフィルタリングする上で必要である。そして、これらの値は、本発明に係る半導体装置により得られる。
本発明の内容のさらなる有利な構成は、従属項に記載されている。
本発明に内容のさらなる有利な構成とは、奥行構造の少なくとも一つのトレンチにおいて、少なくとも一つのコンデンサを堆積(適用)する前の深さに対する幅の比率は、最大で１００対１、好ましくは３０対１から５対１である。
表面は、そのような深さに対する幅の比率によって、６０から２００倍にまで増加する。その比率は、基板が非常に弱くなることがないよう、そして、奥行構造にコンデンサを堆積する（適用する）ための処理が効果的な領域で作用できるよう選択される。
トレンチの深さは基板の厚さに依存する。基板の厚さは、たいてい５００μｍから７００μｍであるが、特別な場合では、たった３０μｍから３００μｍである。トレンチコンデンサを製造する上で、基板厚さの３０％から８０％の溝が適している。溝は、エッチングによって、または、他の従来技術で知られている方法を用いて形成される。
コンデンサの配置(arrangement、配列)をコンタクトの近くに、例えばコンデンサ配置に隣接し、またはコンタクトの下側に設けるのに必要なものは、例えばコンタクトバンプに用いるような、周囲コンタクト配置(peripheral contact arrangement)を有する基板に設けられたコンデンサの配置である。
コンタクトの一般的な表面配置では、１００μｍ‐１０００μｍのコンタクト間でラスター(raster)が生じ、例えば第一グループのトレンチは、８０μｍから９５０μｍの長さを得ることができる。二つのコンタクト間にある第二グループでは、５μｍから５００μｍ間のトレンチ幅、好ましくは１０μｍから１００μｍの幅を備え、６から１００のトレンチが互いに隣接している。このようにして、基板の安定性をあまり危険にさらすことなく、従来技術より高いキャパシタンスが得られる。
一のグループのトレンチの数は、好ましくは、トレンチの既知の長さで選択される。グループは、実質的に長方形、好ましくは正方形である。このように、利用可能なスペースは、特に第一および第二グループの交互の配置の組合せによって、最良の方法で活用される。単一のトレンチ長さに対する幅の割合は、少なくとも３対１、好ましくは少なくとも１０対１、特に好ましくは、少なくとも５０対１である。
半導体装置の他の実施例では、第一および第二グループはまた、一つの方向だけ配置したトレンチを備えており、例えば、実質的に互いに平行になっている。
半導体装置のさらに有利な設計とは、トレンチの傾斜した側壁が、基板の平らな背面に対して４５度から９０度のさまざまな角度を形成することである。角度の選択は、用いられるトレンチの製造方法に、そして特に、コンデンサの製造方法に依存する。例えば、非常に急な傾きの壁にコンデンサ材料を堆積（適用）できない方法があり、結果、工程技術により角度が小さくなる。傾斜またはトレンチや穴のような奥行構造に、材料を堆積することができるような確立された方法もほとんどない。４００℃以下、さらに２００℃以下の低温工程管理のための技術実施が、産業上利用できる。
本願発明の内容のさらに有利な設計は、堆積されたコンデンサが、複数のトレンチを越えて広がる点である。
さらに有利な配置は、基板の正面と背面の間にあるフィードスルーによって得られる。基板背面にあるバックアップコンデンサを、基板正面にある集積回路に効率よく、素早く接続できるのは、このためである。これが供給リードでの高い電圧降下を防止する。有利なことにフィードスルーは、トレンチやコンデンサと同じ作業工程で取り込まれる。開口とその形状が共通なら、さまざまなエッチング速度となる。同じエッチング速度では、小さいマスク開口よりも、大きいマスク開口のほうが、より素早くエッチングする。大きいマスク開口は、トレンチより、フィードスルーのために選択される。断面積Ａのフィードスルーのための円形のマスク開口なら、トレンチのマスク開口はＡより小さい。そして、トレンチの長さは、円形のマスク開口の直径より非常に多きく、そして、狭い幅によってその大きい長さとの釣り合いを取っている。フィードスルーが、このようにして、正面に至るまでエッチングされ、そして、トレンチは、断面積に左右されて、基板の厚さの３０％から８０％、例えば７０％の深さを有するだけである。
発明のさらに有利な構成は、コンデンサが、少なくとも３つの層からなるように層状に構成されている点である。そして、少なくとも二つの導電層の間に、少なくとも一つの層が誘電体によって形成されている。層状の構成が、少なくとも一つのコンデンサを安価に製造するのに適している。
誘電体は、窒化ケイ素または、例えばシリコン酸化物や、タンタル酸化物のような酸化物から製造されることが好ましい。そして、典型的な層の厚さは、４０から４００ｎｍの間である。第一および／または第二の導電層は、好ましくはアルミニウム合金、銅、ウォルフラム（タングステン）からなる。
コンデンサの層が、トレンチ内に広がるだけでなく、これらを越えて適用され、特にトレンチの外側で接続できるとさらに好ましい。
発明の内容のさらに有利な構成は、少なくとも一つのトレンチの少なくとも一つの壁にコンデンサの導電層を堆積し、第一導電層上に誘電体を堆積し、そして誘電体の上に第二導電層を堆積することである。このさらなる構成は、第一の導電層が、トレンチの表面を完全に覆うとき、そして場合によっては、絶縁のための保護層が、トレンチの表面と第一導電層の間に堆積される場合に有利である。これによって、一方では、コンデンサプレート間の互いの距離が縮小し、他方では、コンデンサ表面がトレンチ表面全体に渡って広がる。
半導体装置のもう一つのさらに有利な設計は、コンデンサの導電層が、奥行構造のトレンチの少なくとも一つの壁に沿って堆積され、第二導電層側は、少なくとも一つのトレンチの他方の壁に堆積され、前記他方の壁が、第一の壁に対して離れている場合である。このような半導体装置の利点とは、対向して存在する二つの導電層が、いずれの場合も、例えば窒化物、酸化物、有機化合物、高分子化合物、または、空気といった誘電体によって互いに電気的に絶縁されており、奥行構造の各トレンチでコンデンサを形成していることである。従って、異なって分極している層が、互いに対向した状態で異なるトレンチの壁に堆積される。よって、対向して存在する二つのトレンチの壁が、大きい表面を備えた二つの壁の場合は、特に有利である。
本発明に係る方法について以下により詳細に説明する。
本発明に係る方法は、少なくとも一つのトレンチが、基板の背面に組み込まれ、そして、集積回路が基板の正面に設けられる。これによって、バッファーコンデンサを形成するために利用できる表面が増加する。さらに次のステップでは、少なくとも一つの第一導電層は、少なくとも一つのトレンチに設けられ、そして、その上に順番に少なくとも一つのコンデンサの誘電層と第二導電層が、少なくとも一つのトレンチに堆積される。
この製造方法では、トレンチを組み込み、接続するすべての工程は、基板の背面から実行される。これは、後に除去しなければならない犠牲層を、基板の正面に設けなくてもよいという利点がある。これは、同じ作業ステップでトレンチおよびフィードスルーを形成する場合に、特に有利である。集積回路を製造する上で堆積される層は、回路のコンタクト表面の下方でエッチング攻撃を直接的に防ぐために用いられる。それゆえ、フィードスルーは永久的に残り、単に一時的に閉じるだけでない。このために、トレンチおよびフィードスルーのすべての構成過程は、背面側から実行されるので、集積回路の保護のために正面に犠牲層を設けなくてよい。
スペースを節約し、安価な構造が、このような製造方法によって形成される。さらに、前パラグラフで記載した利点が、本半導体装置において得られることを確保する。
特に有利なトレンチ配置の有利な製造は、異方性イオンドライエッチングや、レーザーエッチングを用いて実現される。
本発明に係る方法のさらに有利な構成は、方法の従属クレームに記載されている。
以下実施例において、本発明をさらに詳細に説明する。
図１は、本発明に係る半導体装置の一実施形態の詳細を断面図で示している。これは、正面に集積回路２が設けられた基板１を備える。複数の層４から８で構成されたコンデンサは、背面に設けられる。層状のコンデンサ２０は、トレンチ３を備えた奥行構造を有する基板１の背面の表面に沿って広がっている。従って、基板の備えられたコンデンサ２０は、モノリシック奥行構造(monolithic depth structure)として設計される。
コンデンサ２０を製造するため、初めに、少なくとも一つのトレンチ３が、背面から基板１内に導入される。保護層４が、トレンチ３を備えた基板１の背面に設けられる。この層は、基板１の背面の平面部３３に沿って広がり、さらにトレンチ３の垂直な壁３１およびに３２に沿って広がり、さらにトレンチ３の外側にでて、さらに、基板１の平面部３４に沿って広がる。
導電層５は、保護層４上に堆積される。導電層５は、導電層上に堆積された誘電体層６により導電層７と分離されている。これによって、キャパシタンスが、導電層５と導電層７との間に形成され、基板１の正面にある回路装置２の供給リードを通じて供給される。様々な化学的または物理的な堆積法が、例えば、無機または有機金属気相蒸着、スパッタリング法、蒸着法、電気蒸着法といった方法が、複数の層を堆積するために用いられる。
単一のトレンチ３、または、見やすくするために図示していない複数のトレンチ３を備えた奥行構造における堆積により、コンデンサの表面が倍増していることが、図１により容易に理解できる。平面配置と対比すると、トレンチがあるおかげで、多くの表面が得ることができる。
従って、表面の拡大は、基本的には、トレンチ３の外面寸法(outer dimensions)に依存する。これにより、現在の技術では１０μｍの幅で２００μｍ以上の深さに耐えるトレンチを形成することができ、４０倍に表面を拡大することができる。さらに、より深いトレンチによって、表面の拡大を増加させることができ、結果少なくとも１００倍になる。
導電層は、トレンチの端(edge、境界、端部)を越えて基板の背面の表面上に堆積される。そして、さらに保護および絶縁としての保護層が、第二導電層上に堆積される。第一導電層５は領域１０に、導電層７は領域９に接している。
図２の平面図に、さらなる実施例における背面が示されている。図２では、モノリシック奥行構造が、平行に設けられた複数のトレンチ３により実現されている。図２のトレンチは、第一グループ２１を形成している。
奥行構造化(depth structuring)は、モノリシックソリューソン(monolithic solution)の領域では、多様な方法で区別されている。トレンチおよび穴が形成されると、その形状や、その壁の傾斜により、さらに区別されている。具体的な実施例としては、例えば、ウエットケミカル法の利用、または、一方で異方性イオンドライエッチングにおいて、エッチングパラメーターの計画的な制御、そして、エッチングマスクの設計などの固有の工程手順がある。側壁の傾斜を計画的に設ける動機は、その後の層の堆積を良好に制御する点にある。しかしながら、トレンチや穴のような奥行構造に適した堆積、とりわけ図１に示される垂直な壁へ堆積を可能とする他の方法が知られている。さらに可能な方法として、プラズマ化学気相蒸着法、ホットワイヤ化学気相蒸着法、ガスフロースパッタリングがあり、加えて前に述べた方法もある。
図２では、層４から７が、トレンチ３のすべてのトレンチ壁の表面に渡って広がっている。単一のトレンチ３内の工程は、図１に示されている。それによって、互いにとなり合っているトレンチが、平面部３３、３４を通って互いに接続されている。特に、この本発明に係る半導体装置の設計は、トレンチ３の奥行構造を設けた後に、層４から７をその都度、単層法で堆積すれば、とりわけ簡単な方法で実現可能である。基本的に、基板の背面には複数のコンデンサが設けられる。従って、一つのコンデンサは、存在する多くのトレンチの一部にだけ広がっている。それぞれのコンデンサは、互いに切り離されて効率的に作動し、または、接続されて一つのコンデンサとなる。
図２では、また、フィードスルー１１および１２の概略が示されている。フィードスルー１１は、導電層５を基板１の正面に接続している。これと同様に、フィードスルー１２は、導電層７を基板１の正面に接続する。さらに、フィードスルー１１および１２は、トレンチを組み込む間に形成される。フィードスルーの寸法は、明確にするために非常に大きく表されている。
トレンチおよびフィードスルーを製造するために、一般的な方法を用いることができる。とりわけ、ドライエッチング、好ましくは、異方性のイオンエッチングが、フィードスルーおよびトレンチを設けるのに適している。レーザーエッチングでもよい。
トレンチを有する奥行構造が、図３に示されている。幾何学的に交互になるようトレンチを設計しているため、トレンチによって基板１の安定性が決定的に弱くなることはない。このようにして、トレンチはグループ化され、いずれの場合も、第二グループ２２に対して平行にまたは垂直に、第一グループ２１に設けられる。
これによって、奥行構造が、基板自体の安定性を危険にさらすことがないよう、基板１に設けられる。個々のトレンチの最良の大きさは、概要にて既に論じている。
さらに、接続ストリップ導体(connection strip conductor)１３および１４が図に示されており、いずれの場合にも、４つの概略的に示されたコンデンサ２０のうち２つを互いに接続し、そして、コンデンサ２０を基板の正面に配置された回路装置に電気的に接続する役割をする。
ここで、第一グループのトレンチ３と第二グループのトレンチ３とが、本質的に互いに垂直になるように設計されていることが容易にわかる。さらに、フィードスルー１１および１２の距離の比率や、個々のグループ２１および２２の大きさが表されている。
個々のコンデンサ２０が図２と同様に、第一または第二グループの表面全面に広がっている。
ここに示されている実施形態では、トレンチ３により奥行構造が形成される。しかしながら、利用する基板の安定性に応じて、他の配置も考えられる。中でも、例えば穴または同心円が考慮される。すでに述べたように、側壁３１、３２の形状や傾斜は、ここで示されている急勾配の設計と異なっていてもよい。
コンデンサを備えたトレンチのさらなる実施例が、図４に示されている。ここでは、コンデンサ２０の二つの導電層５、７が、図１のように、互いに重なって設けられていないが、いずれの場合においても、互いに対向している異なる壁３１および３２に設けられている。この実施例では、誘電体６が、空気層で構成されている。当然ながら、誘電体として、他の物質を利用してもよい。
図４の実施例は、トレンチ３全体に導電性材料を堆積することによって形成される。導電性材料を堆積した後に、これは、例えば導電性材料の一部をエッチングすることにより、二つの分離領域５、７に分離される。しかしながら、導電層５、７は、距離を置いた壁３１、３２上に別々に堆積される。
トレンチ３が数多く存在すると、複数のまたはすべてのトレンチの導電層５および７が互いに接続される。そして、この方法によりコンデンサにおいて所望の大きいキャパシタンスが得られる。
例えばシリコンやシリコンゲルマニウム、他の知られている半導体のウエハは、この半導体装置の基板材料として適している。
上記解決策は、構成部品を平面上に別々に形成する場合と比較して、集積割合が増加するという利点がある。
トレンチは、フィードスルーと同じ工程手順により製造され、そして本発明に係る装置が一般的で安価な方法で製造することができる。これによって、良好な工程管理により、コンデンサをフィルターとして用いると、コンデンサのキャパシタンスを集積回路に適用できる。
ここに示されている実施形式は、バッファキャパシタンスやフィルタキャパシタンスに関する強い要求があり、モバイル通信のような非常に小型化したアプリケーションに利用される部品にとって、特に興味深いものである。このような部品とは、とりわけ、マイクロコントローラや、デジタル信号プロセッサである。特に、同じ工程手順でコンデンサとフィードスルーが設けられる場合、構成部品の製造する上で、特に効率のよい構造技術を可能としているので、ピクチャーセンサに利用するのもよい。
さらなる応用分野は、並列および直列に交互にキャパシタンスを接続することによって低い入力電圧を高い出力電圧にして伝達するチャージポンプである。
上記で記載したトレンチの大きさは、長さが２５０μｍから９５０μｍ、幅１０μｍから１００μｍ、そして深さ２００μｍから５００μｍであり、第一および第二導電層に、アルミニウム合金を利用し、一方で、誘電体にはシリコン酸化物を使用する。誘電体の層の厚さは、１０ｎｍから４００ｎｍの間であり、そして、この少なくとも三つの層を図１のように上下に配置する。例えば、一トレンチあたり０．１０６５ｍｍ２から１．１４５ｍｍ２の面積で、６００ｐＦ／ｍｍ２から２２０００ｐＦ／ｍｍ２キャパシタンスが得られる（従来の装置で比較すると、０．００２５ｍｍ２から０．０９５ｍｍ２）。一トレンチあたり６４ｐＦから２５．２ｎＦのキャパシタンスが得られる。一グループあたり１０から５０のトレンチの数で、結果、６４０ｐＦから１．２５μＦ以上程度のキャパシタンスになる。バックアップコンデンサはこのようにして、トレンチの大きさおよび数によって、非常に大きい範囲にわたって、キャパシタンスを供給できる。
図５に基板１’の背面の詳細が示されている。複雑なＣＭＯＳ集積回路が、基板の正面に設けられている。正面にある集積回路は、フィードスルー４０、４１、４２、４３、４４，４５，４６によって、背面で電気的に接続される。
図５では、コンタクトの周囲の配置を備えた基板の角を示している。さらに、第一および第二グループ５１、５２の形式で、多くのトレンチが示されている。そして、トレンチおよび、グループのトレンチ間の中間スペースが、第一導電層５に設けられている。誘電層６は、この第一導電層５に蒸着され、概略をよく示すために基板の一領域５３にのみ描かれている。同様のことが、導電層７にも適用され、同様に細部だけが示されている。しかしながら誘電層６および第二導電層は、第一導電層５上に対応して設けられる。第二導電層は連続的に広がっていて、接地される。
トレンチの第一および第二グループの多くは、コンデンサで覆われている。そして、一つのコンデンサは、一以上のグループの上に設けられる。コンデンサ６０は、１７個の第一および第二グループを備えている（３個は、描かれた誘電層６によって覆われている）。そして、この数は無限に増加できる。コンデンサ６０は、正面のＣＭＯＳ回路の接地および電力供給のための接続をなすフィードスルー４０、４１に接続される。コンデンサ６０は、供給電力を適切にバッファーするために、前節の領域において大きいキャパシタンスを備えている。
コンデンサ６１、６２は、いずれの場合も、一つの第一および第二グループだけで構成される。これらは同様に、コンデンサ６０のマスコネクション(mass connection)に接続される。第二導電層７は、コンデンサ６０そして他のコンデンサ６２から６６の導電層５に渡って広がっている。しかし、層７は一部断面で左上部の角に示されているだけで、これ以外は破断して示されている。コンデンサ６１、６２は、コンデンサ６０より低いキャパシタンスを備え、いずれの場合も、オシレータ入力に相当するフィードスルー４２、４３に接続される。当初に述べたように、オシレータ入力のために要求されるキャパシタンスは、例えばＣＭＯＳ回路の供給電圧より小さい。
コンデンサ６４、６５は、デジタル入出力のフィードスルー４４、４５に接続される。要求されるキャパシタンスは、コンデンサ６０よりも低いが、コンデンサ６２と６３より大きい。コンデンサ６６は、アナログ入力のフィードスルー４６に接続される。そのキャパシタンスは、コンデンサ６４と６２のキャパシタンスの間を動く。
前節の一部で既に述べたように、フィードスルーのための穴は、第一および第二グループのトレンチと同様の作業ステップで形成される。
図６は、第一グループ２１と第二グループ２２とにグループ化されたコンデンサの配置を示す断面図である。はんだボール状のコンタクトバンプ（contact bump）７０が、第一および第二グループ上に堆積される。第一グループおよび第二グループのトレンチは、第二の導電層７を堆積することで、完全に閉ざされている。このようにして、はんだボールを接続するために閉曲面（closed surface）が形成される。フィードスルー４７、４８は、トレンチの左側および右側に見られ、基板１の正面にまで伸び、回路２と接触している。フィードスルー４７は接地であり、フィードスルー４８は、供給電圧である。フィードスルー４８は、第一導電層５に接続され、フィードスルー４７は第二導電層７に接続される。さらに、誘電層６および保護層４が、組み込まれている。フィードスルーは、開放せずに、閉鎖状態で設計される。例えば、フィードスルーを導入する上で、一以上のＣＭＯＳ回路からなる回路２の層が、嵌め込まれ、または穴をあけられるのはなく、単に接触されるだけである。これによって、回路２の保護のために、基板の正面に犠牲層を設ける必要がなくなる。
Claims (12)
- 基板（１）と、
前記基板（１）の正面に設けられた集積回路（２）と、
前記基板（１）の背面に形成された複数のトレンチ（３）と、
前記基板（１）の前記背面上に及び前記トレンチ（３）内に広がるように形成され、前記集積回路（２）に接続された少なくとも１つの層状のコンデンサ（２０）と、を備え、
複数の前記トレンチ（３）は、複数の第一グループ（２１）及び複数の第二グループ（２２）にグループ化され、
前記第一グループ（２１）及び前記第二グループ（２２）のそれぞれは、長方形形状であり、さらに、
前記第一グループ（２１）及び前記第二グループ（２２）のそれぞれは、互いに平行な複数の前記トレンチ（３）を含み、
前記第二グループ（２２）のトレンチ（３）が、前記第一グループ（２１）のトレンチ（３）に対して垂直になるように、前記第一グループ（２１）と前記第二グループ（２２）とは、交互にマトリクス状に配置されていることを特徴とする半導体装置。 - 前記トレンチ（３）は深さおよび幅を備え、前記深さの前記幅に対する比率は、最大で１００対１であることを特徴とする請求項１に記載の半導体装置。
- 前記トレンチ（３）は、側壁（３１、３２）を備え、前記側壁は、基板（１）の平面（３３、３４）に対して４５度から９０度の範囲の角度を成すことを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第一グループ（２１）及び第二グループ（２２）のそれぞれは、正方形形状であることを特徴とする請求項１から請求項３のいずれか一つに記載の半導体装置。
- 少なくとも一つのフィードスルー（１１、１２）が、前記少なくとも一つのコンデンサ（２０）への電気的接続のために、前記基板（１）の正面と背面との間に形成されていることを特徴とする請求項１から請求項４のいずれか一つに記載の半導体装置。
- 前記少なくともコンデンサ（２０）は、少なくとも三つの層（４、５、６、７、８）で構成され、少なくとも一つの層が、二つの導電層（５、７）の間に設けられた誘電体（６）により形成されていることを特徴とする請求項１から請求項５のいずれか一つに記載の半導体装置。
- 前記コンデンサ（２０）の第一導電層（５）および第二導電層（７）の双方またはいずれか一方は、接続表面（９、１０）を形成するため、少なくとも一つの前記トレンチ（３）の端部に渡って係合していることを特徴とする請求項１から請求項６のいずれか一つに記載の半導体装置。
- 前記コンデンサ（２０）の第一導電層（５）が、少なくとも一つの前記トレンチ（３）の表面全体に堆積され、保護層（４）が、前記トレンチ（３）と前記第一導電層（５）との間に堆積され、誘電体（６）が、前記第一導電層（５）上に設けられ、第二導電層（７）が、前記誘電体（６）上に設けられていることを特徴とする請求項１から請求項７のいずれか一つに記載の半導体装置。
- 半導体装置の製造方法であって、
前記半導体装置は、基板（１）と、前記基板（１）の正面に設けられた集積回路（２）と、前記基板（１）の背面に形成された複数のトレンチ（３）と、前記基板（１）の前記背面上に及び前記トレンチ（３）内に広がるように形成され、前記集積回路（２）に接続された少なくとも１つの層状のコンデンサ（２０）と、を備え、前記複数のトレンチ（３）は、複数の第一グループ（２１）及び複数の第二グループ（２２）にグループ化され、前記第一グループ（２１）及び前記第二グループ（２２）のそれぞれは、長方形形状であり、さらに、前記第一グループ（２１）及び前記第二グループ（２２）のそれぞれは、互いに平行な複数の前記トレンチ（３）を含み、前記第一グループ（２１）と前記第二グループ（２２）とは、交互にマトリックス状に配置されたものであり、
ａ） 前記第二グループ（２２）の前記トレンチ（３）が、前記第一グループ（２１）の前記トレンチ（３）に対して垂直になるように、前記基板（３）の前記背面に複数の前記トレンチ（３）を形成するステップと、
ｂ） 前記少なくとも一つのコンデンサ（２０）を、前記第一グループ（２１）および前記第二グループ（２２）に堆積するステップと、
を備えることを特徴とする半導体装置の製造方法。 - 前記第一グループ（２１）及び前記第二グループ（２２）のそれぞれは、正方形形状であることを特徴とする請求項９に記載の方法。
- 少なくとも一つのフィードスルー（１１、１２）は、前記基板（１）内で、前記基板（１）の前記正面上の前記集積回路（２）と、前記基板（１）の前記背面上の前記少なくとも一つのコンデンサ（２０）との間に導入され、前記少なくとも一つのコンデンサ（２０）が、前記集積回路（２）に接続されていることを特徴とする請求項９または請求項１０に記載の方法。
- 前記トレンチ（３）は、ドライエッチングによって形成されることを特徴とする請求項９から請求項１１のいずれかに記載の方法。
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