FR2832855A1 - Circuit monolithique double face - Google Patents

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Abstract

L'invention concerne un circuit monolithique (10) comprenant des composants passifs (11, 12, 13) et au moins un composant actif (65), un substrat semiconducteur (15) ayant une première face (60) et une seconde face (61) opposée a la première, et des plots de connexion (85, 86) destinés à recevoir des moyens de liaison (87, 88) pour fixer le circuit monolithique sur un élément extérieur dans lequel les composants passifs sont réalisés du côté de la première face du substrat; le composant actif est réalisé dans le substrat du côté de la seconde face; et les plots de connexion sont réalisés du côté de la seconde face du substrat.

Description

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CIRCUIT MONOLITHIQUE DOUBLE FACE
Figure img00010001

La présente invention concerne un circuit monolithique intégrant des éléments passifs, de type inductance, résistance, condensateur, et un nombre limité d'éléments actifs, tels qu'une diode de protection.
Plus particulièrement, la présente invention concerne un circuit monolithique comportant des plots de connexion destinés à recevoir, par exemple, des billes de soudure pour connecter directement l'une des faces du circuit monolithique sur un élément extérieur, par exemple un circuit imprimé, selon un montage dit"flip-chip".
La figure 1 représente une coupe d'un circuit monolithique 10 classique comprenant, à titre d'exemple, une inductance 11, une résistance 12, un condensateur 13, et une diode de protection 14, montés en série. Seuls trois niveaux de métallisation sont représentés sur la figure 1. Le circuit monolithique pourrait éventuellement comporter un ou plusieurs niveaux de métallisation supplémentaires ne jouant pas de rôle dans la présente invention.
Un substrat 15 semiconducteur, par exemple du silicium, contient des composants semiconducteurs, par exemple un caisson de type N 16 faiblement dopé dans lequel sont réalisées une région d'anode de type P 17 de la diode 14 et une
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région de cathode de type N 18 plus fortement dopée que le caisson 16.
Le substrat 15 est recouvert d'un empilement de première 20, deuxième 21 et troisième 22 couches isolantes. La première couche isolante 20 peut être réalisée en oxyde de silicium, et les deuxième et troisième couches isolantes 21,22 en un matériau à faible coefficient diélectrique, par exemple du benzo-cyclo-butène (BCB).
L'inductance 11 comprend une spirale conductrice 23, par exemple en cuivre, appartenant au deuxième niveau de métallisation et qui repose sur la surface supérieure de la deuxième couche isolante 21. L'inductance 11 comporte une première extrémité 24 en bordure de spirale et une deuxième extrémité 25, située sensiblement au centre de la spirale 23.
La résistance 12 est réalisée sur la première couche isolante 20. Elle comprend une première borne 26, recouvrant une portion métallique 27, par exemple en aluminium, du premier niveau de métallisation. La première borne 26 est reliée à une seconde borne 28 par une bande résistive 29, par exemple, du nitrure de tantale (TaN), déposée sur la première couche isolante 20. La deuxième borne 28 de la résistance 12 recouvre une portion métallique 30, par exemple de l'aluminium, du premier niveau de métallisation.
Le condensateur 13 est réalisé sur la première couche isolante 20. Il comprend une première plaque 31 qui se compose par exemple d'une bande métallique, par exemple en aluminium, du premier niveau de métallisation. Une seconde plaque 32 s'étend sur la première plaque 31 et est séparée de celle-ci par une couche diélectrique, par exemple en nitrure de silicium 33. La seconde plaque 32 est réalisée dans un métal, par exemple du cuivre, du deuxième niveau de métallisation, déposée sur la couche de nitrure de silicium 33 au niveau d'une ouverture réalisée dans la deuxième couche isolante 21.
La première extrémité 24 de l'inductance 11 se prolonge par une première piste de connexion 34 connectée à un
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premier plot de connexion 35 du troisième niveau de métallisation. Le premier plot de connexion 35 est destiné à recevoir une bille de soudure 36 pour la fixation du circuit monolithique 10 sur un élément extérieur.
La deuxième extrémité de l'inductance 25 est reliée, par l'intermédiaire d'un via 37 traversant la deuxième couche isolante 21, à une extrémité d'une piste de raccordement 38, constituée d'un métal, par exemple de l'aluminium, du premier niveau de métallisation déposé sur la première couche isolante 20. L'extrémité opposée de la piste de raccordement 38 est reliée, par l'intermédiaire d'un via 39 traversant la deuxième couche isolante 21, à une deuxième piste de connexion 40 consistant en une bande métallique, par exemple du cuivre, du deuxième niveau de métallisation, déposée sur la deuxième couche isolante 21.
La deuxième piste de connexion 40 réalise la liaison entre l'inductance 11 et la résistance 12. La deuxième piste de connexion 40 est reliée, par un via 41 traversant la deuxième couche isolante 21, à la première borne 26 de la résistance 12.
La seconde borne 28 de la résistance 12 est reliée, par un via 42 traversant la deuxième couche isolante 21, à une troisième piste de connexion 43, consistant en une bande métallique, par exemple du cuivre, du deuxième niveau de métallisation, déposée sur la deuxième couche isolante 21. La troisième piste de connexion 43 relie la résistance 12 au condensateur 13, et est connectée à la première plaque 31 du condensateur 13 par un via 44 traversant la deuxième couche isolante 21. Elle est également connectée à un deuxième plot de connexion 45, du troisième niveau de métallisation, recevant une bille de soudure 46.
La seconde plaque 32 du condensateur 13 se prolonge par une quatrième piste de connexion 47, reliée à une extrémité à la région d'anode 17 de la diode 14 par un via 48 traversant la deuxième couche isolante 21.
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La région de cathode 18 de la diode 14 est reliée, par un via 49 traversant la deuxième couche isolante 21, à une cinquième piste de connexion 50, consistant en une bande métallique, par exemple du cuivre, du deuxième niveau de métallisation, déposée sur la deuxième couche isolante 21. La cinquième piste de connexion 50 est connectée à un troisième plot de connexion 51 recevant une bille de soudure 52.
Les trois plots de connexion 35,45, 51 appartiennent à un ensemble de plots, formés dans le troisième niveau de métallisation, destinés, par exemple, au montage direct de la face supérieure du circuit monolithique sur un circuit imprimé, selon le montage dit"flip-chip".
Un inconvénient d'une telle structure est que les possibilités de disposition des plots 35,45, 51 de connexion sont limitées. En effet, lors du montage direct du circuit monolithique 10 sur un circuit imprimé, une pression est exercée au niveau des plots 35,45, 51 de connexion. Lorsqu'un plot de connexion 35,45, 51 est proche d'un composant passif, les contraintes exercées au niveau du plot de connexion peuvent endommager le composant. Par exemple, dans le cas du condensateur 13, la couche diélectrique 33 peut être abîmée. On cherche donc à éloigner le plus possible les plots de connexion des composants passifs. Néanmoins, il est souvent difficile d'éloigner suffisamment les plots de connexion si bien que l'on ne peut éviter complètement le risque de dégradation de la fiabilité des composants passifs.
En outre, comme on souhaite souvent intégrer une diode 14 dans le circuit monolithique, le substrat 15 est choisi en un matériau semiconducteur, par exemple du silicium. La première couche isolante 20 devant être de faible épaisseur pour compatibilité avec la fabrication de la diode, il se produit des couplages capacitifs et résistifs parasites entre les composants passifs 11,12, 13 et le substrat 15, et plus particulièrement entre l'inductance 11 et le substrat 15. En outre, la première couche isolante peut, lorsque de forts pics de tension sont
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appliqués au circuit monolithique 10, claquer et provoquer la mise en court-circuit des bandes métalliques, déposées sur la première couche isolante 20, et du substrat 15.
La présente invention vise à proposer un circuit monolithique comprenant des composants passifs et des plots de connexion pour connecter directement une face du circuit monolithique sur un élément extérieur dans lequel la disposition des plots de connexion n'est pas limitée par la présence des composants passifs.
Elle vise également à obtenir un circuit monolithique comportant un substrat semiconducteur et présentant des couplages capacitifs et résistifs réduits entre le substrat semiconducteur et les composants passifs.
Pour atteindre ces objets, la présente invention prévoit un circuit monolithique comprenant des composants passifs et au moins un composant actif, un substrat semiconducteur ayant une première face et une seconde face opposée à la première, et des plots de connexion destinés à recevoir des moyens de liaison pour fixer le circuit monolithique sur un élément extérieur, dans lequel les composants passifs sont réalisés du côté de la première face du substrat ; le composant actif est réalisé dans le substrat du côté de la seconde face ; et les plots de connexion sont réalisés du côté de la seconde face du substrat.
Selon une autre caractéristique de l'invention, des bornes des composants passifs sont reliées à des plots de connexion et/ou à des bornes du composant actif par l'intermédiaire de vias traversant le substrat semiconducteur depuis la première face jusqu'à la seconde face.
Selon une autre caractéristique de l'invention, le substrat semiconducteur comprend un caisson isolant de silicium poreux oxydé du côté de la première face.
Selon une autre caractéristique de l'invention, le circuit comprend une inductance disposée directement sur la première face du substrat au niveau du caisson isolant.
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Selon une autre caractéristique de l'invention, le circuit comprend un substrat isolant disposé entre les composants passifs et le substrat semiconducteur, le substrat isolant étant fixé sur la première face du substrat semiconducteur.
Selon une autre caractéristique de l'invention, le substrat isolant est en verre.
Selon une autre caractéristique de l'invention, les composants passifs et les composants actifs sont reliés entre eux par des vias traversant le substrat semiconducteur et le substrat isolant.
Selon une autre caractéristique de l'invention, le circuit comprend une inductance réalisée directement sur le substrat isolant
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente une coupe d'un circuit monolithique classique comportant une inductance, une résistance, un condensateur et une diode ; la figure 2 représente une coupe d'un premier mode de réalisation d'un circuit monolithique selon l'invention ; et la figure 3 représente une coupe d'un deuxième mode de réalisation d'un circuit monolithique selon l'invention.
On va décrire de façon détaillée trois modes de réalisation de la présente invention. On notera que dans les différentes figures, comme cela est usuel dans le domaine de la représentation de circuit monolithique, les épaisseurs et dimensions latérales des diverses couches ne sont pas tracées à l'échelle ni à l'intérieur d'une même figure, ni d'une figure à l'autre pour améliorer la visibilité de cette figure. Par ailleurs, de mêmes références désigneront, sur les différentes figures, de mêmes éléments.
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Comme cela est représenté sur la figure 2, le circuit monolithique comprend un substrat 15 recouvert d'un empilement de première, deuxième et troisième couches isolantes 20,21, 22.
Le circuit monolithique comprend une inductance 11, une résistance 12 et un condensateur 13 montés en série, de structures identiques à celles de la figure 1. La première couche isolante 20 peut être épaisse.
Les trois composants passifs sont réalisés du côté d'une première face 60 du substrat 15. Un composant actif telle qu'une diode 65 de protection est réalisée dans le substrat 15 du côté d'une seconde face 61 opposée à la première face 60. La diode 65 se compose d'un caisson 66 de type N, faiblement dopé, qui comprend une région d'anode 67 de type P et une région de cathode 68 de type N plus fortement dopée que le caisson 66.
Du côté de la seconde face 61, le substrat 15 est recouvert de quatrième et cinquième couches isolantes 68,69. La quatrième couche isolante 68 peut être réalisée en oxyde de silicium, et la cinquième couche isolante 69 en un matériau à faible coefficient diélectrique.
Du côté de la seconde face 61, une première piste de connexion 34, connectée à une extrémité 24 de l'inductance 11, est reliée, par un via 70 traversant la deuxième couche isolante 21, à une bande métallique 75 du premier niveau de métallisation déposée sur la première couche isolante 20. La bande métallique 75 est reliée par un via 76 traversant toute l'épaisseur du substrat 15 depuis la première face 60 jusqu'à la seconde face 61, à une cinquième piste de connexion 77, du premier niveau de métallisation déposée sur la quatrième couche isolante 68.
Une quatrième piste de connexion 47 prolongeant la deuxième plaque 32 du condensateur 13 est reliée, par un via 79 traversant la deuxième couche isolante 18, à une bande métallique 80, du premier niveau de métallisation, déposée sur la première couche isolante 20. La bande métallique 80 est reliée, par un via 81 traversant l'épaisseur du substrat 15, à
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une sixième piste de connexion 82, du premier niveau de métallisation, déposée sur la quatrième couche isolante 68.
Les vias 76,81 traversant le substrat semiconducteur 15 pourront être fabriqués par tout moyen connu, par exemple à partir de perforations, par électrolyse, par des procédés à gradient de température... Les parois des vias pourront être isolées si nécessaire. Le conducteur des vias pourra être un matériau métallique ou un semiconducteur fortement dopé de type de conductivité opposée à celui du substrat.
La sixième piste de connexion 82 connecte la région d'anode 67 de la diode 65. La région de cathode 68 de la diode est reliée à une septième piste de connexion 83, du premier niveau de métallisation, déposée sur la quatrième couche isolante 68. Les cinquième et septième pistes de connexion 77, 82 sont respectivement connectées à des plots de connexion 85, 86, réalisés dans un deuxième niveau de métallisation, recevant chacun une bille de soudure 87,88.
Les plots de connexion 85,86, appartiennent à un ensemble de plots de connexion, formés, du côté de la seconde face 61 du substrat 15, dans le deuxième niveau de métallisation, destinés, par exemple, au montage direct de la face inférieure du circuit monolithique sur un circuit imprimé, selon un montage dit"flip-chip".
La figure 3 représente une vue en coupe d'un second mode de réalisation de circuit monolithique selon l'invention.
Le substrat 15 comprend un caisson isolant 89, en silicium poreux oxydé, réalisé du côté de la première face 60, et qui s'étend sur toute la première face 60. Le caisson isolant 89 peut être obtenu par une électrolyse localisée du substrat 15 suivie d'une oxydation. La première couche isolante présente dans le premier mode de réalisation n'est alors plus nécessaire dans le second mode de réalisation.
L'inductance 11 est réalisée directement sur le caisson de silicium poreux oxydé 89. Elle comprend une spirale métallique 90, par exemple de l'aluminium, du premier niveau de
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métallisation, dont une première extrémité centrale 91 est reliée, par un via 92 traversant la couche isolante 21, à une piste de raccordement 93 du deuxième niveau de métallisation. La piste de raccordement 93 est reliée, par un via 94 traversant la couche isolante 21, à une borne 26 de la résistance 12.
L'extrémité extérieure 95 de l'inductance 11 est reliée au via 76 traversant le substrat 15.
Lors de la réalisation du caisson de silicium poreux oxydé 89, des portions de silicium monocristallin pourront être laissées en place au niveau des vias 76,81 traversant la totalité de l'épaisseur du substrat 15 si le mode de réalisation des vias le nécessite.
Selon une variante du deuxième mode de réalisation, le caisson isolant 89 est réalisé uniquement au niveau de l'inductance 11, une couche isolante similaire à la première couche isolante du premier mode de réalisation étant prévue partout ailleurs.
Selon un troisième mode de réalisation, le substrat semiconducteur est collé du côté de sa première face sur un substrat isolant, par exemple du verre, sur lequel sont réalisés les différents composants passifs. Les substrats peuvent être collés par une colle classique ou par une technique dite de "wafer bonding". La structure obtenue a une représentation similaire à celle de la figure 3, le caisson 89 étant en fait remplacé par le substrat de verre. En particulier, l'inductance 11 est réalisée directement sur le substrat isolant. Dans le troisième mode de réalisation, les vias 70,80 peuvent être réalisés de façon commune au substrat de silicium et de verre une fois les deux substrats collés l'un à l'autre ou réalisés séparément sur le substrat de silicium et le substrat de verre.
La présente invention présente de nombreux avantages.
Pour les trois modes de réalisation de l'invention, les plots de connexion, permettant de connecter une face du circuit monolithique directement sur un circuit imprimé, sont
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disposés du côté de la seconde face du substrat opposé à la face où sont réalisés les différents composants passifs.
Par conséquent, lors du montage du circuit monolithique sur un circuit imprimé, les contraintes qui apparaissent au niveau des plots de connexion ne sont pas transmises aux différents composants passifs.
De plus, la réalisation d'un circuit monolithique dont les plots de connexion sont situés du côté opposé au côté où sont réalisés les composants passifs permet d'améliorer d'environ 40% l'intégration de cette filière.
En outre, du côté de la seconde face du substrat, l'absence de composants passifs donne plus de liberté lors de l'agencement des plots de connexion qui peut être choisi pour obtenir une fixation optimale.
Pour les trois modes de réalisation de l'invention, l'épaisseur d'isolant présente entre les composants passifs et le substrat peut être augmentée, ce qui permet de diminuer les couplages résistifs et capacitifs entre les composants passifs et le substrat semiconducteur et d'éviter tout court-circuit entre les bandes métalliques du premier niveau de métallisation et le substrat lorsque l'on applique des pointes de tension.
Ceci est obtenu, dans le premier mode de réalisation par la première couche isolante épaisse, dans le second mode de réalisation, par le caisson isolant épais, et dans le troisième mode de réalisation, par le substrat isolant.
De plus, dans les deuxième et troisième modes de réalisation, l'inductance peut être réalisée directement sur la première face du substrat avec un facteur de qualité amélioré.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, seuls deux plots de connexion ont été représentés sur les figures 2 et 3. L'homme du métier pourra choisir le nombre et l'agencement des différents plots de connexion en fonction des caractéristiques de fixation qu'il souhaite obtenir. En outre, on peut choisir, selon les
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technologies de fabrication envisagées, des matériaux isolants et conducteurs autres que ceux spécifiquement décrits. Enfin, pour assurer la connexion entre une bande métallique d'un niveau de métallisation supérieur avec une bande métallique d'un niveau de métallisation inférieur, on peut réaliser, au lieu d'un via traversant la couche isolante séparant les deux bandes métalliques, une ouverture dans la couche isolante dans laquelle s'étend une extrémité de la bande métallique du niveau de métallisation supérieur pour se connecter à la bande métallique de niveau inférieur.

Claims (8)

REVENDICATIONS
1. Circuit monolithique (10) comprenant des composants passifs (11,12, 13) et au moins un composant actif (65), un substrat semiconducteur (15) ayant une première face (60) et une seconde face (61) opposée à la première, et des plots de connexion (85,86) destinés à recevoir des moyens de liaison (87,88) pour fixer le circuit monolithique sur un élément extérieur, caractérisé en ce que : - les composants passifs sont réalisés du côté de la première face du substrat ; - le composant actif est réalisé dans le substrat du côté de la seconde face ; et - les plots de connexion sont réalisés du côté de la seconde face du substrat.
2. Circuit monolithique selon la revendication 1, caractérisé en ce que des bornes des composants passifs (11,12, 13) sont reliées à des plots de connexion (85,86) et/ou à des bornes du composant actif (65) par l'intermédiaire de vias (76, 81) traversant le substrat semiconducteur (15) depuis la première face (60) jusqu'à la seconde face (61).
3. Circuit monolithique selon la revendication 1, caractérisé en ce que le substrat semiconducteur (15) comprend un caisson isolant (89) de silicium poreux oxydé du côté de la première face (60).
4. Circuit monolithique selon la revendication 3, caractérisé en ce qu'il comprend une inductance (11) disposée directement sur la première face (60) du substrat (15) au niveau du caisson isolant (89).
5. Circuit monolithique selon la revendication 1, caractérisé en ce qu'il comprend un substrat isolant disposé entre les composants passifs et le substrat semiconducteur, le substrat isolant étant fixé sur la première face (60) du substrat semiconducteur (15).
6. Circuit monolithique selon la revendication 5, caractérisé en ce que le substrat isolant est en verre.
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7. Circuit monolithique selon la revendication 5, caractérisé en ce que les composants passifs et les composants actifs sont reliés entre eux par des vias traversant le substrat semiconducteur et le substrat isolant.
8. Circuit monolithique selon la revendication 5, caractérisé en ce qu'il comprend une inductance réalisée directement sur le substrat isolant.
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FR0207383A FR2830683A1 (fr) 2001-10-10 2002-06-14 Realisation d'inductance et de via dans un circuit monolithique
CNB021443181A CN1292628C (zh) 2001-10-10 2002-10-09 单片电路中电感和通道的形成方法
EP02354157A EP1302954B1 (fr) 2001-10-10 2002-10-09 Réalisation d'inductance et de via dans un circuit monolithique
DE60227898T DE60227898D1 (de) 2001-10-10 2002-10-09 Herstellungsverfahren eines Induktors und eines Kontaktlochs in einer integrierten Schaltung
US10/268,370 US6830970B2 (en) 2001-10-10 2002-10-10 Inductance and via forming in a monolithic circuit
KR1020020061901A KR100923994B1 (ko) 2001-10-10 2002-10-10 모놀리식 회로에서 인덕턴스 및 비아 형성

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008101738A1 (fr) * 2007-02-20 2008-08-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dispositif à semi-conducteurs comportant un condensateur à tranchées et procédé de fabrication
DE112006003771B4 (de) 2006-03-06 2019-02-28 Intel Corporation Auf Chipebene integrierte passive Hochfrequenzelemente, Verfahren zu ihrer Herstellung und Systeme, die diese enthalten

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244761A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 高周波平面回路装置
JPH0267752A (ja) * 1988-09-01 1990-03-07 Nec Corp 半導体装置
JPH0348430A (ja) * 1989-07-17 1991-03-01 Sharp Corp 半導体装置
JPH0653414A (ja) * 1992-07-31 1994-02-25 Mitsubishi Electric Corp マイクロ波集積回路
EP0663693A1 (fr) * 1993-11-30 1995-07-19 Texas Instruments Incorporated Circuit integré avec faible résistance thermique
JPH1084081A (ja) * 1996-09-06 1998-03-31 Toshiba Microelectron Corp 半導体装置及びその製造方法
US5811868A (en) * 1996-12-20 1998-09-22 International Business Machines Corp. Integrated high-performance decoupling capacitor
US6236103B1 (en) * 1999-03-31 2001-05-22 International Business Machines Corp. Integrated high-performance decoupling capacitor and heat sink
US6274937B1 (en) * 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
US20010023111A1 (en) * 1997-12-29 2001-09-20 Han-Tzong Yuan Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244761A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 高周波平面回路装置
JPH0267752A (ja) * 1988-09-01 1990-03-07 Nec Corp 半導体装置
JPH0348430A (ja) * 1989-07-17 1991-03-01 Sharp Corp 半導体装置
JPH0653414A (ja) * 1992-07-31 1994-02-25 Mitsubishi Electric Corp マイクロ波集積回路
EP0663693A1 (fr) * 1993-11-30 1995-07-19 Texas Instruments Incorporated Circuit integré avec faible résistance thermique
JPH1084081A (ja) * 1996-09-06 1998-03-31 Toshiba Microelectron Corp 半導体装置及びその製造方法
US5811868A (en) * 1996-12-20 1998-09-22 International Business Machines Corp. Integrated high-performance decoupling capacitor
US20010023111A1 (en) * 1997-12-29 2001-09-20 Han-Tzong Yuan Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications
US6274937B1 (en) * 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
US6236103B1 (en) * 1999-03-31 2001-05-22 International Business Machines Corp. Integrated high-performance decoupling capacitor and heat sink

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 013, no. 051 (E - 712) 6 February 1989 (1989-02-06) *
PATENT ABSTRACTS OF JAPAN vol. 014, no. 244 (E - 0932) 24 May 1990 (1990-05-24) *
PATENT ABSTRACTS OF JAPAN vol. 015, no. 187 (E - 1067) 14 May 1991 (1991-05-14) *
PATENT ABSTRACTS OF JAPAN vol. 018, no. 280 (E - 1555) 27 May 1994 (1994-05-27) *
PATENT ABSTRACTS OF JAPAN vol. 1998, no. 08 30 June 1998 (1998-06-30) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112006003771B4 (de) 2006-03-06 2019-02-28 Intel Corporation Auf Chipebene integrierte passive Hochfrequenzelemente, Verfahren zu ihrer Herstellung und Systeme, die diese enthalten
WO2008101738A1 (fr) * 2007-02-20 2008-08-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dispositif à semi-conducteurs comportant un condensateur à tranchées et procédé de fabrication
US8330247B2 (en) 2007-02-20 2012-12-11 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Semiconductor arrangement with trench capacitor and method for production thereof

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