JP5399223B2 - Semiconductor memory device - Google Patents
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Description
本発明は、ダイナミックランダムアクセスメモリ(以下、DRAM)に代表される、メモリセルに蓄積された電荷の保持のために、定期的に電荷を再充電する動作であるリフレッシュ動作を必要とする半導体記憶装置に関し、特に、電荷の再充電動作のみを行う待機状態において消費電力の低減を図ることが可能となり、携帯機器に使用した場合に長時間使用を可能ならしめる半導体記憶装置に関するものである。 The present invention relates to a semiconductor memory that requires a refresh operation, which is an operation of periodically recharging a charge in order to retain the charge accumulated in a memory cell, represented by a dynamic random access memory (hereinafter referred to as DRAM). In particular, the present invention relates to a semiconductor memory device that can reduce power consumption in a standby state in which only charge recharging operation is performed, and can be used for a long time when used in a portable device.
近年、ノート型パソコンやモバイル型パソコン等の携帯機器には、高機能化に伴い大容量で且つ高速なメモリが多数搭載されている。DRAMはその代表的なメモリであり、その大容量性及び高速性から上記機器の標準的なメモリとして使用されている。 In recent years, portable devices such as notebook personal computers and mobile personal computers are equipped with a large number of large-capacity and high-speed memories as their functions become higher. The DRAM is a typical memory, and is used as a standard memory for the above devices because of its large capacity and high speed.
一方、携帯機器は製品の性格上、一充電で長時間の動作が要求されており搭載される部品は電力消費の少ないことが必要とされる。DRAMにおいてはメモリセルに蓄積された電荷を保持するため定期的にリフレッシュ動作を行いメモリセルの蓄積電荷を再充電する必要があり、データの入出力のない待機状態においても電力が消費される。従って、低消費電力化のためにはリフレッシュ動作時における電力消費も低減する必要がある。 On the other hand, portable devices are required to operate for a long time with one charge due to the nature of the product, and the components to be mounted are required to consume less power. In the DRAM, it is necessary to perform a refresh operation periodically to hold the charge accumulated in the memory cell and recharge the accumulated charge in the memory cell, and power is consumed even in a standby state where there is no data input / output. Therefore, to reduce power consumption, it is necessary to reduce power consumption during the refresh operation.
上記のような要求に応えるためDRAMにおいては、いわゆるデータリテンションモードなる待機時の電力消費の低減を図ったリフレッシュ動作を行っている。以下、データリテンションモードについて、図38から図43を参照しつつ説明する。 In order to meet the above requirements, the DRAM performs a refresh operation for reducing power consumption during standby, which is a so-called data retention mode. The data retention mode will be described below with reference to FIGS. 38 to 43.
図38は、DRAMの回路ブロック構成300を示した図である。制御回路301は、/RAS(Row Address Strobe)信号、/CAS(Column Address Strobe)信号、/WE(Write Enable)信号、CLK(Clock)信号、/CS(Chip Select)信号等の外部信号を受け、アドレスの入力、データの入出力、リフレッシュ制御等の制御をする。また、カラムデコーダ302はカラムアドレス(CA)により選択されるビットライン(BL)をデータバス(図示せず)に接続し、データの入出力等を行う。内部降圧電圧発生回路303は内部電圧降圧回路を表し、高集積化に伴いデバイスに要求される電源電圧と外部電源電圧との間に不整合が生ずる場合、外部電源電圧を降圧するためにDRAM内に搭載されるものである。更に、基板電圧発生回路304は、メモリセルアレイ305領域の基板部を後述の理由により負電圧にバイアスする電圧を発生する回路である。
FIG. 38 is a diagram showing a circuit block configuration 300 of the DRAM. The
さて、DRAMでは、メモリセルアレイ305上にマトリックス状にメモリセル群が配置され、ロウアドレス信号に対応して選択されるワード線(図中、WL)に多数のメモリセルが接続されている。このメモリセルアレイ305は、例えば6つのブロックBLK1〜BLK6で構成されている。リフレッシュ動作においては、リフレッシュ時間計時回路306により設定されたリフレッシュ周期に基づき、リフレッシュアドレス計数回路307によりリフレッシュすべきロウアドレス(RAref)がカウントアップされて、ロウアドレス選択回路308に供給される。そしてロウアドレス選択回路308は、外部ロウアドレス(RA)とリフレッシュロウアドレス(RAref)のうちリフレッシュロウアドレス(RAref)を選択し、このリフレッシュロウアドレス(RAref)の一部はセルアレイブロック選択回路309に供給され、残りはワード線選択回路310に供給される。ワード線駆動回路311は、セルアレイブロック選択回路309及びワード線選択回路310の出力に応答して、リフレッシュアドレス(RAref)に対応するブロック内の対応するワード線を活性化する。
In the DRAM, memory cell groups are arranged in a matrix on the
選択されたワード線WLに接続されているメモリセルの電荷は、ビットラインBLに読み出され、センスアンプ(不図示)により増幅されることによりメモリセルに蓄積されている電荷量が回復する。この動作をメモリセルの電荷が消失しない時間内に、順次ワード線WLを選択することによりリフレッシュ動作を行う。 The charge of the memory cell connected to the selected word line WL is read to the bit line BL and amplified by a sense amplifier (not shown), whereby the charge amount stored in the memory cell is recovered. In this operation, the refresh operation is performed by sequentially selecting the word lines WL within the time when the charge of the memory cell is not lost.
図39は、メモリセルアレイ305におけるメモリセル313、ワード線WL、及びビット線BL(図39中、BL1、/BL1、/BL2)の配置関係を模式的に示した図であり、図38のBの領域を拡大したものである。図中の○印はメモリセル313を表し、ワード線WLと交差するメモリセル群がワード線WLの選択により選択され、交差するビット線BL(図39中、BL1、/BL1、/BL2)上に電荷を入出力する。メモリセル313は、千鳥配列にレイアウトされておりワード線WL、ビット線BL(図39中、BL1、/BL1、/BL2)等を含む相互の配置関係は最も集積されたものとなっている。
FIG. 39 is a diagram schematically showing the arrangement relationship of the
図39のビット線BL1に沿ったメモリセル313の断面構造を図40に表す。メモリセル313のM1及びM2は、P型基板314上に構成された1つのNMOSトランジスタ315と1つのセルキャパシタ316とから構成され、その周囲は厚いフィールド酸化膜317によって隣接セルから分離されている。隣接セルは、フィールド酸化膜317を介して背あわせに配置されており、フィールド酸化膜317上には紙面垂直方向に隣接するメモリセル313を選択するワード線WLのWL2が配線されている。本構成のメモリセル313では、セルキャパシタ316にデータとなる電荷を蓄積し、NMOSトランジスタ315をスイッチとして電荷の入出力及び保持を行っている。
FIG. 40 shows a cross-sectional structure of the
近年、高集積化の進展によりNMOSトランジスタの閾値は基板を接地した場合0.4V程度であるが、この低閾値ではセルキャパシタ316からメモリセル313のスイッチ用NMOSトランジスタ315を介してのリーク電流(図40のリーク電流(1))により蓄積電荷量が減少してしまい電荷保持特性上好ましくない場合がある。また、メモリセル313のレイアウト上の構造から、隣接するセルキャパシタ316部の拡散層がフィールド酸化膜317を挟みフィールド酸化膜317上のワード線WLのWL2をゲートとしてNMOSトランジスタ構造を構成している(以下、フィールドMOSトランジスタと呼ぶ。図39及び40中、MF1。)。高集積化によりフィールドMOSトランジスタMF1の閾値も浅くなる傾向にあり、基板が接地電位の状態では他のワード線WLのWL2の駆動により、隣接セルキャパシタ316間の電流リーク(図40のリーク電流(2))が問題となる場合があり、いわゆるディスターブの問題として知られている。以上の対策として、近年のDRAMにおいては、基板314に負電圧VBBをバイアスすることによりMOSトランジスタの基板バイアス効果を利用してスイッチ用NMOSトランジスタ315、及びフィールドMOSトランジスタMF1の閾値を深く設定してリーク電流等の防止を図っている。
In recent years, with the progress of high integration, the threshold value of the NMOS transistor is about 0.4 V when the substrate is grounded, but at this low threshold value, the leakage current (from the
ここでリフレッシュ動作は、データの入出力を伴わずビット線BL上に読み出されたセルキャパシタ316の電荷をセンスアンプにて増幅し、セルキャパシタへ電荷を再注入すれば目的は達成される。また、同動作の頻度は、メモリセル313の電荷保持能力に応じて製品規格の範囲内で動作周期を長く設定すればよく、高速なアクセススピードが要求される通常のデータ入出力動作とは異なり動作の高速性は要求されない。
Here, the purpose of the refresh operation is achieved by amplifying the charge of the
すなわち、リフレッシュ動作においては電源電圧を降圧することができ、その結果、ワード線WLにかかる電圧も下げることができるので基板バイアス効果を弱めてもディスターブの問題の改善を図ることができ、図40におけるリーク電流(2)を低減できる。加えて、基板バイアス効果を弱めるためVBB電圧を負電圧で高く(以下、「VBBが浅い」と表現する。)するので、メモリセル313のセルキャパシタ316部の拡散層と基板との接合にかかる電界も緩和されるため、図40の接合のリーク電流(3)も低減できる。尚、この場合の基板バイアス効果の低減はNMOSスイッチ315を介してのリーク電流(図40のリーク電流(1))が問題にならないレベルである。
That is, in the refresh operation, the power supply voltage can be lowered, and as a result, the voltage applied to the word line WL can also be lowered. Therefore, even if the substrate bias effect is weakened, the disturbance problem can be improved. Leakage current (2) can be reduced. In addition, in order to weaken the substrate bias effect, the VBB voltage is increased by a negative voltage (hereinafter referred to as “VBB is shallow”), so that the diffusion layer of the
図43は、縦軸にメモリセル313の蓄積電荷量を、横軸に時間をとり、時刻t=0にてセルキャパシタ316に充電した後、時間と共に蓄積電荷量が減少していく様子を模式的に示したグラフである。符号Aは通常の動作状態における蓄積電荷減少の推移を、符号Cは電源電圧を降圧した上記の状態での蓄積電荷減少の推移を示す。両者ともリーク電流は一定であると仮定しており、蓄積電荷量は直線的に減少するものとする(符号Bについては後述。)。図43に示すように符号Cにおけるメモリセル313の蓄積電荷量の減少スピードは、通常動作状態におけるスピードよりも低減し、リフレッシュ動作による再充電をすべき電荷量(Qcrit)まで減少する時間(図43中、tref)が通常の動作状態における時間(図43中、tn)よりも長くなる。ゆえに、リフレッシュ動作の間隔を長く設定することができることとなる。
FIG. 43 schematically shows a state in which the accumulated charge amount of the
以上の動作を待機状態でのリフレッシュ動作において応用することにより、電源電圧VDDを降下すると共に、リフレッシュ動作の周期を長く設定できることから消費電流も低減でき、両者の積である消費電力は2乗の効果で低減を図ることができる。本動作は、いわゆるデータリテンションモードとして携帯機器に搭載されるDRAMに必須の技術として採用されている。 By applying the above operation to the refresh operation in the standby state, the power supply voltage VDD can be lowered and the cycle of the refresh operation can be set long, so that the current consumption can be reduced. The effect can be reduced. This operation is adopted as a technique essential for DRAMs mounted on portable devices in a so-called data retention mode.
しかしながら、前記した従来のデータリテンションモードでは、同モードに移行する際、また、同モードから復帰する際にメモリセルに加わる電源電圧VDD、あるいはチップ内部で内部降圧する場合は降圧した内部降圧電圧Vintと、基板電圧VBBとの過渡的な電圧値のアンバランスにより、データリテンションモードにおいて十分な低消費電力性能を実現することができないという問題があり、加えて、復帰時に電荷が消失してしまうという問題がある。 However, in the above-described conventional data retention mode, the power supply voltage VDD applied to the memory cell when shifting to the same mode and when returning from the same mode, or the internal step-down voltage Vint lowered when the voltage is internally reduced inside the chip. In addition, there is a problem that a sufficiently low power consumption performance cannot be realized in the data retention mode due to a transient imbalance of the voltage value with the substrate voltage VBB, and in addition, charges are lost at the time of recovery. There's a problem.
以上の問題点につき、図41〜43に基づき説明する。図41はDRAMのチップレイアウト318の一例を示す模式図である。メモリセルアレイ305は、便宜上6つのセルアレイブロック(BLK1〜BLK6)に分割され、チップ318上に配置されているものとする。かかるメモリセルアレイ305領域は図にも示すとおり、チップ318上大きな面積を専有する。一方、基板電圧発生回路304は、メモリセルアレイ305領域の基板電位をバイアスするためVBB電圧を生成、供給するが、かかる基板領域314は大きな面積を有し大容量の基板容量成分319を構成している(図38参照)のに対して、基板電圧発生回路304が搭載できるチップ318上の占有面積の制約から、同回路の駆動能力は制限されるので、生成されるVBBの過渡応答特性は制約を受け、急激な基板電圧の変化に対する追従性には一定の限界がある。
The above problems will be described with reference to FIGS. FIG. 41 is a schematic diagram showing an example of a
従って、図42(a)に示すようにデータリテンションモードへの移行により電源電圧VDD、あるいは内部降圧電圧Vintが降下すると、基板電圧発生回路304はこれらの電源電圧に応じた基板電圧VBBが出力されるように設定値が変化するが、メモリセルアレイ305の基板容量成分319に蓄積された電荷を積極的に放電する能力が制限されているので、基板電位VBBが新たな設定電圧に収斂するまでには一定の過渡期間を要することとなる(図42(a)中、Bの領域)。
Therefore, as shown in FIG. 42A, when the power supply voltage VDD or the internal step-down voltage Vint drops due to the transition to the data retention mode, the substrate
かかる過渡期間においては、電源電圧(VDD、あるいはVint)が降下しているにも関わらず、VBBが負電圧で低い(以下、「VBBが深い」と表現する。)状態が続いており、両電圧のバランスは崩れている。すなわち、メモリセル313のセルキャパシタ316には電源電圧が印加されて電荷蓄積が行われるので、この電源電圧の降下によりセルキャパシタ316に蓄積できる電荷量は減少する。しかるに、セルキャパシタ316の電荷蓄積層である拡散層と基板314との間に印加される基板電圧VBBは、この過渡期間では深いままであり、接合にかかる電界は大きく、従って、リーク電流(図40のリーク電流(3))は大きい状態である。図43の符号Bにこの様子を示す。電源電圧の降下直後が最もリーク電流が多く、その後の時間経過に伴い基板電圧VBBが電源電圧降下後の新たな設定値に収斂していくにつれて浅くなっていくので、蓄積電荷量の時間推移は下に凸の曲線として表されている。図43からも明らかなように、蓄積電荷量に比してリーク電流が大きいアンバランスな状態であり、蓄積電荷量の減少スピードは電源電圧降下後の通常動作状態(図43中、符号C)の場合よりも早く、また、条件によっては電源電圧降下前の通常の動作状態(図43中、符号A)におけるよりも悪化してしまう場合もあり、電荷の保持特性が悪化する。
In such a transient period, although the power supply voltage (VDD or Vint) is decreasing, VBB is a negative voltage (hereinafter, expressed as “VBB is deep”), and both of them continue. The voltage balance is broken. That is, since the power supply voltage is applied to the
従って、データリテンションモードにおけるリフレッシュ周期の実力が通常の動作状態での実力より高く、リフレッシュ間隔を長く設定できる能力を持っているにも関わらず、同モードへの移行期におけるVBBの過渡応答の遅れによるメモリセル313の蓄積電荷の保持特性の悪化のため、リフレッシュ動作の周期を短く設定せざるを得ない。すなわち、データリテンションモードへの移行後もこの短い周期のままで動作せざるを得なくなり、同モードでの消費電流は当初の目的に反して大きいままであり、消費電力の低減の効果が電源電圧の降下分のみに留まり、十分な低消費電力化が図れないという問題がある。
Therefore, although the ability of the refresh cycle in the data retention mode is higher than the ability in the normal operation state and the ability to set the refresh interval longer, there is a delay in the transient response of the VBB in the transition period to the mode. Due to the deterioration of the retention characteristic of the accumulated charge in the
また、図42(b)に示すようにデータリテンションモードからの復帰により電源電圧VDD、あるいは内部降圧電圧Vintが上昇すると、基板電圧発生回路304はこれらの電源電圧に応じた基板電圧VBBが出力されるように設定値が変化するが、メモリセルアレイ305の基板容量成分319に蓄積された電荷を充電する能力の制約から、基板電圧VBBが新たな設定電圧に収斂するまでには一定の過渡期間を要することとなる。
Further, as shown in FIG. 42B, when the power supply voltage VDD or the internal step-down voltage Vint rises due to the return from the data retention mode, the substrate
かかる過渡期間においては、電源電圧(VDD、あるいはVint)が高いにも関わらず、基板電圧VBBが浅い状態が続いており、両電圧のバランスは崩れている。この間に、隣接するメモリセル313のセルキャパシタ316間を通過するワード線WLが連続して選択されて高電圧になると、隣接セルキャパシタ316の電荷がハイレベルとローレベルとの組み合わせである場合、同ワード線WLを挟むセルキャパシタ316の拡散層間にフィールドMOSトランジスタMF1の効果によるリーク電流(図40のリーク電流(2))が発生し、ハイレベル側の蓄積電荷がローレベル側の拡散層にリークしてしまい、電荷が消失してしまう虞があり、いわゆるディスターブの問題が発生してしまうという問題がある。
In such a transition period, the substrate voltage VBB continues to be shallow despite the high power supply voltage (VDD or Vint), and the balance between the two voltages is lost. During this time, when the word line WL passing between the
さらに、上記以外の動作状態において、電源電圧VDD、あるいは内部降圧電圧Vintや基板電圧VBBが変動し、それぞれの電圧のバランスが崩れた場合も同様な理由によりメモリセル313の電荷保持特性が悪化し、電荷の消失が発生するという問題がある。
Furthermore, in other operating states, the power supply voltage VDD, the internal step-down voltage Vint, and the substrate voltage VBB fluctuate, and even if the balance of each voltage is lost, the charge retention characteristics of the
本発明は前記従来における問題点を解消するためになされたものであり、データリテンションモードへの移行、及び復帰時の過渡期間におけるメモリセルの電荷蓄積能力の一時的な低下を補完し、また、能力低下を発生しないようにすることにより、データリテンションモード時における低消費電力化を可能とする半導体記憶装置を提供することを目的とする。
同時に、電源電圧、あるいは内部降圧電圧と基板電圧との間におけるその他の過渡的な変動に対して、メモリセルの電荷保持特性を悪化させることがない半導体記憶装置を提供することを目的とする。
The present invention has been made to solve the above-described conventional problems, and supplements the transition to the data retention mode and the temporary decrease in the charge storage capability of the memory cell during the transition period at the time of recovery. An object of the present invention is to provide a semiconductor memory device capable of reducing the power consumption in the data retention mode by preventing the deterioration of the capability.
At the same time, an object of the present invention is to provide a semiconductor memory device that does not deteriorate the charge retention characteristics of the memory cell with respect to the power supply voltage or other transient fluctuations between the internal step-down voltage and the substrate voltage.
前記目的を達成するため請求項1に係る半導体記憶装置は、第1の電源電圧で動作する第1の動作モードと、第1の電源電圧よりも低い第2の電源電圧でメモリセルのリフレッシュ動作を実行する第2の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第1の電源電圧を入力して第2の電源電圧を生成する降圧電圧発生回路とを備え、降圧電圧発生回路は、第1の動作モードから第2の動作モードへ遷移する際に、電荷保持特性を有するように電源電圧と基板電圧のバランスを維持した状態で、基板電圧が第1の動作モードでの電圧値より高い電圧値に変化することに応じて、生成する電源電圧のレベルを第2の電源電圧のレベルに向けて降下させることを特徴とする。
In order to achieve the above object, a semiconductor memory device according to
請求項1の半導体記憶装置によれば、第1の動作モードから第2の動作モードへ遷移する際に、電荷保持特性を有するように電源電圧と基板電圧のバランスを維持した状態で、基板電圧が第1の動作モードでの電圧値より高い電圧値に変化することに応じて、生成する電源電圧のレベルを第2の電源電圧のレベルに向けて降圧するので、第2の動作モードでのメモリセルのリフレッシュ動作における第2の電源電圧と基板電圧との電圧値のアンバランス状態は発生せず、メモリセルの電荷保持性能の悪化現象を防止することが可能である。 According to the semiconductor memory device of the first aspect, the substrate voltage is maintained in a state in which the balance between the power supply voltage and the substrate voltage is maintained so as to have charge retention characteristics when the first operation mode is changed to the second operation mode. Is reduced to a voltage level higher than the voltage value in the first operation mode, the generated power supply voltage level is stepped down toward the second power supply voltage level. An unbalanced state of the voltage value between the second power supply voltage and the substrate voltage does not occur in the refresh operation of the memory cell, and it is possible to prevent a deterioration phenomenon of the charge retention performance of the memory cell.
また、前記目的を達成するため請求項2に係る半導体記憶装置は、第1の電源電圧で動作する第1の動作モードと、第1の電源電圧よりも低い第2の電源電圧でメモリセルのリフレッシュ動作を実行する第2の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第1の電源電圧から第2の電源電圧を生成する降圧電圧発生回路とを備え、降圧電圧発生回路は、第1の動作モードから第2の動作モードへ遷移する際、電荷保持特性を有するように電源電圧と基板電圧のバランスを維持した状態で、基板電圧が上昇するに連れて、第1動作モードのための第1の電源電圧を第2動作モードのための第2の電源電圧に降下させることを特徴とする。 According to another aspect of the present invention, there is provided a semiconductor memory device comprising: a first operation mode that operates at a first power supply voltage; and a second power supply voltage that is lower than the first power supply voltage. A substrate voltage generation circuit having a second operation mode for executing a refresh operation and generating a substrate voltage to be applied to the substrate portion of the memory cell region, and a step-down voltage for generating a second power supply voltage from the first power supply voltage and a generation circuit, the step-down voltage generating circuit, while maintaining the time of transition from the first operating mode to the second mode of operation, the balance between the supply voltage and the substrate voltage so as to have a charge holding characteristic, the substrate voltage As the voltage rises , the first power supply voltage for the first operation mode is lowered to the second power supply voltage for the second operation mode .
請求項2の半導体記憶装置によれば、第1の動作モードから第2の動作モードへ遷移する際、電荷保持特性を有するように電源電圧と基板電圧のバランスを維持した状態で、基板電圧が上昇するに連れて、降圧電圧発生回路が第1の動作モードのための第1の電源電圧を第2の動作モードのための第2の電源電圧に降下させるので、基板電圧の変動期間中に第2の電源電圧でメモリセルのリフレッシュ動作が実行されることはない。従って、変動期間中は、セルキャパシタに印加される電源電圧は高く保たれ、蓄積電荷量が減少することはなく電荷の保持特性を良好に保つことができ、基板電圧の変動期間中における電荷保持性能の悪化を防止することができる。 According to the semiconductor memory device of the second aspect, when the transition from the first operation mode to the second operation mode is performed, the substrate voltage is maintained in a state where the balance between the power supply voltage and the substrate voltage is maintained so as to have charge retention characteristics. As the voltage rises , the step-down voltage generation circuit drops the first power supply voltage for the first operation mode to the second power supply voltage for the second operation mode. The refresh operation of the memory cell is not executed with the second power supply voltage. Therefore, the power supply voltage applied to the cell capacitor is kept high during the fluctuation period, and the charge retention characteristic can be kept good without decreasing the accumulated charge amount. The charge retention during the fluctuation period of the substrate voltage can be maintained. Deterioration of performance can be prevented.
請求項1に記載の半導体記憶装置では、第1の動作モードから第2の動作モードへ遷移する際に、基板電圧が第1の動作モードでの電圧値より高い電圧値に変化することに応じて、生成する電源電圧のレベルを第2の電源電圧のレベルに向けて降圧するので、第2の動作モードでのメモリセルのリフレッシュ動作における第2の電源電圧と基板電圧との電圧値のアンバランス状態は発生せず、メモリセルの電荷保持性能の悪化現象を防止することが可能である。
In the semiconductor memory device according to
請求項2に記載の半導体記憶装置では、第1の動作モードから第2の動作モードへ遷移する際、基板電圧が変化して所定のレベルに達した後に、降圧電圧発生回路が第1の電源電圧を第2の電源電圧に降下させるので、基板電圧の変動期間中に第2の電源電圧でメモリセルのリフレッシュ動作が実行されることはない。従って、変動期間中は、セルキャパシタに印加される電源電圧は高く保たれ、蓄積電荷量が減少することはなく電荷の保持特性を良好に保つことができ、基板電圧の変動期間中における電荷保持性能の悪化を防止することができる。 According to another aspect of the semiconductor memory device of the present invention, when the substrate voltage changes and reaches a predetermined level when the first operation mode is changed to the second operation mode, the step-down voltage generation circuit is connected to the first power supply. Since the voltage is lowered to the second power supply voltage, the refresh operation of the memory cell is not executed with the second power supply voltage during the fluctuation period of the substrate voltage. Therefore, the power supply voltage applied to the cell capacitor is kept high during the fluctuation period, and the charge retention characteristic can be kept good without decreasing the accumulated charge amount. The charge retention during the fluctuation period of the substrate voltage can be maintained. Deterioration of performance can be prevented.
以下、本発明に係る半導体記憶装置について、本発明を具体化した第1乃至第7実施形態に基づき図面を参照しつつ詳細に説明する。なお、図面中に記載の丸囲み数字を本明細書中では括弧付き数字として記載する。
図1は本発明を具体化した第1実施形態の半導体記憶装置を示す。図1の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、DRAMにおいて、データリテンションモードへ移行する際、電源電圧VDDを通常の動作電圧より降下させるが、この時、メモリセルアレイ領域の基板部の容量成分が大きく、また、基板からのリーク電流も小さいため、基板電圧VBBが電源電圧VDDの降下に追従性良く変化することができず、両者の電圧値の関係にアンバランスが生じ、メモリセルの電荷保持性能が悪化する期間が発生する。そこで、このアンバランス期間を、電源電圧VDDの降下に伴う基板電圧VBBの変動を検出し、この変動期間中のリフレッシュ動作の周期を短縮したり、あるいは同時に従来よりも多くのメモリセルをリフレッシュしたりすることにより、メモリセルの電荷保持特性の改善を図るものである。図1において、基板電圧検出回路1は電源電圧VDD及び基板電圧VBBを常時モニタしており、電源電圧VDDの降下による基板電圧VBBの変動を検出し、一定期間のローパルス(/φA)を出力する。/φAはリフレッシュ時間計時回路6、セルアレイブロック選択回路9、あるいはワード線選択回路10のいずれかに入力され、/φAのローパルスの期間中、リフレッシュ動作の周期を短縮する。
Hereinafter, a semiconductor memory device according to the present invention will be described in detail with reference to the drawings based on first to seventh embodiments embodying the present invention. In addition, the encircled numbers described in the drawings are described as numbers in parentheses in this specification.
FIG. 1 shows a semiconductor memory device according to a first embodiment embodying the present invention. In the configuration of FIG. 1, the same components as those shown in the prior art are denoted by the same reference numerals, and description thereof is omitted. In the present embodiment, when the DRAM enters the data retention mode, the power supply voltage VDD is lowered from the normal operating voltage. At this time, the capacitance component of the substrate portion in the memory cell array region is large, and leakage from the substrate occurs. Since the current is small, the substrate voltage VBB cannot change with good follow-up to the drop in the power supply voltage VDD, and the relationship between the two voltage values is unbalanced, resulting in a period in which the charge retention performance of the memory cell deteriorates. . Therefore, during this unbalance period, the fluctuation of the substrate voltage VBB accompanying the drop in the power supply voltage VDD is detected, and the refresh operation cycle during this fluctuation period is shortened, or at the same time, more memory cells are refreshed than before. As a result, the charge retention characteristics of the memory cell are improved. In FIG. 1, a substrate
図2は、本実施形態に使用される具体例である基板電圧検出回路1を示す。PMOSトランジスタT11は、ソースが電源電圧VDDに、ゲートが接地電位に接続されることにより、ゲート・ソース間は電源電圧VDDの電圧がバイアスされてオンする。そして、PMOSトランジスタT12は、ドレインが接地電位に、ゲートが基板電圧VBBに接続されてオンしており、PMOSトランジスタT11のドレインとPMOSトランジスタT12のソースとの接続点N11には、電源電圧VDDを分圧した電圧が出力される。そして、ノードN11の電圧はNMOSトランジスタT13のゲートに入力される。NMOSトランジスタT13は、ソースが接地電位に、ドレインが抵抗R11に接続されると共にインバータ11に入力される。抵抗R11の他端は電源電圧VDDに接続される。
FIG. 2 shows a substrate
PMOSトランジスタT11は上述した通り、ゲート・ソース間に電源電圧VDDの電圧がバイアスされてオンし、PMOSトランジスタT11のドレインノードN11の電圧に応じたドレイン電流を流す。この電流は、PMOSトランジスタT12を通してソースである接地電位に流れるので、PMOSトランジスタT12のゲート電圧VBBに対してこの電流を流す条件に適合した電圧をノードN11の電圧として自己バイアスされてバランスを取っている。即ち、PMOSトランジスタT11、T12は能動的な抵抗成分として作用しており、その中間ノードであるN11は、電源電圧VDDが分圧された電圧を出力している。 As described above, the PMOS transistor T11 is turned on when the power supply voltage VDD is biased between the gate and the source, and a drain current corresponding to the voltage of the drain node N11 of the PMOS transistor T11 flows. Since this current flows to the ground potential which is the source through the PMOS transistor T12, a voltage suitable for the condition of flowing this current with respect to the gate voltage VBB of the PMOS transistor T12 is self-biased as a voltage of the node N11 and balanced. Yes. That is, the PMOS transistors T11 and T12 act as active resistance components, and the intermediate node N11 outputs a voltage obtained by dividing the power supply voltage VDD.
次に、具体的な回路動作について、図3のタイムチャートに沿って説明する。図中、領域(1)は通常の動作状態である。電源電圧VDDは高く、基板電圧VBBは深く設定されており、この状態で設定されるノードN11の電圧はNMOSトランジスタT13の閾値電圧Vth3より大きく、NMOSトランジスタT13がオンし、ドレインノードはローレベルに引き抜かれる。よって、インバータ11の出力/φAはハイレベルを保っている。領域(2)では、データリテンションモードへ移行する際の状態を示す。移行により電源電圧VDDが降下し始めると共に、基板電圧VBBも浅く変化することになるが、基板の容量成分により基板電圧VBBの上昇は電源電圧VDDの降下には追従せず変化は遅い。従って、電源電圧VDDの降下に比して基板電圧VBBの上昇が間に合わず、PMOSトランジスタT11のゲート・ソース間電圧の減少に伴うドレイン電流の減少に対し、PMOSトランジスタT12のゲートの実効的な電圧は低い状態であり、この電流を流すためノードN11の電圧は降下する。そして、N11の電圧降下が進み、NMOSトランジスタT13の閾値を下回ると、NMOSトランジスタT13はオフし、インバータの出力/φAは反転してローレベルとなる。領域(3)では、電源電圧VDDの降下に対して基板電圧VBBが所定の電圧値より低い状態が続いており、インバータ11の出力/φAはローレベルを維持する。領域(4)では、電源電圧VDDの降下後、基板の容量成分の放電が進み、基板電圧VBBが上昇してくると、PMOSトランジスタT12のゲート電圧VBBが上昇するので、同一の電流を流すためノードN11の電圧が上昇し、NMOSトランジスタT13を再びオンするのでインバータ11の出力/φAが再反転してハイレベルとなる。以上より、インバータ11の出力/φAがローレベルである期間が基板電圧VBBの変動期間として設定される。
Next, a specific circuit operation will be described along the time chart of FIG. In the figure, region (1) is a normal operation state. The power supply voltage VDD is high and the substrate voltage VBB is set deep. The voltage of the node N11 set in this state is larger than the threshold voltage Vth3 of the NMOS transistor T13, the NMOS transistor T13 is turned on, and the drain node is at the low level. Pulled out. Therefore, the output / φA of the
図2の基板電圧検出回路1は、電源電圧VDDと基板電圧VBBを常時検出することにより、基板電圧VBBの変動期間を設定する方式の回路であるが、同回路の変形として、図2のインバータ11に代えて、後述の第2実施形態に示すデータリテンションエントリー判定回路2a(図18参照)を接続してもよい。この場合の基板電圧VBBの変動期間は、データリテンションエントリー判定回路2aを構成するカウンタ回路16にて、図2の期間を最長の限度として自由に設定できる。
The substrate
図4は、本実施形態に使用される具体例であるリフレッシュ時間計時回路6aを示す。この回路は、オシレート信号φOSCに応答して一定時間毎にリフレッシュパルスφREFを発生するカウンタ部14と、該カウンタ部14に前記オシレート信号φOSCを供給するオシレータ部13と、オシレータ部13のオシレータ回路15に供給する駆動電流を制御するオシレータ電流制限回路12からなる。
FIG. 4 shows a
カウンタ部14のカウンタ回路16は、標準的なカウンタとして非同期式のカウンタを例示してある。オシレータ部13のオシレータ回路15の出力信号は、2段のインバータを介することにより波形成形、駆動能力の調整等を施した上で、オシレート信号φOSCとしてカウンタ回路16に入力され、カウンタ回路16は、そのオシレート信号φOSCをカウントする。カウンタ回路16がオシレート信号φOSCを2(Nー1)回カウントすると、カウンタ回路16の出力信号Qnがパルス発生回路17に入力される。この出力信号Qnはナンドゲート19の一方の端子に直接入力されると共に、奇数段のインバータ列等の遅延素子18を介して、反転された信号としてナンドゲート19のもう一方の端子に入力される。そして、カウンタ回路16が所定のカウントを完了してハイレベルの信号Qnを出力するとナンド19は遅延素子18の遅延時間に応じた負のパルスを出力し、インバータ20で反転されて正のリフレッシュパルスφREFを出力する。本具体例では標準的なカウンタとして非同期式のカウンタ回路16で構成したが、同様の機能を奏する回路であれば、同期式のカウンタ回路等の他のカウンタ回路や、アナログ的なタイマも使用できることはいうまでもない。また、パルス発生回路17もナンドゲート19に代えてノアゲートを使用すれば、本具体例とは反対の信号遷移を捉えてパルスを生成できることもいうまでもなく、回路の組み合わせを適当に選べば様々な構成の形態が考えられる。
The
オシレータ部13のオシレータ回路15は、インバータ2(n)(n≦N:奇数)を所定の奇数段数だけ接続して、最終のインバータ2(N)の出力を初段のインバータ2(1)の入力に戻した構成を基本構成とするものである。更に、各構成インバータ2(n)の電源端子には、PMOSトランジスタTP1n(n≦N:奇数)のドレインが接続され、同トランジスタのソースが電源電圧VDDに接続される。また、各構成インバータ2(n)の接地端子には、NMOSトランジスタTN1n(n≦N:奇数)のドレインが接続され、同トランジスタのソースが接地電位に接続される。また、各PMOSトランジスタTP1nのゲートはノードVPとして共通に接続され、オシレータ電流制限回路12のPMOSトランジスタT14のドレインに接続されると共にゲートにも接続されており、PMOSトランジスタT14のソースが電源電圧VDDに接続されて、これらのPMOSトランジスタはカレントミラー回路を構成している。同様に、各NMOSトランジスタTN1nのゲートはノードVNとして共通に接続され、オシレータ電流制限回路12のNMOSトランジスタT15のドレインに接続されると共にゲートにも接続されており、NMOSトランジスタT15のソースが接地電位に接続され、これらのNMOSトランジスタはカレントミラー回路を構成している。また、各PMOSトランジスタTP1nの共通ゲートノードVPは、オシレータ電流制限回路12において抵抗R12に接続され、抵抗R12の他端は抵抗R13に接続されると共に、NMOSトランジスタT16のドレインに接続されている。そして、抵抗R13の他端とNMOSトランジスタT16のソースは共に、オシレータ部13の各NMOSトランジスタTN1nの共通ゲートノードVNに接続されている。更に、NMOSトランジスタT16のゲートはインバータ21を介して基板電圧検出回路1の出力/φAが接続されている。そして、所定の発信周波数が得られるようにインバータの接続段数を設定すると共に、オシレータ電流制限回路12により、オシレータ部13のオシレータ回路15のインバータの負荷駆動電流を制限することにより発振周期を微調整している。
The
図5により具体的動作を説明する。図中、領域(1)は、通常動作の状態であり/φAがハイレベルで、インバータ21を介してNMOSトランジスタT16のゲートはローレベルに保たれオフしている。従って、オシレータ電流制限回路12は、PMOSトランジスタT14、抵抗R12、R13、そしてNMOSトランジスタT15で電源電圧VDDを分圧し、ノードVPは相対的に高い電圧レベルに、ノードVNは相対的に低い電圧レベルに設定される。PMOSトランジスタT14、NMOSトランジスタT15のゲート・ソース間電圧は低く抑えられることとなり、カレントミラー回路の電流値は低く抑えられる。これが、オシレータ回路15のインバータの負荷駆動電流となり、結果としてオシレート信号φOSCの周期T1は相対的に長くなる。そしてこの周期T1にてカウンタ部14はカウントアップされ、nサイクルのカウントがされる毎にリフレッシュパルス信号φREFに応答して1回のリフレッシュ動作が行われる。次に図中、領域(2)は、データリテンションモードに移行して電源電圧VDDが降下すると共に/φAがローレベルに反転した状態であり、NMOSトランジスタT16はオンし、抵抗R13を短絡する。オシレータ電流制限回路12は、PMOSトランジスタT14、抵抗R12、そしてNMOSトランジスタT15で電源電圧VDDを分圧することとなり、ノードVPは通常状態より相対的に低い電圧レベルに、ノードVNは通常状態より相対的に高い電圧レベルに設定される。これにより、通常状態(領域(1))と比べ両トランジスタのゲート・ソース電圧は大きくなり、両カレントミラー回路の設定電流値は大きくなる。従って、オシレータ回路15のインバータの負荷駆動電流が大きくなり、オシレータ回路15は通常動作の状態(領域(1))より短い周期T2(T1>T2)で発振動作を行う。短いT2の周期のオシレート信号φOSCをn回カウントする毎にリフレッシュパルス信号φREFに応答して1回のリフレッシュ動作が行われることとなる。図中、領域(3)は、基板電圧VBBの変動期間が終了し/φAがハイレベルに戻った状態であり、NMOSトランジスタT16がオフして、再び抵抗R13が電源電圧VDDの分圧に寄与するとともに、電源電圧VDD自体も降下しているので、PMOSトランジスタT14、NMOSトランジスタT15のゲート・ソース間電圧は通常動作での電圧値より更に低く抑えられ、オシレータ回路15のインバータの負荷駆動電流は最小となり、オシレート信号φOSCの周期はT3となる(T3>T1、T3>T2)。そして長いT3の周期のオシレート信号φOSCをn回カウントする毎に1回のリフレッシュ動作が行われることとなる。よって、データリテンションモードにおいて、移行直後の基板電圧VBBの変動期間には、リフレッシュ周期が短くなり電荷保持性能を維持すると共に、変動期間終了後の周期は長く設定され低消費電力が実現できる。
A specific operation will be described with reference to FIG. In the figure, the region (1) is in the normal operation state, / φA is at the high level, and the gate of the NMOS transistor T16 is kept at the low level via the
図6には、リフレッシュ時間計時回路の第1の変形例6bを示す。本変形例は図4のリフレッシュ時間計時回路6aと同じカウンタ部14とオシレータ部13を備える。また、オシレータ電流制限回路12bにおいて電源電圧VDDを分圧してオシレータ部13のオシレータ回路15のインバータ負荷駆動電流を制限するPMOSトランジスタT14、抵抗R12、R13、そしてNMOSトランジスタT15の接続部分も同一である。
本変形例では、図4の具体例におけるNMOSトランジスタT16、インバータ21に代えて、抵抗R13の両端を短絡する手段として、PMOSトランジスタT16bのソースが抵抗R12と抵抗R13との接続点に接続され、PMOSトランジスタT16bのドレインが抵抗R13の他端とNMOSトランジスタT15のドレインとの接続点であるノードVNに接続されている。更に、PMOSトランジスタT16bのゲートには、負側の電源端子を基板電圧VBBに接続したインバータ23の出力が接続され、インバータ23の入力には、同じく負側の電源端子を基板電圧VBBに接続したインバータ24の出力が接続され、インバータ24の入力が基板電圧検出回路1の出力/φAに接続されている。
FIG. 6 shows a
In this modification, instead of the NMOS transistor T16 and the
次に、本変形例における動作を図7により説明する。通常動作状態での動作は図7の領域(1)に示す部分であり、図4の具体例と同じリフレッシュ周期を計時する。図7の領域(2)に示す部分は、データリテンションモードに移行し基板電圧VBBの変動時間に対応する/φAがローレベルである期間であり、インバータ24、23の出力が反転してPMOSトランジスタT16bのゲートを基板電圧VBBの電圧レベルにまで降下させPMOSトランジスタT16bをオンする。抵抗R13が短絡され図4の具体例と同様にノードVPの電圧が降下、及びノードVNの電圧が上昇し、PMOSトランジスタT14、及びNMOSトランジスタT15のゲート・ソース間電圧が大きく設定され、従って、カレントミラー回路の設定電流値が大きく設定され、オシレータ回路15のインバータの負荷駆動電流が大きくなり、短い周期でのオシレータ部13の発振が行われるため、リフレッシュ動作も短い周期で行われる。
Next, the operation in this modification will be described with reference to FIG. The operation in the normal operation state is a portion shown in the region (1) of FIG. 7, and the same refresh cycle as the specific example of FIG. 4 is counted. The portion shown in region (2) of FIG. 7 is a period in which / φA corresponding to the fluctuation time of the substrate voltage VBB is shifted to the data retention mode and the outputs of the
ここで、PMOSトランジスタT16bをオンするときのゲート電圧は基板電圧VBBである。そして、基板電圧VBBは電源電圧VDDの降下直後から徐々に浅い電圧になって(図7の領域(2)を参照)、降下後の電源電圧VDDにより設定される電圧値に収斂していく(図7の領域(3)の電圧値)。従って、PMOSトランジスタT16bのゲートには、電源電圧VDDの降下直後に最も低い電圧が印加され、コンダクタンスが最大となり抵抗R13の両端を最低の抵抗成分で接続し、その後徐々にコンダクタンスが低下して抵抗成分が大きくなるという動作をする。即ち、電源電圧VDDの降下直後にはノードVPが最低、及びノードVNが最大の電圧になり(図7の領域(2)を参照)、カレントミラー回路の電流設定用PMOSトランジスタT14、NMOSトランジスタT15のゲート・ソース間電圧を大きくして、大きなオシレータ回路15のインバータ負荷駆動電流を流すことによりリフレッシュ周期を短縮すると共に、基板電圧VBBが浅くなり電源電圧VDDとのアンバランスが解消されてくると、ノードVPの電圧が上昇、及びノードVNの電圧が降下して(図7の領域(2)を参照)、設定電流値を小さくする方向に動作し、周期短縮動作が緩和される方向に動作する。これは、基板電圧VBBの変動期間内のリフレッシュ周期短縮期間内において、更に、自己バイアス的に調整してリフレッシュ周期を必要以上に短縮しない動作であり、メモリセルの電荷保持性能に適したリフレッシュ周期が得られ、リフレッシュ動作に伴う無駄な電流消費を削減できる。基板電圧VBBの変動時間が終了し、/φAがハイレベルに戻れば(図7の領域(3)を参照)PMOSトランジスタT16bが再びオフされるが、この時の電源電圧VDDは降下しているのでノードVPの電圧は電源電圧VDDの降下前よりも上昇、及びノードVNの電圧は降下前よりも降下して、リフレッシュ周期は降下前より長くなり、データリテンションモードでの消費電流を削減できる。
Here, the gate voltage when turning on the PMOS transistor T16b is the substrate voltage VBB. Then, the substrate voltage VBB gradually becomes a shallow voltage immediately after the drop of the power supply voltage VDD (see the region (2) in FIG. 7) and converges to a voltage value set by the power supply voltage VDD after the drop ( (Voltage value in region (3) in FIG. 7). Therefore, the lowest voltage is applied to the gate of the PMOS transistor T16b immediately after the drop of the power supply voltage VDD, the conductance is maximized and both ends of the resistor R13 are connected with the lowest resistance component, and then the conductance is gradually lowered to increase the resistance. It operates to increase the component. That is, immediately after the drop of the power supply voltage VDD, the node VP has the lowest voltage and the node VN has the highest voltage (see the region (2) in FIG. 7), and the current setting PMOS transistor T14 and NMOS transistor T15 of the current mirror circuit. When the gate-source voltage is increased and the inverter load driving current of the
図8には、リフレッシュ時間計時回路の第2の変形例6cを示す。本変形例も図4のリフレッシュ時間計時回路6aと同じカウンタ部14、オシレータ電流制限回路12を持ち、及びオシレータ部13のオシレータ回路15を備える。オシレータ回路15の電源端子への電流供給については図4と同様に負荷駆動電流を制限して供給している点で共通している。更に、オシレータ回路15の各インバータ2(n)の接地端子には、NMOSトランジスタT17、T18のドレインが接続されており、NMOSトランジスタT17のソースは接地電位に、NMOSトランジスタT18のソースは基板電圧VBBに接続されている。そして、NMOSトランジスタT17のゲートには基板電圧検出回路1の出力/φAが、NMOSトランジスタT18のゲートにはインバータ25を介して/φAを反転した信号が入力されている。
FIG. 8 shows a second modification 6c of the refresh timer circuit. This modified example also has the
基板電圧VBBの変動期間の前後、即ち、/φAがハイレベルの期間では、NMOSトランジスタT17がオン、NMOSトランジスタT18がオフし、オシレータ回路15の各インバータ2(n)の接地端子はNMOSトランジスタT17を介して接地電位に接続される。また、オシレータ回路15の各インバータ2(n)の電源端子は、前述の具体例(図4、図5を参照)と同じ構成であり、同様の駆動能力で電流が供給されている。従って、本変形例での/φAがハイレベルでの動作は、図4の具体例に比して、対接地端子の駆動電流の制限がないが、インバータ2(n)自身の駆動能力を調整すれば実質的に同様な駆動能力を得ることは可能であり、また、電源端子側は同一構成であるので、同一の動作となる(図9の領域(1)、(3)を参照)。
Before and after the fluctuation period of the substrate voltage VBB, that is, during the period when / φA is at a high level, the NMOS transistor T17 is turned on, the NMOS transistor T18 is turned off, and the ground terminal of each inverter 2 (n) of the
/φAがローレベルとなると、NMOSトランジスタT17がオフし、NMOSトランジスタT18がオンしてオシレータ回路15の各インバータ2(n)の接地端子はNMOSトランジスタT18を介して基板電圧VBBに接続される。オシレータ回路15の各インバータ2(n)の負側の電圧が降下し印加される駆動電圧が大きくなるので、電源端子の負荷駆動電流が大きくなることと相俟って、駆動能力が増し、オシレータ部13の発振周期が短くなって、リフレッシュ周期も短縮される。更に、負側の電源は基板電圧VBBであり時間の経過と共に徐々に浅くなっていき(図9の領域(2)を参照)、自己バイアス的に負荷駆動電流が低下してくる。即ち、第1の変形例(図6、図7を参照)と同様に、基板電圧VBBの変動期間内のリフレッシュ周期短縮期間内において、更に、自己バイアス的に調整してリフレッシュ周期を必要以上に短縮しない動作であり、リフレッシュ動作に伴う無駄な電流消費を削減できる。
尚、本変形例の負荷駆動電流の制限方式として、図6の第1の変形例6bの方式を使用することも可能である。
When / φA becomes low level, the NMOS transistor T17 is turned off, the NMOS transistor T18 is turned on, and the ground terminal of each inverter 2 (n) of the
Note that the method of the
図10には、リフレッシュ時間計時回路の第3の変形例6dを示す。本変形例は、図4のリフレッシュ時間計時回路6aと同じカウンタ部14、及びオシレータ部13のオシレータ回路15を備える。更に、PMOSトランジスタT19とNMOSトランジスタT20とは、ソース及びドレインの端子を相互に接続してスイッチ回路を構成している。このスイッチ回路の一端がオシレータ回路15のインバータ列26の入力端子N12に接続され、他端がオシレータ回路15のインバータ列26の出力端子N13に接続されており、更に、スイッチ回路を構成するPMOSトランジスタT19のゲートには、基板電圧検出回路1の出力/φAが、NMOSトランジスタT20のゲートには、インバータ27を介して/φAが接続されている。
FIG. 10 shows a
基板電圧検出回路1が基板電圧VBBの変動期間を検出して/φAがローレベルになると、上記スイッチ回路をオンしてオシレータ回路15のノードN12とノードN13を短絡して、この間のインバータ列26をバイパスする。従って、オシレータ回路15を構成するインバータ列の段数が削減されることとなり、オシレータ回路15の発振周期が短くなり、結果としてリフレッシュ周期が短縮される。変動期間が終了し/φAがハイレベルに反転すれば、インバータ列26が元に戻り、周期は元に戻る。
When the substrate
図11には、リフレッシュ時間計時回路の第4の変形例6eを示す。本変形例は、図4のリフレッシュ時間計時回路6aのカウンタ部14を構成するものと同じカウンタ回路16とパルス発生回路17、及びオシレータ回路15を備えている。更に、PMOSトランジスタT21とNMOSトランジスタT22とのソース及びドレインの端子は相互に接続されてスイッチ回路28を構成し、その一端をカウンタ回路16のノードQnに、他端をパルス発生回路17の入力端子に接続される。加えて、PMOSトランジスタT23とNMOSトランジスタT24とのソース及びドレインの端子は相互に接続されてスイッチ回路29を構成し、その一端をカウンタ回路16のノードQn−1に、他端をパルス発生回路17の入力端子に接続される。ここで、カウンタ回路16のノードQn−1はノードQnより低位のビット出力端子であり、図11では、1ビット低位である。また、NMOSトランジスタT22のゲートとPMOSトランジスタT23のゲートは共に基板電圧検出回路1の出力/φAに、PMOSトランジスタT21のゲートとNMOSトランジスタT24のゲートは共にインバータ30を介して/φAが接続されている。
FIG. 11 shows a
基板電圧VBBの変動期間の前後において/φAがハイレベルの時は、上記スイッチ回路のうちPMOSトランジスタT23のゲートはハイレベル、NMOSトランジスタT24のゲートはローレベルとなり、スイッチ回路29はオフし、PMOSトランジスタT21のゲートはローレベル、NMOSトランジスタT22のゲートはハイレベルとなり、スイッチ回路28はオンする。従って、カウンタ回路16のノードQnのビットでカウントされる周期でリフレッシュ動作が行われる。
When / φA is high before and after the fluctuation period of the substrate voltage VBB, the gate of the PMOS transistor T23 is high level, the gate of the NMOS transistor T24 is low level, the
基板電圧VBBの変動期間中において/φAローレベルになると、スイッチ回路28及び29のゲート電圧のレベルが反転するので、スイッチ回路28はオフし、スイッチ回路29はオンする。パルス発生回路17へはカウンタ回路16のノードQn−1が接続される。Qn−1はQnに対して低位のビットであるのでカウント周期は短縮され、リフレッシュ周期が短縮される。変動期間が終了し/φAがハイレベルに反転すれば、パルス発生回路17へのカウンタ出力の接続がQnに戻り周期は元に戻る。
If the level of / φA is low during the fluctuation period of the substrate voltage VBB, the levels of the gate voltages of the
図12には、リフレッシュ時間計時回路の第5の変形例6fを示す。本変形例は、図4のリフレッシュ時間計時回路6aのカウンタ部14、及びオシレータ回路15を備えている。そして、NMOSトランジスタT25のドレイン及びゲートが電源電圧VDDに接続され、ソースがNMOSトランジスタT26のドレイン及びゲートに接続されると共に、PMOSトランジスタT27のソースに接続されている。更に、NMOSトランジスタT26のソース、及びPMOSトランジスタT27のドレインが相互に接続されると共に、オシレータ回路15の各インバータ2(n)の電源端子VOSCに接続されている。また、PMOSトランジスタT27のゲートには基板電圧検出回路1の出力である/φAが接続されている。
FIG. 12 shows a
基板電圧VBBの変動期間の前後において/φAがハイレベルの時は(図13の領域(1)、(3)を参照)、PMOSトランジスタT27のゲートはハイレベルであり、PMOSトランジスタT27はオフである。従って、オシレータ回路15の各インバータ2(n)の電源端子VOSCには、電源電圧VDDがNMOSトランジスタT25及びNMOSトランジスタT26を介して接続される。この場合の各NMOSトランジスタの接続は、いわゆるダイオード接続と称される接続であり、オシレータ回路15の各インバータ2(n)の電源端子VOSCには、電源電流に応じて各NMOSトランジスタのダイオード特性で決まる電圧だけ降下した電圧が印加される(図13の領域(1)、(3)を参照)。
When / φA is high before and after the fluctuation period of the substrate voltage VBB (see regions (1) and (3) in FIG. 13), the gate of the PMOS transistor T27 is high and the PMOS transistor T27 is off. is there. Accordingly, the power supply voltage VDD is connected to the power supply terminal VOSC of each inverter 2 (n) of the
基板電圧VBBの変動期間中において/φAローレベルになると(図13の領域(2)を参照)、PMOSトランジスタT27のゲートはローレベルとなり、PMOSトランジスタT27はオンとなる。従って、ダイオード接続されたNMOSトランジスタT26のソース・ドレイン間は短絡され、この部分で発生していた電圧の降下はなくなる。従って、オシレータ回路15の各インバータ2(n)の電源端子VOSCにおける電源電圧VDDの降下を減らすことができ、通常の動作電源電圧VDDより高い電圧で駆動することができ(図13の領域(2)を参照)、リフレッシュ周期が短縮できる。
When it becomes / φA low level during the fluctuation period of the substrate voltage VBB (see region (2) in FIG. 13), the gate of the PMOS transistor T27 becomes low level, and the PMOS transistor T27 is turned on. Accordingly, the source and drain of the diode-connected NMOS transistor T26 are short-circuited, and the voltage drop generated in this portion is eliminated. Therefore, the drop of the power supply voltage VDD at the power supply terminal VOSC of each inverter 2 (n) of the
図14には、リフレッシュ時間計時回路の第6の変形例6gを示す。本変形例は、図4のリフレッシュ時間計時回路6aのカウンタ部14、及びオシレータ回路15を備えている。そして、PMOSトランジスタT28とNMOSトランジスタT29とのソース及びドレインの端子は相互に接続されてスイッチ回路31を構成し、その一端を電源電圧VDDに、他端をオシレータ回路15の各インバータ2(n)の電源端子VOSCに接続される。更に、PMOSトランジスタT30とNMOSトランジスタT31とのソース及びドレインの端子は相互に接続されてスイッチ回路32を構成し、その一端を内部降圧電圧Vintに、他端をオシレータ回路15の各インバータ2(n)の電源端子VOSCに接続される。また、PMOSトランジスタT28のゲートとNMOSトランジスタT31のゲートは共に基板電圧検出回路1の出力/φAに、NMOSトランジスタT29のゲートとPMOSトランジスタT30のゲートは共にインバータ33を介して/φAが接続されている。ここで、内部降圧電圧Vintは電源電圧VDDより低い電圧であり、プロセステクノロジーの進歩に伴い、外部供給電圧をDRAM内部で降圧して内部回路の電源電圧VDDとして使用するものである。
FIG. 14 shows a
基板電圧VBBの変動期間の前後において/φAがハイレベルの時は(図15の領域(1)、(3)を参照)、PMOSトランジスタT28のゲートはハイレベル、NMOSトランジスタT29のゲートはローレベルとなり、スイッチ回路31はオフし、PMOSトランジスタT30のゲートはローレベル、NMOSトランジスタT31のゲートはハイレベルとなり、スイッチ回路32はオンする。従って、オシレータ回路15の各インバータ2(n)の電源端子VOSCには、内部降圧電圧Vintが印加される(図15の領域(1)、(3)を参照)。
When / φA is at a high level before and after the fluctuation period of the substrate voltage VBB (see regions (1) and (3) in FIG. 15), the gate of the PMOS transistor T28 is at a high level and the gate of the NMOS transistor T29 is at a low level. Thus, the
基板電圧VBBの変動期間中において/φAローレベルになると、スイッチ回路31及び32のゲート電圧のレベルが反転するので、スイッチ回路31はオンし、スイッチ回路32はオフする。従って、オシレータ回路15の各インバータ2(n)の電源端子VOSCには、電源電圧VDDが印加される(図15の領域(2)を参照)。この期間中には、印加される電源電圧VDDが大きくなりオシレータ回路15の発振周期が短くなる結果、リフレッシュ周期が短縮される。
If the / φA low level occurs during the fluctuation period of the substrate voltage VBB, the gate voltage levels of the
図16に、リフレッシュ時間計時回路の第7の変形例としてセルアレイブロック選択回路9を示す。本変形例は、図16におけるリフレッシュ時間計時回路6に代えて、セルアレイブロック選択回路9を設けたものである。セルアレイブロック選択回路9は、入力されたロウアドレスにより選択されるべきセルアレイのブロックを決定する回路である。本説明においては、便宜上メモリセルアレイは6つの領域に分割されているものとし、通常動作においては、この内の一つのブロックが選択されて動作するものとする。図16において、ロウアドレスの上位ビットをデコードした信号であるADDa〜ADDc(図16においてはADDaを示す。以下同じ。)が2組のナンドゲート34、35に入力されている。一方のナンドゲート34には、更に、ADDa〜ADDcを決定するアドレスより1ビット下位のアドレスであるRAnと、基板電圧検出回路1の出力/φAとが入力されたナンドゲート36の出力が入力され、また、他方のナンドゲート35には、RAnをインバータ40で反転した信号と、基板電圧検出回路1の出力/φAとが入力されたナンドゲート37の出力が入力されている。そして、上記2組のナンドゲート34、35の出力はそれぞれにインバータ38、39を介して出力信号φBLK1〜φBLK6(図16においては、インバータ38の出力としてBLK1、インバータ39の出力としてBLK6)が各セルアレイブロックを選択する信号として出力される。
FIG. 16 shows a cell array
図16に示されている回路図は、セルアレイブロック選択回路9の1部であり、同様の回路が更に2組ある。そして、デコード信号ADDbと下位アドレスRAnに対してはBLK2、また、デコード信号ADDbと下位アドレスRAnの反転信号に対してはBLK5が出力されるものとする。また、デコード信号ADDcと下位アドレスRAnに対してはBLK3、また、デコード信号ADDcと下位アドレスRAnの反転信号に対してはBLK4が出力されるものとする。
The circuit diagram shown in FIG. 16 is a part of the cell array
次に、図16に基づいて回路動作について説明する。通常の動作状態においては、/φAはハイレベルであり、ナンドゲート36、37は下位アドレスRAnの反転信号が出力される。上位アドレスのデコードによりADDaが選択されると下位アドレスRAnにより一つのブロックが選択される。即ち、下位アドレスRAnがローレベルの場合には、ナンドゲート36の出力がハイレベルとなり、BLK1が選択される。また、下位アドレスRAnがハイレベルの場合には、ナンドゲート37の出力がハイレベルとなり、BLK6が選択される。この時、ADDb、ADDcは非選択でありローレベルであるのでBLK2〜BLK5は非選択状態を維持しており、結果として、唯一のブロックのみが選択される。図には示されていないが、ADDb、ADDcが選択された場合も同様にBLK1〜BLK6が択一的に選択される。即ち、通常の動作状態では、1つのブロックのみが選択されて、リフレッシュ動作を行う。
Next, the circuit operation will be described with reference to FIG. In a normal operation state, / φA is at a high level, and
データリテンションモードに移行し基板電圧VBBの変動期間の状態では、/φAはローレベルとなり、ナンドゲート36、37は下位アドレスRAnに関わりなくハイレベルが出力される。従って、上位アドレスのデコードによりADDaが選択されるとBLK1、BLK6が共に選択されて同時に2つのブロックが選択される。ADDb、ADDcは非選択でありBLK2〜BLK5は非選択状態を維持するのは通常の動作状態と同じである。また、ADDb、ADDcが選択された場合も同様にBLK2とBLK5、BLK3とBLK4がそれぞれ同時に選択される。即ち、データリテンションモードでは、2つのブロックが同時に選択されて、リフレッシュ動作を行う。従って、同時にリフレッシュされるメモリセルの数が増加するので、リフレッシュに周期が短縮するのと同様な効果が得られる。
In the state of shifting to the data retention mode and the substrate voltage VBB is changing, / φA is at a low level, and the
図17は本発明を具体化した第2実施形態の半導体記憶装置を示す。図17の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はDRAMにおいて、データリテンションモードへ移行する際の電源電圧VDDと基板電圧VBBとのアンバランス期間を設定するために、データリテンションモードに移行したことを外部からの信号により判定し、この判定時点を起点として一定の期間を変動期間として計時することにより行う。そして、この期間中、リフレッシュ動作の周期を短縮したり、あるいは同時に複数のメモリセルをリフレッシュしたりすることにより電荷保持特性の改善を図るものである。本実施形態は、第1実施形態に対して基板電圧VBBの変動期間を計時する方法の第1の別形態を示したものであり、計時期間中の電荷保持特性を改善する方法は第1実施形態と同じである。DRAM外部からの専用端子を介してのエントリー信号の入力、あるいは既存端子に入力される信号の特定の組み合わせにより、データリテンションモードにエントリーしたことをデータリテンションモードエントリー判定回路2により検出し、基板電圧VBBを変動期間を計時するものである。
FIG. 17 shows a semiconductor memory device according to a second embodiment embodying the present invention. In the configuration of FIG. 17, the same components as those shown in the prior art are denoted by the same reference numerals, and description thereof is omitted. In the present embodiment, in the DRAM, in order to set an imbalance period between the power supply voltage VDD and the substrate voltage VBB when shifting to the data retention mode, it is determined by the signal from the outside that the data retention mode has been shifted. This is done by counting a certain period as a variable period starting from the determination time point. During this period, the charge retention characteristics are improved by shortening the cycle of the refresh operation or refreshing a plurality of memory cells at the same time. This embodiment shows a first alternative form of the method for measuring the fluctuation period of the substrate voltage VBB with respect to the first embodiment, and the method for improving the charge retention characteristics during the time measurement period is the first embodiment. The form is the same. The entry to the data retention mode is detected by the data retention mode
図18は、本実施形態に使用される具体例であるデータリテンションモードエントリー判定回路2aを示す。DRAMの外部より入力されたデータリテンションエントリー信号φDRはインバータ41に入力される。インバータ41の出力はオシレータ回路15aの入力段を構成している3入力のノアゲート42に入力されると共に、後段のノアゲート43にも入力されている。オシレータ回路15aの次段以降は偶数段のインバータ列で構成され、その最終段φOSCはノアゲート42の入力にフィードバックされることによりオシレータを構成すると共に、オシレータ回路15aの出力としてカウンタ回路16に入力される。このカウンタ回路16は、第1実施形態、及び本実施形態に使用されるリフレッシュ時間計時回路6a〜6gの回路と同じものである。カウンタ回路16の出力Qnはノアゲート43のもう一つの入力に入力されている。さらに、ノアゲート43の出力はインバータ44に入力され、インバータ44の出力は、オシレータ回路15aの入力段であるノアゲート42に入力されると共にデータリテンションエントリー判定回路2aの出力となっている。
FIG. 18 shows a data retention mode
引き続いて図19に、データリテンションモードエントリー判定回路の第1の変形例2bを示す。本変形例は図18のデータリテンションモードエントリー判定回路2aに対して、エントリーの判定に複数の外部信号を使用するため、初段のゲートが3入力のナンドゲート45で構成されている点が異なる他は、図18のデータリテンションモードエントリー判定回路2aと同じである。
Subsequently, FIG. 19 shows a
次に、図20に具体的動作を示す。図18の判定回路2aの場合にはエントリー信号φDRがハイレベルになり、また、図19の判定回路2bの場合にはエントリー信号の全てがハイレベルになると、図示されていないワンショットパルス生成回路により生成されたパルス信号φRSTにより、カウンタ回路16の全ビットがリセットされQnはローレベルとなる。また、インバータ41の出力、あるいはナンドゲート45の出力もローレベルであり、ノアゲート43を介して出力される/φAがローレベルとなり(図20の領域(2)を参照)、リフレッシュ周期の短縮を開始する。更に、これと同時に、オシレータ回路15aに入力される信号がローレベルとなるためオシレータ回路15aは動作を開始し、φOSCが発振動作を行う。φOSCの信号を受けたカウンタ回路16は、φOSC信号を所定回数カウントすることにより、出力Qnをハイレベルに反転し、/φAをハイレベルとして変動期間の計時を完了する(図20の領域(2)を参照)。
尚、基板電圧VBBの変動期間の計時期間中に電荷保持の特性を改善する方法は、前述したとおり第1実施形態と同じであるのでここでは説明を省略する。
Next, a specific operation is shown in FIG. In the case of the
Note that the method for improving the charge retention characteristic during the measurement period of the fluctuation period of the substrate voltage VBB is the same as that in the first embodiment as described above, and thus the description thereof is omitted here.
図21は本発明を具体化した第3実施形態の半導体記憶装置を示す。図21の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はDRAMにおいて、データリテンションモードへ移行する際の電源電圧VDDと基板電圧VBBとのアンバランス期間を設定するために、データリテンションモードに移行する時の電源電圧VDDの降下を検出する。この検出信号から一定の期間を変動期間として計時することにより、リフレッシュ動作の周期を短縮して電荷保持特性の改善を図るものである。本実施形態は、第1実施形態に対して基板電圧VBBの変動期間を計時する方法の第2別形態を示したものであり、計時期間中の電荷保持特性を改善する方法は第1実施形態と同じである。電源電圧VDDの降下からデータリテンションモードにエントリーしたことを検出するVDD電圧変化検出回路5を備え、この検出信号をデータリテンションエントリー判定回路2aに入力することにより一定時間を計時して、基板電圧VBBの変動期間として計時するものである。
FIG. 21 shows a semiconductor memory device according to a third embodiment embodying the present invention. Of the configuration of FIG. 21, the same components as those shown in the prior art are denoted by the same reference numerals, and description thereof is omitted. In this embodiment, in the DRAM, in order to set an unbalance period between the power supply voltage VDD and the substrate voltage VBB when shifting to the data retention mode, a drop in the power supply voltage VDD when shifting to the data retention mode is detected. By measuring a certain period from the detection signal as a fluctuation period, the cycle of the refresh operation is shortened to improve the charge retention characteristic. The present embodiment shows a second alternative form of the method for measuring the fluctuation period of the substrate voltage VBB with respect to the first embodiment, and the method for improving the charge retention characteristic during the time measurement period is the first embodiment. Is the same. A VDD voltage
図22は、本実施形態に使用される具体例であるVDD電圧変化検出回路5を示す。差動増幅回路(比較器)46、電源電圧VDD分圧回路47、フラット電圧発生回路48、及び第2実施形態におけると同一のデータリテンションモード判定回路2aから構成される。
FIG. 22 shows a VDD voltage
差動増幅回路(比較器)46は、NMOSトランジスタT32のゲートが電源電圧VDD分圧回路47の分圧電圧の出力ノードN14に接続され、NMOSトランジスタT33のゲートがフラット電圧発生回路48の出力ノードVFLTに接続され、そして、両NMOSトランジスタのソースが共通に接続され、差動対を構成している。また、NMOSトランジスタT32のドレインにはPMOSトランジスタT34のドレイン及びゲートが接続されると共に、PMOSトランジスタT35のゲートが接続されており、PMOSトランジスタT35のドレインはNMOSトランジスタT33のドレインに接続され、更に、両PMOSトランジスタのソースが電源電圧VDDに接続されて、差動増幅回路46の能動負荷を構成している。また、差動増幅回路46のバイアス源としてソースが接地電位に、ゲートが電源電圧VDDにそれぞれ接続されたNMOSトランジスタT36のドレインがNMOSトランジスタT32、T33の共通のソースに接続されている。PMOSトランジスタT35のドレインとNMOSトランジスタT33のドレインとの接続点/φDRから取り出された比較結果は、インバータを介してデータリテンションモード判定回路2aのインバータ41の入力端子に接続される。
In the differential amplifier circuit (comparator) 46, the gate of the NMOS transistor T32 is connected to the output node N14 of the divided voltage of the power supply voltage VDD
電源電圧VDD分圧回路47は、一端が電源電圧VDDに接続された抵抗R14と、一端が接地電位に接続された抵抗R15とから構成され、抵抗R14とR15との他端同士を接続してノードN14にて分圧された電源電圧VDDを出力する回路である。
フラット電圧発生回路48は、電源電圧VDDに依存しない一定の電圧を出力する回路である。
The power supply voltage VDD
The flat
図23に差動増幅回路(比較器)46の比較動作を具体的に示す。図中、領域(1)では電源電圧VDDがフラット電圧発生回路48の設定電圧以下であり、同回路の出力電圧VFLTは電源電圧VDDに追従して変化する。電源電圧VDDの電圧がフラット電圧発生回路48の設定電圧を越えて上昇し、同回路の動作範囲に移行すると、領域(2)に移行しVFLT電圧は設定された一定電圧を示す。以後、電源電圧VDDが更に上昇してもフラット電圧発生回路48は一定のVFLT電圧の出力を続ける。一方、電源電圧VDD分圧回路47は、電源電圧VDDを抵抗分圧した電圧をN14に出力するので、N14は電源電圧VDDに比例して上昇する。VFLT電圧とN14電圧とは特定の電源電圧VDDで等しくなり、電源電圧VDDがそれよりも低ければVFLT電圧がN14電圧よりも高く、電源電圧VDDが高ければVFLT電圧がN14電圧よりも低い状態になる。従って、差動増幅回路(比較器)46の出力はN14電圧とVFLT電圧とが等しくなる特定の電源電圧VDDを境界にして反転する。即ち、図中、領域(1)及び(2)では、VFLT電圧に比してN14電圧が低く差動増幅回路(比較器)46の出力/φDRはローレベルを出力し、領域(3)では、VFLT電圧に比してN14電圧が高く差動増幅回路(比較器)46の出力/φDRはハイレベルを出力する。
FIG. 23 specifically shows the comparison operation of the differential amplifier circuit (comparator) 46. In region (1), the power supply voltage VDD is equal to or lower than the set voltage of the flat
通常動作での電源電圧VDDが領域(3)に、そして、データリテンションモードでの電源電圧VDDが領域(2)にくるようにVFLT電圧、N14電圧を設定しておけば、データリテンションモードへの移行による電源電圧VDDの降下により、図中、VDD電圧変化検出回路5の状態が領域(3)から領域(2)に遷移し、/φDRがローレベルに反転して次段のデータリテンションモード判定回路2aにおいて計時が開始される。
If the VFLT voltage and the N14 voltage are set so that the power supply voltage VDD in the normal operation is in the region (3) and the power supply voltage VDD in the data retention mode is in the region (2), the data retention mode can be set. In the figure, the state of the VDD voltage
尚、計時する回路は、第2実施形態(図17参照)に使用される具体例であるデータリテンションモードエントリー判定回路2a(図18参照)と同一であるので説明は省略する。また、基板電圧VBBの変動期間の計時期間中に電荷保持の特性を改善する方法は、前述したとおり第1実施形態と同じであるので本項においては説明を省略する。
Note that the timing circuit is the same as the data retention mode
図24は本発明を具体化した第4実施形態の半導体記憶装置を示す。図24の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はDRAMにおいて、データリテンションモードへ移行する際の電源電圧VDDと基板電圧VBBとのアンバランス期間を解消するために、データリテンションモードへの移行を検出した際、電源電圧VDDに降下に伴う基板電圧VBBの上昇を補助することにより電源電圧VDDの変化に追従させて、両電圧のバランスを保つことにより、電荷保持特性の維持を図るものである。本実施形態は、第1〜第3実施形態とは異なり、データリテンションモードへの移行期の過渡的な電荷保持特性の悪化自体を解消するものである。図24において、基板電圧検出回路1、データリテンションエントリー判定回路2、あるいはVDD電圧変化検出回路5等により基板電圧VBBが変動したことを示す検出信号を受け、基板電圧変化補助回路8を動作させる。
FIG. 24 shows a semiconductor memory device according to a fourth embodiment embodying the present invention. 24, the same components as those shown in the prior art are denoted by the same reference numerals, and description thereof is omitted. In this embodiment, in the DRAM, in order to eliminate the imbalance period between the power supply voltage VDD and the substrate voltage VBB when shifting to the data retention mode, when the shift to the data retention mode is detected, the voltage drops to the power supply voltage VDD. By assisting the accompanying increase in the substrate voltage VBB, the change in the power supply voltage VDD is followed and the balance between the two voltages is maintained, thereby maintaining the charge retention characteristics. Unlike the first to third embodiments, this embodiment eliminates the transient deterioration of the charge retention characteristics during the transition to the data retention mode. In FIG. 24, the substrate voltage change
図25は、本実施形態に使用される具体例を示す。本具体例の基板電圧変化補助回路8は、複数のNMOSトランジスタT41〜T4Nで構成され、そのゲートには共通に、基板電圧検出回路1、データリテンションエントリー判定回路2、あるいはVDD電圧変化検出回路5のいずれかの回路の出力/φAがインバータ49を介して入力される。更に、NMOSトランジスタT41〜T4Nのドレインは接地電位に接続され、ソースは基板電圧VBBに接続される。また、NMOSトランジスタT41〜T4Nは、チップ内に均等に分散して配置されている。
FIG. 25 shows a specific example used in this embodiment. The substrate voltage change
通常動作状態においては/φAはハイレベルであるので、NMOSトランジスタT41〜T4Nはオフしている。データリテンションモードへの移行により基板電圧VBBの変動期間として/φAがローレベルを出力すると、NMOSトランジスタT41〜T4Nはオンし、基板電圧VBBを接地電位に短絡する。電源電圧VDDの降下により基板電圧VBBが浅くシフトする場合に、基板電圧VBBを接地電位に短絡することにより、基板電圧発生回路304の駆動能力を補助してメモリセル領域の基板部の大きな容量成分Csubを急速に放電することができ、データリテンションモードへの移行時の過渡期間においても電源電圧VDDと基板電圧VBBのバランスを良好に保つことができる。また、短絡用NMOSトランジスタT41〜T4Nをチップ内に均等に分散配置することにより、基板電圧VBBを均等に変化することができ、局所的な電圧のアンバランスも防止することができる。
Since / φA is at a high level in the normal operation state, the NMOS transistors T41 to T4N are off. When / φA outputs a low level as the fluctuation period of the substrate voltage VBB due to the shift to the data retention mode, the NMOS transistors T41 to T4N are turned on and the substrate voltage VBB is short-circuited to the ground potential. When the substrate voltage VBB shifts shallowly due to a drop in the power supply voltage VDD, the substrate voltage VBB is short-circuited to the ground potential, thereby assisting the driving capability of the substrate
図26は本発明を具体化した第5実施形態の半導体記憶装置を示す。図26の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、電源電圧VDDを内部にて降圧して内部降圧電圧Vintとして使用するタイプのDRAMにおけるものであり、データリテンションモードへ移行する際の内部降圧電圧Vintと基板電圧VBBとのアンバランス期間を解消するために、データリテンションモードへの移行を検出した際、基板電圧VBBの上昇に追従させて内部降圧電圧Vintの変化を遅らせる。それにより、両者の電圧のバランスを維持して電荷保持特性の維持を図るものである。本実施形態は、第1〜第3実施形態とは異なり、第4実施形態と同様にデータリテンションモードへの移行期の過渡的な電荷保持特性の悪化自体を解消するものである。尚、基板電圧VBBの変動期間を検出、あるいは計時する方法については第1〜第3実施形態と同じであり、基板電圧検出回路1、データリテンションエントリー判定回路2、あるいはVDD電圧変化検出回路5等により基板電圧VBBの変動したことを示す検出信号を受ける。その出力信号/φAが電圧制御機能付の内部降圧電圧発生回路3に入力されている。
FIG. 26 shows a semiconductor memory device according to a fifth embodiment embodying the present invention. In the configuration of FIG. 26, the same components as those shown in the prior art are denoted by the same reference numerals, and description thereof is omitted. The present embodiment is for a DRAM of the type that uses the power supply voltage VDD as an internal step-down voltage Vint by internally reducing the power supply voltage VDD, and imbalance between the internal step-down voltage Vint and the substrate voltage VBB when shifting to the data retention mode. In order to eliminate the period, when the transition to the data retention mode is detected, the change in the internal step-down voltage Vint is delayed by following the increase in the substrate voltage VBB. Thereby, the balance between the voltages of the two is maintained to maintain the charge retention characteristics. Unlike the first to third embodiments, the present embodiment eliminates the transient deterioration of the charge retention characteristics during the transition to the data retention mode as in the fourth embodiment. The method for detecting or timing the fluctuation period of the substrate voltage VBB is the same as that in the first to third embodiments. The substrate
図27は、本実施形態に使用される具体例である電圧制御機能付の内部降圧電圧回路3を示す。内部降圧電圧用基準電圧回路50、内部降圧電圧出力回路51、内部降圧電圧設定回路52、差動増幅回路(比較器)53、パルス発生回路17aからなり、パルス発生回路17aは第1実施形態におけるリフレッシュ時間計時回路6aに使用した回路と同様の回路である(図4参照)。
FIG. 27 shows an internal step-down
内部降圧電圧出力回路51のNMOSトランジスタT43、及び内部降圧電圧設定回路52のNMOSトランジスタT45のドレインは共に電源電圧VDDに接続されており、ゲートは共に内部降圧電圧用基準電圧回路50の出力であるVREFに接続されている。また、NMOSトランジスタT43のソースはNMOSトランジスタT44のドレインに接続されると共に、NMOSトランジスタT44のソースは接地電位に、ゲートは差動増幅回路(比較器)53の出力ノードN15及びNMOSトランジスタT51のドレインに接続されて内部降圧電圧出力回路51を構成しており、NMOSトランジスタT43のソースが内部降圧電圧Vintとして差動増幅回路(比較器)53の入力であるNMOSトランジスタT47のゲートに接続されると共に、チップ内のセルアレイ及び内部回路54に供給されている。一方、NMOSトランジスタT45のソースは抵抗R16を介して接地電位に接続されて内部降圧電圧設定回路52を構成している。更に、NMOSトランジスタT45のソースは差動増幅回路(比較器)53の入力であるNMOSトランジスタT46のゲートに接続される。
The drains of the NMOS transistor T43 of the internal step-down
差動増幅回路(比較器)53は、NMOSトランジスタT45のソースが入力されるNMOSトランジスタT46が負の入力端子を構成し、NMOSトランジスタT43のソースであるVintが入力されるNMOSトランジスタT47が正の入力端子を構成し、両入力NMOSトランジスタのソースが共通に接続され、差動対を構成している。また、NMOSトランジスタT47のドレインにはPMOSトランジスタT49のドレイン及びゲートが接続されると共に、PMOSトランジスタT48のゲートが接続されており、PMOSトランジスタT48のドレインはNMOSトランジスタT46のドレインに接続され、差動増幅回路(比較器)53の出力N15としてNMOSトランジスタT44のゲート及びNMOSトランジスタT51のドレインに接続される。また、PMOSトランジスタT48、T49のソースは電源電圧VDDに接続されて、差動増幅回路の能動負荷を構成している。更に、差動増幅回路のバイアス源としてソースが接地電位に、ゲートがインバータ55の出力にそれぞれ接続されたNMOSトランジスタT50のドレインがNMOSトランジスタT46、T47の共通のソースに接続され差動増幅回路(比較器)にバイアス電流を供給している。そして、負の入力端子であるNMOSトランジスタT46のゲート電圧が、正の入力端子であるNMOSトランジスタT47のゲート電圧に比して、高い場合に出力ノードN15はローレベルを出力し、低い場合にはハイレベルを出して差動増幅(比較)動作を行う。
In the differential amplifier circuit (comparator) 53, the NMOS transistor T46 to which the source of the NMOS transistor T45 is input constitutes a negative input terminal, and the NMOS transistor T47 to which Vint as the source of the NMOS transistor T43 is input is positive. An input terminal is configured, and sources of both input NMOS transistors are connected in common to form a differential pair. The drain and gate of the PMOS transistor T49 are connected to the drain of the NMOS transistor T47, and the gate of the PMOS transistor T48 is connected. The drain of the PMOS transistor T48 is connected to the drain of the NMOS transistor T46. The output N15 of the amplifier circuit (comparator) 53 is connected to the gate of the NMOS transistor T44 and the drain of the NMOS transistor T51. The sources of the PMOS transistors T48 and T49 are connected to the power supply voltage VDD to constitute an active load of the differential amplifier circuit. Further, as a bias source of the differential amplifier circuit, the drain of the NMOS transistor T50, the source of which is connected to the ground potential and the gate of which is connected to the output of the
パルス発生回路17aは、/φA信号を受け、その出力はインバータ55とNMOSトランジスタT51のゲートに接続されている。また、NMOSトランジスタT51のソースは接地電位に接続されている。
The
次に、具体的な回路動作について、図28に沿って説明する。図中、領域(1)は通常の動作状態である。電源電圧VDDは高く基板電圧VBBは深く設定されており、また、内部降圧電圧Vintも通常動作に合わせた電圧に設定されている。半導体記憶装置は、この状態で動作をする。 Next, a specific circuit operation will be described with reference to FIG. In the figure, region (1) is a normal operation state. The power supply voltage VDD is high and the substrate voltage VBB is set deep, and the internal step-down voltage Vint is also set to a voltage adapted to normal operation. The semiconductor memory device operates in this state.
データリテンションモードに移行すると電源電圧VDDは降下し、/φAはローレベルに反転し、図中、領域(2)に移る。基板電圧VBBの設定値は電源電圧VDDに合わせて浅くなるが、基板の容量成分のため電圧値の上昇は緩やかである。同様に、内部降圧電圧Vintも内部降圧電圧用基準電圧回路50の出力VREFの電圧値が電源電圧VDDに合わせて降下するが、セルアレイ及び内部回路54に供給されており大きな容量成分に接続されているので電圧値の降下は緩やかである。また、この時のパルス発生回路17aの出力はハイレベルであるので、NMOSトランジスタT51はオン、インバータ55を介してNMOSトランジスタT50はオフに保持され、差動増幅回路(比較器)53の出力N15はNMOSトランジスタT51によりローレベルに引き抜かれてNMOSトランジスタT44はオフを保ち、内部降圧電圧Vintの引き抜きは補助されず、基板電圧VBBとのバランスを取りながら緩やかに変化する。
When the data retention mode is entered, the power supply voltage VDD drops, / φA is inverted to a low level, and the region (2) in the figure is entered. The set value of the substrate voltage VBB becomes shallower in accordance with the power supply voltage VDD, but the voltage value rises slowly due to the capacitance component of the substrate. Similarly, although the voltage value of the output VREF of the internal step-down voltage
そして、基板電圧VBBの変動期間が終了し、/φAがハイレベルに反転して図中、領域(3)に移ると、パルス発生回路17aは遅延素子18aの遅延時間に応じてナンドゲート19aから負パルスを出力する。この期間、NMOSトランジスタT51がオフになり、また同時に、インバータ55を介してNMOSトランジスタT50はオンになって差動増幅回路(比較器)53が活性状態となり、内部降圧電圧Vint(NMOSトランジスタT47のゲート)と内部降圧電圧設定回路52の設定値(NMOSトランジスタT46のゲート)との比較動作を行う。この時点では、内部降圧電圧Vintの方が高いので差動増幅回路(比較器)53の出力N15はハイレベルとなり、NMOSトランジスタT44をオンして、電圧値が迅速に引き下げられ、電源電圧VDDの降下による設定値に速やかにバランスする。
Then, when the fluctuation period of the substrate voltage VBB ends and / φA is inverted to a high level and moves to the region (3) in the figure, the
以上により、電源電圧VDDを内部にて降圧して内部降圧電圧Vintとして使用するタイプにおいて、データリテンションモードへ移行する際の電源電圧VDDの降下による基板電圧VBBの変動期間に追従させて内部降圧電圧Vintの変化を遅らせることにより、両電圧のバランスを維持して電荷保持特性の悪化自体を解消することができる。 As described above, in the type in which the power supply voltage VDD is internally reduced and used as the internal step-down voltage Vint, the internal step-down voltage is made to follow the fluctuation period of the substrate voltage VBB due to the drop in the power supply voltage VDD when shifting to the data retention mode. By delaying the change in Vint, it is possible to maintain the balance between the two voltages and eliminate the deterioration of the charge retention characteristic itself.
尚、NMOSトランジスタT44をチップ内に均等に分散して配置すれば、内部降圧電圧Vintをチップ内で均等且つ迅速に変化させることができ、局所的な電圧のアンバランスを防止することができる。 If the NMOS transistors T44 are equally distributed in the chip, the internal step-down voltage Vint can be changed uniformly and quickly in the chip, and local voltage imbalance can be prevented.
図29は本発明を具体化した第6実施形態の半導体記憶装置を示す。図29の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態はDRAMにおいて、データリテンションモードから復帰する際の電源電圧VDDと基板電圧VBBとのアンバランス期間を解消するために、データリテンションモードからの復帰を検出した際、電源電圧VDDの上昇に伴う基板電圧VBBの降下を補助することにより電源電圧VDDの変化に追従させて、両電圧のバランスを保つことにより、電荷保持特性の維持を図るものであり、過渡的な電荷保持特性の悪化自体を解消するものである。図29において、データリテンションイグジット検出回路7によりデータリテンションモードから復帰したことを検出して、基板電圧発生補助回路4a、あるいは基板電圧発生回路4bを動作させ、基板電圧VBBの供給能力を一時的に強化する。
FIG. 29 shows a semiconductor memory device according to a sixth embodiment embodying the present invention. 29, the same components as those shown in the prior art are denoted by the same reference numerals, and the description thereof is omitted. In this embodiment, in the DRAM, in order to eliminate the imbalance period between the power supply voltage VDD and the substrate voltage VBB when returning from the data retention mode, when the return from the data retention mode is detected, the power supply voltage VDD increases. In order to maintain the charge retention characteristics by keeping the balance between the two voltages by following the change in the power supply voltage VDD by assisting the accompanying decrease in the substrate voltage VBB, the transient deterioration of the charge retention characteristics itself. Is to eliminate. In FIG. 29, the data retention
図30は、本実施形態に使用される具体例であるデータリテンションイグジット検出回路7aを示す。フラット電圧発生回路48は第3実施形態にて使用したものと(図22、図23参照。)、差動増幅回路(比較器)56、57は第5実施形態にて使用した差動増幅回路(比較器)53(図27参照。)と同じ構成である。本検出回路は、電源電圧VDDの上昇に際して、負のパルス/φAを発生する回路である。
FIG. 30 shows a data retention
差動増幅回路(比較器)56の負の入力端子には、フラット電圧発生回路48からの出力VFLTが接続され、正の入力端子には、電源電圧VDDに一端が接続された抵抗R19と、一端が接地電位に接続された抵抗R20とが互いに接続されて入力されている(ノードN18)。また、バイアス電流源であるNMOSトランジスタT52は、ドレインが両入力NMOSトランジスタのソースに、ソースが接地電位に接続されると共に、ゲートが電源電圧VDDに接続されている。更に、差動増幅回路(比較器)56の出力φ1は、インバータを2段介して、ナンドゲート58に入力されている。
An output VFLT from the flat
差動増幅回路(比較器)57の負の入力端子には、フラット電圧発生回路48からの出力VFLTに一端が接続された抵抗R17と、一端が接地電位に接続された抵抗R18とが互いに接続されて入力されている(ノードN17)。また、正の入力端子には、電源電圧VDDに一端が接続された抵抗R21と、一端が基板電圧VBBに接続された抵抗R22とが互いに接続されて入力されている(ノードN19)。そして、バイアス電流源であるNMOSトランジスタT53は、ドレインが両入力NMOSトランジスタのソースに、ソースが接地電位に接続されると共に、ゲートがインバータ59の出力に接続されており(ノードφ3)、このインバータ59はナンドゲート58の出力を受けている。更に、差動増幅回路(比較器)57の出力φ2は、ナンドゲート58に入力されている。また、ノードφ3は、インバータ60を介して/φAとして基板電圧発生補助回路4a、あるいは基板電圧発生回路4bに入力されている。
A negative input terminal of the differential amplifier circuit (comparator) 57 is connected to a resistor R17 having one end connected to the output VFLT from the flat
次に、具体的な回路動作について、図31に沿って説明する。図中、領域(1)はデータリテンションモードでの動作状態である。電源電圧VDDは低く、基板電圧VBBは浅く設定されている。この状態で低消費電力にてリフレッシュ動作を行っている。この状態では、差動増幅回路(比較器)56の正の入力端子であるノードN18は、負の入力端子であるVFLTより低く設定されており、差動増幅回路(比較器)56の出力φ1はローレベルである。従って、ナンドゲート58の入力もローレベルとなり、φ3もローレベルとなって、差動増幅回路(比較器)57は非活性状態のままハイレベルを維持している(図中、領域(1))。
Next, a specific circuit operation will be described with reference to FIG. In the figure, a region (1) is an operation state in the data retention mode. The power supply voltage VDD is low and the substrate voltage VBB is set shallow. In this state, the refresh operation is performed with low power consumption. In this state, the node N18 that is the positive input terminal of the differential amplifier circuit (comparator) 56 is set lower than VFLT that is the negative input terminal, and the output φ1 of the differential amplifier circuit (comparator) 56 is set. Is low level. Accordingly, the input of the
データリテンションモードから復帰すると電源電圧VDDは上昇し、差動増幅回路(比較器)56の正の入力端子であるノードN18も上昇するが、負の入力端子であるVFLTは一定電圧を出力しているので、差動増幅回路(比較器)56の出力φ1は反転してハイレベルを出力する。一方、差動増幅回路(比較器)57は、移行直後は基板電圧VBBが浅いまま電源電圧VDDが上昇するのでノードN19は上昇すると共に、φ1の反転によりナンドゲート58及びインバータ59を介してφ3がハイレベルとなって動作を開始するので、出力φ2はハイレベルを維持し続ける。この時、φ3がハイレベルゆえ、インバータ60を介して/φAがローレベルとなる。
When returning from the data retention mode, the power supply voltage VDD rises and the node N18 that is the positive input terminal of the differential amplifier circuit (comparator) 56 also rises, but the negative input terminal VFLT outputs a constant voltage. Therefore, the output φ1 of the differential amplifier circuit (comparator) 56 is inverted and outputs a high level. On the other hand, in the differential amplifier circuit (comparator) 57, immediately after the transition, the power supply voltage VDD rises while the substrate voltage VBB is shallow, so that the node N19 rises, and φ3 is changed via the
電源電圧VDDの上昇によりノードN19は一旦上昇するが、その後の時間経過と共に、基板電圧VBBが徐々に深くなり、ノードN19が徐々に降下する。そして、差動増幅回路(比較器)57の負の入力端子であるノードN17の電圧レベルを下回ると、差動増幅回路(比較器)57の出力φ2が反転してローレベルとなるので、ナンドゲート58及びインバータを2段介して、/φAはハイレベルに反転する。以上の動作により、電源電圧VDDの上昇をトリガとして/φAに負のパルスが出現する(図中、領域(2))。 As the power supply voltage VDD rises, the node N19 rises once, but with the passage of time thereafter, the substrate voltage VBB gradually becomes deeper and the node N19 gradually falls. Then, when the voltage level of the node N17, which is the negative input terminal of the differential amplifier circuit (comparator) 57, falls below the voltage level of the differential amplifier circuit (comparator) 57, the output φ2 is inverted and goes to a low level. 58 and two stages of inverters, / φA is inverted to a high level. With the above operation, a negative pulse appears in / φA triggered by the rise of the power supply voltage VDD (region (2) in the figure).
図32は、本実施形態に使用されるデータリテンションイグジット検出回路の第1の変形例7bを示す。第2実施形態におけるデータリテンションモードエントリー判定回路2aにおけるインバータ41を削除した構成であり、DRAM外部からの専用端子を介してのデータリテンションモード設定信号をトリガとするものである。イグジット時を捉える必要からデータリテンションモードエントリー判定回路2aとは反転した信号で動作する構成である。尚、詳細な回路動作については、前述のデータリテンションモードエントリー判定回路2aと同様であり、ここでの説明は省略する。
FIG. 32 shows a
図33は、本実施形態に使用されるデータリテンションイグジット検出回路の第2の変形例7cを示す。第2実施形態におけるデータリテンションモードエントリー判定回路2bに対してインバータ61を追加した構成である。上述の第1の変形例(図32)と同趣旨のものであり、DRAMの既存端子に入力される信号の特定な組み合わせにより、データリテンションモードを設定する場合に有効である。尚、詳細な回路動作については、前述のデータリテンションモードエントリー判定回路2bと同様であり、ここでの説明は省略する。
FIG. 33 shows a second modification 7c of the data retention exit detection circuit used in this embodiment. In this configuration, an
次に、データリテンションイグジット検出回路7a〜7cから出力された/φAのローパルスを受け、基板電圧VBBの発生を補強する回路の具体例について説明する。まず、具体例として基板電圧発生補助回路4aについて図34に示す。
Next, a specific example of a circuit that reinforces generation of the substrate voltage VBB by receiving a low pulse of / φA output from the data retention
図34には、従来から使用されている基板電圧発生回路304も合わせて表してある。基板電圧発生回路304はポンピング回路401とオシレータ回路402とから構成されている。さらに、ポンピング回路401は、ポンピングロジック410、NMOSスイッチ411、ポンプ用PMOSキャパシタ412、NMOSダイオード413から構成されている。オシレータ402の発振に合わせ、ポンピングロジック410の2つの出力が交互にスイッチングすることにより基板電圧VBBから電荷をくみ出すことにより負電圧を生成している。即ち、NMOSスイッチ411をオンしてNMOSダイオード413のカソード側を接地電位にプリチャージし、次のサイクルで、ポンプ用PMOSキャパシタ412を負側に引っ張ることによりVBB端子からNMOSダイオード413を介して電荷をくみ出して負の電圧を生成している。
FIG. 34 also shows a substrate
基板電圧発生補助回路4aは、同ポンピング回路401のオシレータ入力にノアゲート63を入力している。ノアゲート63は、オシレータ402からの信号と、前記/φAが入力されている。通常の動作状態では、/φAはハイレベルでありノアゲートの出力はローレベルに固定され、基板電圧発生補助回路4a内のポンピング回路401は停止状態にある。上記の説明のように、/φAがローパルスを発生したときに、同ポンピング回路401が動作を開始し、通常動作におけるポンピング回路401に加わり、基板電圧VBB発生の動作するので基板電圧発生回路304の駆動能力が実効的に強化され、電源電圧VDDの上昇に追従して基板電圧VBBを変化させることができる。
The substrate voltage generation
図35に、変形例である基板電圧発生補助回路4bを示す。本変形例は、/φAがローパルスのときのみ、オシレータ周期を短縮して基板電圧発生回路の能力を強化する構成である。この構成は、第1実施形態におけるリフレッシュ時間計時回路の第3の変形例6dと同じ構成を備える(図10参照)。第1実施形態においてリフレッシュ周期を短縮するために、オシレータ回路15の発振周期を短縮した構成と同様の構成を基板電圧発生回路のポンピング周波数を高める目的に適用したものである。オシレータ402を構成するインバータ列の段数を削減することにより発信周波数を高めている。詳細な説明については省略する。
FIG. 35 shows a modified substrate voltage generation
図36は本発明を具体化した第7実施形態の半導体記憶装置を示す。図36の構成の内、従来の技術で示したものと同一の構成部分は、同一の符号を付して示し、その説明を省略する。本実施形態は、電源電圧VDDを内部にて降圧して内部降圧電圧Vintとして使用するタイプのDRAMにおけるものであり、データリテンションモードへの移行及び同モードからの復帰の際、内部降圧電圧Vintと基板電圧VBBとのアンバランス期間を解消するために、基板電圧VBBの変動に合わせて内部降圧電圧Vintを変化させる。即ち、同モードへの移行に際しては、基板電圧VBBの上昇に合わせて内部降圧電圧Vintを降下させ、復帰に際しては、基板電圧VBBの降下に合わせて内部降圧電圧Vintを上昇させる。それにより、両電圧のバランスを維持して電荷保持特性の維持を図るものである。本実施形態は第4〜6の実施形態と同様、過渡的な電荷保持特性の悪化自体を解消するものである。図36においては、電圧制御機能付の内部降圧電圧回路3aを備え、基板電圧VBBに応じた内部降圧電圧Vintを出力する構成となっている。
FIG. 36 shows a semiconductor memory device according to a seventh embodiment embodying the present invention. 36, the same components as those shown in the related art are denoted by the same reference numerals, and the description thereof is omitted. The present embodiment relates to a DRAM of a type that internally reduces the power supply voltage VDD and uses it as the internal step-down voltage Vint. When shifting to and returning from the data retention mode, the internal step-down voltage Vint In order to eliminate the imbalance period with the substrate voltage VBB, the internal step-down voltage Vint is changed in accordance with the fluctuation of the substrate voltage VBB. That is, when shifting to the same mode, the internal step-down voltage Vint is decreased in accordance with the increase in the substrate voltage VBB, and in returning, the internal step-down voltage Vint is increased in accordance with the decrease in the substrate voltage VBB. Thereby, the balance of both voltages is maintained and the charge retention characteristic is maintained. In the present embodiment, as in the fourth to sixth embodiments, the transient deterioration of the charge retention characteristic itself is eliminated. In FIG. 36, an internal step-down
図37においては、本実施形態に使用される具体例である電圧制御機能付の内部降圧電圧回路3aである。内部降圧電圧用基準電圧回路50、内部降圧電圧出力回路51a、内部降圧電圧設定回路52a、差動増幅回路(比較器)53aから構成されている。
FIG. 37 shows an internal step-down
内部降圧電圧出力回路51aのPMOSトランジスタT54のゲートは差動増幅回路(比較器)53aの出力N20に、ソースは電源電圧VDDに接続され、ドレインは抵抗R23の一端に接続されて内部降圧電圧Vintを出力している。抵抗R23の他端は、他端を接地電位に接続された抵抗R24の一端に接続されると共に、内部降圧電圧VintのモニターノードN22として差動増幅回路(比較器)53aにフィードバックされる。
The gate of the PMOS transistor T54 of the internal step-down
内部降圧電圧設定回路52aのPMOSトランジスタT55のソースは内部降圧電圧用基準電圧回路50の出力VREFに接続され、ドレインはPMOSトランジスタT56のソースに接続されて設定電圧N21を出力している。また、PMOSトランジスタT56のドレイン及びゲートは接地電位に、PMOSトランジスタT55のゲートは基板電圧VBBに接続されている。
The source of the PMOS transistor T55 of the internal step-down
差動増幅回路(比較器)53aは、ゲートに内部降圧電圧設定回路52aの出力N21が入力されるNMOSトランジスタT57のソースと、ゲートに内部降圧電圧出力回路51aからのフィードバック信号が入力されるNMOSトランジスタT58のソースとが共通に接続され、差動対を構成している。また、NMOSトランジスタT58のドレインにはPMOSトランジスタT60のドレイン及びゲートが接続されると共にPMOSトランジスタT59のゲートが接続されており、PMOSトランジスタT59のドレインはNMOSトランジスタT57のドレインに接続され、差動増幅回路(比較器)53aの出力N20として前述の内部降圧電圧出力回路51aのPMOSトランジスタT54のゲートに接続される。また、PMOSトランジスタT59、T60のソースは共に電源電圧VDDに接続されて、差動増幅回路(比較器)53aの能動負荷を構成している。更に、バイアス源としてソースが接地電位に、ゲートが電源電圧VDDにそれぞれ接続されたNMOSトランジスタT61のドレインがNMOSトランジスタT57、T58のソースに接続されている。
The differential amplifier circuit (comparator) 53a has a source of an NMOS transistor T57 to which the output N21 of the internal step-down
次に、具体的な回路動作について説明する。内部降圧電圧設定回路52aのPMOSトランジスタT55は、ソースに印加される一定電圧のVREFに対してゲートに印加される負電圧のVBBの大きさに応じてコンダクタンスが決定され、PMOSトランジスタT56を介して接地電位に電流が流れる。従って、PMOSトランジスタT55の電流能力に整合してPMOSトランジスタT56が電流を流すことができるように、自己バイアスされてノードN21の電圧が定まる。即ち、VBB電圧が深くなると、PMOSトランジスタT55のコンダクタンスが大きくなり、これとバランスを取るようにPMOSトランジスタT56のコンダクタンスを大きくするためノードN21の電圧は上昇する。逆に、VBB電圧が浅くなると、小さいコンダクタンスのPMOSトランジスタT55に合わせて、PMOSトランジスタT56のコンダクタンスも小さくてよいのでノードN21の電圧は降下する。負電圧であるVBB電圧が深くなれば、正電圧のノードN21は上昇し、浅くなれば降下して、VBB電圧に応じて制御される。
Next, a specific circuit operation will be described. The PMOS transistor T55 of the internal step-down
更に、差動増幅回路(比較器)53aは内部降圧電圧出力回路51aと共に、フィードバック回路を構成しており、差動増幅回路(比較器)53aの両入力が常に同じ電圧になるように制御される。即ち、ノードN21が上昇しノードN22より大きくなると、差動対を構成するNMOSトランジスタT57とT58では、T57を介してバイアス電流が流れることとなり、出力N20をローレベルに引き下げる。これは、内部降圧電圧出力回路51aのPMOSトランジスタT54をオンさせ、内部降圧電圧Vint、そして、ノードN22を上昇させる。この状態はノードN22がノードN21に等しくなるまで続く。逆に、ノードN21が降下しノードN22より小さくなると、差動対を構成するNMOSトランジスタT57とT58では、T58を介してバイアス電流が流れることとなり、PMOSトランジスタT60を介してPMOSトランジスタT59から電流が供給され、出力N20はハイレベルに上昇する。これは、内部降圧電圧出力回路51aのPMOSトランジスタT54をオフさせ、内部降圧電圧Vintは半導体記憶装置内の内部回路に消費され降下し、ノードN22を降下させる。この状態はノードN22がノードN21に等しくなるまで続く。上記の動作を繰り返し、最終的にノードN21とノードN22とが等しくなってバランスする。尚、この時の電圧関係は、
Vint=((R23+R24)/R24)×V(N21)
であり、適当にR23、R24、V(N21)を設定すれば、VBB電圧に対して最適なVint電圧が得られる。
Further, the differential amplifier circuit (comparator) 53a forms a feedback circuit together with the internal step-down
Vint = ((R23 + R24) / R24) × V (N21)
If R23, R24, and V (N21) are set appropriately, an optimum Vint voltage can be obtained with respect to the VBB voltage.
本実施形態は、基板電圧VBBの変動に対し、常時バランスのとれた最適な内部降圧電圧Vintが得られるので、データリテンションモードへの移行及び同モードからの復帰の際の基板電圧VBBの変動による過渡的な電荷保持特性の悪化自体を解消できるものである。 In the present embodiment, an optimal internal step-down voltage Vint that is always balanced with respect to fluctuations in the substrate voltage VBB can be obtained. Therefore, the shift to the data retention mode and the fluctuation in the substrate voltage VBB at the time of return from the same mode are possible. This can eliminate the transient deterioration of the charge retention characteristic itself.
以上説明した第1〜7の実施形態は、それぞれ単独に使用できることはもちろんであるが、複数の形態を同時に使用して実施することも可能である。特に、第1〜5の実施形態と第6、7実施形態とを組み合わせて使用すれば、データリテンションモードへの移行及び同モードからの復帰の双方の動作において、メモリセルの電荷保持特性を共に改善でき好適である。 The first to seventh embodiments described above can be used independently, but can also be implemented using a plurality of forms simultaneously. In particular, if the first to fifth embodiments are used in combination with the sixth and seventh embodiments, both the charge retention characteristics of the memory cell are obtained in both the transition to the data retention mode and the return from the same mode. It can be improved and is preferable.
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置では、データリテンションモードへの移行の際、電源電圧VDD、あるいは内部降圧電圧Vintの降下による基板電圧VBBの変動期間における過渡的なメモリセルの電荷保持特性の劣化を、変動期間の検出、あるいは計時により、回復、または、解消することができる。また、データリテンションモードからの復帰の際、電源電圧VDD、あるいは内部降圧電圧Vintの上昇による基板電圧VBBの変動期間における過渡的なメモリセルの電荷保持特性の劣化を、変動期間の検出、あるいは計時により、回復、または、解消することもできる。これにより、データリテンションモードにおいて、電源電圧VDD、あるいは内部降圧電圧Vintを降下させた状態で、長いリフレッシュ周期で動作させることができ、低消費電力化に最適である。また、本発明は、通常動作状態とデータリテンションモードとの間の過渡的な期間のみに限定されて効果を奏するものではなく、その他の電源電圧VDD、あるいは内部降圧電圧Vintと基板電圧VBBとの間のアンバランスな電圧状態においても同様な効果を奏するものである。
尚、本発明は前記の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形が可能であることはもちろんである。
As described above in detail, in the semiconductor memory device according to the present embodiment, the transitional memory cell during the fluctuation period of the substrate voltage VBB due to the drop of the power supply voltage VDD or the internal step-down voltage Vint is entered in the data retention mode. It is possible to recover or eliminate the deterioration of the charge retention characteristics by detecting the fluctuation period or measuring the time. Further, when returning from the data retention mode, transient deterioration of the charge retention characteristics of the memory cell during the fluctuation period of the substrate voltage VBB due to the rise of the power supply voltage VDD or the internal step-down voltage Vint is detected or timed. Can be recovered or resolved. As a result, in the data retention mode, the power supply voltage VDD or the internal step-down voltage Vint can be lowered and operated in a long refresh cycle, which is optimal for low power consumption. The present invention is not limited to the transitional period between the normal operation state and the data retention mode, and is not effective. The other power supply voltage VDD, or the internal step-down voltage Vint and the substrate voltage VBB The same effect can be obtained even in an unbalanced voltage state.
In addition, this invention is not limited to the said embodiment, Of course, various improvement and deformation | transformation are possible within the range which does not deviate from the summary of this invention.
(付記)
(1) 本願に係る半導体記憶装置においては、第1の電源電圧で動作する第1の動作モードと、第1の電源電圧よりも低い第2の電源電圧でメモリセルのリフレッシュ動作を実行する第2の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第1の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第1の動作モードから第2の動作モードへ遷移する際の基板電圧の変動期間中に、所定周期よりも短縮された第1周期でリフレッシュ動作を実行するようにリフレッシュ部を制御するリフレッシュ制御部とを備えることが望ましい。
(Appendix)
(1) In the semiconductor memory device according to the present application, the first operation mode that operates with the first power supply voltage and the refresh operation of the memory cell with the second power supply voltage that is lower than the first power supply voltage are executed. A semiconductor device having two operation modes and having a substrate voltage generation circuit for generating a substrate voltage to be applied to the substrate portion in the memory cell region, and a refresh portion for performing a refresh operation of the memory cells in a predetermined cycle in the first operation mode In the memory device, the refresh unit is controlled to execute a refresh operation in a first cycle shorter than a predetermined cycle during a substrate voltage fluctuation period when transitioning from the first operation mode to the second operation mode. It is desirable to provide a refresh control unit.
前記(1)の半導体記憶装置によれば、第1の動作モードから第2の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、リフレッシュ制御部は、所定周期よりも短縮された第1周期でリフレッシュ動作を実行するようにリフレッシュ部を制御する。これにより、電源電圧の降下後の基板電圧の変動期間におけるメモリセルの電荷保持特性の悪化を防止することが可能となる。 According to the semiconductor memory device of (1), during the substrate voltage fluctuation period when the operation mode transitions from the first operation mode to the second operation mode and the power supply voltage drops, the refresh control unit The refresh unit is controlled to execute the refresh operation in a first cycle that is shorter than a predetermined cycle. As a result, it is possible to prevent the charge retention characteristics of the memory cells from deteriorating during the substrate voltage fluctuation period after the power supply voltage is lowered.
(2) 本願に係る半導体記憶装置においては、(1)の半導体記憶装置において、リフレッシュ制御部は、変動期間が経過した後、所定周期よりも長い第2周期でリフレッシュ動作を実行するようにリフレッシュ部を制御することが望ましい。 (2) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (1), the refresh control unit performs a refresh operation so as to execute a refresh operation in a second period longer than a predetermined period after the fluctuation period has elapsed. It is desirable to control the part.
前記(2)の半導体記憶装置によれば、リフレッシュ動作の周期は、電源電圧の降下により基板電圧が変動する期間が経過した後は、所定周期よりも長い第2周期となるので、低消費電流でのリフレッシュ動作が可能となる。
従って、データリテンションモードへの移行後の基板電圧変動期間におけるデータの消失を防止しながら、変動期間経過後のリフレッシュ周期を長く設定して、同モードでの低消費電力動作を可能とする。
According to the semiconductor memory device of (2), the refresh operation cycle is the second cycle longer than the predetermined cycle after the period in which the substrate voltage fluctuates due to the drop of the power supply voltage. The refresh operation can be performed.
Therefore, while preventing the loss of data in the substrate voltage fluctuation period after the shift to the data retention mode, the refresh cycle after the fluctuation period has been set long, and the low power consumption operation in the same mode is enabled.
(3) 本願に係る半導体記憶装置においては、(2)の半導体記憶装置において、変動期間中に所定周期を短縮して第1周期を設定する周期設定回路を備え、リフレッシュ制御部は、周期設定回路により設定された第1周期でリフレッシュ動作を行うようにリフレッシュ部を制御することが望ましい。 (3) In the semiconductor memory device according to the present application, the semiconductor memory device according to (2) includes a cycle setting circuit that sets the first cycle by shortening the predetermined cycle during the fluctuation period, and the refresh control unit sets the cycle. It is desirable to control the refresh unit so that the refresh operation is performed in the first period set by the circuit.
前記(3)の半導体記憶装置によれば、電源電圧の降下による基板電圧の変動期間中には、所定周期よりも短縮された第1周期でリフレッシュ動作を行うので、この期間のメモリセルの電荷保持特性の悪化を防止することが可能となる。 According to the semiconductor memory device of (3), the refresh operation is performed in the first period shorter than the predetermined period during the substrate voltage fluctuation period due to the power supply voltage drop. It becomes possible to prevent the holding characteristics from deteriorating.
(4) 本願に係る半導体記憶装置においては、(3)の半導体記憶装置において、第1周期は、周期設定回路に印加される駆動電源電圧を高くすることにより設定されることが望ましい。 (4) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (3), it is desirable that the first period is set by increasing the drive power supply voltage applied to the period setting circuit.
前記(4)の半導体記憶装置によれば、リフレッシュ動作の周期を短縮された第1周期にするためには、周期設定回路の駆動電源電圧を高めてやればよく、これにより周期設定回路の駆動能力が向上するので高速動作をすることとなり、動作周期を第1周期に短縮することを可能とする。 According to the semiconductor memory device of (4), in order to set the refresh operation cycle to the shortened first cycle, the drive power supply voltage of the cycle setting circuit may be increased, thereby driving the cycle setting circuit. Since the capability is improved, high-speed operation is performed, and the operation cycle can be shortened to the first cycle.
(5) 本願に係る半導体記憶装置においては、(3)の半導体記憶装置において、第1周期は、周期設定回路に印加される駆動電流を高くすることにより設定されることが望ましい。 (5) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (3), it is desirable that the first period is set by increasing the drive current applied to the period setting circuit.
前記(5)の半導体記憶装置によれば、周期設定回路の駆動電流を高くすることにより周期設定回路を高速に動作させて、所定周期より短縮された第1周期で動作させることが可能となる。 According to the semiconductor memory device of (5), it is possible to operate the cycle setting circuit at a high speed by increasing the drive current of the cycle setting circuit, and to operate in the first cycle shortened from the predetermined cycle. .
(6) 本願に係る半導体記憶装置においては、(3)の半導体記憶装置において、周期設定回路は、ループ状に接続された奇数個のインバータと、変動期間中に奇数個のインバータの一部を短絡する短絡回路とを備えることが望ましい。 (6) In the semiconductor memory device according to the present application, in the semiconductor memory device of (3), the cycle setting circuit includes an odd number of inverters connected in a loop and a part of the odd number of inverters during the fluctuation period. It is desirable to provide the short circuit which short-circuits.
前記(6)の半導体記憶装置によれば、周期設定回路は、ループ状に奇数個のインバータを接続することにより周期を設定するので、奇数個のインバータの一部を短絡回路により短絡することにより信号経路が短縮されるので、リフレッシュ動作の周期を所定周期より短縮された第1周期に短縮することが可能となる。 According to the semiconductor memory device of (6), since the cycle setting circuit sets the cycle by connecting an odd number of inverters in a loop shape, by short-circuiting a part of the odd number of inverters by a short circuit. Since the signal path is shortened, the cycle of the refresh operation can be shortened to the first cycle shorter than the predetermined cycle.
(7) 本願に係る半導体記憶装置においては、(1)の半導体記憶装置において、リフレッシュ制御部は、基板電圧の変動期間中に基板電圧に応答して第1周期を長くすることが望ましい。 (7) In the semiconductor memory device according to the present application, in the semiconductor memory device of (1), it is desirable that the refresh control unit lengthens the first period in response to the substrate voltage during the substrate voltage fluctuation period.
前記(7)の半導体記憶装置によれば、リフレッシュ制御部は基板電圧の変動期間中に、基板電圧に応答して第1周期を長くするので、リフレッシュ動作を必要以上に短縮せず、基板電圧に対応したメモリセルの電荷保持性能に適した周期でリフレッシュ動作を実行することができ、リフレッシュ動作に伴う無駄な電流消費を削減することが可能である。 According to the semiconductor memory device of (7), since the refresh control unit lengthens the first period in response to the substrate voltage during the substrate voltage fluctuation period, the refresh operation is not shortened more than necessary. The refresh operation can be executed at a cycle suitable for the charge retention performance of the memory cell corresponding to the above, and wasteful current consumption associated with the refresh operation can be reduced.
(8) 本願に係る半導体記憶装置においては、(1)の半導体記憶装置において、リフレッシュ制御部は、第1の動作モードにおいて1回のリフレッシュ動作で選択されるメモリセルの数よりも多い数のメモリセルを変動期間中に選択してリフレッシュ動作が行われるように、リフレッシュ部を制御することが望ましい。 (8) In the semiconductor memory device according to the present application, in the semiconductor memory device of (1), the refresh control unit has a larger number than the number of memory cells selected in one refresh operation in the first operation mode. It is desirable to control the refresh unit so that a refresh operation is performed by selecting a memory cell during the fluctuation period.
前記(8)の半導体記憶装置によれば、基板電圧の変動期間中に、リフレッシュ動作の頻度を高めるために、第1の動作モードにおける1回のリフレッシュ動作で選択されるよりも多くのメモリセルを選択してリフレッシュ動作を実行する。1回に選択されるメモリセルを多くすることでリフレッシュ動作を高速化することなくリフレッシュの頻度を高めることができる。 According to the semiconductor memory device of (8), in order to increase the frequency of the refresh operation during the substrate voltage fluctuation period, more memory cells are selected than in one refresh operation in the first operation mode. Select and execute the refresh operation. By increasing the number of memory cells selected at one time, the refresh frequency can be increased without increasing the refresh operation speed.
(9) 本願に係る半導体記憶装置においては、第1の電源電圧で動作する第1の動作モードと、第1の電源電圧よりも低い第2の電源電圧でメモリセルのリフレッシュ動作を実行する第2の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、メモリセルのリフレッシュ動作を第1の動作モードにおいて所定周期で行うリフレッシュ部とを有する半導体記憶装置において、第1の動作モードから第2の動作モードへ遷移する際の基板電圧の変動期間中に、基板電圧を所定電圧に接続させる基板電圧制御回路とを備えることが望ましい。 (9) In the semiconductor memory device according to the present application, the first operation mode that operates at the first power supply voltage and the refresh operation of the memory cell at the second power supply voltage that is lower than the first power supply voltage are executed. A semiconductor device having two operation modes and having a substrate voltage generation circuit for generating a substrate voltage to be applied to the substrate portion in the memory cell region, and a refresh portion for performing a refresh operation of the memory cells in a predetermined cycle in the first operation mode The storage device preferably includes a substrate voltage control circuit that connects the substrate voltage to a predetermined voltage during a variation period of the substrate voltage when the first operation mode is changed to the second operation mode.
前記(9)の半導体記憶装置によれば、第1の動作モードから第2の動作モードへ動作モードが遷移して電源電圧が降下する際の基板電圧の変動期間中に、基板電圧制御回路は、基板電圧を所定電圧に接続することにより第2の電源電圧と基板電圧との電圧のアンバランス状態を迅速に解消し、アンバランス状態における電荷保持性能の悪化現象を防止することが可能となる。 According to the semiconductor memory device of (9), the substrate voltage control circuit is configured to change the substrate voltage during the substrate voltage variation period when the operation mode transitions from the first operation mode to the second operation mode and the power supply voltage drops. By connecting the substrate voltage to a predetermined voltage, the voltage imbalance state between the second power supply voltage and the substrate voltage can be quickly eliminated, and the deterioration of charge retention performance in the unbalanced state can be prevented. .
(10) 本願に係る半導体記憶装置においては、第1の電源電圧で動作する第1の動作モードと、第1の電源電圧よりも低い第2の電源電圧でメモリセルのリフレッシュ動作を実行する第2の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第1の電源電圧から第2の電源電圧を生成する降圧電圧発生回路とを備え、降圧電圧発生回路は、第1の動作モードから第2の動作モードへ遷移する際の基板電圧の変化に応答して、第2の電源電圧のレベルを降下させることが望ましい。 (10) In the semiconductor memory device according to the present application, the first operation mode that operates with the first power supply voltage and the refresh operation of the memory cell with the second power supply voltage that is lower than the first power supply voltage are executed. A substrate voltage generating circuit that generates a substrate voltage to be applied to the substrate portion of the memory cell region, and a step-down voltage generating circuit that generates a second power supply voltage from the first power supply voltage; The step-down voltage generation circuit desirably lowers the level of the second power supply voltage in response to a change in the substrate voltage when transitioning from the first operation mode to the second operation mode.
前記(10)の半導体記憶装置によれば、第1の動作モードから第2の動作モードへ遷移する際の基板電圧の変化に応じて第2の電源電圧のレベルを降圧するので、第2の動作モードでのメモリセルのリフレッシュ動作における第2の電源電圧と基板電圧との電圧値のアンバランス状態は発生せず、メモリセルの電荷保持性能の悪化現象を防止することが可能である。 According to the semiconductor memory device of (10), the level of the second power supply voltage is stepped down in accordance with the change in the substrate voltage when transitioning from the first operation mode to the second operation mode. An unbalanced state of the voltage value between the second power supply voltage and the substrate voltage in the refresh operation of the memory cell in the operation mode does not occur, and it is possible to prevent the deterioration of the charge retention performance of the memory cell.
(11) 本願に係る半導体記憶装置においては、第1の電源電圧で動作する第1の動作モードと、第1の電源電圧よりも低い第2の電源電圧でメモリセルのリフレッシュ動作を実行する第2の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、第1の電源電圧から第2の電源電圧を生成する降圧電圧発生回路と、降圧電圧発生回路は、第1の動作モードから第2の動作モードへ遷移する際、基板電圧が所定のレベルに達した後、第1の電源電圧を第2の電源電圧に降下させることが望ましい。 (11) In the semiconductor memory device according to the present application, the first operation mode that operates with the first power supply voltage and the refresh operation of the memory cell with the second power supply voltage that is lower than the first power supply voltage are executed. A substrate voltage generation circuit that has two operation modes and generates a substrate voltage to be applied to the substrate portion of the memory cell region; a step-down voltage generation circuit that generates a second power supply voltage from the first power supply voltage; When the generation circuit makes a transition from the first operation mode to the second operation mode, it is desirable that the first power supply voltage is lowered to the second power supply voltage after the substrate voltage reaches a predetermined level.
前記(11)の半導体記憶装置によれば、第1の動作モードから第2の動作モードへ遷移する際、基板電圧が変化して所定のレベルに達した後に、降圧電圧発生回路が第1の電源電圧を第2の電源電圧に降下させるので、基板電圧の変動期間中に第2の電源電圧でメモリセルのリフレッシュ動作が実行されることはない。従って、変動期間中は、セルキャパシタに印加される電源電圧は高く保たれ、蓄積電荷量が減少することはなく電荷の保持特性を良好に保つことができ、基板電圧の変動期間中における電荷保持性能の悪化を防止することができる。 According to the semiconductor memory device of (11), when the substrate voltage changes to reach a predetermined level when the first operation mode is changed to the second operation mode, the step-down voltage generation circuit is Since the power supply voltage is lowered to the second power supply voltage, the refresh operation of the memory cell is not performed with the second power supply voltage during the fluctuation period of the substrate voltage. Therefore, the power supply voltage applied to the cell capacitor is kept high during the fluctuation period, and the charge retention characteristic can be kept good without decreasing the accumulated charge amount. The charge retention during the fluctuation period of the substrate voltage can be maintained. Deterioration of performance can be prevented.
(12) 本願に係る半導体記憶装置は、第1の電源電圧で動作する第1の動作モードと、第1の電源電圧よりも低い電源電圧でメモリセルのリフレッシュ動作を実行する第2の動作モードを有し、メモリセル領域の基板部に印加する基板電圧を生成する基板電圧発生回路を備え、第2の動作モードから第1の動作モードへ移行する期間中、基板電圧発生回路の駆動能力を増大させることが望ましい。 (12) A semiconductor memory device according to the present application includes a first operation mode that operates at a first power supply voltage, and a second operation mode that performs a refresh operation of a memory cell at a power supply voltage lower than the first power supply voltage. And a substrate voltage generating circuit for generating a substrate voltage to be applied to the substrate portion in the memory cell region, and the driving capability of the substrate voltage generating circuit during the transition from the second operation mode to the first operation mode. It is desirable to increase.
前記(12)の半導体記憶装置によれば、第2の動作モードから第1の動作モードへ移行する期間中、基板電圧発生回路の駆動能力を増大させるので、第2の電源電圧から第1の電源電圧への電源電圧の上昇に応答して基板電圧を迅速に追従させることができる。従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。従って、データリテンションモードからの復帰時のディスターブの問題は発生せず、メモリセルは確実にデータを保持することが可能である。 According to the semiconductor memory device of (12), since the driving capability of the substrate voltage generation circuit is increased during the transition from the second operation mode to the first operation mode, the first power supply voltage is increased from the first power supply voltage. The substrate voltage can be quickly followed in response to the rise of the power supply voltage to the power supply voltage. Therefore, the fluctuation phenomenon of the substrate voltage due to the rise of the power supply voltage is suppressed, the unbalanced state of the voltage value between the power supply voltage and the substrate voltage is quickly eliminated, and the deterioration phenomenon of the charge retention performance can be prevented. Therefore, the disturb problem at the time of returning from the data retention mode does not occur, and the memory cell can reliably hold the data.
(13) 本願に係る半導体記憶装置においては、(12)の半導体記憶装置において、基板電圧発生回路は、常時動作状態を継続する第1基板電圧発生回路、及び、移行する期間中一時的に動作する第2基板電圧発生回路とを有することが望ましい。 (13) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (12), the substrate voltage generation circuit is operated temporarily during the transition period, and the first substrate voltage generation circuit that continuously operates. And a second substrate voltage generating circuit.
前記(13)の半導体記憶装置によれば、第2の電源電圧から第1の電源電圧への電源電圧の上昇に基板電圧を迅速に追従させるため、第2の動作モードから第1の動作モードへ移行する期間中に、一時的に動作する第2基板電圧発生回路を備えたので、基板電圧は電源電圧の上昇に迅速に追従することが可能となる。
従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。
According to the semiconductor memory device of (13), in order to cause the substrate voltage to quickly follow the rise of the power supply voltage from the second power supply voltage to the first power supply voltage, the second operation mode is changed to the first operation mode. Since the second substrate voltage generation circuit that temporarily operates during the period of shifting to (1) is provided, the substrate voltage can quickly follow the rise of the power supply voltage.
Therefore, the fluctuation phenomenon of the substrate voltage due to the rise of the power supply voltage is suppressed, the unbalanced state of the voltage value between the power supply voltage and the substrate voltage is quickly eliminated, and the deterioration phenomenon of the charge retention performance can be prevented.
(14) 本願に係る半導体記憶装置においては、(12)の半導体記憶装置において、基板電圧発生回路は、チャージポンプ回路から構成されており、移行する期間中にチャージポンプ回路のポンピング周波数を高くすることが望ましい。 (14) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (12), the substrate voltage generation circuit includes a charge pump circuit, and the pumping frequency of the charge pump circuit is increased during the transition period. It is desirable.
前記(14)の半導体記憶装置によれば、第2の電源電圧から第1の電源電圧への電源電圧の上昇に基板電圧を迅速に追従させるため、チャージポンプ回路により構成された基板電圧発生回路のポンピング周波数を高くするので、基板電圧発生回路の駆動能力が向上し、基板電圧は電源電圧の上昇に迅速に追従することが可能となる。
従って、電源電圧の上昇に伴う基板電圧の変動現象は抑制され、電源電圧と基板電圧との電圧値のアンバランス状態は迅速に解消され、電荷保持性能の悪化現象を防止することができる。
According to the semiconductor memory device of the above (14), the substrate voltage generating circuit configured by the charge pump circuit for quickly following the substrate voltage to the increase of the power supply voltage from the second power supply voltage to the first power supply voltage. Therefore, the driving capability of the substrate voltage generating circuit is improved, and the substrate voltage can quickly follow the rise of the power supply voltage.
Therefore, the fluctuation phenomenon of the substrate voltage due to the rise of the power supply voltage is suppressed, the unbalanced state of the voltage value between the power supply voltage and the substrate voltage is quickly eliminated, and the deterioration phenomenon of the charge retention performance can be prevented.
(15) 本願に係る半導体記憶装置においては、(4)の半導体記憶装置において、基板電圧発生回路により発生される基板電圧は負電圧に設定されており、第1周期は、周期設定回路の基準電圧端子に、負電圧からなる基板電圧を印加することにより設定されることが望ましい。 (15) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (4), the substrate voltage generated by the substrate voltage generation circuit is set to a negative voltage, and the first period is a reference of the period setting circuit. It is desirable to set by applying a substrate voltage consisting of a negative voltage to the voltage terminal.
前記(15)の半導体記憶装置によれば、周期設定回路の駆動電圧を高めるために、周期設定回路の基準電圧端子を負電圧である基板電圧に接続する。基準電圧端子への接続をより低い電位である負電圧に接続することで、周期設定手回路段に印加される駆動電圧を高くすることができ、周期設定回路の駆動能力が向上してリフレッシュ周期を第1周期に短縮することが可能となる。 According to the semiconductor memory device of (15), in order to increase the drive voltage of the period setting circuit, the reference voltage terminal of the period setting circuit is connected to the substrate voltage that is a negative voltage. By connecting the connection to the reference voltage terminal to a negative voltage, which is a lower potential, the drive voltage applied to the cycle setting manual circuit stage can be increased, and the drive capability of the cycle setting circuit is improved and the refresh cycle is improved. Can be shortened to the first period.
(16) 本願に係る半導体記憶装置においては、(4)の半導体記憶装置において、電源電圧と周期設定回路の電源端子との間に接続されるとともに、電源端子に対して電源電圧よりも降圧された降圧電圧を供給する電源電圧降圧回路と、電源電圧降圧回路の入力及び出力間を短絡する短絡回路とを備え、前記所定周期は、電源電圧降圧回路を介して降圧された降圧電圧を周期設定回路に印加することにより設定され、第1周期は、短絡回路を作動させて降圧電圧よりも高い電圧を周期設定回路に印加することにより設定されることが望ましい。 (16) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (4), the semiconductor memory device is connected between the power supply voltage and the power supply terminal of the cycle setting circuit and is stepped down from the power supply voltage. A power supply voltage step-down circuit for supplying the stepped-down voltage and a short circuit for short-circuiting between the input and output of the power supply voltage step-down circuit, and the predetermined period is set to the step-down voltage stepped down through the power supply voltage step-down circuit. The first period is preferably set by applying a voltage higher than the step-down voltage to the period setting circuit by operating the short circuit.
前記(16)の半導体記憶装置によれば、周期設定回路に電源電圧を供給する際、通常の動作状態においては、短絡回路を作動させることなく、電源電圧降圧回路を介して降圧された電圧を供給し、所定周期で動作をさせ、リフレッシュ周期を短縮したい場合には短絡回路を作動させて、電源電圧降圧回路をバイパスしてやれば、より高い電圧を周期設定回路に供給することが可能となる。これにより周期設定回路に印加される駆動電圧を高くすることができ、周期設定回路の駆動能力が向上してリフレッシュ周期を所定周期よりも短い第1周期に短縮することが可能となる。 According to the semiconductor memory device of (16), when the power supply voltage is supplied to the cycle setting circuit, in a normal operation state, the voltage stepped down via the power supply voltage step-down circuit is not activated without operating the short circuit. If it is desired to supply, operate in a predetermined cycle, and shorten the refresh cycle, a short circuit is activated to bypass the power supply voltage step-down circuit, so that a higher voltage can be supplied to the cycle setting circuit. As a result, the drive voltage applied to the cycle setting circuit can be increased, and the drive capability of the cycle setting circuit can be improved, so that the refresh cycle can be shortened to the first cycle shorter than the predetermined cycle.
(17) 本願に係る半導体記憶装置においては、(4)の半導体記憶装置において、電源電圧よりも低い電圧を発生する内部降圧電圧発生回路と、周期設定回路の電源端子と電源電圧又は内部降圧電圧発生回路との接続状態を切り替える切替回路とを備え、所定周期は、切替回路を介して周期設定回路と内部降圧電圧発生回路とを接続し、周期設定回路に対して電源電圧よりも低い電圧を印加することにより設定され、第1周期は、切替回路を介して周期設定回路と電源電圧とを接続し、周期設定回路に対して電源電圧を印加することにより設定されることが望ましい。 (17) In the semiconductor memory device according to the present application, in the semiconductor memory device of (4), an internal step-down voltage generation circuit that generates a voltage lower than the power supply voltage, a power supply terminal of the period setting circuit, and a power supply voltage or an internal step-down voltage A switching circuit for switching a connection state with the generation circuit, and the cycle setting circuit and the internal step-down voltage generation circuit are connected via the switching circuit for a predetermined cycle, and a voltage lower than the power supply voltage is applied to the cycle setting circuit. The first cycle is preferably set by connecting the cycle setting circuit and the power supply voltage via the switching circuit and applying the power supply voltage to the cycle setting circuit.
前記(17)の半導体記憶装置によれば、通常の動作状態では切替回路を介して周期設定回路と内部降圧電圧発生回路とを接続し、周期設定回路に電源電圧よりも低い電圧を供給することにより所定周期でリフレッシュ動作を行わせ、また、電源電圧の低下に基づき基板電圧が変動する変動期間においては、切替回路を介して周期設定回路と電源電圧とを接続して内部降圧電圧よりも高い電圧を供給することにより、周期設定手段の駆動能力を向上してリフレッシュ周期を第1周期に短縮することが可能となる。 According to the semiconductor memory device of (17), in a normal operation state, the cycle setting circuit and the internal step-down voltage generation circuit are connected via the switching circuit, and a voltage lower than the power supply voltage is supplied to the cycle setting circuit. The refresh operation is performed at a predetermined cycle, and in the fluctuation period in which the substrate voltage fluctuates due to a decrease in the power supply voltage, the cycle setting circuit and the power supply voltage are connected via the switching circuit to be higher than the internal step-down voltage. By supplying the voltage, it is possible to improve the driving capability of the cycle setting means and shorten the refresh cycle to the first cycle.
(18) 本願に係る半導体記憶装置においては、(5)の半導体記憶装置において、周期設定回路に印加する駆動電流を制御する駆動電流制御回路を備え、駆動電流制御回路は、変動期間以外の期間においては所定の駆動電流を周期設定回路に印加し、変動期間中には所定の駆動電流よりも高い電流値を有する電流を周期設定回路に印加することが望ましい。 (18) In the semiconductor memory device according to the present application, the semiconductor memory device of (5) includes a drive current control circuit that controls the drive current applied to the cycle setting circuit, and the drive current control circuit is a period other than the fluctuation period. In this case, it is desirable to apply a predetermined drive current to the cycle setting circuit and to apply a current having a current value higher than the predetermined drive current to the cycle setting circuit during the fluctuation period.
前記(18)の半導体記憶装置によれば、駆動電流の向上は駆動電流制御回路で制御し、変動期間中には所定の駆動電流よりも高い電流値を有する電流を周期設定回路に印加することができ、リフレッシュ動作の周期を第1周期に短縮することが可能となる。 According to the semiconductor memory device of (18), the improvement of the drive current is controlled by the drive current control circuit, and a current having a current value higher than the predetermined drive current is applied to the cycle setting circuit during the fluctuation period. Thus, the cycle of the refresh operation can be shortened to the first cycle.
(19) 本願に係る半導体記憶装置においては、(8)の半導体記憶装置において、選択手段は、各メモリセルに対応するワード線を同時に選択することが望ましい。 (19) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (8), it is preferable that the selection unit simultaneously selects the word lines corresponding to the memory cells.
前記(19)の半導体記憶装置によれば、同時に選択されるワード線の数を増やすことにより、同時にリフレッシュされるメモリセルの数を増やすことが可能である。そして、これらの選択手段はごく簡単な論理構成により達成可能である。 According to the semiconductor memory device of (19), it is possible to increase the number of memory cells that are simultaneously refreshed by increasing the number of simultaneously selected word lines. These selection means can be achieved by a very simple logical configuration.
(20) 本願に係る半導体記憶装置においては、(8)の半導体記憶装置において、選択手段は、複数のメモリセルを集合してなるセルアレイブロックを同時に選択することが望ましい。 (20) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (8), it is preferable that the selection unit simultaneously selects a cell array block formed by collecting a plurality of memory cells.
前記(20)の半導体記憶装置によれば、同時に選択されるセルブロックアレイの数を増やすことにより、同時にリフレッシュされるメモリセルの数を増やすことが可能である。そして、これらの選択手段はごく簡単な論理構成により達成可能である。 According to the semiconductor memory device of (20), it is possible to increase the number of simultaneously refreshed memory cells by increasing the number of cell block arrays selected simultaneously. These selection means can be achieved by a very simple logical configuration.
(21) 本願に係る半導体記憶装置においては、(9)の半導体記憶装置において、基板電圧制御回路は、変動期間中に基板電圧が基準電位に接続され、半導体記憶装置内に分散配置されていることが望ましい。 (21) In the semiconductor memory device according to the present application, in the semiconductor memory device of (9), the substrate voltage control circuit is arranged in a distributed manner in the semiconductor memory device with the substrate voltage connected to the reference potential during the fluctuation period. It is desirable.
前記(21)の半導体記憶装置によれば、電源電圧の降下によって基板電圧が変動した際、基板端子を基準電位に接続することにより、基板部分の電位を急速に所定値に収斂させることが可能である。電源電圧と基板電圧とのアンバランス状態を迅速に解消し、アンバランス状態における電荷保持性能の悪化現象を発生しない。この場合、基板電圧制御手段を半導体記憶装置内に分散して複数ユニットを配置することにより、メモリセル領域内の大きな容量成分を持った基板部分を迅速且つ均等に所定の設定値に収斂させることが可能となる。 According to the semiconductor memory device of (21), when the substrate voltage fluctuates due to a drop in the power supply voltage, the substrate terminal can be rapidly converged to a predetermined value by connecting the substrate terminal to the reference potential. It is. The unbalanced state between the power supply voltage and the substrate voltage is quickly eliminated, and the phenomenon of deterioration of charge retention performance in the unbalanced state does not occur. In this case, by disposing the substrate voltage control means in the semiconductor memory device and arranging a plurality of units, the substrate portion having a large capacitance component in the memory cell region can be quickly and evenly converged to a predetermined set value. Is possible.
(22) 本願に係る半導体記憶装置においては、(10)又は(11)の半導体記憶装置において、電圧制御回路は、半導体記憶装置内で分散配置されていることが望ましい。 (22) In the semiconductor memory device according to the present application, in the semiconductor memory device according to (10) or (11), it is desirable that the voltage control circuits are distributed in the semiconductor memory device.
前記(22)の半導体記憶装置によれば、基板電圧の変動期間中における内部降圧電圧の変動を制御する制御回路を半導体記憶装置内に分散して複数ユニットを配置することにより、内部降圧電圧を迅速且つ均等に所定の設定値に制御することが可能となる。 According to the semiconductor memory device of (22), the internal step-down voltage is reduced by distributing a control circuit for controlling the fluctuation of the internal step-down voltage during the substrate voltage fluctuation period in the semiconductor memory device. It becomes possible to control to a predetermined set value quickly and uniformly.
1 基板電圧検出回路
2 データリテンションエントリー判定回路
3、3a、303 内部降圧電圧発生回路
4、4a 基板電圧発生補助回路
4b、304 基板電圧発生回路5 VDD電圧変化検出回路
6 リフレッシュ時間計時回路
7 データリテンションイグジット検出回路
8 基板電圧変化補助回路
9、309 セルアレイブロック選択回路
10、310 ワード線選択回路
305 メモリセルアレイ
313 メモリセル
315 NMOSスイッチ
316 セルキャパシタ
317 フィールド酸化膜
/RAS Row Address Strobe信号
/CAS Column Address Strobe信号
/WE Write Enable信号
CLK Clock信号
WL ワード線
BL ビット線
RA ロウアドレス
RAref リフレッシュ用ロウアドレス
CA カラムアドレス
M1、M2 メモリセル
MF1 フィールドMOSトランジスタ
DESCRIPTION OF
CA column address M1, M2 memory cell MF1 field MOS transistor
Claims (2)
メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、
前記第1の電源電圧を入力して前記第2の電源電圧を生成する降圧電圧発生回路とを備え、
前記降圧電圧発生回路は、前記第1の動作モードから第2の動作モードへ遷移する際に、電荷保持特性を有するように前記電源電圧と前記基板電圧のバランスを維持した状態で、前記基板電圧が第1の動作モードでの電圧値より高い電圧値に変化することに応じて、生成する電源電圧のレベルを第2の電源電圧のレベルに向けて降下させることを特徴とする半導体記憶装置。 A first operation mode that operates with a first power supply voltage, and a second operation mode that performs a refresh operation of the memory cell with a second power supply voltage lower than the first power supply voltage;
A substrate voltage generating circuit for generating a substrate voltage to be applied to the substrate portion of the memory cell region;
A step-down voltage generation circuit that inputs the first power supply voltage and generates the second power supply voltage;
The step-down voltage generation circuit maintains the balance between the power supply voltage and the substrate voltage so as to have a charge retention characteristic when transitioning from the first operation mode to the second operation mode. The semiconductor memory device is characterized in that the level of the generated power supply voltage is lowered toward the level of the second power supply voltage in response to a change to a voltage value higher than the voltage value in the first operation mode.
メモリセル領域の基板部に印加する基板電圧を発生する基板電圧発生回路と、
前記第1の電源電圧から前記第2の電源電圧を生成する降圧電圧発生回路とを備え、
前記降圧電圧発生回路は、前記第1の動作モードから前記第2の動作モードへ遷移する際、電荷保持特性を有するように前記電源電圧と前記基板電圧のバランスを維持した状態で、前記基板電圧が上昇するに連れて、前記第1動作モードのための前記第1の電源電圧を前記第2動作モードのための前記第2の電源電圧に降下させることを特徴とする半導体記憶装置。 A first operation mode that operates with a first power supply voltage, and a second operation mode that performs a refresh operation of the memory cell with a second power supply voltage lower than the first power supply voltage;
A substrate voltage generating circuit for generating a substrate voltage to be applied to the substrate portion of the memory cell region;
And a step-down voltage generating circuit for generating the second power supply voltage from said first power supply voltage,
The step-down voltage generation circuit maintains the balance between the power supply voltage and the substrate voltage so as to have a charge retention characteristic when transitioning from the first operation mode to the second operation mode. As the voltage rises, the first power supply voltage for the first operation mode is lowered to the second power supply voltage for the second operation mode .
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