JP2010146689A - Semiconductor device and offset voltage cancellation method for sense amplifier - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に、センスアンプを備えた半導体装置に関する。また、本発明はセンスアンプのオフセット電圧キャンセル方法に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a sense amplifier. The present invention also relates to a method for canceling an offset voltage of a sense amplifier.
代表的な半導体記憶装置であるDRAM(Dynamic Random Access Memory)は、メモリセルに保持されたデータに基づいて一対のビット線に微弱な電位差を生じさせ、この電位差をセンスアンプによって増幅することによりデータの読み出しを行う。データの読み出し時にビット線対に現れる電位差は極めて微弱であるため、センスアンプは微弱な電位差を正しく増幅できるよう、高感度に設計される。 A DRAM (Dynamic Random Access Memory), which is a typical semiconductor memory device, generates a weak potential difference between a pair of bit lines based on data held in a memory cell, and amplifies the potential difference by a sense amplifier to generate data. Is read out. Since the potential difference appearing in the bit line pair when reading data is extremely weak, the sense amplifier is designed with high sensitivity so that the weak potential difference can be amplified correctly.
しかしながら、センスアンプには製造上のばらつきなどによるオフセット電圧が不可避的に存在するため、これがセンスマージンを低下させる原因となる。センスアンプにオフセット電圧が生じていると、実際にはビット線対が同電位であるにもかかわらず、センスアンプを構成するトランジスタの能力差によって、所定の電位差が生じている場合と同じ状態となる。この「所定の電位差」がオフセット電圧である。 However, since the offset voltage inevitably exists in the sense amplifier due to manufacturing variations and the like, this causes a decrease in the sense margin. When the offset voltage is generated in the sense amplifier, the same state as when a predetermined potential difference is generated due to the difference in the capability of the transistors constituting the sense amplifier even though the bit line pair is actually at the same potential. Become. This “predetermined potential difference” is an offset voltage.
センスアンプのオフセット電圧を相殺する方法としては、非特許文献1〜3に記載された方法が知られている。 As methods for canceling the offset voltage of the sense amplifier, methods described in Non-Patent Documents 1 to 3 are known.
しかしながら、非特許文献1〜3に記載された方法では、オフセット電圧をキャンセルするための回路構成が複雑であるため、チップ面積が大きく増大するという問題がある。尚、センスアンプのオフセット電圧に関する問題は、DRAMに限らず、センスアンプを有する全ての半導体記憶に共通の問題である。 However, the methods described in Non-Patent Documents 1 to 3 have a problem that the chip area is greatly increased because the circuit configuration for canceling the offset voltage is complicated. The problem related to the offset voltage of the sense amplifier is not limited to the DRAM, but is a problem common to all semiconductor memories having the sense amplifier.
本発明による半導体装置は、第1及び第2の信号線と、第1及び第2の信号線に生じている電位差を増幅するセンスアンプと、センスアンプのオフセット電圧に応じたキャンセル電荷を生成するキャンセル電荷生成回路と、キャンセル電荷を蓄積するキャンセル電荷蓄積回路と、キャンセル電荷蓄積回路に蓄えられたキャンセル電荷を第1及び第2の信号線に供給することにより前記オフセット電圧をキャンセルするキャンセル電荷供給回路とを備えることを特徴とする。 A semiconductor device according to the present invention generates first and second signal lines, a sense amplifier that amplifies a potential difference generated in the first and second signal lines, and a cancel charge corresponding to the offset voltage of the sense amplifier. A cancel charge generation circuit, a cancel charge storage circuit for storing the cancel charge, and a cancel charge supply for canceling the offset voltage by supplying the cancel charge stored in the cancel charge storage circuit to the first and second signal lines And a circuit.
また、本発明によるセンスアンプのオフセット電圧キャンセル方法は、第1及び第2の信号線に生じている電位差を増幅するセンスアンプのオフセット電圧キャンセル方法であって、センスアンプのオフセット電圧に応じたキャンセル電荷を生成し、これを蓄積する第1のステップと、蓄積されたキャンセル電荷を第1及び第2の信号線に供給することによりオフセット電圧をキャンセルする第2のステップとを備えることを特徴とする。 The sense amplifier offset voltage canceling method according to the present invention is a sense amplifier offset voltage canceling method for amplifying a potential difference generated in the first and second signal lines, and cancels according to the offset voltage of the sense amplifier. A first step of generating and storing the charge, and a second step of canceling the offset voltage by supplying the stored cancel charge to the first and second signal lines. To do.
本発明によれば、オフセット電圧に応じたキャンセル電荷を一旦蓄積し、これを第1及び第2の信号線に供給することによってオフセット電圧をキャンセルしていることから、簡単な回路構成によってオフセット電圧をキャンセルすることが可能となる。 According to the present invention, since the cancel charge corresponding to the offset voltage is temporarily accumulated and supplied to the first and second signal lines, the offset voltage is canceled. Can be canceled.
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図1は、本発明の好ましい第1の実施形態による半導体装置の概要を示すブロック図である。本実施形態は、本発明をDRAMに適用した場合の好ましい一例を示している。 FIG. 1 is a block diagram showing an outline of a semiconductor device according to a preferred first embodiment of the present invention. The present embodiment shows a preferable example when the present invention is applied to a DRAM.
図1に示すように、本実施形態による半導体記憶10は、複数のメモリセルMCからなるメモリセルアレイ11と、複数のワード線WLのいずれかを活性化させるワードドライバ12と、複数のビット線対BL,RBLのいずれかを選択するカラムスイッチ13とを備えている。複数のワード線WL及び複数のビット線対BL,RBLは、メモリセルアレイ11にて交差しており、その交点にメモリセルMCが配置されている。ワードドライバ12によるワード線WLの選択はロウアドレスRAに基づいて行われ、カラムスイッチ13によるビット線対BL,RBLの選択はカラムアドレスCAに基づいて行われる。カラムスイッチ13により選択されたビット線対BL,RBLに対しては、データDQの入出力が行われる。
As shown in FIG. 1, the
ビット線対BL,RBLは相補の信号線対であり、スイッチ回路14を介してセンス回路15に接続されている。本明細書では、スイッチ回路14から見てセンス回路15側のビット線対BL,RBLを「信号線INBL,INRBL」と呼ぶことがある。また、ビット線対BL,RBLにはビット線プリチャージ回路16も接続されている。スイッチ回路14、センス回路15及びビット線プリチャージ回路16には、制御回路17によって生成される各種制御信号が供給される。
The bit line pair BL, RBL is a complementary signal line pair, and is connected to the
スイッチ回路14、センス回路15及びビット線プリチャージ回路16は、ビット線対BL,RBLごとに設けられた単位回路14a,15a,16aによってそれぞれ構成されている。以下、所定のビット線対BL,RBLに対応する単位回路14a,15a,16aに着目して、その回路構成及び動作について詳細に説明する。
The
図2は、本実施形態による半導体装置の主要部をより詳細に示す回路図である。 FIG. 2 is a circuit diagram showing in more detail the main part of the semiconductor device according to the present embodiment.
図2に示すように、メモリセルアレイ11を構成するメモリセルMCは、セルトランジスタCTとセルキャパシタCCがビット線BL又はRBLとプレート電極VPLTとの間に直列接続された構成を有している。セルトランジスタCTはNチャンネル型MOSトランジスタによって構成されており、そのゲート電極は対応するワード線WLに接続されている。かかる構成により、いずれかのワード線WLがハイレベルに活性化すると、対応するセルトランジスタCTがオンし、セルキャパシタCCとビット線BL又はRBLが接続される。このため、ビット線BL又はRBLの電位は、セルキャパシタCCの保持内容に応じて変化する。
As shown in FIG. 2, the memory cell MC constituting the
ビット線BL,RBLの一端は、スイッチ回路14に含まれる単位回路14aを介して一対の信号線INBL,INRBLに接続されており、他端はビット線プリチャージ回路16に含まれる単位回路16aに接続されている。
One end of the bit lines BL and RBL is connected to a pair of signal lines INBL and INRBL via a
スイッチ回路14の単位回路14aは、一対のビット線BL,RBLと一対の信号線INBL,INRBLとの間にそれぞれ接続されたNチャンネル型MOSトランジスタN3,N4によって構成されている。そのゲート電極には、制御回路17からパス信号PASSENが共通に供給される。これにより、パス信号PASSENがハイレベルに活性化すると、一対のビット線BL,RBLと一対の信号線INBL,INRBLが短絡される。これに対し、パス信号PASSENがローレベルである場合には、一対のビット線BL,RBLと一対の信号線INBL,INRBLは切断されるため、センスアンプ20からはビット線BL,RBLの寄生容量が見えなくなる。
The
ビット線プリチャージ回路16は、ビット線BL,RBLを中間電位にプリチャージする回路であり、その単位回路16aはNチャンネル型MOSトランジスタN5〜N7によって構成されている。図2に示すように、トランジスタN5は中間電位VHFとビット線BLとの間に接続され、トランジスタN6は中間電位VHFとビット線RBLとの間に接続され、トランジスタN7はビット線BLとビット線RBLとの間に接続されている。トランジスタN5〜N7のゲート電極には、プリチャージ信号PREBLが共通に供給される。これにより、プリチャージ信号PREBLがハイレベルに活性化すると、ビット線BL,RBLは中間電位VHFにプリチャージされる。中間電位VHFは、センスアンプ活性信号SAPの活性レベル(VDA)と、センスアンプ活性信号SANの活性レベル(VSS)の中間値に設定される。
The bit
図2に示すように、センス回路15の単位回路15aには、センスアンプ20と、キャンセル電荷生成回路30と、キャンセル電荷蓄積回路40と、キャンセル電荷供給回路50とが含まれている。
As shown in FIG. 2, the
センスアンプ20は、信号線INBL,INRBLに生じている電位差を増幅する回路であり、いわゆるフリップフロップ構成を有している。具体的には、信号線INBL,INRBLをそれぞれプルアップするプルアップトランジスタP1,P2と、信号線INBL、INRBLをそれぞれプルダウンするプルダウントランジスタN1,N2によって構成され、これらがクロスカップリングされている。プルアップトランジスタP1,P2はPチャンネル型MOSトランジスタによって構成され、プルダウントランジスタN1,N2はNチャンネル型MOSトランジスタによって構成されている。信号線INBLを駆動するプルアップトランジスタP1及びプルダウントランジスタN1は、第1の駆動回路部を構成しており、そのゲート電極は信号線INRBLに共通接続されている。同様に、信号線INRBLを駆動するプルアップトランジスタP2及びプルダウントランジスタN2は、第2の駆動回路部を構成しており、そのゲート電極は信号線INBLに共通接続されている。
The
プルアップトランジスタP1,P2のソースには、センスアンプ活性信号SAPが供給される。したがって、センスアンプ活性信号SAPがハイレベルに活性化すると、プルアップトランジスタP1,P2に動作電圧が供給されることになり、プルアップ動作が可能となる。一方、プルダウントランジスタN1,N2のソースには、センスアンプ活性信号SANが供給される。したがって、センスアンプ活性信号SANがローレベルに活性化すると、プルダウントランジスタN1,N2に動作電圧が供給されることになり、プルダウン動作が可能となる。 A sense amplifier activation signal SAP is supplied to the sources of the pull-up transistors P1 and P2. Therefore, when the sense amplifier activation signal SAP is activated to a high level, an operating voltage is supplied to the pull-up transistors P1 and P2, and a pull-up operation is possible. On the other hand, the sense amplifier activation signal SAN is supplied to the sources of the pull-down transistors N1 and N2. Therefore, when the sense amplifier activation signal SAN is activated to a low level, an operating voltage is supplied to the pull-down transistors N1 and N2, and a pull-down operation is possible.
キャンセル電荷生成回路30は、センスアンプ20のオフセット電圧に応じたキャンセル電荷を生成する回路である。センスアンプ20のオフセットとは、製造上のばらつきなどによって生じるアンバランスである。センスアンプ20にオフセットが生じていると、実際には一対の信号線INBL,INRBLが同電位であるにもかかわらず、センスアンプ20を構成するトランジスタの能力差によって、所定の電位差が生じている場合と同じ状態となる。既に説明したとおり、この所定の電位差がオフセット電圧である。
The cancel
本実施形態のキャンセル電荷生成回路30は、第1の駆動回路部に含まれるプルアップトランジスタP1と第2の駆動回路部に含まれるプルアップトランジスタP2との能力差に基づくオフセット電圧を検出し、これに基づいてキャンセル電荷を生成する。本実施形態においてプルアップトランジスタの能力差を問題としているのは、プルダウントランジスタの能力差よりも、プルアップトランジスタの能力差の方がばらつきやすいケースを想定しているからである。プルアップトランジスタの能力差よりも、プルダウントランジスタの能力差の方がばらつきやすいケースについては、別の実施形態にて説明する。
The cancel
キャンセル電荷生成回路30は、信号線INBLとノードAとを接続するキャンセル電荷入力トランジスタP3と、信号線INRBLとノードBとを接続するキャンセル電荷入力トランジスタP4と、信号線INBLと信号線INRBLとを短絡するイコライズトランジスタP5,P6と、信号線INBL,INRBLをそれぞれプリディスチャージするプリディスチャージトランジスタN8,N9によって構成されている。このうち、トランジスタP3〜P6はPチャンネル型MOSトランジスタであり、トランジスタN8,N9はNチャンネル型MOSトランジスタである。
The cancel
トランジスタP3,P5のゲート電極にはタイミング信号φ1が共通に供給されている。これにより、タイミング信号φ1がローレベルに活性化すると、信号線INBLがノードAに接続されるとともに、信号線INBLと信号線INRBLとが短絡される。同様に、トランジスタP4,P6のゲート電極にはタイミング信号φ2が共通に供給されている。これにより、タイミング信号φ2がローレベルに活性化すると、信号線INRBLがノードBに接続されるとともに、信号線INBLと信号線INRBLとが短絡される。 A timing signal φ1 is commonly supplied to the gate electrodes of the transistors P3 and P5. Thus, when the timing signal φ1 is activated to a low level, the signal line INBL is connected to the node A, and the signal line INBL and the signal line INRBL are short-circuited. Similarly, a timing signal φ2 is commonly supplied to the gate electrodes of the transistors P4 and P6. Thus, when the timing signal φ2 is activated to a low level, the signal line INRBL is connected to the node B, and the signal line INBL and the signal line INRBL are short-circuited.
また、トランジスタN8,N9のゲート電極には、プリディスチャージ信号PDが共通に供給されている。これにより、プリディスチャージ信号PDがハイレベルに活性化すると、信号線INBL,INRBLがディスチャージされる。 A pre-discharge signal PD is commonly supplied to the gate electrodes of the transistors N8 and N9. As a result, when the pre-discharge signal PD is activated to a high level, the signal lines INBL and INRBL are discharged.
キャンセル電荷蓄積回路40は、キャンセル電荷を蓄積する回路であり、ノードA,B間に接続された容量素子C1によって構成される。つまり、容量素子C1は第1の電極CE1と第2の電極CE2を有しており、第1の電極CE1がノードAに接続され、第2の電極CE2がノードBに接続されている。容量素子C1の回路構成としては、図3(a)に示すように通常の容量素子であっても構わないし、図3(b)に示すようにデプレッション型のMOSトランジスタM1のゲート容量であっても構わないし、図3(c)に示すようにMOSトランジスタM2のソース−ドレイン間容量であっても構わない。図3(c)に示す例では、Pチャンネル型MOSトランジスタM2を用い、そのゲート電極を電源電位VDDに固定することによって常時オフ状態としている。
The cancel
キャンセル電荷供給回路50は、キャンセル電荷を信号線INBL,INRBLに供給する回路であり、信号線INBLとノードBとを接続するキャンセル電荷出力トランジスタP7と、信号線INRBLとノードAとを接続するキャンセル電荷出力トランジスタP8によって構成されている。これらトランジスタP7,P8はPチャンネル型MOSトランジスタである。トランジスタP7,P8のゲート電極にはタイミング信号φ3が共通に供給されている。これにより、タイミング信号φ3がローレベルに活性化すると、信号線INBLがノードBに接続されるとともに、信号線INRBLがノードAに接続される。
The cancel
以上が本実施形態による半導体装置の主要部の回路図である。次に、本実施形態による半導体装置の動作について説明する。 The above is the circuit diagram of the main part of the semiconductor device according to the present embodiment. Next, the operation of the semiconductor device according to the present embodiment will be explained.
図4は、本実施形態による半導体装置の動作を説明するためのタイミング図である。以下に説明する時刻t1〜t15は、図4に示すとおりこの順に経過する時刻である。 FIG. 4 is a timing chart for explaining the operation of the semiconductor device according to the present embodiment. Times t1 to t15 described below are times that pass in this order as shown in FIG.
まず、時刻t1以前の状態では、パス信号PASSENがローレベル(VSS)、ビット線プリチャージ信号PREBLがハイレベル(VDD)である。このため、ビット線対BL,RBLと信号線対INBL,INRBLとはスイッチ回路14によって切断されており、ビット線対BL,RBLはビット線プリチャージ回路16によって中間電位VHFにプリチャージされる。また、この期間においてはセンスアンプ活性信号SAPがハイレベル(VDA)に活性化しているため、センスアンプ20に含まれるプルアップトランジスタP1,P2には動作電圧が供給される。これにより、信号線INBLは電源電位VDAからプルアップトランジスタP1のしきい値電圧Vtp1だけ低いレベルとなり、信号線INRBLは電源電位VDAからプルアップトランジスタP2のしきい値電圧Vtp2だけ低いレベルとなる。しきい値電圧Vtp1としきい値電圧Vtp2は、同じレベルとなるよう設計されるが、製造ばらつきにより完全には一致せず、その差によってセンスアンプ20にオフセットが生じる。
First, in a state before time t1, the pass signal PASSEN is at a low level (VSS), and the bit line precharge signal PREBL is at a high level (VDD). Therefore, the bit line pair BL, RBL and the signal line pair INBL, INRBL are disconnected by the
尚、この期間においてはセンスアンプ活性信号SANが非活性状態であるため、センスアンプ20はプルダウン動作を行うことができない。つまり、センスアンプ20はまだ活性化されておらず、プルアップ動作のみを行うことができる状態である。
During this period, the sense amplifier activation signal SAN is inactive, so that the
次に、時刻t1〜t3の期間においてプリディスチャージ信号PDが活性化する。これにより、信号線対INBL,INRBLは一時的にディスチャージされる。信号線対INBL,INRBLは一時的にディスチャージレベルとしては、電源電位VSS(低位側電源)まで低下させる必要はなく、少なくとも電源電位VDA(高位側電源)からプルアップトランジスタP1,P2のしきい値電圧Vtp1,Vtp2を超える電圧分低いレベルまで低下させれば足りる。上述の通り、この時点ではパス信号PASSENがローレベルであることから、ビット線対BL,RBLについてはプリチャージ状態が保たれる。 Next, the pre-discharge signal PD is activated during the period from time t1 to t3. As a result, the signal line pair INBL, INRBL is temporarily discharged. The signal line pair INBL and INRBL need not be temporarily lowered to the power supply potential VSS (low power supply) as the discharge level, but at least from the power supply potential VDA (high power supply) to the thresholds of the pull-up transistors P1 and P2. It is sufficient that the voltage is lowered to a level lower than the voltages Vtp1 and Vtp2. As described above, since the pass signal PASSEN is at a low level at this point, the precharge state is maintained for the bit line pair BL and RBL.
信号線対INBL,INRBLがディスチャージされると、時刻t2〜t5の期間においてタイミング信号φ1が活性化する。タイミング信号φ1が活性化すると、キャンセル電荷生成回路30を構成するトランジスタP3,P5がオンする。トランジスタP5がオンすると、信号線対INBL,INRBLが短絡されるため、プルアップトランジスタP1のゲートとドレインが短絡された状態となる。つまり、プルアップトランジスタP1はダイオード接続された状態となる。このため、信号線INBLは、プリチャージトランジスタN8がオフした後、ディスチャージレベルから、電源電位VDAからプルアップトランジスタP1のしきい値電圧Vtp1だけ低いレベル(VDA−Vtp1)へ向かって上昇する。その上昇速度は、プルアップトランジスタP1の能力に依存する。このため、一定時間が経過した時刻t5においてタイミング信号φ1を非活性化させることによりトランジスタP3をオンからオフに変化させると、ノードAには所定量の電荷、すなわち信号線INBL側で生成されたキャンセル電荷が蓄積されることになる。
When the signal line pair INBL, INRBL is discharged, the timing signal φ1 is activated during the period from time t2 to t5. When the timing signal φ1 is activated, the transistors P3 and P5 constituting the cancel
同様の操作は信号線INRBL側についても行う。つまり、時刻t6〜t8の期間においてプリディスチャージ信号PDを活性化させ、時刻t7〜t9の期間においてタイミング信号φ2を活性化させる。タイミング信号φ2が活性化すると、キャンセル電荷生成回路30を構成するトランジスタP4,P6がオンする。これにより、プルアップトランジスタP2がダイオード接続された状態となるため、信号線INRBLは、プリチャージトランジスタN9がオフした後、ディスチャージレベルから、電源電位VDAからプルアップトランジスタP2のしきい値電圧Vtp2だけ低いレベル(VDA−Vtp2)へ向かって上昇する。その上昇速度は、プルアップトランジスタP2の能力に依存する。このため、一定時間が経過した時刻t9においてタイミング信号φ2を非活性化させることによりトランジスタP4をオンからオフに変化させると、ノードBには所定量の電荷、すなわち信号線INRBL側で生成されたキャンセル電荷が蓄積されることになる。
The same operation is performed on the signal line INRBL side. That is, the pre-discharge signal PD is activated during the period from time t6 to t8, and the timing signal φ2 is activated during the period from time t7 to t9. When the timing signal φ2 is activated, the transistors P4 and P6 constituting the cancel
このようにして、キャンセル電荷蓄積回路40を構成する容量素子C1の第1の電極CE1には信号線INBL側で生成されたキャンセル電荷が蓄積され、第2の電極CE2には信号線INRBL側で生成されたキャンセル電荷が蓄積されることになる。
In this way, the cancel charge generated on the signal line INBL side is stored in the first electrode CE1 of the capacitive element C1 constituting the cancel
このようなキャンセル電荷の生成動作を行っている間、ビット線プリチャージ信号PREBLを非活性化させ、その後、所定のワード線WLを非活性レベルVKK(<VSS)から活性レベルVPP(>VDA)に変化させる。これにより、選択されたワード線WLに対応するメモリセルMCがビット線BL又はRBLに接続され、保持内容に応じてその電位が変化する。ワード線WLの活性化は、制御回路17がワードドライバ12に活性化信号ACT1を供給することにより行う。図4に示した例では、時刻t4でビット線プリチャージ信号PREBLを非活性化させ、時刻t6でワード線WLを活性化させているが、これらのタイミングがこれに限定されるものではない。このようにキャンセル電荷の生成動作と、メモリセルMCの選択動作は並列に実行することが可能である。これは、スイッチ回路14によってビット線対BL,RBLと信号線対INBL,INRBLとが分離されているからである。
During the generation of the cancel charge, the bit line precharge signal PREBL is deactivated, and then the predetermined word line WL is changed from the inactive level VKK (<VSS) to the active level VPP (> VDA). To change. As a result, the memory cell MC corresponding to the selected word line WL is connected to the bit line BL or RBL, and its potential changes according to the stored contents. The activation of the word line WL is performed by the
このようにしてキャンセル電荷の生成動作とメモリセルMCからの読み出しが完了すると、時刻t10においてセンスアンプ活性信号SAPを一時的に非活性化し、さらに、時刻t11〜t12の期間においてパス信号PASSENを活性化させる。パス信号PASSENの活性レベルはVPPである。これにより、ビット線対BL,RBLと信号線対INBL,INRBLとが短絡され、メモリセルMCからの読み出された電荷がセンスアンプ20に供給される。但し、この期間においてはセンスアンプ活性信号SAP,SANがいずれも非活性状態であることから、センスアンプ20はセンス動作を行わない。
When the generation operation of the cancel charge and the reading from the memory cell MC are completed in this way, the sense amplifier activation signal SAP is temporarily deactivated at time t10, and the pass signal PASSEN is activated during the period from time t11 to t12. Make it. The activation level of the pass signal PASSEN is VPP. As a result, the bit line pair BL, RBL and the signal line pair INBL, INRBL are short-circuited, and the electric charge read from the memory cell MC is supplied to the
次に、時刻t13においてタイミング信号φ3を活性化させる。これにより、キャンセル電荷供給回路50を構成するトランジスタP7,P8がオンし、ノードBが信号線INBLに接続され、ノードAが信号線INRBLに接続される。つまり、信号線対INBL,INRBLの一方の側で生成されたキャンセル電荷が他方の側に供給されることになる。これにより、プルアップトランジスタP1,P2の能力差に起因するセンスアンプ20のオフセットがキャンセルされた状態となる。
Next, the timing signal φ3 is activated at time t13. Thereby, the transistors P7 and P8 constituting the cancel
その後、時刻t14においてセンスアンプ活性信号SAP,SANを活性化させれば、センスアンプ20が活性化され、信号線対INBL,INRBLに生じている電位差に応じた増幅動作が行われる。このように、センスアンプ20の活性化は前もってオフセット電圧がキャンセルされた状態で行われることから、センスマージンが大幅に拡大されることになる。そして、時刻t15においてパス信号PASSENを再び活性化させれば、センスアンプ20によって増幅された信号がメモリセルMCにリストアされる。
Thereafter, when the sense amplifier activation signals SAP and SAN are activated at time t14, the
その後、制御回路17は、カラムスイッチ13に活性化信号ACT2を供給し、これにより、カラムアドレスCAに基づいて信号線対INBL,INRBLが選択される。
Thereafter, the
このように、本実施形態では、センスアンプ20のプルアップトランジスタP1,P2の能力差に起因するオフセットを検出してキャンセル電荷を生成し、これを反対側の信号線に供給することによってオフセットをキャンセルしている。このため、プルダウントランジスタの能力差よりも、プルアップトランジスタの能力差の方がばらつきやすいケースにおいて、センスアンプ20のオフセットを効果的にキャンセルすることが可能となる。
As described above, in this embodiment, the offset caused by the difference in capability between the pull-up transistors P1 and P2 of the
しかも、ノードAへのキャンセル電荷の入力と、ノードBへのキャンセル電荷の入力を別個に行っていることから、一方のキャンセル電荷を入力する際に他方のキャンセル電荷が影響を与えにくく、このため、それぞれのキャンセル電荷を入力に正確に行うことが可能となる。 In addition, since the cancel charge input to the node A and the cancel charge input to the node B are performed separately, the other cancel charge is less likely to be affected when one cancel charge is input. Each cancel charge can be accurately input to the input.
また、本実施形態では、ビット線対BL,RBLと信号線対INBL,INRBLとを切断するトランジスタN3,N4を備えていることから、ビット線のプリチャージ動作やワード線の活性化動作と並行して、キャンセル電荷の生成動作を行うことが可能となる。しかも、トランジスタN3,N4がオフしている状態においては、センスアンプ20からビット線BL,RBLの寄生容量が見えなくなるため、キャンセル電荷の生成動作を高速に行うことが可能となる。
In the present embodiment, since the transistors N3 and N4 that cut the bit line pair BL and RBL and the signal line pair INBL and INRBL are provided, the bit line precharge operation and the word line activation operation are performed in parallel. Thus, a cancel charge generation operation can be performed. In addition, when the transistors N3 and N4 are off, the parasitic capacitances of the bit lines BL and RBL cannot be seen from the
尚、本実施形態におけるキャンセル電荷の生成はダイナミックに行われることから、キャンセル電荷の電荷量は、容量素子C1の容量値のみならず、プリディスチャージ信号PDの活性化時間、プリチャージトランジスタN8,N9の能力、タイミング信号φ1,φ2の活性化時間などによって変化する。したがって、オフセット電圧をより正確にキャンセルするためには、これらのパラメータを最適な値に設定することが望ましい。 Since the cancel charge is generated dynamically in the present embodiment, the charge amount of the cancel charge is not only the capacitance value of the capacitive element C1, but also the activation time of the pre-discharge signal PD, the pre-charge transistors N8 and N9. And the activation time of the timing signals φ1, φ2 and the like. Therefore, in order to cancel the offset voltage more accurately, it is desirable to set these parameters to optimum values.
図5は、本実施形態の効果を示すシミュレーション結果である。図5の横軸中、「△Vt」は、センスアンプ20のオフセット電圧を示し、「Temp.」は環境温度を示す。また、図5の縦軸は、正しくセンス動作を行うために必要な電位差(所要電位差)である。また、容量素子C1の容量値などの各種パラメータは、プルアップトランジスタP1,P2のしきい値電圧差が40mV、プルダウントランジスタN1,N2のしきい値電圧差が20mVである場合を想定して最適化した。
FIG. 5 is a simulation result showing the effect of this embodiment. In FIG. 5, “ΔVt” indicates the offset voltage of the
図5に示すように、いずれのケースにおいても、オフセット電圧のキャンセル動作を行うと、所要電位差が大幅に低減されることが分かる。具体的には、ケース1(△Vt=47mV,温度25℃)の場合、オフセット電圧のキャンセル動作を行うことにより、所要電位差が30mV小さくなる。ケース2〜4は、△Vt=94mVであり、温度がそれぞれ−5℃、25℃及び95℃である場合のシミュレーション結果であり、所要電位差がそれぞれ35mV、40mV及び45mV小さくなる。図5に示すように、△Vtが大きい場合や環境温度が高い場合には所要電位差が大きくなり、センスマージンが低減する傾向にある。しかしながら、本実施形態のようにオフセット電圧のキャンセル動作を行えば、センスマージンが低減する傾向が大きい状況であるほど、その分、オフセット電圧のキャンセル量が大きくなることから、正しいセンス動作を担保することが可能となる。
As shown in FIG. 5, it can be seen that in any case, the required potential difference is greatly reduced when the offset voltage canceling operation is performed. Specifically, in case 1 (ΔVt = 47 mV, temperature 25 ° C.), the required potential difference is reduced by 30 mV by performing the offset voltage canceling operation.
図6は、本実施形態の効果を示す別のシミュレーション結果であり、電源電圧とオフセット電圧との関係を示している。条件は、図5に示したシミュレーションと同じ条件に設定している。 FIG. 6 is another simulation result showing the effect of this embodiment, and shows the relationship between the power supply voltage and the offset voltage. The conditions are set to the same conditions as in the simulation shown in FIG.
図6に示すように、オフセット電圧のキャンセル動作を行わない場合、電源電圧が低くなるほどオフセット電圧が大きくなっていることが分かる。これに対し、本実施形態のようにオフセット電圧のキャンセル動作を行うと、オフセット電圧が全体的に低減されるとともに、電源電圧に対する依存性が非常に小さくなる。これにより、電源電圧が低い場合であっても、正しいセンス動作を担保することが可能となる。 As shown in FIG. 6, when the offset voltage cancel operation is not performed, the offset voltage increases as the power supply voltage decreases. On the other hand, when the offset voltage canceling operation is performed as in the present embodiment, the offset voltage is reduced as a whole and the dependence on the power supply voltage becomes very small. Thereby, even when the power supply voltage is low, it is possible to ensure correct sensing operation.
尚、上記実施形態では、タイミング信号φ1,φ2を互いに別個の信号としたが、これらを共通の信号とすることも可能である。 In the above-described embodiment, the timing signals φ1 and φ2 are separate signals, but they may be common signals.
図7は、タイミング信号φ1,φ2を共通化することによりタイミング信号φ2を省略した変形例による回路図である。また、図8は、図7に示す回路の動作を示すタイミング図である。 FIG. 7 is a circuit diagram of a modified example in which the timing signal φ2 is omitted by sharing the timing signals φ1 and φ2. FIG. 8 is a timing chart showing the operation of the circuit shown in FIG.
図7に示す変形例においては、トランジスタP6が省略されているとともに、トランジスタP4のゲート電極にタイミング信号φ1が供給されている。その他の点については、上記実施形態と同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。図8に示すように、変形例においてはタイミング信号φ2が省略されていることから、プリディスチャージ信号の活性化が1回のみとなる。つまり、1回のプリディスチャージ信号の活性化及び1回のタイミング信号φ1の活性化によって、信号線INBL及び信号線INRBLにキャンセル電荷同時にを発生させ、これを容量素子C1に同時に蓄積する。 In the modification shown in FIG. 7, the transistor P6 is omitted, and the timing signal φ1 is supplied to the gate electrode of the transistor P4. Since the other points are the same as those in the above embodiment, the same elements are denoted by the same reference numerals, and redundant description is omitted. As shown in FIG. 8, since the timing signal φ2 is omitted in the modification, the pre-discharge signal is activated only once. That is, one activation of the pre-discharge signal and one activation of the timing signal φ1 cause cancellation charges to be simultaneously generated in the signal line INBL and the signal line INRBL, which are simultaneously stored in the capacitor C1.
このように、図7及び図8に示す変形例では、ノードAへのキャンセル電荷の入力とノードBへのキャンセル電荷の入力を同時に行っていることから、オフセット電圧のキャンセル動作を高速に行うことが可能となる。 As described above, in the modification shown in FIGS. 7 and 8, since the cancel charge is input to the node A and the cancel charge is input to the node B at the same time, the offset voltage cancel operation is performed at high speed. Is possible.
次に、本発明の第2の実施形態について説明する。第2の実施形態は、センスアンプを構成するプルダウントランジスタの能力差に起因するオフセット電圧をキャンセル可能な実施形態である。 Next, a second embodiment of the present invention will be described. The second embodiment is an embodiment capable of canceling an offset voltage caused by a difference in capability between pull-down transistors constituting a sense amplifier.
図9は、本発明の好ましい第2の実施形態による半導体装置の主要部を示す回路図である。 FIG. 9 is a circuit diagram showing the main part of the semiconductor device according to the preferred second embodiment of the present invention.
図9に示すように、本実施形態による半導体装置は、上述した第1の実施形態にて用いられているPチャンネル型MOSトランジスタP3〜P8がNチャンネル型MOSトランジスタN13〜N18に置き換えられ、プリディスチャージトランジスタN8,N9がプリチャージトランジスタP18,P19に置き換えられている点において、上述した第1の実施形態と異なる。これに伴い、タイミング信号φ1〜φ3の極性が第1の実施形態とは逆であり、また、プリディスチャージ信号PDの代わりに極性が逆であるプリチャージ信号PCが用いられる。その他の点については、上記第1の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。 As shown in FIG. 9, in the semiconductor device according to the present embodiment, the P-channel MOS transistors P3 to P8 used in the first embodiment described above are replaced with N-channel MOS transistors N13 to N18. This is different from the first embodiment described above in that the discharge transistors N8 and N9 are replaced by precharge transistors P18 and P19. Along with this, the polarity of the timing signals φ1 to φ3 is opposite to that of the first embodiment, and the precharge signal PC having the opposite polarity is used instead of the predischarge signal PD. Since the other points are the same as those in the first embodiment, the same reference numerals are given to the same elements, and duplicate descriptions are omitted.
図10は、本実施形態による半導体装置の動作を説明するためのタイミング図である。 FIG. 10 is a timing chart for explaining the operation of the semiconductor device according to the present embodiment.
図10に示すように、本実施形態による半導体装置の動作は、センスアンプ活性信号SAP,SANの活性化が図4に示したタイミング図の波形と逆になる他は、第1の実施形態の動作とほぼ同様である。つまり、時刻t1〜t3、t6〜t8の期間においてプリチャージ信号PCを活性化することにより、信号線対INBL,INRBLを一時的にプリチャージした後、時刻t2〜t5の期間においてタイミング信号φ1を活性化し、時刻t7〜t9の期間においてタイミング信号φ2を活性化する。これにより、信号線INBLは、電源電位VSSからプルダウントランジスタN1のしきい値電圧Vtn1だけ高いレベル(VSS+Vtn1)へ向かって低下し、信号線INRBLは、電源電位VSSからプルダウントランジスタN2のしきい値電圧Vtn2だけ高いレベル(VSS+Vtn2)へ向かって低下する。その低下速度は、プルダウントランジスタN1,N2の能力に依存するため、所定の時刻t5,t9においてタイミング信号φ1,φ2を非活性化させると、ノードA,Bにはそれぞれキャンセル電荷が蓄積される。 As shown in FIG. 10, the operation of the semiconductor device according to the present embodiment is the same as that of the first embodiment except that the activation of the sense amplifier activation signals SAP and SAN is opposite to the waveform of the timing diagram shown in FIG. It is almost the same as the operation. That is, by activating the precharge signal PC in the period from time t1 to t3 and t6 to t8, the signal line pair INBL and INRBL are temporarily precharged, and then the timing signal φ1 is applied in the period from time t2 to t5. The timing signal φ2 is activated during the period from time t7 to t9. As a result, the signal line INBL decreases from the power supply potential VSS toward a level (VSS + Vtn1) higher by the threshold voltage Vtn1 of the pull-down transistor N1, and the signal line INRBL changes from the power supply potential VSS to the threshold voltage of the pull-down transistor N2. It decreases toward the higher level (VSS + Vtn2) by Vtn2. Since the decrease rate depends on the capabilities of the pull-down transistors N1 and N2, canceling charges are accumulated in the nodes A and B when the timing signals φ1 and φ2 are deactivated at predetermined times t5 and t9.
このようにして蓄積されたキャンセル電荷は、第1の実施形態と同様、時刻t13にてタイミング信号φ3を活性化させ、トランジスタN17,N18をオンさせることによって、他方の信号線に供給される。これにより、プルダウントランジスタN1,N2の能力差に起因するセンスアンプ20のオフセットがキャンセルされる。
The cancel charge accumulated in this way is supplied to the other signal line by activating the timing signal φ3 and turning on the transistors N17 and N18 at time t13, as in the first embodiment. Thereby, the offset of the
このように、本実施形態では、センスアンプ20のプルダウントランジスタN1,N2の能力差に起因するオフセットを検出してキャンセル電荷を生成し、これを反対側の信号線に供給することによってオフセットをキャンセルしている。このため、プルアップトランジスタの能力差よりも、プルダウントランジスタの能力差の方がばらつきやすいケースにおいて、センスアンプ20のオフセットを効果的にキャンセルすることが可能となる。
As described above, in the present embodiment, the offset caused by the difference in capability between the pull-down transistors N1 and N2 of the
尚、本実施形態においてもキャンセル電荷の生成はダイナミックに行われることから、キャンセル電荷の電荷量は、容量素子C1の容量値のみならず、プリチャージ信号PCの活性化時間、プリチャージトランジスタP18,P19の能力、タイミング信号φ1,φ2の活性化時間などによって変化する。したがって、オフセットのより正確なキャンセルを行うためには、これらのパラメータを最適な値に設定することが望ましい。 In this embodiment, since the generation of the cancel charge is dynamically performed, the charge amount of the cancel charge is not limited to the capacitance value of the capacitive element C1, but the activation time of the precharge signal PC, the precharge transistors P18, It changes depending on the ability of P19, the activation time of the timing signals φ1, φ2, and the like. Therefore, in order to cancel the offset more accurately, it is desirable to set these parameters to optimum values.
さらに、本実施形態においても、タイミング信号φ1,φ2を共通化することによりタイミング信号φ2を省略することが可能である。 Further, in the present embodiment, the timing signal φ2 can be omitted by sharing the timing signals φ1 and φ2.
次に、本発明の第3の実施形態について説明する。第3の実施形態は、センスアンプの総合的なオフセット電圧をキャンセル可能な実施形態である。 Next, a third embodiment of the present invention will be described. The third embodiment is an embodiment that can cancel the total offset voltage of the sense amplifier.
図11は、本発明の好ましい第3の実施形態による半導体装置の主要部を示す回路図である。 FIG. 11 is a circuit diagram showing the main part of the semiconductor device according to the preferred third embodiment of the present invention.
図11に示すように、本実施形態による半導体装置は、上述した第2の実施形態にて用いられているNチャンネル型MOSトランジスタN16がPチャンネル型MOSトランジスタP6に置き換えられ、センスアンププリチャージ回路60が追加され、さらに、プリチャージトランジスタP18,P19が削除されている点において、上述した第2の実施形態と異なる。その他の回路構成については、上記第2の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。 As shown in FIG. 11, in the semiconductor device according to the present embodiment, the N-channel MOS transistor N16 used in the second embodiment described above is replaced with a P-channel MOS transistor P6. 60 differs from the second embodiment in that 60 is added and the precharge transistors P18 and P19 are omitted. Since other circuit configurations are the same as those of the second embodiment, the same reference numerals are given to the same elements, and duplicate descriptions are omitted.
センスアンププリチャージ回路60は、信号線対INBL,INRBLを中間電位VHFにプリチャージする回路であり、ビット線プリチャージ回路16の単位回路16aと同様の回路構成を有している。具体的には、Nチャンネル型MOSトランジスタN21〜N23によって構成されており、トランジスタN21は中間電位VHFと信号線INBLとの間に接続され、トランジスタN22は中間電位VHFと信号線INRBLとの間に接続され、トランジスタN23は信号線INBLと信号線INRBLとの間に接続されている。トランジスタN21〜N23のゲート電極には、プリチャージ信号PRESAが共通に供給される。これにより、プリチャージ信号PRESAがハイレベル(VDD)に活性化すると、信号線INBL,INRBLは中間電位VHFにプリチャージされる。
The sense
本実施形態では、キャンセル電荷生成回路30を構成するイコライズトランジスタとして、Pチャンネル型MOSトランジスタP6とNチャンネル型MOSトランジスタN15の並列回路が用いられている。これは、Pチャンネル型MOSトランジスタ及びNチャンネル型MOSトランジスタの両方のしきい値がばらついている場合であっても、オフセット電圧とキャンセル電圧との乖離を少なくするためである。特に、トランジスタP6については、センスアンプ20を構成するプルアップトランジスタP1,P2と同じしきい値に設計し、トランジスタN15についてはセンスアンプ20を構成するプルダウントランジスタN1,N2と同じしきい値に設計することが好ましい。これによれば、オフセット電圧とキャンセル電圧との乖離が非常に小さくなり、極めて正確なオフセットキャンセルを実現することができる。
In the present embodiment, a parallel circuit of a P-channel type MOS transistor P6 and an N-channel type MOS transistor N15 is used as the equalizing transistor constituting the cancel
図12は、本実施形態による半導体装置の動作を説明するためのタイミング図である。以下に説明する時刻t21〜t35は、図12に示すとおり、この順に経過する時刻である。 FIG. 12 is a timing chart for explaining the operation of the semiconductor device according to the present embodiment. Times t21 to t35 described below are times that pass in this order as shown in FIG.
まず、時刻t21以前の状態では、パス信号PASSENがローレベル(VSS)、ビット線プリチャージ信号PREBL及びセンスアンププリチャージ信号PRESAがハイレベル(VDD)である。このため、ビット線対BL,RBLと信号線対INBL,INRBLとはスイッチ回路14によって切断されているが、ビット線対BL,RBL及び信号線対INBL,INRBLはいずれも中間電位VHFにプリチャージされる。また、この期間においてはセンスアンプ活性信号SAP,SANはいずれも非活性状態である。
First, in a state before time t21, the pass signal PASSEN is at a low level (VSS), and the bit line precharge signal PREBL and the sense amplifier precharge signal PRESA are at a high level (VDD). Therefore, the bit line pair BL, RBL and the signal line pair INBL, INRBL are disconnected by the
次に、時刻t21においてセンスアンププリチャージ信号PRESAを非活性化させた後、時刻t22においてセンスアンプ活性信号SAP,SANを活性化させる。時刻t22の時点においては、センスアンププリチャージ回路60によって信号線対INBL,INRBLが同電位(中間電位VHF)にプリチャージされていることから、センスアンプ20を活性化させても、理想的にはセンスアンプ20はセンス動作を行わない。しかしながら、センスアンプ20が有するオフセットによって時刻t22においてセンス動作が行われ、信号線対INBL,INRBLの一方がハイレベル、他方がローレベルに駆動される。
Next, after deactivating the sense amplifier precharge signal PRESA at time t21, the sense amplifier activation signals SAP and SAN are activated at time t22. At time t22, since the signal line pair INBL, INRBL is precharged to the same potential (intermediate potential VHF) by the sense
次に、時刻t23においてイコライズ信号EQ,EQBを活性化させる。イコライズ信号EQはトランジスタN15のゲート電極に供給される信号であり、イコライズ信号EQBはトランジスタP6のゲート電極に供給される信号である。これにより、信号線対INBL,INRBLが短絡される。つまり、センスアンプ20を活性化させた状態で、信号線対INBL,INRBLを短絡する。これにより、センスアンプ20の振幅が制限されるため、センスアンプ20を構成するトランジスタのしきい値電圧の不一致や、オン電流Ionの不一致に応じた電位差が信号線対INBL,INRBLに現れ、この状態で安定する。このようにして信号線対INBL,INRBLに現れる電位差△Vは、センスアンプ20のオフセット電圧と比例する。
Next, equalize signals EQ and EQB are activated at time t23. The equalize signal EQ is a signal supplied to the gate electrode of the transistor N15, and the equalize signal EQB is a signal supplied to the gate electrode of the transistor P6. As a result, the signal line pair INBL, INRBL is short-circuited. That is, the signal line pair INBL, INRBL is short-circuited in a state where the
次に、信号線対INBL,INRBLに電位差△Vが現れている状態で、時刻t24においてタイミング信号φ1を活性化させる。これにより、信号線INBLはトランジスタN13を介してノードAに接続され、信号線INRBLはトランジスタN14を介してノードBに接続される。そして、時刻t26においてタイミング信号φ1を非活性化させると、容量素子C1の電極CE1,CE2にそれぞれキャンセル電荷が蓄積された状態となる。その後、時刻t27においてセンスアンプ活性信号SAP,SANを非活性化させるとともに、イコライズ信号EQ,EQBを非活性化させる。 Next, the timing signal φ1 is activated at time t24 while the potential difference ΔV appears in the signal line pair INBL, INRBL. Thereby, the signal line INBL is connected to the node A via the transistor N13, and the signal line INRBL is connected to the node B via the transistor N14. When the timing signal φ1 is deactivated at time t26, the cancel charges are accumulated in the electrodes CE1 and CE2 of the capacitive element C1, respectively. Thereafter, at time t27, the sense amplifier activation signals SAP and SAN are deactivated, and the equalization signals EQ and EQB are deactivated.
次に、時刻t28において再びセンスアンププリチャージ信号PRESAを活性化させる。これにより、信号線対INBL,INRBLは再び中間電位VHFにプリチャージされる。そして、時刻t30においてセンスアンププリチャージ信号PRESAを非活性化させれば、キャンセル電荷の生成動作が完了する。図12では、キャンセル電荷の生成動作を行う期間をT1と表示している。 Next, the sense amplifier precharge signal PRESA is activated again at time t28. As a result, the signal line pair INBL, INRBL is precharged again to the intermediate potential VHF. If the sense amplifier precharge signal PRESA is deactivated at time t30, the cancel charge generation operation is completed. In FIG. 12, the period during which the cancel charge generation operation is performed is indicated as T1.
このようなキャンセル電荷の生成動作を行っている間、ビット線プリチャージ信号PREBLを非活性化させ、その後、所定のワード線WLを活性化させる。これにより、選択されたワード線WLに対応するメモリセルMCがビット線BL又はRBLに接続され、保持内容に応じてその電位が変化する。図12に示した例では、時刻t25でビット線プリチャージ信号PREBLを非活性化させ、時刻t29でワード線WLを活性化させているが、これらのタイミングがこれに限定されるものではない。このように、本実施形態においても、キャンセル電荷の生成動作とメモリセルMCの選択動作は並列に実行することが可能である。 While such a cancel charge generation operation is performed, the bit line precharge signal PREBL is deactivated, and then a predetermined word line WL is activated. As a result, the memory cell MC corresponding to the selected word line WL is connected to the bit line BL or RBL, and its potential changes according to the stored contents. In the example shown in FIG. 12, the bit line precharge signal PREBL is deactivated at time t25 and the word line WL is activated at time t29. However, these timings are not limited to this. Thus, also in this embodiment, the cancel charge generation operation and the memory cell MC selection operation can be performed in parallel.
このようにしてキャンセル電荷の生成動作とメモリセルMCからの読み出しが完了すると、時刻t31〜t32の期間においてパス信号PASSENを活性化させる。これにより、ビット線対BL,RBLと信号線対INBL,INRBLとが短絡され、メモリセルMCからの読み出された電荷がセンスアンプ20に供給される。但し、この期間においてはセンスアンプ活性信号SAP,SANがいずれも非活性状態であることから、センスアンプ20はセンス動作を行わない。図12では、センスアンプ20への電荷転送期間をT2と表示している。
When the cancel charge generation operation and the reading from the memory cell MC are completed in this way, the pass signal PASSEN is activated in the period from time t31 to t32. As a result, the bit line pair BL, RBL and the signal line pair INBL, INRBL are short-circuited, and the electric charge read from the memory cell MC is supplied to the
次に、時刻t32においてタイミング信号φ3を活性化させる。これにより、キャンセル電荷供給回路50を構成するトランジスタN17,N18がオンし、ノードBが信号線INBLに接続され、ノードAが信号線INRBLに接続される。これにより、センスアンプ20のオフセットがキャンセルされた状態となる。図12では、オフセット電圧のキャンセル動作を行う期間をT3と表示している。
Next, the timing signal φ3 is activated at time t32. Thereby, the transistors N17 and N18 constituting the cancel
その後、時刻t34においてセンスアンプ活性信号SAP,SANを活性化させれば、センスアンプ20が活性化され、信号線対INBL,INRBLに生じている電位差に応じた増幅動作が行われる。このように、センスアンプ20の活性化は前もってオフセット電圧がキャンセルされた状態で行われることから、センスマージンが大幅に拡大されることになる。図12では、センス動作を行う期間をT4と表示している。
Thereafter, when the sense amplifier activation signals SAP and SAN are activated at time t34, the
そして、時刻t35においてパス信号PASSENを活性化させれば、センスアンプ20によって増幅された信号がメモリセルMCにリストアされる。図12では、リストア動作を行う期間をT5と表示している。
If the pass signal PASSEN is activated at time t35, the signal amplified by the
このように、本実施形態では、センスアンプ20を活性化させた状態でイコライズトランジスタP6,N15をオンさせることにより、オフセット電圧を信号線対INBL,INRBL間に生じさせ、これを容量素子C1に蓄積している。このため、イコライズトランジスタP6,N15のサイズ及び容量素子C1の容量値を適切に選択することにより、センスアンプ20のオフセット電圧をほぼ完全にキャンセルすることが可能となる。
Thus, in the present embodiment, by turning on the equalizing transistors P6 and N15 while the
しかも、本実施形態におけるキャンセル電荷の生成はスタティックに行われることから、第1の実施例におけるプリディスチャージトランジスタや、第2の実施例におけるプリチャージトランジスタを設ける必要がなくなる。さらに、キャンセル電荷の生成がスタティックに行われるため、タイミング信号φ1を活性化又は非活性化させるタイミングを厳格に制御する必要がなく、設計が容易となる。 In addition, since the cancel charge is generated statically in this embodiment, it is not necessary to provide the pre-discharge transistor in the first example or the pre-charge transistor in the second example. Furthermore, since the cancellation charge is generated statically, it is not necessary to strictly control the timing at which the timing signal φ1 is activated or deactivated, and the design is facilitated.
図13は、本実施形態の効果を示すシミュレーション結果である。図13に示すシミュレーションは、センスアンプ20を構成するプルアップトランジスタP1,P2のしきい値電圧差及びプルダウントランジスタN1,N2のしきい値電圧差に応じた、キャンセル前のオフセット電圧、キャンセル動作によって与えられる電圧、並びに、キャンセル後のオフセット電圧の値を示している。
FIG. 13 is a simulation result showing the effect of this embodiment. The simulation shown in FIG. 13 is based on the offset voltage before canceling and the canceling operation according to the threshold voltage difference between the pull-up transistors P1 and P2 constituting the
図13に示すように、しきい値電圧差が大きくなればなるほど、これに比例してキャンセル前のオフセット電圧も増大する。しかしながら、しきい値電圧差が大きくなればなるほど、これに比例してキャンセル動作によって与えられる電圧も増大するため、結果としてキャンセル後のオフセット電圧は、しきい値電圧差にかかわらずほとんどゼロに近い値となる。このように、本実施形態によれば、しきい値電圧差にかかわらずオフセット電圧をほぼ完全にキャンセルできることが分かる。 As shown in FIG. 13, as the threshold voltage difference increases, the offset voltage before cancellation increases in proportion to this. However, as the threshold voltage difference increases, the voltage given by the cancel operation increases in proportion to this, and as a result, the offset voltage after cancellation is almost zero regardless of the threshold voltage difference. Value. Thus, according to this embodiment, it can be seen that the offset voltage can be canceled almost completely regardless of the threshold voltage difference.
図14は、本実施形態の効果を示す別のシミュレーション結果である。図13に示すシミュレーションは、センスアンプ20を構成するプルアップトランジスタP1,P2のしきい値電圧差及びプルダウントランジスタN1,N2のしきい値電圧差と環境温度の両方を変化させた場合における、キャンセル動作によって与えられる電圧、並びに、キャンセル後のオフセット電圧の値を示している。
FIG. 14 shows another simulation result showing the effect of the present embodiment. The simulation shown in FIG. 13 is canceled when both the threshold voltage difference between the pull-up transistors P1 and P2 constituting the
図14に示すように、しきい値電圧差が同じである場合、環境温度が高くなるほどキャンセル動作によって与えられる電圧も増大し、その結果、キャンセル後のオフセット電圧は、しきい値電圧差及び環境温度にかかわらずほとんどゼロに近い値となる。このように、本実施形態によれば、環境温度の変化に対してもオフセット電圧をほぼ完全にキャンセルできることが分かる。 As shown in FIG. 14, when the threshold voltage difference is the same, the voltage given by the cancel operation increases as the environmental temperature increases, and as a result, the offset voltage after cancellation is equal to the threshold voltage difference and the environment. The value is almost zero regardless of the temperature. Thus, according to the present embodiment, it can be seen that the offset voltage can be almost completely canceled even when the environmental temperature changes.
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.
例えば、上記の各実施形態では、本発明をDRAMに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の半導体メモリ(SRAM、PRAM、フラッシュメモリなど)に適用することも可能である。さらに、本発明の適用対象は半導体メモリに限定されるものでもなく、センスアンプを備えた全ての半導体装置に対して適用が可能である。 For example, in each of the above embodiments, the case where the present invention is applied to a DRAM has been described as an example. However, the application target of the present invention is not limited to this, and other semiconductor memories (SRAM, PRAM, flash memory) Etc.). Furthermore, the application target of the present invention is not limited to a semiconductor memory, and can be applied to all semiconductor devices including a sense amplifier.
10 半導体記憶
11 メモリセルアレイ
12 ワードドライバ
13 カラムスイッチ
14 スイッチ回路
15 センス回路
16 ビット線プリチャージ回路
17 制御回路
14a,15a,16a 単位回路
20 センスアンプ
30 キャンセル電荷生成回路
40 キャンセル電荷蓄積回路
50 キャンセル電荷供給回路
60 センスアンププリチャージ回路
A,B ノード
BL,RBL ビット線対
C1 容量素子
CE1 容量素子の第1の電極
CE2 容量素子の第2の電極
INBL,INRBL 信号線対
WL ワード線
DESCRIPTION OF
Claims (19)
前記第1及び第2の信号線に生じている電位差を増幅するセンスアンプと、
前記センスアンプのオフセット電圧に応じたキャンセル電荷を生成するキャンセル電荷生成回路と、
前記キャンセル電荷を蓄積するキャンセル電荷蓄積回路と、
前記キャンセル電荷蓄積回路に蓄えられた前記キャンセル電荷を前記第1及び第2の信号線に供給することにより前記オフセット電圧をキャンセルするキャンセル電荷供給回路と、を備えることを特徴とする半導体装置。 First and second signal lines;
A sense amplifier that amplifies a potential difference generated in the first and second signal lines;
A cancel charge generation circuit for generating a cancel charge according to the offset voltage of the sense amplifier;
A cancel charge storage circuit for storing the cancel charge;
A semiconductor device comprising: a cancel charge supply circuit that cancels the offset voltage by supplying the cancel charge stored in the cancel charge storage circuit to the first and second signal lines.
前記キャンセル電荷生成回路は、前記第1の駆動回路部と前記第2の駆動回路部との能力差に基づくオフセット電圧を検出し、これに基づいて前記キャンセル電荷を生成することを特徴とする請求項1に記載の半導体装置。 The sense amplifier includes a first drive circuit unit that drives the first signal line, and a second drive circuit unit that drives the second signal line,
The cancel charge generation circuit detects an offset voltage based on a difference in capability between the first drive circuit unit and the second drive circuit unit, and generates the cancel charge based on the detected offset voltage. Item 14. The semiconductor device according to Item 1.
前記キャンセル電荷蓄積回路は、前記第1のキャンセル電荷を蓄える第1の電極と、前記第2のキャンセル電荷を蓄える第2の電極とを含んでいることを特徴とする請求項2に記載の半導体装置。 The cancel charge includes at least a first cancel charge based on the capability of the first drive circuit unit and a second cancel charge based on at least the capability of the second drive circuit unit,
3. The semiconductor according to claim 2, wherein the cancel charge storage circuit includes a first electrode for storing the first cancel charge and a second electrode for storing the second cancel charge. apparatus.
前記センスアンプの前記第2の駆動回路部は、前記第2の信号線をプルアップする第2のプルアップトランジスタと、前記第2の信号線をプルダウンする第2のプルダウントランジスタとを有し、
前記第1のプルアップトランジスタ及び前記第1のプルダウントランジスタと、前記第2のプルアップトランジスタ及び前記第2のプルダウントランジスタは、クロスカップリングされていることを特徴とする請求項4に記載の半導体装置。 The first drive circuit unit of the sense amplifier includes a first pull-up transistor that pulls up the first signal line, and a first pull-down transistor that pulls down the first signal line,
The second drive circuit unit of the sense amplifier includes a second pull-up transistor that pulls up the second signal line, and a second pull-down transistor that pulls down the second signal line.
5. The semiconductor according to claim 4, wherein the first pull-up transistor and the first pull-down transistor, and the second pull-up transistor and the second pull-down transistor are cross-coupled. apparatus.
前記キャンセル電荷供給回路は、前記第1の信号線と前記第2の電極とを接続する第1のキャンセル電荷出力トランジスタと、前記第2の信号線と前記第1の電極とを接続する第2のキャンセル電荷出力トランジスタとを含んでいることを特徴とする請求項5に記載の半導体装置。 The cancel charge generation circuit connects an equalize transistor that short-circuits the first signal line and the second signal line, and a first cancel charge input that connects the first signal line and the first electrode. A transistor, and a second cancel charge input transistor connecting the second signal line and the second electrode,
The cancel charge supply circuit includes a first cancel charge output transistor that connects the first signal line and the second electrode, and a second signal that connects the second signal line and the first electrode. 6. The semiconductor device according to claim 5, further comprising a cancel charge output transistor.
前記制御回路は、前記イコライズトランジスタをオンさせることによって前記第1及び第2の信号線にそれぞれ前記第1及び第2のキャンセル電荷を生じさせ、前記第1及び第2のキャンセル電荷入力トランジスタをオンさせることによって、前記第1及び第2のキャンセル電荷を前記第1及び第2の電極にそれぞれ蓄積し、前記第1及び第2のキャンセル電荷出力トランジスタをオンさせることによって前記第1及び第2のキャンセル電荷をそれぞれ前記第2及び第1の信号線に供給することを特徴とする請求項6に記載の半導体装置。 A control circuit for controlling operations of at least the sense amplifier, the cancel charge generation circuit, and the cancel charge supply circuit;
The control circuit generates the first and second cancel charges on the first and second signal lines by turning on the equalizing transistor, and turns on the first and second cancel charge input transistors. The first and second cancel charges are accumulated in the first and second electrodes, respectively, and the first and second cancel charge output transistors are turned on to turn on the first and second cancel charges. 7. The semiconductor device according to claim 6, wherein cancel charges are supplied to the second and first signal lines, respectively.
前記制御回路は、前記センスアンプに含まれる前記第1及び第2のプルダウントランジスタに動作電圧を供給することなく前記第1及び第2のプルアップトランジスタに動作電圧を供給した状態で、前記第1及び第2のプリディスチャージトランジスタによって前記第1及び第2の信号線を一時的にディスチャージした後、前記イコライズトランジスタをオンさせることによって前記第1及び第2の信号線をそれぞれ前記第1及び第2のプルアップトランジスタの能力に応じた速度でプルアップし、前記第1及び第2の信号線に電位差が生じている間に前記第1及び第2のキャンセル電荷入力トランジスタをオンからオフに変化させることによって、前記第1及び第2のキャンセル電荷を前記第1及び第2の電極にそれぞれ蓄積することを特徴とする請求項7に記載の半導体装置。 The cancel charge generation circuit further includes a first pre-discharge transistor that pre-discharges the first signal line, and a second pre-discharge transistor that pre-discharges the second signal line,
The control circuit supplies the operating voltage to the first and second pull-up transistors without supplying the operating voltage to the first and second pull-down transistors included in the sense amplifier. The first and second signal lines are temporarily discharged by the second pre-discharge transistor and then the equalizing transistor is turned on to turn the first and second signal lines on the first and second signal lines, respectively. The pull-up transistor is pulled up at a speed according to the capability of the pull-up transistor, and the first and second cancel charge input transistors are changed from on to off while a potential difference is generated between the first and second signal lines. Thus, the first and second cancel charges are accumulated in the first and second electrodes, respectively. The semiconductor device according to claim 7,.
前記制御回路は、前記センスアンプに含まれる前記第1及び第2のプルアップトランジスタに動作電圧を供給することなく前記第1及び第2のプルダウントランジスタに動作電圧を供給した状態で、前記第1及び第2のプリチャージトランジスタによって前記第1及び第2の信号線を一時的にプリチャージした後、前記イコライズトランジスタをオンさせることによって前記第1及び第2の信号線をそれぞれ前記第1及び第2のプルダウントランジスタの能力に応じた速度でプルダウンし、前記第1及び第2の信号線に電位差が生じている間に前記第1及び第2のキャンセル電荷入力トランジスタをオンからオフに変化させることによって、前記第1及び第2のキャンセル電荷を前記第1及び第2の電極にそれぞれ蓄積することを特徴とする請求項7又は8に記載の半導体装置。 The cancel charge generation circuit further includes a first precharge transistor that precharges the first signal line, and a second precharge transistor that precharges the second signal line,
The control circuit supplies the operating voltage to the first and second pull-down transistors without supplying the operating voltage to the first and second pull-up transistors included in the sense amplifier. The first and second signal lines are temporarily precharged by the first and second precharge transistors, and then the equalizing transistor is turned on to turn the first and second signal lines on the first and second signal lines, respectively. And pulling down the first and second cancel charge input transistors from on to off while a potential difference is generated between the first and second signal lines. To store the first and second cancel charges in the first and second electrodes, respectively. The semiconductor device according to Motomeko 7 or 8.
前記制御回路は、前記スイッチ回路を導通させる前に、前記複数のワード線のいずれかを活性化させるとともに、前記イコライズトランジスタと前記第1及び第2のキャンセル電荷入力トランジスタをオンさせることを特徴とする請求項7乃至10のいずれか一項に記載の半導体装置。 First and second bit lines connected to the first and second signal lines via a switch circuit, a plurality of word lines intersecting the first and second bit lines, and the first And a plurality of memory cells arranged at intersections of the second bit line and the plurality of word lines,
The control circuit activates one of the plurality of word lines and turns on the equalizing transistor and the first and second cancel charge input transistors before turning on the switch circuit. The semiconductor device according to any one of claims 7 to 10.
前記センスアンプのオフセット電圧に応じたキャンセル電荷を生成し、これを蓄積する第1のステップと、
蓄積された前記キャンセル電荷を前記第1及び第2の信号線に供給することにより前記オフセット電圧をキャンセルする第2のステップと、を備えることを特徴とするセンスアンプのオフセット電圧キャンセル方法。 An offset voltage canceling method for a sense amplifier that amplifies a potential difference generated in first and second signal lines,
A first step of generating and storing a cancel charge according to the offset voltage of the sense amplifier; and
A second step of canceling the offset voltage by supplying the accumulated cancel charge to the first and second signal lines, and a method for canceling the offset voltage of the sense amplifier.
前記第2のステップにおいては、前記第1及び第2のキャンセル電荷をそれぞれ前記第2及び第1の信号線に供給することを特徴とする請求項13に記載のセンスアンプのオフセット電圧キャンセル方法。 In the first step, first and second cancel charges generated in the first and second signal lines, respectively, are generated,
14. The sense amplifier offset voltage canceling method according to claim 13, wherein in the second step, the first and second cancel charges are supplied to the second and first signal lines, respectively.
前記第1のステップは、前記スイッチ回路をオフさせた状態で行うことを特徴とする請求項13乃至17のいずれか一項に記載のセンスアンプのオフセット電圧キャンセル方法。 The first and second signal lines are connected to the first and second bit lines through a switch circuit, respectively.
18. The sense amplifier offset voltage canceling method according to claim 13, wherein the first step is performed in a state in which the switch circuit is turned off.
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2009
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