JP5387465B2 - Digitally controlled DC / DC converter - Google Patents
Digitally controlled DC / DC converter Download PDFInfo
- Publication number
- JP5387465B2 JP5387465B2 JP2010058952A JP2010058952A JP5387465B2 JP 5387465 B2 JP5387465 B2 JP 5387465B2 JP 2010058952 A JP2010058952 A JP 2010058952A JP 2010058952 A JP2010058952 A JP 2010058952A JP 5387465 B2 JP5387465 B2 JP 5387465B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- digital
- output
- signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は、パルス幅変調信号(以下、PWM(Pulse Width Modulation)信号という。)でスイッチングをおこない電圧変換するDC/DCコンバータに関し、特に、デジタル信号により制御されるデジタル制御DC/DCコンバータの低消費電力化に関する。 The present invention relates to a DC / DC converter that performs voltage conversion by switching with a pulse width modulation signal (hereinafter referred to as a PWM (Pulse Width Modulation) signal), and more particularly, a low-voltage digital control DC / DC converter controlled by a digital signal. Regarding power consumption.
図6に、従来の一般的なデジタル制御DC/DCコンバータの構成例を示す。図6に示したデジタル制御DC/DCコンバータは、スイッチング素子をPWM信号でオン・オフ制御して入力電圧Vinを出力電圧Voutに変換する電圧モードの構成例であり、アナログ/デジタル変換回路(以下、AD変換回路という。)10とデジタル補償回路20とPWM回路30と発振回路40と高周波発振回路50とからなる制御回路1と、駆動回路DP、DN並びに駆動回路DP、DNによりオン・オフが制御される一対のスイッチング素子PチャンネルMOSFET(以下、PMOSという。)QPおよびNチャンネルMOSFET(以下、NMOSという。)QNとからなる出力回路2と、インダクタLとコンデンサCoからなる平滑回路3と、から構成されている。また、Vinは入力電圧VinをDC/DCコンバータに入力する電源(電源とその電圧に同じ符号を付した。)、負荷回路4はDC/DCコンバータの負荷回路である。
FIG. 6 shows a configuration example of a conventional general digital control DC / DC converter. The digitally controlled DC / DC converter shown in FIG. 6 is an example of a voltage mode configuration in which the switching element is turned on / off by a PWM signal to convert the input voltage Vin into the output voltage Vout. Is referred to as an AD converter circuit.) 10, the
図6に示す制御回路1において、AD変換回路10は、フィードバックされる出力電圧Voutと目標値となる基準電圧Vrefとの誤差電圧をデジタル誤差信号e[n]に変換し、デジタル補償回路20は、デジタル誤差信号e[n]よりPWM信号のデューティ比(スイッチング周期中のオン時間比率)を指示するデューティコマンド信号d[n]をデジタル演算にて算出し、PWM回路30は、デューティコマンド信号d[n]に基づきPWM信号を生成する。ここで、[n]はn番目のスイッチング周期における信号であることを示す。出力回路2は、スイッチング素子PMOS・QH,NMOS・QNをPWM信号に従いオン・オフし、出力回路2の出力を平滑回路3で平滑して出力電圧Voutを得て、負荷回路4を駆動する。
In the
図6において、制御回路1のAD変換回路10は、例えば、遅延素子の遅延時間を制御してAD変換をおこなうディレイライン回路方式のAD変換回路とする。(特許文献1参照)
図7に、このディレイライン回路方式を用いたAD変換回路の構成例を示す。図7に示すAD変換回路10は、2つのディレイライン回路5および6と、誤差出力回路7と、スタート信号生成回路8と、発振回路40とから構成される。
In FIG. 6, the
FIG. 7 shows a configuration example of an AD conversion circuit using this delay line circuit system. The
一般的にディレイライン回路は、制御電圧で遅延時間が制御される遅延素子を、必要な段数だけ直列接続して構成される。この遅延素子の構成例とタイミングチャートを図8に示す。図8(A)に示す遅延素子は、入力信号inがゲートに接続される一対のPMOS・QP1およびNMOS・QN1と制御電圧Vbがゲートに接続されるNMOS・QN2とが直列接続されて構成される第1のインバータと、第1のインバータの出力信号o1が入力される第2のインバータINVとで構成されるバッファー回路からなり、制御電圧Vbにより第1のインバータのNMOS・QN2のバイアス電流Ibを制御することにより所望する遅延時間tdelayを生成している。図8(B)に、図8(A)に示した遅延素子のタイミングチャートを示す。遅延素子は、入力信号inの立ち上がりエッジを所望する遅延時間tdelayだけ遅延し、立ち下がりエッジは通常のスイッチング遅延時間tdだけ遅延する出力信号outを生成する。 Generally, a delay line circuit is configured by connecting delay elements whose delay time is controlled by a control voltage in a required number of stages in series. A configuration example and a timing chart of this delay element are shown in FIG. The delay element shown in FIG. 8A is configured by connecting in series a pair of PMOS QP1 and NMOS QN1 to which the input signal in is connected to the gate, and NMOS QN2 to which the control voltage Vb is connected to the gate. The first inverter and the second inverter INV to which the output signal o1 of the first inverter is input, and the bias current Ib of the NMOS QN2 of the first inverter is controlled by the control voltage Vb. The desired delay time tdelay is generated by controlling. FIG. 8B shows a timing chart of the delay element shown in FIG. The delay element delays the rising edge of the input signal in by a desired delay time tdelay and generates an output signal out in which the falling edge is delayed by a normal switching delay time td.
図7に示す2つのディレイライン回路5および6は、8段の遅延素子での構成例である。第1のディレイライン回路5は、入力される基準電圧Vrefにより全ての遅延素子a1〜a8の遅延時間が制御され、第2のディレイライン回路6は、入力される出力電圧Voutにより全ての遅延素子b1〜b8の遅延時間が制御される。
The two
図9に、図7に示したディレイライン回路方式のAD変換回路10のタイミングチャートを示す。AD変換回路10は、DC/DCコンバータのスイッチング周期毎にAD変換動作をおこなう。スタート信号生成回路8は、発振回路40で生成されるスイッチング周波数に同期したスタート信号startを生成する。スタート信号startは、2つのディレイライン回路5および6に入力され、遅延素子の遅延時間だけ遅延しながら各遅延素子a1〜a8およびb1〜b8を順次伝播する。スタート信号startが第1のディレイライン回路5の4番目の遅延素子a4に到達した時点でラッチ信号を出力する。このラッチ信号により、第2のディレイライン回路6の各遅延素子の出力b1〜b8(素子とその出力に同じ符号を付した。)を誤差出力回路7に取り込み、取り込まれたデータb1〜b8を変換してデジタル誤算信号e[n]を出力する。このデジタル誤差信号e[n]は、2つのディレイライン回路5および6の遅延時間を制御する基準電圧Vrefと出力電圧Voutとの誤差電圧に応じて決まる変換値となる。
FIG. 9 shows a timing chart of the
図9のタイミングチャートにおいて、第1のディレイライン回路5がラッチ信号を出力する時、基準電圧Vrefと出力電圧Voutが一致している場合は、第2のディレイライン回路6のスタート信号startも第1のディレイライン回路5と同様に4番目の遅延素子b4まで到達しており、デジタル誤差信号e[n]は’0’を出力する。次に、基準電圧Vrefが出力電圧Voutより低い場合、第2のディレイライン回路6のスタート信号startは1番目の遅延素子b1までしか到達せずデジタル誤差信号e[n]は’−3’を出力する。また、基準電圧Vrefが出力電圧Voutより高い場合、第2のディレイライン回路6のスタート信号startは8番目の遅延素子b8まで到達しておりデジタル誤差信号e[n]は’+3’を出力する。このように、第2のディレイライン回路6の出力信号b1〜b8をラッチ信号で格納し、基準電圧Vrefと出力電圧Voutとの誤差電圧に応じたデジタル値に変換して出力することで、AD変換動作がおこなわれる。
In the timing chart of FIG. 9, when the first
図6において、制御回路1のデジタル補償回路20は、例えば、デジタル演算機能としてデジタルPID(Proportional Integral and Differential)制御をおこなう回路とする。すなわち、デジタル誤差信号e[n]が’0’となるようにデューティコマンド信号d[n]を制御演算する。離散化されたデジタルPID制御演算の式は、一般的に(1)式のように表される。
In FIG. 6, the
ここで、d[n−1]は1スイッチング周期前のデューティコマンド信号、e[n−1],e[n−2]はそれぞれ1スイッチング周期前、2スイッチング周期前のデジタル誤差信号出力、A,B,Cは制御係数である。 Here, d [n−1] is a duty command signal before one switching period, e [n−1] and e [n−2] are digital error signal outputs one switching period before and two switching periods, respectively, A , B and C are control coefficients.
上記(1)式に示すように、PID制御演算は3つの乗算と3つの加算が必要となるが、乗算回路と加算回路をそれぞれ3つ設けることは大幅な回路面積の増加につながるため、通常は1つの乗算回路と1つの累積回路を用い3回の乗算処理と3回の累積処理を実行することによりPID制御演算を実現している。しかし、このPID制御演算は、1スイッチング周期内で演算処理を完了してデューティコマンド信号d[n]を指示する必要がある。すなわち、1スイッチング周期内で3回の乗算処理と3回の累積処理を完了させるためには、演算処理に用いる演算クロックは、スイッチング周波数の最低6倍の高速な周波数が必要となる。この演算クロックは高周波発振回路50にて生成される。 As shown in the above equation (1), the PID control calculation requires three multiplications and three additions, but providing three multiplication circuits and three addition circuits each leads to a significant increase in circuit area. Implements the PID control operation by executing three multiplication processes and three accumulation processes using one multiplication circuit and one accumulation circuit. However, this PID control calculation needs to indicate the duty command signal d [n] by completing the calculation process within one switching period. That is, in order to complete three multiplication processes and three accumulation processes within one switching cycle, the operation clock used for the operation process needs to have a frequency that is at least six times the switching frequency. This arithmetic clock is generated by the high frequency oscillation circuit 50.
しかし、回路の消費電流は周波数に比例することから、高周波発振回路50を内蔵する回路構成ではDC/DCコンバータの消費電流が増加し、電力変換効率が低下するという問題点がある。 However, since the current consumption of the circuit is proportional to the frequency, there is a problem in that the current consumption of the DC / DC converter increases and the power conversion efficiency decreases in the circuit configuration incorporating the high-frequency oscillation circuit 50.
この高周波発振回路による消費電流の増加を改善するデジタル制御装置として、低い発振パルスを用いて高い発振パルスと同等の動作をおこなうAD変換回路と、このAD変換回路を用いた電力変換装置の回路構成が特許文献2で紹介されている。
As a digital control device that improves the increase in current consumption due to this high-frequency oscillation circuit, an AD converter circuit that performs an operation equivalent to a high oscillation pulse using a low oscillation pulse, and a circuit configuration of a power conversion device using this AD conversion circuit Is introduced in
図10に、この特許文献2に記載されているAD変換回路の回路構成を示す。図10に示すAD変換回路は、周期信号発生回路60と、カウンタ回路70と、デジタル信号発生回路80と、から構成されている。
FIG. 10 shows a circuit configuration of the AD conversion circuit described in
周期信号発生回路60は、時間変化するアナログ信号Ainを入力し、このアナログ信号Ainをその大きさに対応する周波数であるN系列の周期信号P1〜PNに置き換えて出力する。カウンタ回路70は、N系列の周期信号P1〜PNのパルス数を計数するN個のカウンタCNTR1〜CNTRNから構成される。デジタル信号発生回路80は、N系列の周期信号P1〜PNからアナログ信号Ainの大きさに対応するデジタル信号Doutをサンプル周期毎に出力する。
The periodic
すなわち、入力信号の大きさに対応するサンプル周期の1/Nの周期信号を生成し計数することにより、サンプル周期のN倍の分解能のAD変換回路を実現するとしている。そして、このAD変換回路をデジタル制御DC/DCコンバータに用いることにより、低消費電力を実現できるとしている。 That is, by generating and counting a 1 / N period signal corresponding to the magnitude of the input signal, an AD converter circuit having a resolution N times the sample period is realized. By using this AD conversion circuit for a digitally controlled DC / DC converter, low power consumption can be realized.
上述した従来のデジタル制御DC/DCコンバータには、以下のような問題点あった。
まず、図6に示した第1の回路構成例では、デジタル誤差信号よりデューティコマンド信号をデジタル制御演算により算出するデジタル補償回路に高速の演算クロックを用いる必要があるため、消費電流が増大し電力変換効率が低下するという問題点がある。また、高速の演算クロックを用いない場合は、乗算回路や累積回路を並列に設置しなければならず、回路規模が増大するという問題点がある。
The conventional digital control DC / DC converter described above has the following problems.
First, in the first circuit configuration example shown in FIG. 6, since it is necessary to use a high-speed operation clock for a digital compensation circuit that calculates a duty command signal from a digital error signal by digital control calculation, current consumption increases and power consumption increases. There is a problem that the conversion efficiency decreases. Further, when a high-speed arithmetic clock is not used, there is a problem that a circuit scale increases because a multiplication circuit and an accumulation circuit must be installed in parallel.
また、図10に示した第2の回路構成例では、AD変換回路に低速の発振パルスを用いて高速の発振パルスと同等の分解能を実現し低消費電力化を図っているが、デジタル補償回路のデジタル制御演算に関する低消費電力化については言及されていない。すなわち、第1の回路構成例で述べた問題点が、同様に発生することになる。 In the second circuit configuration example shown in FIG. 10, a low-speed oscillation pulse is used in the AD converter circuit to achieve a resolution equivalent to that of a high-speed oscillation pulse, thereby reducing power consumption. There is no mention of low power consumption for digital control computation. That is, the problem described in the first circuit configuration example similarly occurs.
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、回路規模を増大せずに低消費電力を実現し、電力変換効率が良いデジタル制御DC/DCコンバータを提供することである。 The present invention has been made in view of the above-described problems, and a problem to be solved is a digitally controlled DC / DC converter that achieves low power consumption without increasing the circuit scale and has high power conversion efficiency. Is to provide.
上述した課題を解決するために、請求項1に係る発明は、デジタル演算によりデューティ比が求められるパルス幅変調信号に従いスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するDC/DCコンバータであって、遅延時間が基準電圧により制御される遅延素子が直列接続され、スタート信号startを順次遅延して複数の出力信号を生成する第1のディレイライン回路と、遅延時間が出力電圧により制御される遅延素子が直列接続され、前記スタート信号startを順次遅延して複数の出力信号を生成する第2のディレイライン回路と、前記第1のディレイライン回路の前記複数の出力信号の中のl(lは自然数)番目に出力される信号の出力タイミングで、前記第2のディレイライン回路の前記複数の出力信号を取り込み、前記基準電圧と前記出力電圧との誤差電圧に相当するデジタル誤差信号に変換する誤差出力回路と、を有するAD変換回路と、前記第1のディレイライン回路のk(kは自然数)番目以降の出力信号が順次出力されるタイミングに従い、前記デジタル誤差信号を用いて前記デジタル演算を実施して前記デューティ比を算出するデジタル補償回路と、を備えたことを特徴とする。
In order to solve the above-described problem, the invention according to
また、請求項2に係る発明は、前記第1および第2のディレイライン回路は、入力される制御電圧により所望する遅延時間を生成する同一の遅延素子が複数直列接続されて構成され、前記第1のディレイライン回路の前記遅延素子の直列接続の段数は前記デジタル補償回路の演算処理数により規定され、前記第2のディレイライン回路の前記遅延素子の直列接続の段数は前記AD変換回路の変換精度により規定されることを特徴とする。 According to a second aspect of the present invention, the first and second delay line circuits are configured by connecting a plurality of the same delay elements that generate a desired delay time based on an input control voltage, and The number of stages of serial connection of the delay elements of one delay line circuit is defined by the number of arithmetic processes of the digital compensation circuit, and the number of stages of serial connection of the delay elements of the second delay line circuit is converted by the AD converter circuit. It is characterized by accuracy.
また、請求項3に係る発明は、前記デジタル補償回路は、前記デジタル演算としてPID演算もしくはPI演算の機能を有し、複数の演算処理をおこなうことによりデジタル演算を完了することを特徴とする。
The invention according to
本発明に係るデジタル制御DC/DCコンバータは、AD変換回路に用いるディレイライン回路を構成する複数の遅延素子の出力信号をデジタル補償回路の制御演算クロックに用いることにより、回路規模を増大せず低消費電力を実現するという効果を奏する。 The digital control DC / DC converter according to the present invention uses the output signals of a plurality of delay elements constituting the delay line circuit used in the AD conversion circuit as the control operation clock of the digital compensation circuit, thereby reducing the circuit scale without increasing the circuit scale. There is an effect of realizing power consumption.
[実施例1]
以下、本発明の実施形態に係るデジタル制御DC/DCコンバータについて、図面を参照しながら説明する。
[Example 1]
Hereinafter, a digitally controlled DC / DC converter according to an embodiment of the present invention will be described with reference to the drawings.
図1は、本発明のデジタル制御DC/DCの構成を示すブロック図である。図6に示す従来のDC/DCコンバータの構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。 FIG. 1 is a block diagram showing a configuration of a digital control DC / DC of the present invention. The same parts as those in the configuration example of the conventional DC / DC converter shown in FIG. 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
図1に示すデジタル制御DC/DCコンバータは、スイッチング素子をPWM信号で制御して入力電圧Vinを出力電圧Voutに変換する電圧モードの構成例であり、AD変換回路11と、デジタル補償回路21と、PWM回路30と、発振回路40と、を備えた制御回路1と、駆動回路DP,DN並びに駆動回路DP,DNによりオン・オフが制御される一対のスイッチング素子PMOS・QPおよびNMOS・QNとからなる出力回路2と、インダクタLとコンデンサCoからなる平滑回路3と、から構成されている。また、Vinは入力電圧Vinをデジタル制御DC/DCコンバータに入力する電源(電源とその電圧に同じ符号を付した。)、負荷回路4はデジタル制御DC/DCコンバータの負荷である。
The digitally controlled DC / DC converter shown in FIG. 1 is a voltage mode configuration example in which a switching element is controlled by a PWM signal to convert an input voltage Vin into an output voltage Vout. The
図1において、AD変換回路11は、基準電圧Vrefにより遅延時間が制御される遅延素子A1〜Am(mは自然数)が直列接続され、スタート信号startを遅延時間に従い順次遅延した出力信号A1〜Am(素子とその出力に同じ符号を付した。)を生成するディレイライン回路12と、出力電圧Voutにより遅延時間が制御される遅延素子B1〜Bmが直列接続され、スタート信号startを遅延時間に従い順次遅延した出力信号B1〜Bm(素子とその出力に同じ符号を付した。)を生成するディレイライン回路13と、ディレイライン回路12のl(lは自然数)番目に出力される出力信号Alのタイミングでディレイライン回路13の出力信号B1〜Bmを取り込み、基準電圧Vrefと出力電圧Voutとの誤差電圧に相当するデジタル誤算信号e[n]に変換して出力する誤差出力回路14と、を備える。スタート信号startは、発振回路40で生成されるスイッチング周波数の立ち上がりに同期して生成され、AD変換動作はスイッチング周期毎におこなわれる。ここで、遅延素子は、図8に示した遅延素子と同じように、入力される制御電圧で遅延時間が制御される構成とする。
In FIG. 1, an
デジタル補償回路21は、AD変換回路11より出力されるデジタル誤差信号e[n]を用いてデジタル演算を実施してPWM信号のデューティ比を指示するデューティコマンド信号d[n]を算出する。このデジタル演算は、s(sは自然数)回の演算処理を実施して完了するものとし、各演算処理に用いられる演算クロックclk1〜clksは、AD変換回路11のディレイライン回路12のk(kは自然数)番目以降の出力信号A1〜Am(図1の例ではk=1,m=s)が接続され、順次出力されるタイミングに従い演算処理がおこなわれる。
The
PWM回路30は、デューティコマンド信号d[n]に基づきPWM信号を生成し出力する。出力回路2は、PWM信号によりスイッチング素子PMOS・QHおよびNMOS・QNをオン・オフ制御する。平滑回路3は、出力回路2の出力を平滑して出力電圧Voutを生成し、これを負荷回路4に供給する。
The
図2は、本発明に係るAD変換回路11およびデジタル補償回路21の回路構成例である。図2に示すAD変換回路11は、基準電圧Vrefにより遅延時間が制御される遅延素子A1〜A8(m=8)が直列接続されるディレイライン回路12と、出力電圧Voutにより遅延時間が制御される遅延素子B1〜B8が直列接続されるディレイライン回路13と、ディレイライン回路12の出力信号A4(l=4)のタイミングでディレイライン回路13の出力信号B1〜B8を取り込み、基準電圧Vrefと出力電圧Voutとの誤差電圧に相当するデジタル誤算信号e[n]に変換して出力する誤差出力回路14と、を備える。
FIG. 2 is a circuit configuration example of the
図2に示すデジタル補償回路21は、デジタル誤差信号e[n]を用いて6回(s=6)のデジタル演算処理を実施してPWM信号のデューティ比を指示するデューティコマンド信号d[n]を算出する。各演算処理に用いられる演算クロックclk1〜clk6は、ディレイライン回路12の3番目(k=3)以降の出力信号A3〜A8が接続され、順次出力されるタイミングに従い演算処理がおこなわれる。
The
図3に、図2に示したAD変換回路11のディレイライン回路12のタイミングチャートを示す。スイッチング周期に同期したスタート信号startは、基準電圧Vrefにて制御される遅延時間tdelayだけ順次遅延しながら遅延素子A1〜A8を伝播し、1スイッチング周期中に遅延時間tdelayだけ立ち上がりが遅れた出力信号A1〜A8が生成される。そして、この遅延時間tdelayだけ立ち上がりが遅れた出力信号をデジタル補償回路21の演算クロックに用いることにより、デジタル演算処理に用いる高周波発振回路が不要となり、低消費電力が実現可能となる。
FIG. 3 shows a timing chart of the
ここで、AD変換回路の分解能をΔVadcとすると、DC/DCコンバータの出力電圧Voutは基準電圧Vref±ΔVadcとなるように制御される。このため、ディレイライン回路12の遅延素子の段数mは、AD変換回路11に必要な出力精度で決まる。例えば、4bitの出力精度が必要な場合は、最低m=15段の遅延素子構成となり、1スイッチング周期に立ち上がりが等間隔な15個の出力信号を生成できる。これに対して、デジタル演算として前述の(1)式で示したPID制御演算を実施する場合は、1スイッチング周期に6回(s=6)の演算クロックがあればよく、15個の立ち上がり信号から必要なタイミングで6個(k=10)の信号を取り出すことで実現可能となる。
Here, when the resolution of the AD conversion circuit is ΔVadc, the output voltage Vout of the DC / DC converter is controlled to be the reference voltage Vref ± ΔVadc. Therefore, the number m of delay elements in the
一方、デジタル演算が複雑で演算処理数が15を超える場合は、演算クロック数が不足してしまう。この場合は、ディレイライン回路12の遅延素子の段数mは、デジタル演算の演算処理数sで決定すればよい。AD変換回路11としては回路面積および消費電流が増加することになるが、制御回路1としては演算クロック用の発振回路を別に設けるよりも回路面積および消費電流を削減できる。
On the other hand, when the digital calculation is complicated and the number of calculation processes exceeds 15, the number of calculation clocks is insufficient. In this case, the number m of delay elements of the
以上説明したように本発明は、AD変換回路11に用いるディレイライン回路12は、基準電圧Vrefにより遅延時間が制御されるために遅延時間は常に一定であることを利用し、ディレイライン回路12の出力信号をデジタル補償回路21のデジタル演算の演算クロックに用いることにより、高周波発振回路が不要で回路面積の削減と低消費電力を実現できる。これにより、デジタル制御DC/DCコンバータの変換効率の向上が可能となる。
[実施例2]
図4に、第2の実施例として本発明に係るAD変換回路11およびデジタル補償回路21の回路構成例を示す。図1および図2に示す実施例1と同じ部位には同じ符号を付して、詳細な説明は省略する。
As described above, the present invention uses the fact that the
[Example 2]
FIG. 4 shows a circuit configuration example of the
図4に示すAD変換回路11は、基準電圧Vrefにより遅延時間が制御される遅延素子A1〜A25(m=25)が直列接続され、スタート信号startを遅延時間に従い順次遅延した出力信号A1〜A25(素子とその出力に同じ符号を付した。)を生成するディレイライン回路12と、出力電圧Voutにより遅延時間が制御される遅延素子B1〜B25が直列接続され、スタート信号startを遅延時間に従い順次遅延した出力信号B1〜B25(素子とその出力に同じ符号を付した。)を生成するディレイライン回路13と、ディレイライン回路12の出力信号A17(l=17)の出力タイミングでディレイライン回路13の出力信号B18〜B25の15bitのデータを取り込み、基準電圧Vrefと出力電圧Voutとの誤差電圧に相当する4bitのデジタル誤算信号e[n]に変換して出力する誤差出力回路14と、を備える。スタート信号startは、発振回路40で生成されるスイッチング周波数の立ち上がりに同期して生成され、AD変換動作はスイッチング周期毎におこなわれる。
In the
図4に示すデジタル補償回路21は、AD変換回路11より出力されるデジタル誤差信号e[n]を用いて前述した(1)式で示すPID制御演算を実施してPWM信号のデューティ比を指示するデューティコマンド信号d[n]を算出する。
The
図4に示すデジタル補償回路は、AD変換回路11の出力であるデジタル誤差信号e[n]が入力され、3スイッチング周期分のデジタル誤差信号e[n],e[n−1],e[n−2]を格納しておく誤差レジスタ23_1〜23_3と、PID制御演算に用いる制御係数A,B,Cを格納しておく係数レジスタ24_1〜24_3と、PID制御演算の進行に応じて誤差レジスタ23_1〜23_3の中から必要なデジタル誤差信号を選択して出力するマルチプレクサ(以下、MUXという。)回路25と、PID制御演算の進行に応じて係数レジスタ24_1〜24_3の中から必要な制御係数を選択して出力するMUX回路26と、MUX回路25で選択されたデジタル誤差信号とMUX回路26で選択された制御係数とを乗算する乗算回路27と、乗算結果を加算する累積回路28と、演算結果を格納しPWM回路30へ出力する出力レジスタ29と、ディレイライン回路12より出力される演算クロックからMUX回路25,26の選択信号sel_mux(2bitのデータ)と累積回路の選択信号sel_acc(2bitのデータ)を生成する選択信号生成回路22と、を備えている。
The digital compensation circuit shown in FIG. 4 receives the digital error signal e [n], which is the output of the
ここで、演算クロックは、PID制御演算として3回の乗算処理と3回の累積処理の計6種類と乗算対象の切り替え制御用の2種類の計8種類の演算クロックが必要となる。この演算クロックclk1〜clk8は、ディレイライン回路12の18番目(k=18)以降の出力信号A18〜A25が接続される。
Here, the operation clock requires 8 types of operation clocks in total, that is, 6 types of 3 multiplication processes and 3 accumulation processes as PID control operations and 2 types for switching control of multiplication targets. The operation clocks clk1 to clk8 are connected to the 18th (k = 18) and subsequent output signals A18 to A25 of the
図5に、図4に示したAD変換回路11およびデジタル補償回路21のタイミングチャートを示す。
まず、ラッチ信号A17によりAD変換回路11からデジタル誤差信号e[n]が出力されると、AD変換回路11からの演算クロックclk1を用いてデジタル補償回路21の誤差レジスタ23_1にデジタル誤差信号e[n]が読み込まれ、誤差レジスタ23_2および23_3には、1スイッチング周期前のデジタル誤差信号e[n−1]および2スイッチング周期前のデジタル誤差信号e[n−2]がそれぞれシフトして格納される。
FIG. 5 shows a timing chart of the
First, when the digital error signal e [n] is output from the
次に、演算クロックclk2〜clk8で生成した選択信号sel_muxが’01’になると、MUX回路25は誤差レジスタ23_3に格納されているデジタル誤差信号e[n−2]を読み出し、MUX回路26は係数レジスタ24_3に格納されている制御係数Cを読み出し、乗算回路27にて乗算処理1をおこなう。次に、クロック信号clk2〜clk8で生成した選択信号sel_acc信号が’01’になると、累積回路28にて保持していた前周期の演算結果d[n−1]と乗算処理1の結果との累積処理1をおこなう。
Next, when the selection signal sel_mux generated by the operation clocks clk2 to clk8 becomes “01”, the
同様に、演算クロックclk2〜clk8で生成した選択信号sel_muxが’10’になると、MUX回路25は誤差レジスタ23_2に格納されているデジタル誤差信号e[n−1]を読み出し、MUX回路26は係数レジスタ24_2に格納されている制御係数Bを読み出し、乗算回路27にて乗算処理2をおこなう。次に、クロック信号clk2〜clk8で生成した選択信号sel_acc信号が’10’になると、累積回路28にて保持していた累積処理1の結果と乗算処理2の結果との累積処理2をおこなう。
Similarly, when the selection signal sel_mux generated by the operation clocks clk2 to clk8 becomes “10”, the
同様に、演算クロックclk2〜clk8で生成した選択信号sel_muxが’11’になると、MUX回路25は誤差レジスタ23_1に格納されているデジタル誤差信号e[n]を読み出し、MUX回路26は係数レジスタ24_1に格納されている制御係数Aを読み出し、乗算回路27にて乗算処理3をおこなう。次に、クロック信号clk2〜clk8で生成した選択信号sel_acc信号が’11’になると、累積回路28にて保持していた累積処理2の結果と乗算処理3の結果との累積処理3をおこない、PID制御演算の演算処理が完了しデューティコマンド信号d[n]が算出される。
Similarly, when the selection signal sel_mux generated by the operation clocks clk2 to clk8 is “11”, the
デューティコマンド信号d[n]は、演算クロックclk8の立ち上がりで出力レジスタ29に格納され、次のスイッチング周期の立ち上がりでPWM回路30に入力され、デューティコマンド信号d[n]に応じたPWM信号を出力する。
The duty command signal d [n] is stored in the
また、図4には示していないが、ディレイライン回路12およびディレイライン回路13は、スイッチング周期の立ち上がりで全ての遅延素子はリセットされる構成なっており、スイッチング周期毎にスタート信号startが立ち上がり、上述の動作を繰り返す。
Although not shown in FIG. 4, the
なお、以上説明した本発明に係る実施例において、デジタル演算は(1)式で示したPID制御演算としたが、PI(Proportional and Integral)制御でも同様に適用できる。散化されたデジタルPI制御演算の式は、一般的に次のように表される。 In the embodiment according to the present invention described above, the digital calculation is the PID control calculation represented by the equation (1), but the present invention can be similarly applied to PI (Proportional and Integral) control. The expression of the scattered digital PI control operation is generally expressed as follows.
ここで、d[n−1]は前周期のデューティコマンド信号、e[n−1]は前周期のデジタル誤差信号出力、A,B制御係数である。
上記(2)式に示すように、PI制御演算は2つの乗算と2つの加算が必要となるため、1スイッチング周期内で4回の演算処理を実施すればよい。すなわち、図4に示したPID演算制御の回路構成例から、演算クロックが2本、誤差レジスタ23_3、係数レジスタ24_3、を削減して構成することが可能である。
Here, d [n-1] is a duty command signal in the previous period, e [n-1] is a digital error signal output in the previous period, and A and B control coefficients.
As shown in the above equation (2), since the PI control calculation requires two multiplications and two additions, it is only necessary to perform four calculation processes within one switching period. That is, it is possible to reduce the number of operation clocks, the error register 23_3, and the coefficient register 24_3 from the PID calculation control circuit configuration example shown in FIG.
以上説明したように、AD変換回路を構成するディレイライン回路で生成される遅延時間が一定で順次遅延した複数の遅延信号を、デジタル演算の演算クロックに用いることにより、高周波発振回路を設けることなく演算処理を1スイッチング周期内で実施することが可能となり、回路規模を増大せず制御回路の消費電流を低減し、デジタル制御DC/DCコンバータの電力変換効率の向上を実現できる。 As described above, by using a plurality of delay signals generated by the delay line circuit that constitutes the AD conversion circuit and sequentially delayed with a constant delay time as a digital operation clock, a high-frequency oscillation circuit is not provided. Arithmetic processing can be performed within one switching cycle, the current consumption of the control circuit is reduced without increasing the circuit scale, and the power conversion efficiency of the digital control DC / DC converter can be improved.
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various improvements and modifications can be made without departing from the scope of the present invention.
1 制御回路
2 出力回路
3 平滑回路
4 負荷回路
5,6,12,13 ディレイライン回路
7,14 誤差出力回路
8,15 スタート信号生成回路
10,11 AD変換回路
20,21 デジタル補償回路
22 選択信号生成回路
23_1〜23_3 誤差レジスタ
24_1〜24_3 係数レジスタ
25,26 マルチプレクサ(MUX)回路
27 乗算回路
28 累積回路
29 出力レジスタ
30 PWM回路
40 発振回路
50 高周波発振回路
60 周期信号発生回路
70 カウンタ回路
80 デジタル信号発生回路
a1〜a8,A1〜Am,b1〜b8,B1〜Bm 遅延素子および遅延素子の出力信号
A,B,C 制御係数
Ain アナログ信号
C0 コンデンサ素子
clk1〜clks 演算クロック
d[n],d[n−1],d[n−2] デューティコマンド信号
Dout デジタル信号
DP,DN 駆動回路
e[n],e[n−1],e[n−2] デジタル誤差信号
Ib 遅延素子のバイアス電流
in 遅延素子の入力信号
INV インバータ
L インダクタ素子
o1,out 遅延素子の出力信号
QP,QP1 スイッチング素子(PMOS)
QN,QN1,QN2 スイッチング素子(NMOS)
P1〜PN 周期信号
sel_acc 累積回路の選択信号
sel_mux MUX回路の選択信号
start スタート信号
td,tdelay 遅延素子の遅延時間
Vb 遅延素子の制御電圧信号および制御電圧
Vin 入力電源端子および入力電圧
Vref 基準電圧端子および基準電圧
Vout 出力電源端子および出力電圧
DESCRIPTION OF
QN, QN1, QN2 switching element (NMOS)
P1 to PN Periodic signal sel_acc Accumulation circuit selection signal sel_mux MUX circuit selection signal start Start signal td, tdelay Delay time of delay element Vb Control voltage signal and control voltage of delay element Vin Input power supply terminal and input voltage Vref Reference voltage terminal and Reference voltage Vout Output power supply terminal and output voltage
Claims (3)
遅延時間が基準電圧により制御される遅延素子が直列接続され、スタート信号を順次遅延して複数の出力信号を生成する第1のディレイライン回路と、遅延時間が出力電圧により制御される遅延素子が直列接続され、前記スタート信号を順次遅延して複数の出力信号を生成する第2のディレイライン回路と、前記第1のディレイライン回路の前記複数の出力信号の中のl(lは自然数)番目に出力される信号の出力タイミングで、前記第2のディレイライン回路の前記複数の出力信号を取り込み、前記基準電圧と前記出力電圧との誤差電圧に相当するデジタル誤差信号に変換する誤差出力回路と、を有するAD変換回路と、
前記第1のディレイライン回路のk(kは自然数)番目以降の出力信号が順次出力されるタイミングに従い、前記デジタル誤差信号を用いて前記デジタル演算を実施して前記デューティ比を算出するデジタル補償回路と、
を備えたことを特徴とするデジタル制御DC/DCコンバータ。 A DC / DC converter that performs on / off control of a switching element according to a pulse width modulation signal for which a duty ratio is obtained by digital calculation, and converts an input voltage to a desired output voltage,
A delay element whose delay time is controlled by a reference voltage is connected in series, a first delay line circuit that sequentially delays a start signal to generate a plurality of output signals, and a delay element whose delay time is controlled by an output voltage A second delay line circuit connected in series and sequentially delaying the start signal to generate a plurality of output signals; and l (where l is a natural number) of the plurality of output signals of the first delay line circuit An error output circuit that takes in the plurality of output signals of the second delay line circuit at an output timing of a signal output to the digital signal and converts it into a digital error signal corresponding to an error voltage between the reference voltage and the output voltage; An AD conversion circuit having
A digital compensation circuit that calculates the duty ratio by performing the digital calculation using the digital error signal according to the timing at which the kth (k is a natural number) and subsequent output signals of the first delay line circuit are sequentially output. When,
A digitally controlled DC / DC converter comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010058952A JP5387465B2 (en) | 2010-03-16 | 2010-03-16 | Digitally controlled DC / DC converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010058952A JP5387465B2 (en) | 2010-03-16 | 2010-03-16 | Digitally controlled DC / DC converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011193674A JP2011193674A (en) | 2011-09-29 |
JP5387465B2 true JP5387465B2 (en) | 2014-01-15 |
Family
ID=44797995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010058952A Expired - Fee Related JP5387465B2 (en) | 2010-03-16 | 2010-03-16 | Digitally controlled DC / DC converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5387465B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101742760B1 (en) | 2015-12-10 | 2017-06-02 | 연세대학교 산학협력단 | Dc-dc converter |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3064644B2 (en) * | 1992-03-16 | 2000-07-12 | 株式会社デンソー | A / D conversion circuit |
US7315270B2 (en) * | 2005-03-04 | 2008-01-01 | The Regents Of The University Of Colorado | Differential delay-line analog-to-digital converter |
WO2008041428A1 (en) * | 2006-10-04 | 2008-04-10 | Nagasaki University, National University Corporation | Analog/digital conversion circuit, timing signal generation circuit, and control device |
JP5146820B2 (en) * | 2008-04-04 | 2013-02-20 | 富士電機株式会社 | Power supply |
-
2010
- 2010-03-16 JP JP2010058952A patent/JP5387465B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011193674A (en) | 2011-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI605688B (en) | Efficient time-interleaved analog-to-digital converter | |
JP4098533B2 (en) | Control circuit for switching power supply device and switching power supply device using the same | |
JP5142342B2 (en) | AD converter circuit | |
EP2761756B1 (en) | Variable frequency ratiometric multiphase pulse width modulation generation | |
TW201206080A (en) | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers | |
WO2004073149A2 (en) | Digital signal processor architecture optimized for controlling switched mode power supply | |
WO2008073744A3 (en) | Circuit and method for generating an non-integer fraction output frequency of an input signal | |
US20160094240A1 (en) | Sample rate converter, an analog to digital converter including a sample rate converter and a method of converting a data stream from one data rate to another data rate | |
KR20130029738A (en) | Pwm signal output circuit | |
JP2011062057A (en) | Digital control switching power supply device | |
KR101326400B1 (en) | Pwm signal output circuit | |
KR20130029736A (en) | Pwm signal output circuit | |
JP5445088B2 (en) | Digitally controlled switching power supply | |
US8803579B2 (en) | Digitally controlled pulse width modulator utilizing real time calibration | |
JP2011166959A (en) | Digital control switching power supply device | |
JP5387465B2 (en) | Digitally controlled DC / DC converter | |
JP4862436B2 (en) | Impulse waveform generator and high-frequency pulse waveform generator | |
JP2010124454A (en) | Pulse generating circuit, pulse width modulator, delay circuit and switching power supply control circuit employing the same | |
JP2010278985A (en) | Analog/digital conversion circuit | |
JP6772998B2 (en) | A / D conversion circuit | |
CN107888166B (en) | Multi-phase non-overlapping clock signal generation circuit and corresponding method | |
CN101517896B (en) | A/d converter | |
JP2006197367A (en) | Counter circuit and semiconductor device including it | |
TWI552528B (en) | Clock generating device | |
CN115276621B (en) | High-precision pulse width modulation method and device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120614 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130823 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130910 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130923 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5387465 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |