JP5387382B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
この発明は、電界効果トランジスタなどの半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device such as a field effect transistor and a manufacturing method thereof.
図６〜図８は、従来の電界効果トランジスタの製造方法であり、工程順に示した要部製造工程断面図である。
まず、図６（ａ）に示すように、ｐ型シリコン基板５１に、例えばＢイオンを５×１０12ｃｍ-2、５０ｋｅＶの条件で注入し、その後、例えば１１５０℃、２００分の条件で熱拡散を行うことにより、ｐ型拡散層５２（ウェル領域）を形成する。
6 to 8 show a conventional field effect transistor manufacturing method, and are cross-sectional views of a main part manufacturing process shown in the order of processes.
First, as shown in FIG. 6A, for example, B ions are implanted into the p-type silicon substrate 51 under the conditions of 5 × 10 12 cm −2 and 50 keV, and then heated under the conditions of, for example, 1150 ° C. for 200 minutes. By performing diffusion, a p-type diffusion layer 52 (well region) is formed.
次に、図６（ｂ）に示すように、ゲート領域、ｎ型ドレイン領域５６、ｎ型ソース領域５７となる領域に図示しない窒化シリコン膜を堆積した後、例えば、１０００℃の酸素雰囲気中で１６０分間酸化することにより、素子分離用の酸化膜５３（ＬＯＣＯＳ酸化膜）を形成し、その後、窒化シリコン膜を除去する。 Next, as shown in FIG. 6B, after depositing a silicon nitride film (not shown) in the regions to be the gate region, the n-type drain region 56, and the n-type source region 57, for example, in an oxygen atmosphere at 1000 ° C. By oxidizing for 160 minutes, an oxide film 53 (LOCOS oxide film) for element isolation is formed, and then the silicon nitride film is removed.
次に、図６（ｃ）に示すように、チャネル領域の濃度を調整するため、例えばＢＦ2イオン５４を３．８×１０12ｃｍ-2、５０ｋｅＶの条件で注入し（図示していない）、その後、例えば８００℃の酸素雰囲気中で２５分間酸化することにより、ゲート酸化膜５４を形成する。 Next, as shown in FIG. 6C, in order to adjust the concentration of the channel region, for example, BF 2 ions 54 are implanted under the conditions of 3.8 × 10 12 cm −2 and 50 keV (not shown). Thereafter, the gate oxide film 54 is formed by oxidizing for 25 minutes in an oxygen atmosphere at 800 ° C., for example.
次に、図７（ａ）に示すように、ポリシリコンを堆積した後、エッチングすることにより、ゲート電極５５を形成する。
次に、図７（ｂ）に示すように、Ａｓ（砒素）を例えば３．０×１０15ｃｍ-2、４０ｋｅＶの条件で注入することにより、ｎ型ドレイン領域５６、ｎ型ソース領域５７を形成する。
Next, as shown in FIG. 7A, after depositing polysilicon, the gate electrode 55 is formed by etching.
Next, as shown in FIG. 7B, As (arsenic) is implanted under the conditions of 3.0 × 10 15 cm −2 and 40 keV, for example, to form the n-type drain region 56 and the n-type source region 57. Form.
次に、図８（ａ）に示すように、層間絶縁膜５８として酸化シリコンを堆積する。
次に、図８（ｂ）に示すように、層間絶縁膜５８にコンタクトホールを形成した後、アルミニウム膜を堆積する。その後、アルミニウム膜をエッチングすることで、ドレイン電極６０、ソース電極６１、ゲート金属電極５９やこれらと接続する図示しない配線を形成する。
Next, as shown in FIG. 8A, silicon oxide is deposited as the interlayer insulating film 58.
Next, as shown in FIG. 8B, after forming a contact hole in the interlayer insulating film 58, an aluminum film is deposited. Thereafter, the aluminum film is etched to form a drain electrode 60, a source electrode 61, a gate metal electrode 59, and a wiring (not shown) connected thereto.
上記の従来の製造方法では、ｎ型ドレイン領域５６のゲート電極５５から離れた端部は、ゲート電極５５に対して自己整合的には形成されない。そのため、ｎ型ドレイン領域５６は、フォトリソグラフィー工程でのアライメントずれを考慮して、大きく設計する必要がある。しかし、ｎ型ドレイン領域５６の面積を大きくすると、ドレインの接合容量が大きくなることで動作速度が遅くなり、また、高温時に発生するリーク電流も大きくなるという問題が生じる。 In the conventional manufacturing method described above, the end of the n-type drain region 56 away from the gate electrode 55 is not formed in a self-aligned manner with respect to the gate electrode 55. For this reason, the n-type drain region 56 needs to be designed large in consideration of misalignment in the photolithography process. However, when the area of the n-type drain region 56 is increased, the junction capacitance of the drain increases, resulting in a problem that the operation speed is slowed down and a leak current generated at a high temperature increases.
この問題の解決策として、特許文献１では、ポリシリコンで形成したゲート電極の側壁についた側壁膜をマスクとして、ソース・ドレイン領域をエッチングすることにより、ソース・ドレイン領域のゲート電極から離れた端部（ゲート電極側の端部に対して反対側の端部）をゲート電極の側壁膜に対して自己整合的に形成する（側壁膜をマスクにエッチングする）という策が示されている。 As a solution to this problem, in Patent Document 1, the source / drain region is removed from the gate electrode by etching the source / drain region using the sidewall film on the sidewall of the gate electrode formed of polysilicon as a mask. A method of forming a portion (end opposite to the end on the gate electrode side) in a self-aligned manner with respect to the side wall film of the gate electrode (etching using the side wall film as a mask) is shown.
特許文献１に記載の図１には、ゲート電極の側壁に側壁膜を形成する方法として、ゲート電極を覆うように膜を形成した後、異方性エッチングを行う方法が記載されているが、この方法では通常、側壁膜の厚さはゲート電極の厚さと同程度の厚さとなる。そのため、側壁膜をマスクとしてエッチングを行った後に残るソース・ドレイン領域の幅は、ゲート電極の厚さと同程度となる。 In FIG. 1 described in Patent Document 1, as a method of forming a sidewall film on the sidewall of the gate electrode, a method of performing anisotropic etching after forming a film so as to cover the gate electrode is described. In this method, the thickness of the sidewall film is usually the same as the thickness of the gate electrode. Therefore, the width of the source / drain region remaining after etching using the sidewall film as a mask is approximately the same as the thickness of the gate electrode.
しかし、例えば０．３５μｍルールのプロセスを用いてソース・ドレイン領域にコンタクトを形成するためには、ソース・ドレイン領域の幅は１．０μｍ以上必要となる。そのため、この幅をソース・ドレイン領域を自己整合的に形成するためには１．０μｍの厚いゲート電極を形成しなければならない。 However, in order to form a contact in the source / drain region using, for example, a 0.35 μm rule process, the width of the source / drain region needs to be 1.0 μm or more. Therefore, in order to form this width in a self-aligned manner in the source / drain regions, a 1.0 μm thick gate electrode must be formed.
しかし、１．０μｍの厚いゲート電極の形成には、ポリシリコンの堆積時間とパターン形成のためのエッチング時間が多く掛かり製造コストが増大し、またポリシリコンが厚くなることでゲート電極のパターン精度が低下するという問題が生じる。 However, the formation of a 1.0 μm thick gate electrode requires a lot of polysilicon deposition time and etching time for pattern formation, which increases the manufacturing cost, and increases the thickness of the polysilicon to increase the pattern accuracy of the gate electrode. The problem of deteriorating arises.
また、特許文献１に記載の図１０には、側壁膜をマスクとしてソース・ドレイン領域のエッチングを行った後、エッチングによりできた溝に酸化膜を埋め込み、その上にポリシリコンによりソース・ドレイン領域の引き出し部をエピタキシャル成長で形成することで、ソース・ドレイン領域の接合面積を増やすことなく、ソース・ドレイン領域の幅を増やす方法が記載されているが、製造工程が複雑であるという問題が生じる。 Further, in FIG. 10 described in Patent Document 1, after etching the source / drain region using the sidewall film as a mask, an oxide film is buried in the groove formed by the etching, and the source / drain region is formed thereon by polysilicon. Although a method for increasing the width of the source / drain region without increasing the junction area of the source / drain region by forming the lead-out portion by epitaxial growth is described, there arises a problem that the manufacturing process is complicated.
この発明の目的は、前記の課題を解決して、コンタクト領域を確保し、ドレイン接合容量とリーク電流を減少させることができる半導体装置およびその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device that can solve the above-described problems, secure a contact region, and reduce drain junction capacitance and leakage current, and a method for manufacturing the same.
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、第１導電型の半導体層の表面にゲート絶縁膜とポリシリコンとシリコン酸化膜を順次積層する工程と、前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ該ゲート電極の端部と重なる第２導電型のソース領域と第２導電型のドレイン領域とを同時に形成する工程と、前記ドレイン領域の前記ソース領域の方向と反対方向において前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ドレイン領域を貫通する斜めトレンチを形成する工程と、前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法とする。
In order to achieve the above object , according to the first aspect of the present invention, the step of sequentially stacking a gate insulating film, polysilicon, and silicon oxide film on the surface of the first conductivity type semiconductor layer; A step of patterning the silicon oxide film and selectively removing the polysilicon using the silicon oxide film as a mask to form a gate electrode; and a second conductive layer on both sides of the gate electrode and overlapping with an end of the gate electrode. Forming a source region of a type and a drain region of a second conductivity type simultaneously, and opening a predetermined distance from the gate electrode in the direction opposite to the direction of the source region of the drain region and an upper surface of the silicon oxide film And a cluster ion beam obliquely with respect to the drain region surface using the resist and the silicon oxide film as a mask. Or forming an oblique trench that irradiates the cluster and penetrating the drain region, and forming an interlayer insulating film that fills the oblique trench and covers the surface of the semiconductor layer after removing the resist, Forming a contact hole reaching each of the source region and the drain region in the interlayer insulating film; and forming a source electrode and the drain electrode respectively connected to the source region and the drain region through the contact hole; A method for manufacturing a semiconductor device, comprising:
特許請求の範囲の請求項２記載の発明によれば、第１導電型の半導体層の表面にゲート絶縁膜とポリシリコンとシリコン酸化膜を順次積層する工程と、前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、前記ゲート電極をマスクとして一方の端部と重なる第２導電型のソース領域と前記ゲート電極を挟んで前記ソース領域と反対側の他方の端部と重なる第２導電型のドレイン領域とを形成するためのイオン注入を行うイオン注入工程と、前記ドレイン領域を形成するために前記イオン注入された領域の前記ソース領域の方向と反対方向において前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域の形成面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ゲート電極の端部から離して前記ドレイン領域の深さよりも深くなるように斜めトレンチを形成する工程と、前記イオン注入により注入されたイオンを熱処理により活性化し前記ソース領域および前記斜めトレンチにより分割された前記ドレイン領域を形成する工程と、前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法とする。
According to the second aspect of the present invention, the step of sequentially stacking a gate insulating film, polysilicon, and a silicon oxide film on the surface of the first conductivity type semiconductor layer, patterning the silicon oxide film, A step of selectively removing the polysilicon using a silicon oxide film as a mask to form a gate electrode; a second conductivity type source region overlapping with one end using the gate electrode as a mask; An ion implantation step for performing ion implantation to form a drain region of the second conductivity type that overlaps the other end opposite to the source region; and the ion-implanted region for forming the drain region. Coating a resist having an opening on the upper surface of the silicon oxide film at a predetermined distance from the gate electrode in a direction opposite to the direction of the source region; An oblique trench is irradiated with a cluster ion beam or a cluster obliquely with respect to the surface where the drain region is formed using the silicon oxide film and the silicon oxide film as a mask so as to be deeper than the depth of the drain region away from the end of the gate electrode. Forming the drain region divided by the source region and the oblique trench by filling the ions implanted by the ion implantation by heat treatment, and filling the oblique trench after removing the resist Forming an interlayer insulating film covering the surface of the semiconductor layer; forming a contact hole reaching the source region and the drain region in the interlayer insulating film; and the source region via the contact hole. And source electrodes connected to the drain regions, respectively. And forming a fine the drain electrode, and a method of manufacturing a semiconductor device, characterized in that it comprises a.
特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記クラスターイオンビームのイオン種が六フッ化硫黄であるとよい。
特許請求の範囲の請求項４記載の発明によれば、請求項１または２に記載の発明において、前記クラスターが三フッ化塩素ガスを真空チャンバーに導入して形成される三フッ化塩素のクラスターであるとよい。
According to the invention described in claim 3 of the claims, in the invention described in claim 1 or 2, the ion species of the cluster ion beam may be sulfur hexafluoride.
According to the invention described in claim 4 of the claims, in the invention described in claim 1 or 2, the cluster of chlorine trifluoride is formed by introducing the chlorine trifluoride gas into the vacuum chamber. It is good to be.
特許請求の範囲の請求項５記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、第１導電型の半導体層の表面に開口部を有するＬＯＣＯＳ酸化膜を形成する工程を前記ゲート絶縁膜を形成する前に行うこととする。 According to the invention described in claim 5 , the LOCOS oxide film having an opening on the surface of the semiconductor layer of the first conductivity type is formed in the invention described in any one of claims 1 to 4. This step is performed before the gate insulating film is formed.
この発明によれば、ゲート電極と反対側のドレイン領域の端部に斜めトレンチを自己整合的に形成することで、ゲート電極の厚さ（またはゲート電極とその上のシリコン酸化膜の厚さの合計の厚さ）に関係なく、任意の幅を有するドレイン領域を形成することができる。 According to the present invention, the thickness of the gate electrode (or the thickness of the silicon oxide film on the gate electrode and the thickness of the gate electrode) is formed by forming the oblique trench in a self-aligned manner at the end of the drain region opposite to the gate electrode. Regardless of the total thickness, a drain region having an arbitrary width can be formed.
ドレイン領域の幅をコンタクト領域を確保する最小の幅とすることで、ドレイン接合容量とリーク電流を低減することができる。
ドレイン接合容量を低減することで半導体装置のスイッチング速度を速めることができる。
By setting the width of the drain region to the minimum width that secures the contact region, the drain junction capacitance and leakage current can be reduced.
By reducing the drain junction capacitance, the switching speed of the semiconductor device can be increased.
実施の形態を以下の実施例で説明する。 Embodiments will be described in the following examples.
図１〜図３は、この発明の一実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。以下、図１（ａ）〜図３（ｃ）にしたがって、この半導体装置の一例としての電界効果トランジスタの製造工程を説明する。 FIGS. 1 to 3 are cross-sectional views of the main part manufacturing process shown in the order of the steps in the semiconductor device manufacturing method according to one embodiment of the present invention. A manufacturing process of a field effect transistor as an example of this semiconductor device will be described below with reference to FIGS. 1 (a) to 3 (c).
まず、図１（ａ）に示すように、ｐ型シリコン基板１にＢイオンを、６０ｋｅＶ、５ｅ１２／ｃｍ2の条件で注入し、１１５０℃で２００分の熱処理を行うことで、ｐ型ウェル拡散層２を形成する。 First, as shown in FIG. 1A, B ions are implanted into a p-type silicon substrate 1 under the conditions of 60 keV and 5e12 / cm 2 , and a heat treatment is performed at 1150 ° C. for 200 minutes, whereby p-type well diffusion is performed. Layer 2 is formed.
次に、図１（ｂ）に示すように、デバイス分離領域にＬＰＣＶＤ（減圧ＣＶＤ）法でシリコン窒化膜を形成した上で、１０００℃の酸素雰囲気中で熱処理を行い、デバイス分離領域にＬＯＣＯＳ酸化膜３（選択酸化膜）を形成する。その後、また、シリコン窒化膜を除去する。続いて、チャネル領域の濃度を調整するために、ＢＦ2イオンを注入するがここでは図示していない。 Next, as shown in FIG. 1B, after a silicon nitride film is formed in the device isolation region by LPCVD (low pressure CVD), heat treatment is performed in an oxygen atmosphere at 1000 ° C., and LOCOS oxidation is performed in the device isolation region. A film 3 (selective oxide film) is formed. Thereafter, the silicon nitride film is removed again. Subsequently, BF 2 ions are implanted to adjust the concentration of the channel region, which is not shown here.
次に、図１（ｃ）に示すように、８００℃の酸素雰囲気中で熱処理を行い、厚さ１７ｎｍのゲート酸化膜４を形成する。
次に、図２（ａ）に示すように、ＬＰＣＶＤ法により厚さ０．３μｍのポリシリコンを形成し、続けてその上に厚さ０．５μｍのシリコン酸化膜６を形成する。その後、ＲＩＥエッチングによりシリコン酸化膜６とポリシリコンをエッチングし、ポリシリコンからなるゲート電極５を形成する。
Next, as shown in FIG. 1C, heat treatment is performed in an oxygen atmosphere at 800 ° C. to form a gate oxide film 4 having a thickness of 17 nm.
Next, as shown in FIG. 2A, polysilicon having a thickness of 0.3 μm is formed by LPCVD, and then a silicon oxide film 6 having a thickness of 0.5 μm is formed thereon. Thereafter, the silicon oxide film 6 and polysilicon are etched by RIE etching to form a gate electrode 5 made of polysilicon.
次に、図２（ｂ）に示すように、Ａｓイオンを３０ｋｅＶ、３×１０15／ｃｍ２の条件で注入し、熱処理により活性化して、ｎ型ドレイン領域７、ｎ型ソース領域８を形成する。 Next, as shown in FIG. 2B, As ions are implanted under the conditions of 30 keV and 3 × 10 15 / cm 2 and activated by heat treatment to form the n-type drain region 7 and the n-type source region 8. .
次に、図２（ｃ）に示すように、ソース領域８をレジストで覆った上で、ＳＦ6のクラスターイオンビームを加速電圧２０ｋｅＶ、ドーズ量２×１０15／ｃｍ2の条件でソース側からドレイン側に斜めに（傾斜をつけて）照射することで、ｎ型ドレイン領域７をエッチングして斜めトレンチ１０を形成し、ｎ型ドレイン領域７ａの幅Ｌを短くし電界効果トランジスタのｎ型ドレイン領域７ａを形成する。 Next, as shown in FIG. 2C, the source region 8 is covered with a resist, and a cluster ion beam of SF 6 is applied from the source side under the conditions of an acceleration voltage of 20 keV and a dose of 2 × 10 15 / cm 2. By irradiating the drain side obliquely (with an inclination), the n-type drain region 7 is etched to form the oblique trench 10, and the width L of the n-type drain region 7a is shortened to reduce the n-type drain of the field effect transistor. Region 7a is formed.
ここで、図２（ｂ）において、熱処理を行わず、Ａｓイオンのイオン注入だけを行った後、図２（ｃ）に示す斜めトレンチ１０を、後で形成されるｎ型ドレイン領域７の深さより深い深さとなるように行う。このエッチングの後に熱処理によりＡｓイオンを活性化してｎ型ドレイン領域７およびｎ型ソース領域８を形成してもよい。 Here, in FIG. 2B, heat treatment is not performed, and only As ions are implanted, and then the oblique trench 10 shown in FIG. 2C is formed in the depth of the n-type drain region 7 to be formed later. The depth is deeper than that. After this etching, As ions may be activated by heat treatment to form the n-type drain region 7 and the n-type source region 8.
図４は、傾斜角についての説明図である。傾斜角θはシリコン面（ｎ型ドレイン領域面）対する角度である。
この傾斜角θはゲート電極の厚さとシリコン酸化膜の厚さを合わせた合計の厚さＴと必要となるトレンチ形成後のｎ型ドレイン領域７ａの幅Ｌによって決定される（図３（ａ）と図４参照）。つまり、ｔａｎθ＝Ｔ／Ｌの関係で決まる。またＴの値が変わっても、θを調整することで所望のＬを得ることができる。
FIG. 4 is an explanatory diagram of the tilt angle. The inclination angle θ is an angle with respect to the silicon surface (n-type drain region surface).
This inclination angle θ is determined by the total thickness T of the thickness of the gate electrode and the thickness of the silicon oxide film and the width L of the n-type drain region 7a after the necessary trench formation (FIG. 3A). And FIG. 4). That is, it is determined by the relationship of tan θ = T / L. Even if the value of T changes, desired L can be obtained by adjusting θ.
例えば、Ｌを１μｍ〜５μｍ、Ｔを０．８μｍ〜１μｍとした場合、θ＝１０°〜４５°程度（垂直線に対しては４５°〜８０°程度）となる。Ｌの値はコンタクト領域が確保できる最小の値とするのがよく、０．３５μｍルールのプロセスを用いた場合には、コンタクト領域を確保する最小のＬは１．０〜１．２μｍとなり、θは４５°程度が好適である。 For example, when L is 1 μm to 5 μm and T is 0.8 μm to 1 μm, θ = about 10 ° to 45 ° (about 45 ° to 80 ° with respect to the vertical line). The value of L is preferably the minimum value that can secure the contact region. When a process of the 0.35 μm rule is used, the minimum L that secures the contact region is 1.0 to 1.2 μm, and θ Is preferably about 45 °.
末尾の参考文献１によれば、加速電圧２０ｋｅＶ、ドーズ量２×１０15／ｃｍ2の条件でＳＦ6のクラスターイオンビームエッチングを行った場合、シリコン膜は約０．５μｍエッチングされるのに対し、シリコン酸化膜は約０．１μｍしかエッチングされない。 According to Reference Document 1 at the end, when SF 6 cluster ion beam etching is performed under the conditions of an acceleration voltage of 20 keV and a dose of 2 × 10 15 / cm 2 , the silicon film is etched by about 0.5 μm. The silicon oxide film is only etched by about 0.1 μm.
通常、ｎ型ドレイン領域７の厚さは０．５μｍ程度なので、ゲート電極５上のシリコン酸化膜６はクラスターイオンビームに対するマスクとして機能し、クラスターイオンビームが遮蔽されるゲート電極５近傍のｎ型ドレイン領域７はエッチングされずに残り、ゲート電極５から一定距離以上離れたｎ型ドレイン領域７のみがエッチングされて最終的なｎ型ドレイン領域７ａとなる。ゲート電極５上のシリコン酸化膜６がゲート電極５と同じ大きさの場合には、ｎ型ドレイン領域７ａはゲート電極５に対して自己整合的に形成されることになる。 Since the thickness of the n-type drain region 7 is usually about 0.5 μm, the silicon oxide film 6 on the gate electrode 5 functions as a mask for the cluster ion beam, and the n-type near the gate electrode 5 where the cluster ion beam is shielded. The drain region 7 remains without being etched, and only the n-type drain region 7 that is separated from the gate electrode 5 by a certain distance or more is etched to become a final n-type drain region 7a. When the silicon oxide film 6 on the gate electrode 5 is the same size as the gate electrode 5, the n-type drain region 7 a is formed in a self-aligned manner with respect to the gate electrode 5.
尚、前記のＳＦ6のクラスターイオンビームエッチングの代わりに、三フッ化塩素（ＣｌＦ3）ガスを真空チャンバーに導入して三フッ化塩素をクラスター化し、このクラスターでシリコン膜をエッチングするクラスターエッチング法を用いても同様の効果が得られる（末尾の参考文献２参照のこと）。 In addition, instead of the above-described SF 6 cluster ion beam etching, a cluster etching method is employed in which chlorine trifluoride is clustered by introducing chlorine trifluoride (ClF 3 ) gas into a vacuum chamber, and the silicon film is etched by this cluster. The same effect can be obtained by using (see Reference Document 2 at the end).
また、ｎ型ドレイン領域７が一部除去されｎ型ドレイン領域７ａになるため、ドレイン接合容量を減少させることができる。その結果、電界効果トランジスタのスイッチング速度を速めることができる。 In addition, since the n-type drain region 7 is partially removed to become the n-type drain region 7a, the drain junction capacitance can be reduced. As a result, the switching speed of the field effect transistor can be increased.
次に、図３（ａ）に示すように、エッチング後、レジスト９を除去する。
次に、図３（ｂ）に示すように、層間絶縁膜としてＢＰＳＧ膜（ボロンリンガラス膜）をＳＡ−ＣＶＤ（準大気圧ＣＶＤ）により形成した後、８５０℃で３０分の熱処理を行い、ＢＰＳＧ膜表面の平坦化と、ｎ型ソース領域８、ｎ型ドレイン領域７ａのＡｓイオンの活性化を行う。尚、斜めトレンチ１０はＢＰＳＧ膜１１で充填され充填部１１ａとなる。
Next, as shown in FIG. 3A, after etching, the resist 9 is removed.
Next, as shown in FIG. 3B, after forming a BPSG film (boron phosphorus glass film) as an interlayer insulating film by SA-CVD (sub-atmospheric pressure CVD), heat treatment is performed at 850 ° C. for 30 minutes, The surface of the BPSG film is planarized and the As ions in the n-type source region 8 and the n-type drain region 7a are activated. The oblique trench 10 is filled with a BPSG film 11 to become a filling portion 11a.
次に、図３（ｃ）に示すように、ＲＩＥ（反応性イオンエッチング）によりドレイン、ソース、ゲートのコンタクトホールを形成した後、スパッタによりアルミニウム膜を形成する。その後、アルミニウム膜のエッチングを行い、アルミニウム配線を形成しゲート金属電極１２、ドレイン電極１３およびソース電極１４を形成する。 Next, as shown in FIG. 3C, drain, source and gate contact holes are formed by RIE (reactive ion etching), and then an aluminum film is formed by sputtering. Thereafter, the aluminum film is etched to form an aluminum wiring, and a gate metal electrode 12, a drain electrode 13, and a source electrode 14 are formed.
以上の工程により、ｎ型ドレイン領域７ａがゲート電極５に対して前記したように自己整合的に形成された電界効果トランジスタが形成される。図９は、この発明の一実施例の半導体装置の要部平面図である。図３（ｃ）に示すゲート金属電極１２、ドレイン電極１３およびソース電極１４については省略している。 Through the above steps, a field effect transistor in which the n-type drain region 7a is formed in a self-aligned manner with respect to the gate electrode 5 is formed. FIG. 9 is a plan view of an essential part of a semiconductor device according to one embodiment of the present invention. The gate metal electrode 12, the drain electrode 13, and the source electrode 14 shown in FIG.
また、前記ではｎ型ドレイン領域７に斜めトレンチ１０を形成してｎ型ドレイン領域７ａとしたが、図５に示すように、ｎ型ソース領域８にも斜めトレンチ１０ａを形成しても構わない。この場合にはｎ型ソース領域８ａの接合面積が減少するため、ｎ型ソース領域８ａの接合容量は減少する。尚、図５は、図３（ａ）に相当する断面図である。
［参考文献１］
豊田紀章， 木谷博昭， 松尾二郎， 山田公， 信学技報 ＳＤＭ９５−１９４（電子情報通信学会）（１９９５）６９．
［参考文献２］
「ガスクラスターによる高速異方性エッチング、平坦化加工技術の開発」 岩谷産業（株） ニュースリリース ２００８年１２月３日
In the above description, the oblique trench 10 is formed in the n-type drain region 7 to form the n-type drain region 7a. However, as shown in FIG. 5, the oblique trench 10a may also be formed in the n-type source region 8. . In this case, since the junction area of the n-type source region 8a is reduced, the junction capacitance of the n-type source region 8a is reduced. FIG. 5 is a cross-sectional view corresponding to FIG.
[Reference 1]
Noriaki Toyoda, Hiroaki Kitani, Jiro Matsuo, Ko Yamada, IEICE Technical Report SDM95-194 (The Institute of Electronics, Information and Communication Engineers) (1995) 69.
[Reference 2]
"Development of high-speed anisotropic etching and planarization technology using gas cluster" Iwatani Corp. News Release December 3, 2008
１ ｐ型シリコン基板
２ ｐ型ウエル拡散層
３ ＬＯＣＯＳ酸化膜
４ ゲート酸化膜
５ ゲート電極
６ シリコン酸化膜
７ ｎ型ドレイン領域
８ ｎ型ソース領域
９ レジスト
１０ 斜めトレンチ
１０ａ 斜めトレンチ
１１ ＢＰＳＧ膜
１１ａ 充填部
１２ ゲート金属電極
１３ ドレイン電極
１４ ソース電極
1 p-type silicon substrate 2 p-type well diffusion layer 3 LOCOS oxide film 4 gate oxide film 5 gate electrode 6 silicon oxide film 7 n-type drain region 8 n-type source region 9 resist 10 oblique trench 10a oblique trench 11 BPSG film 11a filling portion 12 Gate metal electrode 13 Drain electrode 14 Source electrode
Claims (5)
前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ該ゲート電極の端部と重なる第２導電型のソース領域と第２導電型のドレイン領域とを同時形成する工程と、
前記ドレイン領域の前記ソース領域の方向と反対方向に前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、
前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ドレイン領域を貫通する斜めトレンチを形成する工程と、
前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、
該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、
該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 Sequentially stacking a gate insulating film, polysilicon, and a silicon oxide film on the surface of the semiconductor layer of the first conductivity type;
Patterning the silicon oxide film and selectively removing the polysilicon using the silicon oxide film as a mask to form a gate electrode;
Simultaneously forming a second conductivity type source region and a second conductivity type drain region on both sides of the gate electrode, each overlapping with an end of the gate electrode;
Coating a resist having an opening on the upper surface of the silicon oxide film at a predetermined distance from the gate electrode in a direction opposite to the direction of the source region of the drain region;
Irradiating a cluster ion beam or cluster obliquely with respect to the drain region surface using the resist and the silicon oxide film as a mask to form an oblique trench penetrating the drain region; and
Forming an interlayer insulating film that fills the oblique trenches after removing the resist and covers the surface of the semiconductor layer;
Forming contact holes respectively reaching the source region and the drain region in the interlayer insulating film;
Forming a source electrode and a drain electrode respectively connected to the source region and the drain region through the contact hole;
A method for manufacturing a semiconductor device, comprising:
前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、
前記ゲート電極をマスクとして一方の端部と重なる第２導電型のソース領域と前記ゲート電極を挟んで前記ソース領域と反対側の他方の端部と重なる第２導電型のドレイン領域とを形成するためのイオン注入を行うイオン注入工程と、
前記ドレイン領域を形成するために前記イオン注入された領域の前記ソース領域の方向と反対方向において前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、
前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域の形成面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ゲート電極の端部から離して前記ドレイン領域の深さよりも深くなるように斜めトレンチを形成する工程と、
前記イオン注入により注入されたイオンを熱処理により活性化し前記ソース領域および前記斜めトレンチにより分割された前記ドレイン領域を形成する工程と、
前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、
該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、
該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 Sequentially stacking a gate insulating film, polysilicon, and a silicon oxide film on the surface of the semiconductor layer of the first conductivity type;
Patterning the silicon oxide film and selectively removing the polysilicon using the silicon oxide film as a mask to form a gate electrode;
Using the gate electrode as a mask, a second conductivity type source region that overlaps one end and a second conductivity type drain region that overlaps the other end opposite to the source region across the gate electrode are formed. An ion implantation step for performing ion implantation for
Coating a resist having an opening on the upper surface of the silicon oxide film at a predetermined distance from the gate electrode in a direction opposite to the direction of the source region of the ion implanted region to form the drain region;
Using the resist and the silicon oxide film as a mask, a cluster ion beam or a cluster is irradiated obliquely with respect to the formation surface of the drain region, and is obliquely separated from the end of the gate electrode so as to be deeper than the depth of the drain region. Forming a trench;
Activating ions implanted by the ion implantation by heat treatment to form the drain region divided by the source region and the oblique trench;
Forming an interlayer insulating film that fills the oblique trenches after removing the resist and covers the surface of the semiconductor layer;
Forming contact holes respectively reaching the source region and the drain region in the interlayer insulating film;
Forming a source electrode and a drain electrode respectively connected to the source region and the drain region through the contact hole;
A method for manufacturing a semiconductor device, comprising:
According to any one of claims 1 to 4, characterized in that before forming step of the gate insulating film to form a LOCOS oxide film having an opening on the surface of the first conductive type semiconductor layer A method for manufacturing a semiconductor device.
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