JP5385471B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5385471B2 JP5385471B2 JP2013028828A JP2013028828A JP5385471B2 JP 5385471 B2 JP5385471 B2 JP 5385471B2 JP 2013028828 A JP2013028828 A JP 2013028828A JP 2013028828 A JP2013028828 A JP 2013028828A JP 5385471 B2 JP5385471 B2 JP 5385471B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating
- connection terminal
- chip
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
- H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
以下、第1実施形態を図1〜図12に従って説明する。
図1に示すように、半導体パッケージ1は、配線基板2と、配線基板2上に搭載された半導体チップ3と、その半導体チップ3上に積層された半導体チップ4と、配線基板2上に積層された半導体チップ3,4を封止する封止樹脂5とを有している。この半導体パッケージ1は、配線基板2上に複数の半導体チップ3,4が三次元的に積層された所謂チップ積層型パッケージである。積層される半導体チップ3としては、例えばCPUやMPU等のロジックデバイス用の半導体チップを用いることができる。また、半導体チップ4としては、例えばDRAMやSDRAM等のメモリデバイス用の半導体チップを用いることができる。なお、以下の説明では、配線基板2上に積層された2つの半導体チップのうち、1段目に積層された半導体チップ3を下側チップ3とも称し、2段目に積層された半導体チップ4を上側チップ4とも称する。
次に、配線基板2の構造について説明する。
配線基板2は、基板本体10と、最上層の配線パターン20と、ソルダレジスト層22と、最下層の配線パターン23と、ソルダレジスト層25とを有している。
ビルドアップ樹脂(フィラー入りのエポキシ樹脂)、液晶ポリマー(liquid crystal polymer)等を用いることができる。また、絶縁層26の材料としては、粘着性を有するシート状の異方性導電樹脂(例えば、ACF(Anisotropic Conductive Film))やペースト
状の異方性導電樹脂(例えば、ACP(Anisotropic Conductive Paste))等を用いることができる。ここで、ACP及びACFは、エポキシ系樹脂又はシアネートエステル系樹脂をベースとする絶縁樹脂にNi/Auに被膜された小径球状の樹脂が分散されたものであり、鉛直方向に対しては導電性を有し、水平方向には絶縁性を有する樹脂である。この絶縁層26の厚さは、例えば10〜100μm程度とすることができる。
次に、下側チップ3の構造について説明する。
下側チップ3は、半導体基板30と、絶縁層31と、貫通電極32と、絶縁膜33と、配線パターン40と、ビア41と、絶縁層42と、電極パッド43Pと、保護膜44と、接続端子45とを有している。この下側チップ3は、配線基板2にフリップチップ接合されている。
次に、上側チップ4の構造について図1に従って説明する。
上側チップ4は、半導体基板50と、保護膜51と、電極パッド52Pと、接続端子53と、絶縁層54を有している。この上側チップ4は、下側チップ3にフリップチップ接合されている。
下側チップ3では、貫通電極32の上端面が半導体基板30の第2主面30B側で絶縁層31の第1主面31Aと略面一となるように形成されている。このため、下側チップ3の上面(つまり、積層される下側チップ3と上側チップ4との間のギャップにおける下面)が平坦面となる。ここで、本実施形態では、上側チップ4の絶縁層54がアンダーフィル材に相当する。そして、この絶縁層54と接する下側チップ3の絶縁層31の上面が平坦面であるため、その絶縁層31に絶縁層54を接着する際に、相互の界面にボイド等が生じず、両者が良好に接着される。
次に、上記半導体パッケージ1の製造方法を説明する。
(下側チップの製造方法)
まず、下側チップ3の製造方法について図3〜図8に従って説明する。以下の説明では、説明の簡略化のために1つのチップを拡大して説明するが、実際にはウェハレベルで製造が行われるため、1枚のウェハに多数の下側チップを一括して作製した後、個々のチップに個片化される。なお、ここでは、半導体集積回路の製造方法についての説明は省略する。
続いて、図4(d)に示す工程では、絶縁層42及び配線層43上に、配線層43の一部に画定される電極パッド43Pの部分のみを露出させる開口部44Xを有する保護膜44を形成する。この保護膜44は、例えばCVD法によって絶縁層42及び配線層43を覆う保護膜44を形成し、その保護膜44上に開口部44Xを形成する部位を露出させたレジスト層を形成した後、そのレジスト層をマスクとして上記保護膜44の露出部位をドライエッチング等によって除去することにより形成することができる。
の側面にめっきを施すことで両面を導通させた後、例えばサブトラクティブ法により配線14,15を形成することによって製造される。次に、コア基板11の両面に絶縁層12,13をそれぞれ樹脂フィルムの真空ラミネートにより形成し、加熱して硬化させる。なお、樹脂の塗布と加熱により絶縁層12,13を形成してもよい。続いて、絶縁層12,13にそれぞれ開口部を形成し、必要であればデスミア処理した後、例えばセミアディティブ法によりビア16,17及び配線パターン20,23を形成する。次いで、配線パターン20,23の一部をそれぞれパッド20P,23Pとして露出させるための開口部22X,25Xを有するソルダレジスト層22,25を形成する。
次に、図11(a)に示す工程では、貫通電極32の上面32Bに接続端子34が形成された下側チップ3の上方に、上記製造された上側チップ4を配置する。具体的には、下側チップ3の接続端子34側の面と、上側チップ4の電極パッド52P側の面とを対向させて、下側チップ3の接続端子34と電極パッド52P上に形成された接続端子53とが対向するように位置決めされる。
(1)下側チップ3では、貫通電極32の上端面が半導体基板30の第2主面30B側で絶縁層31の第1主面31Aと略面一となるように形成されている。このため、下側チップ3の上面(つまり、積層される下側チップ3と上側チップ4との間のギャップにおける下面)が平坦面となる。これにより、下側チップ3と上側チップ4との間にアンダーフィル材を充填する場合に、そのアンダーフィル材の充填される面の段差が少なくなるため、アンダーフィル材の流動性を向上させることができ、アンダーフィル材の充填性を向上させることができる。したがって、アンダーフィル材にボイドが発生することを好適に抑制できるため、下側チップ3と上側チップ4間の電気的接続信頼性を向上させることができる。
(5)上側チップ4の下面(下側チップ3と対向する面)側に半硬化状態の絶縁層54Aを形成し、その上側チップ4を下側チップ3に積層した後に、絶縁層54を熱硬化するようにした。そして、このように形成された絶縁層54がアンダーフィル材と同様の役割を果たす。これにより、上側チップ4を下側チップ3に積層する際に、半硬化状態の絶縁層54Aが接続端子34,53や電極パッド52P等を覆うように変形されるため、アンダーフィル材を充填する際に問題となるボイドの発生を抑制することができる。さらに、アンダーフィル材を充填する工程も省略することができる。
以下、第2実施形態を図13〜図16に従って説明する。先の図1〜図12に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
半導体チップ6aは、半導体基板80と、絶縁層81と、貫通電極82と、絶縁膜83と、配線パターン90と、ビア91と、絶縁層92と、電極パッド93Pと、保護膜94と、接続端子95と、絶縁層96を有している。この半導体チップ6aは、接続端子95が半導体チップ3の接続端子34にフリップチップ接合されている。
次に、半導体パッケージ1Aの製造方法を図14〜図16に従って説明する。
図14に示す配線基板2に半導体チップ3がフリップチップ接合された構造体は、先の図3〜図9で説明した製造工程により製造することができる。また、半導体チップ6aは、先の図3〜図10で説明した製造工程と略同様の工程により製造することができるため、ここでは詳細な説明を省略する。すなわち、図3(a)〜図8(c)に示した工程と同様の製造工程により、半導体基板80、絶縁層81、貫通電極82、絶縁膜83、接続端子84、配線パターン90、ビア91、絶縁層92、保護膜94及び接続端子95を形成することができる。但し、接続端子95は、図5(a)〜図6(a)に示した工程の代わりに図10(b)に示した工程を利用して形成される。そして、保護膜94の下面に、接続端子95を覆うようにB−ステージ(半硬化状態)の絶縁層96Aを形成する。絶縁層96Aの材料としてシート状の絶縁樹脂を用いた場合には、保護膜94の下面にシート状の絶縁樹脂をラミネートする。但し、この工程では、シート状の絶縁樹脂の熱硬化は行わず、B−ステージ状態にしておく。なお、絶縁層96Aを真空雰囲気中でラミネートすることにより、絶縁層96A中へのボイドの巻き込みを抑制することができる。一方、絶縁層96Aの材料として液状又はペースト状の絶縁樹脂を用いた場合には、保護膜94の上面に液状又はペースト状の絶縁樹脂を例えば印刷法やスピンコート法により塗布する。その後、塗布した液状又はペースト状の絶縁樹脂をプリベークしてB−ステージ状態にする。以上の製造工程により、半導体チップ6aが製造される。
(第3実施形態)
以下、第3実施形態を図17及び図18に従って説明する。この実施形態では、下側チップと上側チップとの接続形態が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。なお、先の図1〜図16に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
(8)下側チップ3Aの貫通電極32の上端面32Bに、予備はんだからなる接続端子34Aを形成するようにした。また、上側チップ4Aの電極パッド52P上に、柱状の接続端子55とはんだ層56とを形成するようにした。これにより、下側チップ3Aと上側チップ4Aとの間をはんだ同士で接合することができる。このため、例えば下側チップ3A及び上側チップ4Aの片側のみにはんだを形成した場合と比べて、濡れ性を向上させることができるとともに、接合はんだ量(はんだ体積)の増大によって接続強度を向上させることができる。したがって、下側チップ3Aと上側チップ4A間の接続信頼性を向上させることができる。
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態における配線基板2上に積層される半導体チップの種類及び数は特に限定されない。例えば配線基板2上に積層される複数の半導体チップの全てを、メモリデバイス用の半導体チップとしてもよい。
2 配線基板
3,3A 半導体チップ(半導体装置、第1半導体装置)
4,4A 半導体チップ(第2半導体装置)
6a,6b 半導体チップ(半導体装置)
30,80 半導体基板(第1半導体基板)
30X,80X 貫通孔
31,81 絶縁層(第1絶縁層)
31X,81X 開口部
32,82 貫通電極
32A 導電層
33,83 絶縁膜
34,84 接続端子(第1接続端子)
34A 接続端子(第1接続端子、予備はんだ)
36 金属膜(金属バリア層)
50 半導体基板(第2半導体基板)
52P,93P 電極パッド
53,95 接続端子(第2接続端子)
54,96 絶縁層(第3絶縁層)
55 接続端子(第2接続端子、バンプ)
56 はんだ層(第2接続端子)
60 基板
60X 溝部
Claims (11)
- 半導体基板の第1主面と第2主面との間を貫通する貫通孔に形成される貫通電極を備える半導体装置の製造方法であって、
前記半導体基板の母材となる基板の第2主面側に溝部を形成する工程と、
前記溝部の内壁面全面に絶縁膜を形成する工程と、
前記絶縁膜の内壁面全面を覆うように金属バリア層を形成する工程と、
前記金属バリア層よりも内側の空間に導電層を形成する工程と、
前記第2主面上に、前記導電層と接続する配線パターン及び第2絶縁層を積層する工程と、
前記基板を前記第1主面側から薄化して前記半導体基板を形成し、前記溝部を前記貫通孔とするとともに、前記半導体基板から前記絶縁膜で覆われた導電層及び金属バリア層の一部を露出させる工程と、
前記露出された絶縁膜、導電層及び金属バリア層を覆うように第1絶縁層を形成する工程と、
前記導電層の前記第1主面側の第1端面と前記絶縁層の前記半導体基板と接する面とは反対側の面とが面一になるように、前記第1絶縁層、前記絶縁膜、前記導電層及び前記金属バリア層を研削又は研磨することにより、前記第1絶縁層に、前記貫通孔と連通し、かつ前記貫通孔と同一開口径の開口部を形成するとともに、前記貫通孔及び前記開口部内の前記導電層及び前記金属バリア層を前記貫通電極とする工程と、
前記貫通電極の第一端面上に、無電解めっき法により無電解めっき金属層からなる第1接続端子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1接続端子を形成する工程においては、前記貫通電極の第1端面上において、前記金属バリア層及び前記導電層上に前記第1接続端子を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記配線パターンと接続された電極パッド上に第2接続端子を形成する工程と、
前記第2接続端子を覆うように半硬化状態の第3絶縁層を形成する工程と、
を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記第2絶縁層上に、前記電極パッドを露出するように保護膜を形成する工程を有し、
前記第3絶縁層を形成する工程においては、前記保護膜上に前記第3絶縁層を形成することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記研削は、バイト研削であることを特徴とする請求項1〜4の何れか一項に記載の半導体装置の製造方法。
- 前記金属バリア層を形成する工程においては、窒化タンタル、タンタル、クロム、チタンのうちのいずれか一つからなる金属層で前記金属バリア層を形成することを特徴とする請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記第1接続端子を形成する工程においては、錫層、金層、ニッケル層と金層とを順に積層した金属層、パラジウム層と金層とを順に積層した金属層、ニッケル層とパラジウム層と金層とを順に積層した金属層のうちのいずれかの金属層で前記第1接続端子を形成することを特徴とする請求項1〜6のいずれか一項に半導体装置の製造方法。
- 前記絶縁膜を形成する工程においては、シリコン酸化膜又は窒化シリコン膜で前記絶縁膜を形成することを特徴とする請求項1〜7のいずれか一項に記載の半導体装置の製造方法。
- 前記導電層を形成する工程においては、電解銅めっき法により前記導電層を形成することを特徴とする請求項1〜8のいずれか一項に記載の半導体装置の製造方法。
- 前記絶縁膜の内壁面全体を覆うように、前記金属バリア層を含んで構成されるシード層を形成する工程を有することを特徴とする請求項1〜9のいずれか一項に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程においては、前記半導体基板の第2主面、前記貫通孔の内壁面及び前記開口部の内壁面を覆うように一体に前記絶縁膜を形成し、
前記配線パターン及び第2絶縁層を積層する工程においては、前記半導体基板の第2主面に形成された前記絶縁膜上に、前記配線パターン及び前記第2絶縁層を形成することを特徴とする請求項1〜10のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013028828A JP5385471B2 (ja) | 2011-08-10 | 2013-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011175197 | 2011-08-10 | ||
JP2011175197 | 2011-08-10 | ||
JP2013028828A JP5385471B2 (ja) | 2011-08-10 | 2013-02-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011270410A Division JP5357241B2 (ja) | 2011-08-10 | 2011-12-09 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013093626A JP2013093626A (ja) | 2013-05-16 |
JP5385471B2 true JP5385471B2 (ja) | 2014-01-08 |
Family
ID=48616448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013028828A Active JP5385471B2 (ja) | 2011-08-10 | 2013-02-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5385471B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6548187B2 (ja) * | 2015-05-26 | 2019-07-24 | ローム株式会社 | 半導体装置 |
JP6495130B2 (ja) * | 2015-07-24 | 2019-04-03 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3931749B2 (ja) * | 1996-02-23 | 2007-06-20 | 松下電器産業株式会社 | 突起電極を有する半導体装置の製造方法 |
JP4246132B2 (ja) * | 2004-10-04 | 2009-04-02 | シャープ株式会社 | 半導体装置およびその製造方法 |
-
2013
- 2013-02-18 JP JP2013028828A patent/JP5385471B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013093626A (ja) | 2013-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5357241B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP6232249B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
KR102127796B1 (ko) | 반도체 패키지 및 방법 | |
JP5878362B2 (ja) | 半導体装置、半導体パッケージ及び半導体装置の製造方法 | |
TWI708291B (zh) | 半導體封裝及其製造方法 | |
TWI690030B (zh) | 半導體封裝及其形成方法 | |
US9368474B2 (en) | Manufacturing method for semiconductor device | |
US10515889B2 (en) | Semiconductor package device and method of manufacturing the same | |
TWI749088B (zh) | 半導體裝置的製造方法 | |
US20230207476A1 (en) | Package structure with adhesive element over semiconductor chip | |
TW201923914A (zh) | 半導體封裝及其製造方法 | |
US11443993B2 (en) | Chip package structure with cavity in interposer | |
JP2017108019A (ja) | 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法 | |
JP2014063974A (ja) | チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法 | |
TWI821644B (zh) | 晶片封裝結構及其形成方法 | |
JP5385471B2 (ja) | 半導体装置の製造方法 | |
US11664301B2 (en) | Semiconductor device package | |
US11404394B2 (en) | Chip package structure with integrated device integrated beneath the semiconductor chip | |
US11282759B2 (en) | Chip package structure having warpage control and method of forming the same | |
US11810830B2 (en) | Chip package structure with cavity in interposer | |
US20230386949A1 (en) | Semiconductor package and method of fabricating the same | |
US11201110B2 (en) | Semiconductor device package with conductive pillars and method for manufacturing the same | |
CN114050147A (zh) | 半导体封装装置及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130218 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20130218 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20130312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130423 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130621 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130910 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131003 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5385471 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |