JP5378732B2 - Semiconductor wafer evaluation method, semiconductor wafer manufacturing method, and semiconductor wafer manufacturing process evaluation method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To suitably evaluate electric characteristics of a wafer for semiconductor such as a silicon wafer. <P>SOLUTION: A method of evaluating the wafer for semiconductor includes measuring I-V characteristics (S2, S3) of a silicon wafer 1 optionally selected from a lot PL (S1), and determining whether or not a measured value 6 matches a reference value 7 (S4). When they mach each other, the silicon wafer is a conforming article and sent to a shipping stage (S6). When they do not mach each other, a sacrificial oxide film is grown and then removed and so on to remove impurities sticking on the silicon wafer 1. Then I-V characteristics of another silicon wafer 1 in the same lot PL are measured again and it is determined whether a measured value 6 matches the reference value 7. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、半導体用ウエハの評価方法、半導体ウエハの製造方法及び半導体ウエハの製造工程の評価方法に関する。   The present invention relates to a semiconductor wafer evaluation method, a semiconductor wafer manufacturing method, and a semiconductor wafer manufacturing process evaluation method.

半導体用ウエハの製造工程においては、所定数の半導体用ウエハ毎にそれぞれ１枚ずつの半導体用ウエハ（シリコンウエハ）を抜き取って、その電気的特性を評価する。評価試験の方法としては、例えば、経時絶縁破壊（TimeDependent Dielectric Breakdown：TDDB）や瞬時絶縁破壊（TimeZero Dielectric Breakdown：TZDB）が知られている（特許文献１，特許文献２）。経時絶縁破壊試験では、金属−酸化膜−半導体構造（Metal Oxide Semiconductor：MOS）に一定の電圧を印加し、ＭＯＳが破壊される率を計測する。瞬時絶縁破壊試験では、ＭＯＳに印加する電圧を段階的に高めていき、絶縁破壊が生じる電圧を計測する。
特開２００８−０４７５８９号公報 特開平０５−０９０３７６号公報 In the manufacturing process of a semiconductor wafer, one semiconductor wafer (silicon wafer) is extracted for each predetermined number of semiconductor wafers, and the electrical characteristics thereof are evaluated. As a method for the evaluation test, for example, time-dependent dielectric breakdown (TDDB) and instantaneous dielectric breakdown (TZDB) are known (Patent Document 1, Patent Document 2). In the time-dependent dielectric breakdown test, a constant voltage is applied to a metal-oxide-semiconductor structure (Metal Oxide Semiconductor: MOS), and the rate at which the MOS is broken is measured. In the instantaneous dielectric breakdown test, the voltage applied to the MOS is increased in stages, and the voltage at which dielectric breakdown occurs is measured.
JP 2008-047589 A JP 05-090376 A

上記従来技術に記載の通り、ＴＤＤＢやＴＺＤＢによって半導体用ウエハの電気的特性を評価することができる。しかし、本出願の発明者は、ＴＤＤＢとＴＺＤＢとで評価結果の異なる場合があることを見い出した。即ち、本発明者は、ＴＤＤＢで良い評価を得た場合でも、ＴＺＤＢでは良い評価とならない場合があることを見い出した。従って、従来の方法では、半導体用ウエハを適切に評価できない可能性がある。さらに、本発明者は、評価結果に差異が生じる理由を解明し、その差異を有効に解消する方法を見い出した。従来より知られている文献には、測定方法間における結果の相違及びその相違の解消方法について開示されておらず、その示唆も含まれていない。   As described in the above prior art, the electrical characteristics of a semiconductor wafer can be evaluated by TDDB or TZDB. However, the inventors of the present application have found that evaluation results may differ between TDDB and TZDB. That is, the present inventor has found that even when a good evaluation is obtained with TDDB, there is a case where the evaluation is not good with TZDB. Therefore, there is a possibility that the conventional method cannot appropriately evaluate the semiconductor wafer. Furthermore, the present inventor has elucidated the reason why a difference occurs in the evaluation result, and has found a method for effectively eliminating the difference. Conventionally known literatures do not disclose differences in results between measurement methods and methods for resolving the differences, nor do they include suggestions.

本発明は、上記問題に着目してなされたもので、その目的は、半導体ウエハに関する金属−酸化膜−半導体構造の電流−電圧特性の測定値と基準値との差異に基づいて半導体用ウエハを適切に評価し、その品質を保持することができる評価方法及び製造方法を提供することにある。   The present invention has been made paying attention to the above problems, and its purpose is to provide a semiconductor wafer based on a difference between a measured value and a reference value of a current-voltage characteristic of a metal-oxide film-semiconductor structure related to a semiconductor wafer. An object of the present invention is to provide an evaluation method and a manufacturing method capable of appropriately evaluating and maintaining the quality.

上記課題を解決するために、本発明の第１の観点に従う、半導体用ウエハを評価する方法は、半導体用ウエハについて金属−酸化膜−半導体構造の電流−電圧特性を測定し、電流−電圧特性の測定値と基準値とを比較し、測定値と基準値とが不一致の場合は不良品であると判定し、測定値と基準値とが一致する場合は良品であると判定する。
ここで、「測定値と基準値とが一致する」とは、基準値と測定値とのずれが、許容範囲内にある場合を意味する。許容範囲は、測定器や酸化処理のばらつきを考慮して事前に求めておくことができる。 In order to solve the above-mentioned problem, a method for evaluating a semiconductor wafer according to the first aspect of the present invention comprises measuring a current-voltage characteristic of a metal-oxide film-semiconductor structure for a semiconductor wafer, and a current-voltage characteristic. The measured value and the reference value are compared, and if the measured value and the reference value do not match, it is determined to be a defective product, and if the measured value and the reference value match, it is determined to be a non-defective product.
Here, “the measured value and the reference value match” means that the deviation between the reference value and the measured value is within an allowable range. The allowable range can be obtained in advance in consideration of variations in measuring instruments and oxidation treatment.

本発明の実施形態では、測定値と基準値とが不一致の場合、不良品であると判定された半導体用ウエハの少なくとも一面側に所定の処理を実施する。   In the embodiment of the present invention, when the measured value and the reference value do not match, a predetermined process is performed on at least one surface side of the semiconductor wafer determined to be defective.

本発明の実施形態では、不良品であると判定された半導体用ウエハに所定の処理を実施した後、金属−酸化膜−半導体構造の電流−電圧特性を再び測定し、再測定値と基準値とを比較し、再測定値と基準値とが一致する場合は良品であると判定し、再測定値と基準値とが不一致の場合は不良品であると判定する。   In the embodiment of the present invention, after a predetermined process is performed on a semiconductor wafer determined to be a defective product, the current-voltage characteristic of the metal-oxide film-semiconductor structure is measured again, and the remeasured value and the reference value are measured. Are determined to be non-defective if the remeasured value and the reference value match, and determined to be defective if the remeasured value and the reference value do not match.

本発明の実施形態では、所定の処理とは、半導体用ウエハの少なくとも一面側に犠牲酸化膜を成長させた後に当該犠牲酸化膜を除去する処理である、請求項２または請求項３のいずれかに記載の半導体用ウエハの評価方法。   In the embodiment of the present invention, the predetermined processing is processing for removing the sacrificial oxide film after growing the sacrificial oxide film on at least one surface side of the semiconductor wafer. The evaluation method of the wafer for semiconductors as described in 2.

本発明の別の実施形態では、電流−電圧特性を測定する前に、所定の別の試験として経時絶縁膜破壊試験または瞬時絶縁膜破壊試験のいずれかを実施し、所定の別の試験の結果が合格であった場合に、電流−電圧特性を測定し、測定値と基準値とを比較し、測定値と基準値とが不一致の場合は不良品であると判定し、測定値と基準値とが一致する場合は良品であると判定する。   In another embodiment of the present invention, before measuring the current-voltage characteristics, either a time-dependent insulating film breakdown test or an instantaneous insulating film breakdown test is performed as a predetermined another test, and a result of the predetermined another test is determined. Is passed, measure the current-voltage characteristics, compare the measured value and the reference value, and if the measured value and the reference value do not match, determine that the product is defective, and measure the measured value and the reference value. Is determined to be a non-defective product.

本発明の他の観点に従う、半導体用ウエハを評価する方法は、製造工程から供給される所定数の半導体用ウエハの中から少なくとも１枚の半導体用ウエハを試験用半導体用ウエハとして選択するステップと、選択された試験用半導体用ウエハに金属−酸化膜−半導体構造を形成し、その金属−酸化膜−半導体構造の電流−電圧特性を測定するステップと、基準値と電流−電圧特性の測定値とを比較するステップと、基準値と測定値とが一致する場合には良品と判定し、試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、基準値と測定値とが不一致の場合には、試験用半導体用ウエハと同一バッチあるいは同一ロットの別の半導体用ウエハに犠牲酸化膜を成長させ、この犠牲酸化膜を除去するステップと、犠牲酸化膜を除去した後で、別の半導体用ウエハのうちの少なくともいずれか１枚を新たな試験用半導体用ウエハとして金属−酸化膜−半導体構造を再形成し、電流−電圧特性を再測定するステップと、再測定値と基準値とを比較するステップと、再測定値と基準値とが一致する場合は良品であると判定し、試験用半導体用ウエハ及び新たな試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、再測定値と基準値とが不一致の場合は不良品であると判定するステップと、を含む。   According to another aspect of the present invention, a method for evaluating a semiconductor wafer includes selecting at least one semiconductor wafer as a test semiconductor wafer from a predetermined number of semiconductor wafers supplied from a manufacturing process; Forming a metal-oxide-semiconductor structure on the selected test semiconductor wafer, measuring the current-voltage characteristics of the metal-oxide-semiconductor structure, and measuring the reference value and the current-voltage characteristic. And a step of determining a non-defective product when the reference value and the measured value match, sending a semiconductor wafer other than the test semiconductor wafer to the shipping process, and the reference value and the measured value. Are not matched, a step of growing a sacrificial oxide film on another semiconductor wafer in the same batch or lot as the test semiconductor wafer, removing the sacrificial oxide film, and sacrificing oxidation And re-measuring the current-voltage characteristics by re-forming the metal-oxide-semiconductor structure using at least one of the other semiconductor wafers as a new test semiconductor wafer. The step of comparing the remeasured value with the reference value is determined as a non-defective product if the remeasured value and the reference value match, and other than the test semiconductor wafer and the new test semiconductor wafer A step of sending a semiconductor wafer to a shipping process, and a step of determining a defective product when the remeasured value and the reference value do not match.

本発明の別の観点に従う、半導体用ウエハの製造方法は、所定形状の半導体用ウエハを製造するステップと、製造された所定数の半導体用ウエハの中から少なくとも１枚の半導体用ウエハを試験用半導体用ウエハとして選択するステップと、選択された試験用半導体用ウエハに金属−酸化膜−半導体構造を形成し、その金属−酸化膜−半導体構造の電流−電圧特性を測定するステップと、基準値と電流−電圧特性の測定値とを比較するステップと、基準値と測定値とが一致する場合には良品と判定し、試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、基準値と測定値とが不一致の場合には、試験用半導体用ウエハと同一バッチあるいは同一ロットの別の半導体用ウエハに犠牲酸化膜を成長させ、この犠牲酸化膜を除去するステップと、犠牲酸化膜を除去した後で、別の半導体用ウエハのうちの少なくともいずれか１枚を新たな試験用半導体用ウエハとして金属−酸化膜−半導体構造を再形成し、電流−電圧特性を再測定するステップと、再測定値と基準値とを比較するステップと、再測定値と基準値とが一致する場合は良品であると判定し、試験用半導体用ウエハ及び新たな試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、再測定値と基準値とが不一致の場合は不良品であると判定するステップと、を含む。   According to another aspect of the present invention, a method for manufacturing a semiconductor wafer includes a step of manufacturing a semiconductor wafer having a predetermined shape, and a test for at least one semiconductor wafer from a predetermined number of manufactured semiconductor wafers. Selecting a semiconductor wafer, forming a metal-oxide-semiconductor structure on the selected test semiconductor wafer, measuring current-voltage characteristics of the metal-oxide-semiconductor structure, and a reference value Comparing the measured values of the current-voltage characteristics with each other and a step of determining that the reference values and measured values match each other and determining that they are non-defective and sending other semiconductor wafers excluding the test semiconductor wafers to the shipping process If the reference value and the measured value do not match, a sacrificial oxide film is grown on another semiconductor wafer in the same batch or the same lot as the test semiconductor wafer. After removing the sacrificial oxide film, the metal-oxide film-semiconductor structure is re-formed using at least one of the other semiconductor wafers as a new test semiconductor wafer, and the current- The step of re-measurement of the voltage characteristics, the step of comparing the re-measurement value and the reference value, and if the re-measurement value and the reference value match, it is determined that the product is non-defective, and the test semiconductor wafer and new test A step of sending another semiconductor wafer excluding the semiconductor wafer for manufacturing to the shipping process, and a step of determining that the remeasured value and the reference value are defective when the remeasured value and the reference value do not match.

本発明のさらに別の観点に従う、半導体用ウエハの製造工程の評価方法は、半導体用ウエハについて金属−酸化膜−半導体構造の電流−電圧特性を測定し、電流−電圧特性の測定値と基準値とを比較し、測定値と基準値とが不一致の場合は不良品であると判定し、測定値と基準値とが一致する場合は良品であると判定し、不良品であるとの判定結果及び良品であるとの判定結果に基づいて、製造工程に関する評価を行う。   According to still another aspect of the present invention, a method for evaluating a manufacturing process of a semiconductor wafer includes measuring a current-voltage characteristic of a metal-oxide film-semiconductor structure for a semiconductor wafer, and measuring and reference values of the current-voltage characteristic. If the measured value and the reference value do not match, it is determined to be a defective product, and if the measured value and the reference value match, it is determined to be a non-defective product and the determination result is that it is a defective product. And the evaluation regarding a manufacturing process is performed based on the determination result that it is a non-defective product.

本発明によれば、半導体ウエハに関する金属−酸化膜−半導体構造の電流−電圧特性の測定値と基準値との差異に基づいて半導体用ウエハを適切に評価し、その品質を保持できる。
本発明によれば、適切な評価に基づいて品質を保持しながら、半導体用ウエハを製造することができる。 According to the present invention, it is possible to appropriately evaluate a semiconductor wafer based on the difference between the measured value and the reference value of the current-voltage characteristic of the metal-oxide film-semiconductor structure related to the semiconductor wafer, and maintain the quality.
According to the present invention, a semiconductor wafer can be manufactured while maintaining quality based on appropriate evaluation.

以下、図を参照しながら、本発明の実施形態を詳細に説明する。本実施形態では、以下に述べるように、半導体用ウエハについて金属−酸化膜−半導体構造の電流−電圧特性を測定し、その金属−酸化膜−半導体構造の電流−電圧特性の測定値と基準値とを比較し、測定値と基準値とが不一致の場合は不良品であると判定し、測定値と前記基準値とが一致する場合は良品であると判定する。以下の説明では、半導体用ウエハとしてシリコンウエハを例に挙げて説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In this embodiment, as described below, the current-voltage characteristic of the metal-oxide film-semiconductor structure is measured for a semiconductor wafer, and the measured value and the reference value of the current-voltage characteristic of the metal-oxide film-semiconductor structure are measured. Are determined to be defective if the measured value and the reference value do not match, and determined to be non-defective if the measured value and the reference value match. In the following description, a silicon wafer will be described as an example of a semiconductor wafer.

図１〜図１０に基づいて第１実施例を説明する。図１は、本実施例の全体概要を示す説明図である。図１には、シリコンウエハ１の評価方法が模式的に示されている。製造工程ＭＰでは、シリコンのインゴットを所定の形状に切断して研磨等することにより、円盤状のシリコンウエハ（ベアシリコンウエハ）１を製造する。シリコンウエハ１は、例えば、２５枚で一組として生成され、４組で１ロットを形成する。１つのロットＰＬは、１００枚のシリコンウエハ１から構成される。以上は例示であって、本発明は、上記の数値に限定されない。   A first embodiment will be described with reference to FIGS. FIG. 1 is an explanatory diagram showing an overall outline of the present embodiment. FIG. 1 schematically shows a method for evaluating a silicon wafer 1. In the manufacturing process MP, a disc-shaped silicon wafer (bare silicon wafer) 1 is manufactured by cutting and polishing a silicon ingot into a predetermined shape. For example, the silicon wafer 1 is generated as a set of 25 sheets, and one set is formed of 4 sets. One lot PL is composed of 100 silicon wafers 1. The above is an example, and the present invention is not limited to the above numerical values.

製造されたシリコンウエハ１は、出荷前に所定の検査を受ける。この検査に合格したシリコンウエハ１だけが出荷工程（Ｓ６）に送られる。出荷前の検査は破壊検査であり、検査されたシリコンウエハ１は出荷することができない。そこで、１つのロットＰＬからいずれか１枚のシリコンウエハ１を選択し（Ｓ１）、この選択されたシリコンウエハ１を試験用シリコンウエハとして使用する。なお、ロットＰＬから複数枚のシリコンウエハ１を抜き取って試験用シリコンウエハとして使用してもよい。   The manufactured silicon wafer 1 is subjected to a predetermined inspection before shipment. Only the silicon wafer 1 that has passed this inspection is sent to the shipping process (S6). The inspection before shipment is a destructive inspection, and the inspected silicon wafer 1 cannot be shipped. Therefore, any one silicon wafer 1 is selected from one lot PL (S1), and the selected silicon wafer 1 is used as a test silicon wafer. Note that a plurality of silicon wafers 1 may be extracted from the lot PL and used as test silicon wafers.

検査工程（Ｓ２〜Ｓ５）では、後述のように、金属−酸化膜−半導体構造の電流−電圧特性が測定され、基準値と比較される。以下、電流−電圧特性をＩ−Ｖ特性と呼ぶ。準備ステップでは、例えば、シリコンウエハ１を８００−１０００度の高温下で酸素雰囲気中（水蒸気雰囲気でもよい）に晒して、シリコンウエハ１の表面に酸化膜２を形成する。その後、幾つかの処理を施して、酸化膜２の表面に複数の電極３を形成する。図中では、便宜上一つの電極３のみを示すが、実際には複数の電極３が酸化膜２の表面に設けられる。そして、電極３とシリコンウエハ１の裏面側との間に、可変電圧を出力する電源装置４と電流計５とを接続する。これにより、Ｉ−Ｖ特性の測定準備が完了する（Ｓ２）。   In the inspection steps (S2 to S5), as will be described later, the current-voltage characteristics of the metal-oxide film-semiconductor structure are measured and compared with a reference value. Hereinafter, the current-voltage characteristics are referred to as IV characteristics. In the preparation step, for example, the silicon wafer 1 is exposed to an oxygen atmosphere (or a water vapor atmosphere) at a high temperature of 800 to 1000 degrees to form the oxide film 2 on the surface of the silicon wafer 1. Thereafter, several treatments are performed to form a plurality of electrodes 3 on the surface of the oxide film 2. In the drawing, only one electrode 3 is shown for convenience, but a plurality of electrodes 3 are actually provided on the surface of the oxide film 2. A power supply device 4 that outputs a variable voltage and an ammeter 5 are connected between the electrode 3 and the back side of the silicon wafer 1. Thereby, the measurement preparation of the IV characteristic is completed (S2).

Ｉ−Ｖ特性の測定ステップでは（Ｓ３）、電極３とシリコンウエハ１の裏面側との間に加えるバイアス電圧を段階的に高めていき、そのときの電流値をそれぞれ測定する。詳細は後述するが、酸化膜２を通過して流れる電流の理論値は、所与の各値（比誘電率や電圧値等）から求めることができる。この理論値が基準値７となる。なお、基準値７としては、理論値以外に、良品ウエハのマスデータから求められる値を使用することもできる。マスデータとは、多数の良品ウエハから測定される平均値である。   In the IV characteristic measurement step (S3), the bias voltage applied between the electrode 3 and the back side of the silicon wafer 1 is increased stepwise, and the current values at that time are measured. Although the details will be described later, the theoretical value of the current flowing through the oxide film 2 can be obtained from given values (relative permittivity, voltage value, etc.). This theoretical value is the reference value 7. As the reference value 7, in addition to the theoretical value, a value obtained from the mass data of the non-defective wafer can be used. Mass data is an average value measured from a number of non-defective wafers.

そこで、判定ステップでは（Ｓ４）、基準値７と測定値６とを比較する。測定値６は、酸化膜２の膜厚８に基づいて補正される。図１中では、基準値７の特性を実線９Ａで、測定値６の特性を点線９Ｂで、それぞれ示している。基準値７と測定値６とが一致する場合、そのシリコンウエハ１及び同一ロットＰＬ内の他の各シリコンウエハ１は、それぞれ良品であると判定することができる。良品の各シリコンウエハ１は、出荷工程（Ｓ６）に送ることができる。但し、測定に使用されたサンプルのシリコンウエハ１は、製品として使用することはできない。   Therefore, in the determination step (S4), the reference value 7 and the measured value 6 are compared. The measured value 6 is corrected based on the film thickness 8 of the oxide film 2. In FIG. 1, the characteristic of the reference value 7 is indicated by a solid line 9A, and the characteristic of the measured value 6 is indicated by a dotted line 9B. When the reference value 7 and the measured value 6 match, it can be determined that the silicon wafer 1 and the other silicon wafers 1 in the same lot PL are good products. Each non-defective silicon wafer 1 can be sent to the shipping process (S6). However, the sample silicon wafer 1 used for the measurement cannot be used as a product.

これとは逆に、基準値７と測定値６とが不一致の場合、そのシリコンウエハ１及び同一ロットＰＬ内の各シリコンウエハ１は、不良品であると判定することができる。本実施例では、不良品と判定されたシリコンウエハ１を直ちに廃棄またはリサイクルするのではなく、性能回復のための所定処理を行う（Ｓ５）。   On the contrary, if the reference value 7 and the measured value 6 do not match, it can be determined that the silicon wafer 1 and each silicon wafer 1 in the same lot PL are defective. In this embodiment, the silicon wafer 1 determined to be defective is not immediately discarded or recycled, but a predetermined process for performance recovery is performed (S5).

本実施例では、例えば、シリコンウエハ１に犠牲酸化膜を成長させた後、その犠牲酸化膜を除去し、洗浄する（Ｓ５）。詳細は後述するが、この所定処理によって、シリコンウエハ１の表面及び表面付近に存在する不純物が除去され、シリコンウエハ１の性能が回復する。その後、シリコンウエハ１に再び酸化膜２を形成し（Ｓ２）、Ｉ−Ｖ特性を再度測定する（Ｓ３）。
なお、犠牲酸化膜の成長とその除去に限らず、シリコンウエハ１を洗浄することによって不純物を取り除くことができる場合もある。洗浄によってシリコンウエハ１の不純物を除去できる場合は、犠牲酸化膜の成長及びその除去を行う必要はない。 In this embodiment, for example, after a sacrificial oxide film is grown on the silicon wafer 1, the sacrificial oxide film is removed and washed (S5). Although details will be described later, by this predetermined treatment, impurities existing on the surface of the silicon wafer 1 and in the vicinity of the surface are removed, and the performance of the silicon wafer 1 is restored. Thereafter, the oxide film 2 is formed again on the silicon wafer 1 (S2), and the IV characteristics are measured again (S3).
In addition to the growth and removal of the sacrificial oxide film, impurities may be removed by cleaning the silicon wafer 1. When the impurities of the silicon wafer 1 can be removed by cleaning, it is not necessary to grow and remove the sacrificial oxide film.

再測定の結果、基準値７と再度の測定値６とが一致する場合、同一ロットＰＬ内の各シリコンウエハ１のそれぞれについて、Ｓ５で述べた所定処理を施す。これにより、他の各シリコンウエハ１からも不純物を取り除いて、予定された性能を発揮させる。   As a result of the re-measurement, when the reference value 7 and the re-measured value 6 coincide with each other, the predetermined processing described in S5 is performed on each of the silicon wafers 1 in the same lot PL. As a result, impurities are also removed from each of the other silicon wafers 1 to exhibit the planned performance.

これに対し、基準値７と再度の測定値６とが不一致の場合、そのシリコンウエハ１及び同一ロットＰＬ内の各シリコンウエハ１は、性能回復が困難な不良品であると判定することができる。不良品の各シリコンウエハ１は、廃棄またはリサイクルされる。   On the other hand, if the reference value 7 and the measured value 6 again do not match, it can be determined that the silicon wafer 1 and each silicon wafer 1 in the same lot PL are defective products whose performance recovery is difficult. . Each defective silicon wafer 1 is discarded or recycled.

なお、基準値７と測定値６とが一致するとは、両者の値が厳密に一致する場合のみならず、所定の許容誤差内で一致する場合も含む。基準値７と測定値６とが不一致であるとは、両者の値が所定の許容誤差以上、異なる場合を意味する。   Note that the reference value 7 and the measured value 6 match includes not only the case where the two values exactly match but also the case where they match within a predetermined tolerance. The mismatch between the reference value 7 and the measured value 6 means that the two values are different by a predetermined tolerance or more.

別の実施例で述べるように、判定ステップ（Ｓ４）の結果に基づいて、製造工程ＭＰを評価することができる。例えば、良品のシリコンウエハ１を製造した場合は、相対的に高い評価が製造工程ＭＰに与えられ、不良品のシリコンウエハ１を製造した場合は、相対的に低い評価が製造工程ＭＰに与えられる。   As described in another embodiment, the manufacturing process MP can be evaluated based on the result of the determination step (S4). For example, when a good silicon wafer 1 is manufactured, a relatively high evaluation is given to the manufacturing process MP, and when a defective silicon wafer 1 is manufactured, a relatively low evaluation is given to the manufacturing process MP. .

次に、それぞれ異なる複数の評価方法を用いてシリコンウエハ１の電気的特性を評価する場合に、各評価方法によって評価結果が異なる場合があることを説明する。そして、その評価結果の相違が出現する原因を考察する。さらに、その原因を取り除く方法について説明する。   Next, it will be described that when the electrical characteristics of the silicon wafer 1 are evaluated using a plurality of different evaluation methods, the evaluation results may differ depending on each evaluation method. Then, the cause of the difference in the evaluation results will be considered. Further, a method for removing the cause will be described.

図２は、複数のシリコンウエハ１Ａ１，１Ａ２，１Ｂ１，１Ｂ２，１Ｃ１，１Ｃ２，１Ｄ１，１Ｄ２のそれぞれについて、ＴＤＤＢを測定した結果を示すグラフである。１Ａ１と１Ａ２、１Ｂ１と１Ｂ２、１Ｃ１と１Ｃ２、１Ｄ１と１Ｄ２は、それぞれ同一種類のシリコンウエハである。つまり、各シリコンウエハ１Ａ，１Ｂ，１Ｃ，１Ｄのそれぞれについて、それぞれ２枚ずつ用意した。各シリコンウエハ１Ａ，１Ｂ，１Ｃ，１Ｄは、製造工程の異なるウエハである。   FIG. 2 is a graph showing the results of measuring TDDB for each of a plurality of silicon wafers 1A1, 1A2, 1B1, 1B2, 1C1, 1C2, 1D1, and 1D2. 1A1 and 1A2, 1B1 and 1B2, 1C1 and 1C2, 1D1 and 1D2 are silicon wafers of the same type. That is, two silicon wafers 1A, 1B, 1C, and 1D were prepared. Each silicon wafer 1A, 1B, 1C, 1D is a wafer with a different manufacturing process.

図１中の黒丸は、５０ｍＡ／ｃｍ＾２の場合を、図１中の白い四角は、１７０ｍＡ／ｃｍ＾２の場合をそれぞれ示す。酸化膜の厚みは２５ｎｍを目標としている。電極面積は１ｍｍ＾２である。図２から、シリコンウエハ１Ｃの性能が最も良いことがわかる。   The black circles in FIG. 1 indicate the case of 50 mA / cm ^ 2, and the white squares in FIG. 1 indicate the case of 170 mA / cm ^ 2. The target thickness of the oxide film is 25 nm. The electrode area is 1 mm ^ 2. FIG. 2 shows that the performance of the silicon wafer 1C is the best.

図３は、各シリコンウエハ１Ａ１，１Ａ２，１Ｂ１，１Ｂ２，１Ｃ１，１Ｃ２，１Ｄ１，１Ｄ２について、ＴＺＤＢを測定した結果を示す。電極面積は１０ｍｍ＾２である。測定ポイントの数は１２６個である。図３中の黒丸は９０％Ｅｂｄを、図３中の白い四角は１０％Ｅｂｄを、それぞれ示す。縦軸の破壊電界値Ｅｂｄは、酸化膜２の厚さで規格化された値である。図３から、シリコンウエハ１Ｃの性能が最も低いことがわかる。つまり、図２に示すＴＤＤＢによる評価結果と、図３に示すＴＺＤＢによる評価結果とが異なっている。なお、１Ｄ１，１Ｄ２の１０％Ｅｂｄは、それぞれ図３に示すグラフの下限値１１ＭＶ／ｃｍよりも低いため、図示されていない。   FIG. 3 shows the results of measuring TZDB for each of the silicon wafers 1A1, 1A2, 1B1, 1B2, 1C1, 1C2, 1D1, and 1D2. The electrode area is 10 mm ^ 2. The number of measurement points is 126. The black circle in FIG. 3 indicates 90% Ebd, and the white square in FIG. 3 indicates 10% Ebd. The breakdown electric field value Ebd on the vertical axis is a value normalized by the thickness of the oxide film 2. FIG. 3 shows that the performance of the silicon wafer 1C is the lowest. That is, the evaluation result by TDDB shown in FIG. 2 is different from the evaluation result by TZDB shown in FIG. Note that 10% Ebd of 1D1 and 1D2 is not shown because it is lower than the lower limit value 11 MV / cm of the graph shown in FIG.

ＴＺＤＢでは、Ｉ−Ｖ特性の測定以外に、Ｃ−Ｖ特性（容量−電圧特性）による酸化膜の厚み測定も行っている。また、ＴＺＤＢでは、破壊電界値もＦ−Ｎ（Fowler-nordhelm）フィッティングから求めるという複雑な方法を用いている。そこで、本発明者は、まず、シリコンウエハ１Ａと１Ｃについて、そのＩ−Ｖ特性を比較することを試みた。その結果を図４に示す。図４では、電圧値を酸化膜の厚み（以下、酸化膜厚またはＴｏｘ）で規格化してある。   In TZDB, in addition to the measurement of the IV characteristic, the thickness of the oxide film is also measured by the CV characteristic (capacitance-voltage characteristic). In TZDB, a complicated method is used in which a breakdown electric field value is also obtained from an FN (Fowler-nordhelm) fitting. Therefore, the inventor first tried to compare the IV characteristics of the silicon wafers 1A and 1C. The result is shown in FIG. In FIG. 4, the voltage value is normalized by the thickness of the oxide film (hereinafter referred to as oxide film thickness or Tox).

図３は、ＴＺＤＢの１２６個の測定ポイントのうち、ある共通のポイントにおけるＩ−Ｖ特性を比較したものである。図３中に表記されているＴｏｘは、Ｃ−Ｖ特性の測定結果から得られた値であり、横軸の電界強度を求めるのに利用している。   FIG. 3 compares the IV characteristics at a certain common point among 126 measurement points of TZDB. Tox shown in FIG. 3 is a value obtained from the measurement result of the CV characteristic, and is used to obtain the electric field strength on the horizontal axis.

酸化膜厚補正を行うと、７ＭＶ／ｃｍ付近からの電流の立ち上がり位置が、シリコンウエハ１Ａとシリコンウエハ１Ｃとでほぼ一致すると期待される。しかし、実際には、図４のグラフからわかるように、酸化膜厚補正を行っても、シリコンウエハ１Ｃの特性線はシリコンウエハ１Ａの特性線よりも低電界側にずれている。電流の立ち上がり位置が低電界にシフトすると、破壊電界値は低くなる。従って、図４に示す電流−電圧（電界）のずれが、ＴＺＤＢにおいて、シリコンウエハ１Ｃの低評価の原因であると予想できる。   When the oxide film thickness correction is performed, it is expected that the rising position of the current from around 7 MV / cm is almost the same between the silicon wafer 1A and the silicon wafer 1C. However, actually, as can be seen from the graph of FIG. 4, even if the oxide film thickness is corrected, the characteristic line of the silicon wafer 1C is shifted to the lower electric field side than the characteristic line of the silicon wafer 1A. When the rising position of the current shifts to a low electric field, the breakdown electric field value decreases. Therefore, the current-voltage (electric field) deviation shown in FIG. 4 can be expected to be a cause of low evaluation of the silicon wafer 1C in TZDB.

ここで、本発明者は、図４に示すＩ−Ｖのずれが、酸化膜厚の測定結果のずれに起因する可能性を検討した。そこで、酸化膜厚のずれ量を見積もるために、シリコンウエハ１Ａの酸化膜厚の値を真とし、図４に示すＩ−Ｖ特性からシリコンウエハ１Ｃの酸化膜厚を見積もった。つまり、Ｉ−Ｖ特性のずれに基づいて、シリコンウエハ１Ｃの酸化膜厚を逆算した。逆算された酸化膜厚に基づいて修正したグラフを図５に示す。   Here, the present inventor examined the possibility that the deviation of IV shown in FIG. 4 is caused by the deviation of the measurement result of the oxide film thickness. Therefore, in order to estimate the shift amount of the oxide film thickness, the value of the oxide film thickness of the silicon wafer 1A is assumed to be true, and the oxide film thickness of the silicon wafer 1C is estimated from the IV characteristics shown in FIG. That is, the oxide film thickness of the silicon wafer 1C was calculated backward based on the deviation of the IV characteristic. FIG. 5 shows a graph corrected based on the reversely calculated oxide film thickness.

図５に示すように、シリコンウエハ１Ａとシリコンウエハ１Ｃとで、電流の立ち上がり位置を揃えるためには、シリコンウエハ１Ｃの酸化膜厚を２３．８８ｎｍから２２．６０ｎｍに変更する必要があった。最初の膜厚２３．８８ｎｍは、上述の通り、Ｃ−Ｖ特性の測定結果に基づく値である。   As shown in FIG. 5, it was necessary to change the oxide film thickness of the silicon wafer 1C from 23.88 nm to 22.60 nm in order to align the rising positions of the currents in the silicon wafer 1A and the silicon wafer 1C. The initial film thickness of 23.88 nm is a value based on the measurement result of the CV characteristic as described above.

図５の結果に基づいて、シリコンウエハ１Ｃの破壊電界値を求める際に利用した酸化膜厚を全て１ｎｍずつ少なくして再計算すると、９０％Ｅｂｄは１２．８４［ＭＶ／ｃｍ］となる。この修正された値は、シリコンウエハ１Ａの破壊電界値１２．４８［ＭＶ／ｃｍ］よりも高く、良い結果を示す。つまり、ＴＺＤＢ及びＴＤＤＢの両方で、シリコンウエハ１Ｃの評価がそれぞれ最も高くなり、ＴＤＤＢとＴＺＤＢとで結果が異なるという最初の疑問が解消する。   Based on the result of FIG. 5, if the oxide film thickness used for obtaining the breakdown electric field value of the silicon wafer 1C is all reduced by 1 nm and recalculated, 90% Ebd becomes 12.84 [MV / cm]. This corrected value is higher than the breakdown electric field value of 12.48 [MV / cm] of the silicon wafer 1A, and shows a good result. That is, the evaluation of the silicon wafer 1C is the highest in both TZDB and TDDB, and the first question that the results are different between TDDB and TZDB is solved.

従って、ＴＤＤＢとＴＺＤＢとで結果が異なったのは（図４）、Ｃ−Ｖ特性の測定に基づく酸化膜厚の値が間違っていたために生じた問題であり、実際の酸化膜厚は、Ｃ−Ｖ特性の測定結果に基づく値よりも１ｎｍ程度少ないと考えることもできる。   Therefore, the difference in the results between TDDB and TZDB (FIG. 4) is a problem caused by an incorrect value of the oxide film thickness based on the measurement of the CV characteristic. The actual oxide film thickness is C It can be considered that the value is about 1 nm less than the value based on the measurement result of the -V characteristic.

しかし、比較のために用意されたシリコンウエハ１Ａ，１Ｃは、同一のバッチ処理により、酸化膜を成長させており、かつ、シリコンウエハ１Ａのスロット位置とシリコンウエハ１Ｃのスロット位置とは、隣同士である。このように同一バッチで、しかも、ウエハの装填位置が非常に近い場合において、酸化膜厚が１ｎｍも異なるとは考えにくい。さらに、Ｃ−Ｖ特性の測定に基づく酸化膜厚が間違っていると考えるのも難しい。   However, the silicon wafers 1A and 1C prepared for comparison have an oxide film grown by the same batch process, and the slot position of the silicon wafer 1A and the slot position of the silicon wafer 1C are adjacent to each other. It is. Thus, in the same batch, and when the wafer loading position is very close, it is unlikely that the oxide film thickness differs by 1 nm. Furthermore, it is difficult to think that the oxide film thickness based on the measurement of the CV characteristic is wrong.

そこで、本発明者は、図６（ｂ）に示すように、シリコンウエハ１Ａとシリコンウエハ１Ｃとで特性が異なることを説明するためのモデルを用意した。   Therefore, the present inventor prepared a model for explaining that the characteristics of the silicon wafer 1A and the silicon wafer 1C are different as shown in FIG. 6B.

そのモデルは、次の条件を満たす。
（１）シリコンウエハ１Ｃの酸化膜は、２層構造になっている。
（２）２層構造のうち、１ｎｍ程度の層は、固定電荷の存在する粗悪な層である。
（３）粗悪な層以外の部分は、良い酸化膜であり、シリコンウエハ１Ａの酸化膜よりむしろ良い特性を有する。
（４）粗悪な層は、シリコン側ではなく、電極側に存在する。
（５）２層構造であるが、Ｃ−Ｖ特性の測定では単一層とみなされてしまう。 The model satisfies the following conditions.
(1) The oxide film of the silicon wafer 1C has a two-layer structure.
(2) Of the two-layer structure, a layer of about 1 nm is a poor layer having a fixed charge.
(3) The portion other than the poor layer is a good oxide film, and has better characteristics than the oxide film of the silicon wafer 1A.
(4) The poor layer exists not on the silicon side but on the electrode side.
(5) Although it has a two-layer structure, it is regarded as a single layer in the measurement of CV characteristics.

図６は、酸化膜の構造を概念的に示す説明図である。図６（ａ）は、酸化膜２が単一の層から形成されている場合を示す。図６中の左側は電極３側であり、図６中の右側がシリコンウエハ本体の側である。シリコンウエハ側がアノード（陽極）である。   FIG. 6 is an explanatory diagram conceptually showing the structure of the oxide film. FIG. 6A shows a case where the oxide film 2 is formed from a single layer. The left side in FIG. 6 is the electrode 3 side, and the right side in FIG. 6 is the silicon wafer body side. The silicon wafer side is an anode (anode).

図６（ｂ）は、本発明者の知見によって提案される酸化膜の構造を示す。このモデルでは、酸化膜２は、通常の層２Ａと粗悪な層２Ｂとの２層構造となっている。粗悪な層２Ｂには、プラスの固定電荷が多数存在しているため、粗悪な層と呼ばれる。プラスの固定電荷が存在すると、その領域のポテンシャルが下がり、図６（ｂ）の上左側に示すように、急峻な状態（つまり、電界が強くなる状態）となる。従って、酸化膜に印加される電圧Ｖｇの値が同一の場合であっても、図６（ａ）に示す酸化膜に比べて、図６（ｂ）に示す２層構造の酸化膜の方が、より多くのＦ−Ｎ電流が流れる。即ち、図４において、電流の立ち上がり位置が低電界側にシフトしているように見え、ＴＺＤＢにおいてシリコンウエハ１Ｃの特性が低くなった理由を説明することができる。   FIG. 6B shows the structure of the oxide film proposed by the inventor's knowledge. In this model, the oxide film 2 has a two-layer structure of a normal layer 2A and a poor layer 2B. Since the bad layer 2B has many positive fixed charges, it is called a bad layer. When a positive fixed charge exists, the potential of the region decreases, and as shown in the upper left side of FIG. 6B, a steep state (that is, a state where the electric field becomes strong) is obtained. Therefore, even when the value of the voltage Vg applied to the oxide film is the same, the oxide film having the two-layer structure shown in FIG. 6B is more than the oxide film shown in FIG. More FN current flows. That is, in FIG. 4, it appears that the current rising position is shifted to the low electric field side, and the reason why the characteristics of the silicon wafer 1 </ b> C are lowered in TZDB can be explained.

Ｆ−Ｎ電流の式を下記数１に示す。Ｅは電界（Ｖ／ｃｍ）である。

The formula of the FN current is shown in the following formula 1. E is an electric field (V / cm).

次に、図６（ｂ）に示すバンド図になることを確かめるべく、あるプラスの固定電荷を仮定し、酸化膜中の電位分布をポアソン方程式を解いて求める。まず、粗悪な層の電位分布をφ１（ｘ）、通常の酸化膜層の電位分布をφ２（ｘ）とした。そして、粗悪な層の領域にのみ電荷が存在するとし、Ｑ＝４．１４［Ｃ／ｃｍ＾３］の値を用いた。粗悪な層の厚みは、実験結果から約１［ｎｍ］とした。ε０は真空誘電率であり、その値は８．８５４Ｅ＾−１２［Ｆ／ｍ］である。εＴｏｘは酸化膜の比誘電率であり、その値は３．９［Ｆ／ｍ］である。   Next, in order to confirm that the band diagram shown in FIG. 6B is obtained, a certain positive fixed charge is assumed, and the potential distribution in the oxide film is obtained by solving the Poisson equation. First, the potential distribution of the poor layer was φ1 (x), and the potential distribution of the normal oxide film layer was φ2 (x). Then, assuming that charges exist only in the region of the poor layer, a value of Q = 4.14 [C / cm ^ 3] was used. The thickness of the poor layer was set to about 1 [nm] from the experimental results. ε0 is the vacuum dielectric constant, and its value is 8.854E ^ −12 [F / m]. εTox is the relative dielectric constant of the oxide film, and its value is 3.9 [F / m].

０＜ｘ＜Ｌ（Ｌ＝１ｎｍ）；Ｑ（ｘ）＝Ｑのとき、数２を得る。

When 0 <x <L (L = 1 nm); Q (x) = Q, Equation 2 is obtained.

ｘ＞Ｌ；Ｑ（ｘ）＝０のとき、数３を得る。

When x>L; Q (x) = 0, Equation 3 is obtained.

境界条件は、下記数４に示す通りである。

The boundary condition is as shown in Equation 4 below.

なお、Ｇ＝２３［ｎｍ］；酸化膜厚である。この条件で、ポアソン方程式を解いた結果を下記数５、数６に示す。

Note that G = 23 [nm]; oxide film thickness. The results of solving the Poisson equation under these conditions are shown in the following formulas 5 and 6.

ポアソン方程式を解き、酸化膜中の電位分布をグラフ化したものを図７に示す。図７において、Ｖは、実際にはマイナス２０ボルトであるが、グラフを見やすくするためにプラス２０ボルトとした。これに合わせて、Ｑ＝−４．１４［Ｃ／ｃｍ＾３］とした。   FIG. 7 shows a graph of the potential distribution in the oxide film by solving the Poisson equation. In FIG. 7, V is actually minus 20 volts, but is made plus 20 volts for easy viewing of the graph. In accordance with this, Q = −4.14 [C / cm ^ 3].

図７は、電極側に存在すると予測されるプラスの電荷を考慮した場合の電位分布を示すグラフである。横軸は、電極と酸化膜との界面からの距離である。酸化膜の厚みＧが約２３ｎｍなので、２３ｎｍで電位が０となるようにしてある。   FIG. 7 is a graph showing a potential distribution when a positive charge that is expected to exist on the electrode side is taken into consideration. The horizontal axis is the distance from the interface between the electrode and the oxide film. Since the thickness G of the oxide film is about 23 nm, the potential is set to 0 at 23 nm.

点線は、上記の条件で計算した結果を示している。つまり、粗悪な層（プラスの固定電荷を有する薄い層）が、酸化膜内における電極側の１ｎｍの領域に存在する場合を、点線で示す。実線は、粗悪な層が酸化膜内におけるシリコンウエハ側の１ｎｍの領域に存在する場合を示す。   The dotted line indicates the result calculated under the above conditions. That is, a case where a poor layer (a thin layer having a positive fixed charge) is present in the 1 nm region on the electrode side in the oxide film is indicated by a dotted line. A solid line indicates a case where a poor layer exists in a 1 nm region on the silicon wafer side in the oxide film.

図７の上側に示すグラフでは点線と実線の相違がわからないため、図７の下側に、１ｎｍの範囲の電位分布を拡大したグラフを示す。なお、プラスの固定電荷が全く存在しない場合の特性線は、粗悪な層がシリコンウエハ側に存在すると仮定した場合の特性線とほぼ一致する。   Since the difference between the dotted line and the solid line is not known in the graph shown on the upper side of FIG. 7, the graph showing the enlarged potential distribution in the range of 1 nm is shown on the lower side of FIG. It should be noted that the characteristic line when no positive fixed charge is present substantially coincides with the characteristic line when it is assumed that a poor layer exists on the silicon wafer side.

この拡大されたグラフからわかるように、電極側に粗悪な層がある場合は、シリコン側に粗悪な層がある場合及び固定電荷が存在しない場合と比べて、電界の傾きが急峻となっている。   As can be seen from this enlarged graph, the slope of the electric field is steeper when there is a poor layer on the electrode side than when there is a bad layer on the silicon side and when there is no fixed charge. .

１ｎｍの層の真ん中０．５ｎｍの位置の電界強度を計算して比較すると、プラスの固定電荷がある場合はＥ＝９．３［ＭＶ／ｃｍ］、固定電荷が一切ない場合がＥ＝８．７［ＭＶ／ｃｍ］となり、約０．６［ＭＶ／ｃｍ］の差が生じる。   When the electric field strength at the position of 0.5 nm in the middle of the 1 nm layer is calculated and compared, E = 9.3 [MV / cm] when there is a positive fixed charge, and E = 8 when there is no fixed charge. 7 [MV / cm], and a difference of about 0.6 [MV / cm] occurs.

この差異は、図４に示す差異とほぼ同一である。また、シリコン側に粗悪な層がある場合は、粗悪な層が無い場合とほぼ同様であるから、通常バイアスを印加した場合、Ｆ−Ｎトンネルに与える影響は、非常に小さい。   This difference is almost the same as the difference shown in FIG. Further, when there is a bad layer on the silicon side, it is almost the same as when there is no bad layer. Therefore, when a normal bias is applied, the influence on the FN tunnel is very small.

本発明者は、実際に粗悪な層が電極側にあることを確かめるべく、通常とは逆に、シリコン側を陰極にした逆バイアスをかける実験を行った。逆バイアスをかけた場合、電極側にある粗悪な層は、ポテンシャルが高い領域から遠ざかることになるので、図７の実線で示す特性線と同様になるはずである。つまり、電流−電圧特性のずれは、殆ど生じないはずである。   The present inventor conducted an experiment to apply a reverse bias with the silicon side as the cathode, contrary to the normal case, in order to confirm that the actually poor layer is on the electrode side. When a reverse bias is applied, the poor layer on the electrode side moves away from a region having a high potential, and therefore should be the same as the characteristic line shown by the solid line in FIG. That is, almost no deviation in current-voltage characteristics should occur.

通常バイアスと逆バイアスをかけた場合の電流−電圧特性の比較を図８に示す。なお、理解のために、バイアスの極性は絶対値表示にして揃えてある。シリコンウエハ１Ａに逆バイアスをかけた場合の特性線を１Ａ（Ｒ）、シリコンウエハ１Ｃに逆バイアスをかけた場合の特性線を１Ｃ（Ｒ）としてそれぞれ示す。   FIG. 8 shows a comparison of current-voltage characteristics when a normal bias and a reverse bias are applied. For the sake of understanding, the polarity of the bias is displayed in absolute value. A characteristic line when the silicon wafer 1A is reverse-biased is shown as 1A (R), and a characteristic line when the silicon wafer 1C is reverse-biased is shown as 1C (R).

図８を見て分かるように、通常とは逆のバイアス、つまり、シリコン側を陰極にすると、１Ａ（Ｒ）におけるＦ−Ｎ電流の立ち上がり位置と１Ｃ（Ｒ）における立ち上がり位置との差異が非常に小さい。この結果は、上述したモデルの正しさを裏付ける。即ち、プラスの固定電荷を多く含む、厚さ１ｎｍ程度の粗悪な層は、電極側に存在していると考えることができる。   As can be seen from FIG. 8, when the reverse bias is applied, that is, when the silicon side is the cathode, the difference between the rising position of the FN current at 1A (R) and the rising position at 1C (R) is very large. Small. This result confirms the correctness of the model described above. That is, it can be considered that an inferior layer having a thickness of about 1 nm and containing many positive fixed charges exists on the electrode side.

以上の考察をまとめると、以下のことが言えるであろう。まず、シリコンウエハ１には、プラスの固定電荷を多数有する粗悪な層が存在する場合がある。今回検出された粗悪な層は、約１ｎｍ程度の薄い層であり、この粗悪な層は、Ｃ−Ｖ測定で検出することはできない。しかし、Ｉ−Ｖ特性の測定においては、Ｆ−Ｎ電流の立ち上がりの位置がずれるという形で観測される。そのため、ＴＺＤＢでは悪い評価結果となる。   In summary, the following can be said. First, the silicon wafer 1 may have a poor layer having many positive fixed charges. The poor layer detected this time is a thin layer of about 1 nm, and this bad layer cannot be detected by CV measurement. However, in the measurement of the IV characteristic, it is observed in the form that the rising position of the FN current is shifted. Therefore, TZDB has a bad evaluation result.

但し、粗悪な層を除いた他の部分は問題なく、ＴＤＤＢや粗悪な層を除いた後のＴＺＤＢでは、シリコンウエハ１Ｃの方がシリコンウエハ１Ａよりも良い結果を得た。   However, there was no problem in the other portions except for the poor layer, and in TDDB after removing the TDDB and the bad layer, the silicon wafer 1C obtained better results than the silicon wafer 1A.

さらに、本発明者は、上記モデルの仮説を検証するために、実際に試験を行った。Ｉ−Ｖ特性の測定値が予定の基準値からずれたシリコンウエハの表面に犠牲酸化膜を成長させ、その犠牲酸化膜を除去して洗浄し、Ｉ−Ｖ特性を再び測定した。その結果、図１０に示すように、Ｉ−Ｖ特性における電流の立ち上がり位置にずれがほぼ無くなったことを確認した。   Furthermore, the present inventor actually conducted a test in order to verify the hypothesis of the model. A sacrificial oxide film was grown on the surface of the silicon wafer in which the measured value of the IV characteristic deviated from a predetermined reference value, the sacrificial oxide film was removed and washed, and the IV characteristic was measured again. As a result, as shown in FIG. 10, it was confirmed that there was almost no deviation in the rising position of the current in the IV characteristic.

以上の知見から得られる本発明に特有の方法について、図９のフローチャートを参照しながら説明する。以下、測定者が実施する手順としてフローチャートを説明するが、本発明はこれに限らず、その全部または一部を自動化することができる。   A method unique to the present invention obtained from the above knowledge will be described with reference to the flowchart of FIG. Hereinafter, although a flowchart is demonstrated as a procedure which a measurer implements, this invention is not restricted to this, The whole or one part can be automated.

まず、測定者は、同一ロットあるいは同一バッチの中から任意の一枚のベアシリコンウエハ１を抜き取り（Ｓ２０）、そのシリコンウエハ１にＭＯＳを作成する（Ｓ２１）。測定者は、酸化膜厚（Ｔｏｘ）の値で補正した上でＩ−Ｖ特性を測定し（Ｓ２２）、予め算出される基準値と測定値とが一致するか否かを判定する（Ｓ２３）。   First, the measurer extracts any one bare silicon wafer 1 from the same lot or the same batch (S20), and creates a MOS on the silicon wafer 1 (S21). The measurer corrects with the value of the oxide film thickness (Tox) and then measures the IV characteristic (S22), and determines whether the reference value calculated in advance matches the measured value (S23). .

Ｓ２２で得た測定値と基準値とが一致する場合（S23:YES）、測定者は、測定対象のシリコンウエハ１が良品であると判定し、同一ロットあるいは同一バッチ内の各シリコンウエハ１を出荷工程に送り出す。測定に使用されたシリコンウエハ１は出荷することができないため、廃棄またはリサイクル工程に送られる。   When the measurement value obtained in S22 matches the reference value (S23: YES), the measurer determines that the silicon wafer 1 to be measured is a non-defective product and determines each silicon wafer 1 in the same lot or the same batch. Send it to the shipping process. Since the silicon wafer 1 used for the measurement cannot be shipped, it is sent to a disposal or recycling process.

基準値と測定値とが不一致の場合（S23:NO）、つまり、Ｉ−Ｖ特性における電流の立ち上がり位置にずれが生じている場合、測定者は、基準値と測定値とが不一致であると判定されたシリコンウエハ１と同一バッチあるいは同一ロットの別のシリコンウエハ１に犠牲酸化膜を成長させて除去する（Ｓ２５）。粗悪な層を除去できる方法であれば、犠牲酸化膜の成長及び除去に限定されない。例えば、洗浄処理によって粗悪な層を取り除くことができる場合は、洗浄すればよい。   If the reference value and the measured value do not match (S23: NO), that is, if the current rising position in the IV characteristic has a deviation, the measurer determines that the reference value and the measured value do not match. A sacrificial oxide film is grown and removed from another silicon wafer 1 in the same batch or the same lot as the determined silicon wafer 1 (S25). The method is not limited to the growth and removal of the sacrificial oxide film as long as it is a method capable of removing a poor layer. For example, if a poor layer can be removed by a cleaning process, it may be cleaned.

測定者は、犠牲酸化膜の成長及びその除去がされたシリコンウエハ１に再びＭＯＳを作成し（Ｓ２６）、Ｉ−Ｖ特性を測定し（Ｓ２７）、再測定値と基準値とが一致するか否かを判定する（Ｓ２８）。基準値と再測定値とが一致する場合（S28:YES）、測定者は、同一ロットあるいは同一バッチの他の各シリコンウエハ１について、犠牲酸化膜を成長させた後、その犠牲酸化膜を除去する（Ｓ２９）。
これにより、同一ロットあるいは同一バッチ内の他の各シリコンウエハ１から粗悪な層が取り除かれ、正常な性能を発揮する。従って、測定者は、性能が回復された各シリコンウエハ１を、出荷工程に送り出す（Ｓ２９）。 The measurer again creates a MOS on the silicon wafer 1 on which the sacrificial oxide film has been grown and removed (S26), measures the IV characteristic (S27), and the remeasured value matches the reference value. It is determined whether or not (S28). When the reference value and the remeasured value match (S28: YES), the measurer grows the sacrificial oxide film on each other silicon wafer 1 in the same lot or the same batch, and then removes the sacrificial oxide film. (S29).
Thereby, a bad layer is removed from each other silicon wafer 1 in the same lot or the same batch, and normal performance is exhibited. Therefore, the measurer sends out each silicon wafer 1 whose performance has been recovered to the shipping process (S29).

これに対し、再測定値と基準値とが不一致の場合（S28:NO）、測定者は、測定対象のシリコンウエハ１及び同一ロットあるいは同一バッチ内の各シリコンウエハ１は、性能を回復できない不良品であると判定する（Ｓ３０）。不良品であると判定された各シリコンウエハ１は、廃棄工程またはリサイクル工程に送られる。   On the other hand, if the remeasured value and the reference value do not match (S28: NO), the measurer cannot recover the performance of the silicon wafer 1 to be measured and each silicon wafer 1 in the same lot or the same batch. It is determined that the product is non-defective (S30). Each silicon wafer 1 determined to be a defective product is sent to a disposal process or a recycling process.

このように構成される本実施例では、本発明者による新たな知見に基づいて、本発明に特有のモデル（図６（ｂ））を仮定し、そのモデルの正しさを理論及び実験の両方から確かめることに成功した。   In this embodiment configured as described above, a model unique to the present invention (FIG. 6B) is assumed based on the new knowledge by the present inventor, and the correctness of the model is determined by both theory and experiment. We succeeded in confirming.

従って、本実施形態によれば、Ｉ−Ｖ特性の結果に基づいて、シリコンウエハ１の電気的特性を適切に評価することができる。また、本実施例では、一回目の判定結果が悪い場合でも直ちに不良品であると判定せずに、性能を回復させるための所定処理（例えば、犠牲酸化膜の成長及び除去）を実施する。従って、材料を効率的に使用することができ、シリコンウエハ１の歩留まりを高めて製造コストを低減できる。   Therefore, according to the present embodiment, the electrical characteristics of the silicon wafer 1 can be appropriately evaluated based on the result of the IV characteristics. Further, in this embodiment, even if the first determination result is bad, a predetermined process (for example, growth and removal of a sacrificial oxide film) for recovering the performance is performed without immediately determining that the product is defective. Therefore, the material can be used efficiently, the yield of the silicon wafer 1 can be increased, and the manufacturing cost can be reduced.

図１１に基づいて第２実施例を説明する。以下に述べる各実施例は、第１実施例の変形例に相当する。従って、第１実施例との相違点を中心に説明する。本実施例では、シリコンウエハ１の評価結果に基づいて製造工程ＭＰを評価する。   A second embodiment will be described with reference to FIG. Each embodiment described below corresponds to a modification of the first embodiment. Therefore, the difference from the first embodiment will be mainly described. In this embodiment, the manufacturing process MP is evaluated based on the evaluation result of the silicon wafer 1.

図１１は、本実施例による評価方法を示すフローチャートである。最初の判定において測定値と基準値とが一致する場合（S23:YES）、製造工程ＭＰには、第１の評価値が与えられる（Ｓ３１）。第１の評価値は、例えば「良」や「Ａ」のように、良い結果であることを示す値である。   FIG. 11 is a flowchart showing an evaluation method according to this embodiment. If the measured value and the reference value match in the first determination (S23: YES), the first evaluation value is given to the manufacturing process MP (S31). The first evaluation value is a value indicating a good result, such as “good” or “A”.

性能を回復するための所定処理（Ｓ２５）を行った後の判定において、再測定値と基準値とが一致する場合（S28:YES）、製造工程ＭＰには、第２の評価値が与えられる。第２の評価値は、例えば「注意」や「Ｂ」のように、第１の評価値よりも低い結果であることを示す値である。   In the determination after performing the predetermined process (S25) for recovering the performance, if the remeasured value and the reference value match (S28: YES), the second evaluation value is given to the manufacturing process MP. . The second evaluation value is a value indicating that the result is lower than the first evaluation value, such as “Caution” or “B”.

所定処理を実施したにもかかわらず、再測定値と基準値とが不一致の場合（S28:NO）、製造工程ＭＰには、第３の評価値が与えられる。第３の評価値は、例えば「不可」や「Ｃ」のように、第２の評価値よりも低い結果であることを示す値である。   If the remeasured value does not match the reference value (S28: NO) despite the execution of the predetermined process, a third evaluation value is given to the manufacturing process MP. The third evaluation value is a value indicating that the result is lower than the second evaluation value, such as “impossible” or “C”, for example.

このように構成される本実施例も第１実施例と同様の効果を奏する。さらに、本実施例では、シリコンウエハ１の特性評価の結果に基づいて製造工程ＭＰを評価できるため、製造工程の改善や安定化等に役立たせることができる。   Configuring this embodiment like this also achieves the same effects as the first embodiment. Furthermore, in the present embodiment, the manufacturing process MP can be evaluated based on the result of the characteristic evaluation of the silicon wafer 1, so that the manufacturing process can be improved and stabilized.

図１２に基づいて第３実施例を説明する。本実施例では、Ｉ−Ｖ特性を評価する前に、ＴＤＤＢを実施する（Ｓ１６〜Ｓ１９）。このＴＤＤＢは、「所定の別の試験」に該当する。   A third embodiment will be described with reference to FIG. In this embodiment, TDDB is performed before evaluating the IV characteristics (S16 to S19). This TDDB corresponds to a “predetermined another test”.

測定者は、ロットあるいは同一バッチから任意の１枚のシリコンウエハ１を抜き取り（Ｓ１６）、ＴＤＤＢ法を用いて測定する（Ｓ１７）。測定者は、ＴＤＤＢによる測定の結果、良品であるか否かを判定する（Ｓ１８）。不良品の場合（S18:NO）、そのロットあるいはバッチ内の各シリコンウエハ１は、出荷が停止される（Ｓ１９）。   The measurer extracts an arbitrary piece of silicon wafer 1 from the lot or the same batch (S16), and measures using the TDDB method (S17). The measurer determines whether or not the product is a non-defective product as a result of the measurement by TDDB (S18). In the case of a defective product (S18: NO), shipment of each silicon wafer 1 in the lot or batch is stopped (S19).

ＴＤＤＢによる判定結果が良品の場合（S18:YES）、測定者は、第１実施例で述べたように、Ｉ−Ｖ特性のずれの有無を調べ（Ｓ２１〜Ｓ２３）、ずれが有る場合には、所定処理（Ｓ２５）を行う。   When the determination result by TDDB is a non-defective product (S18: YES), the measurer checks whether or not there is a deviation in the IV characteristic (S21 to S23) as described in the first embodiment, and if there is a deviation, Then, a predetermined process (S25) is performed.

このように構成される本実施例も第１実施例と同様の効果を奏する。さらに、本実施例では、別の試験方法（例えば、ＴＤＤＢ）と組み合わせることにより、より一層適切にシリコンウエハ１の電気的特性を評価することができる。   Configuring this embodiment like this also achieves the same effects as the first embodiment. Furthermore, in this embodiment, the electrical characteristics of the silicon wafer 1 can be more appropriately evaluated by combining with another test method (for example, TDDB).

なお、本発明は、上述した各実施例に限定されない。当業者であれば、本発明の範囲内で、種々の追加や変更等を行うことができる。また、第３実施例では、Ｉ−Ｖ特性を評価する前にＴＤＤＢを実施する場合を述べたが、ＴＤＤＢに代えてＴＺＤＢを実施する構成としてもよい。   In addition, this invention is not limited to each Example mentioned above. A person skilled in the art can make various additions and changes within the scope of the present invention. In the third embodiment, the case where TDDB is performed before evaluating the IV characteristics has been described. However, TZDB may be performed instead of TDDB.

本発明の実施例の全体概要を示す説明図。Explanatory drawing which shows the whole outline | summary of the Example of this invention. 種類の異なるシリコンウエハに関するＴＤＤＢの結果を示すグラフ。The graph which shows the result of TDDB regarding the silicon wafer from which a kind differs. 種類の異なるシリコンウエハに関するＴＺＤＢの結果を示すグラフ。The graph which shows the result of TZDB regarding different types of silicon wafers. Ｉ−Ｖ特性にずれが生じる様子を示すグラフ。The graph which shows a mode that a shift | offset | difference arises in an IV characteristic. 演算に用いる酸化膜を修正してＩ−Ｖ特性を書き直したグラフ。The graph which rewritten the IV characteristic by correcting the oxide film used for a calculation. 酸化膜の電位分布を示す模式図であり、（ａ）はプラスの固定電荷が生じていない場合を、（ｂ）はプラスの固定電荷を有する粗悪な層が形成されている場合をそれぞれ示す。It is a schematic diagram which shows the electric potential distribution of an oxide film, (a) shows the case where the positive fixed charge has not arisen, (b) shows the case where the poor layer which has a positive fixed charge is formed, respectively. プラスの固定電荷を考慮した場合の酸化膜の電位分布を示すグラフ。The graph which shows the electric potential distribution of an oxide film when the positive fixed charge is considered. 逆方向にバイアスをかけた場合と通常のバイアスをかけた場合とを比較するグラフ。A graph comparing the case where a bias is applied in the reverse direction and the case where a normal bias is applied. シリコンウエハの特性を評価する処理を示すフローチャート。The flowchart which shows the process which evaluates the characteristic of a silicon wafer. 性能回復のための所定処理を施すとＩ−Ｖ特性のずれが解消することを示すグラフ。The graph which shows that the shift | offset | difference of IV characteristic will be eliminated if the predetermined process for performance recovery is performed. 第２実施例に係る評価方法のフローチャート。The flowchart of the evaluation method which concerns on 2nd Example. 第３実施例に係る評価方法のフローチャート。The flowchart of the evaluation method which concerns on 3rd Example.

符号の説明Explanation of symbols

１、１Ａ，１Ｂ，１Ｃ，１Ｄ：シリコンウエハ、２：酸化膜、２Ａ：正常な酸化膜の層、２Ｂ：粗悪な層、３：電極、４：電源装置、５：電流計、ＭＰ：製造工程、ＰＬ：ロット   1, 1A, 1B, 1C, 1D: silicon wafer, 2: oxide film, 2A: normal oxide film layer, 2B: poor layer, 3: electrode, 4: power supply, 5: ammeter, MP: manufacturing Process, PL: lot

Claims (4)

半導体用ウエハを評価する方法であって、
前記半導体用ウエハについて金属−酸化膜−半導体構造の電流−電圧特性を測定し、前記電流−電圧特性の測定値と基準値とを比較し、前記測定値と前記基準値とが不一致の場合は不良品であると判定し、前記測定値と前記基準値とが一致する場合は良品であると判定し、
前記不良品であると判定された半導体用ウエハの少なくとも一面側に犠牲酸化膜を成長させた後に当該犠牲酸化膜を除去する処理を実施した後、前記電流−電圧特性を再び測定し、再測定値と前記基準値とを比較し、前記再測定値と前記基準値とが一致する場合は良品であると判定し、前記再測定値と前記基準値とが不一致の場合は不良品であると判定する、
半導体用ウエハの評価方法。 A method for evaluating a semiconductor wafer comprising:
When the current-voltage characteristic of the metal-oxide film-semiconductor structure is measured for the semiconductor wafer, the measured value of the current-voltage characteristic is compared with a reference value, and the measured value and the reference value do not match It is determined that the product is defective, and if the measured value and the reference value match, it is determined that the product is non-defective ,
After the sacrificial oxide film is grown on at least one side of the semiconductor wafer determined to be a defective product, the sacrificial oxide film is removed, and then the current-voltage characteristics are measured again and remeasured. When the remeasured value and the reference value match, it is determined that the product is a non-defective product, and when the remeasured value and the reference value do not match, the product is a defective product. judge,
Evaluation method of semiconductor wafer. 前記電流−電圧特性を測定する前に、所定の別の試験として経時絶縁膜破壊試験または瞬時絶縁膜破壊試験のいずれかを実施し、前記所定の別の試験の結果が合格であった場合に、前記電流−電圧特性を測定し、前記測定値と前記基準値とを比較し、前記測定値と前記基準値とが不一致の場合は不良品であると判定し、前記測定値と前記基準値とが一致する場合は良品であると判定する、請求項１記載の半導体用ウエハの評価方法。 Before measuring the current-voltage characteristic, if either a time-dependent insulating film breakdown test or an instantaneous insulating film breakdown test is performed as a predetermined another test, and the result of the predetermined another test is passed , Measuring the current-voltage characteristics, comparing the measured value and the reference value, if the measured value and the reference value do not match, it is determined as a defective product, the measured value and the reference value It determines that if bets match is good, the evaluation method of a semiconductor wafer according to claim 1 Symbol placement. 半導体用ウエハを評価する方法であって、
製造工程から供給される所定数の半導体用ウエハの中から少なくとも１枚の半導体用ウエハを試験用半導体用ウエハとして選択するステップと、
前記選択された試験用半導体用ウエハに金属−酸化膜−半導体構造を形成し、その金属−酸化膜−半導体構造の電流−電圧特性を測定するステップと、
基準値と前記電流−電圧特性の測定値とを比較するステップと、
前記基準値と前記測定値とが一致する場合には良品と判定し、前記試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、
前記基準値と前記測定値とが不一致の場合には、前記試験用半導体用ウエハと同一バッチあるいは同一ロットの別の半導体用ウエハに犠牲酸化膜を成長させ、この犠牲酸化膜を除去するステップと、
前記犠牲酸化膜を除去した後で、前記別の半導体用ウエハのうちの少なくともいずれか１枚を新たな試験用半導体用ウエハとして金属−酸化膜−半導体構造を再形成し、前記電流−電圧特性を再測定するステップと、
再測定値と前記基準値とを比較するステップと、
前記再測定値と前記基準値とが一致する場合は良品であると判定し、前記試験用半導体用ウエハ及び前記新たな試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、
前記再測定値と前記基準値とが不一致の場合は不良品であると判定するステップと、
を含む半導体用ウエハの評価方法。 A method for evaluating a semiconductor wafer comprising:
Selecting at least one semiconductor wafer as a test semiconductor wafer from a predetermined number of semiconductor wafers supplied from a manufacturing process;
Forming a metal-oxide-semiconductor structure on the selected test semiconductor wafer and measuring current-voltage characteristics of the metal-oxide-semiconductor structure;
Comparing a reference value with a measured value of the current-voltage characteristic;
When the reference value and the measured value match, it is determined as a non-defective product, and a semiconductor wafer other than the test semiconductor wafer is sent to a shipping process;
A step of growing a sacrificial oxide film on another semiconductor wafer in the same batch or the same lot as the test semiconductor wafer and removing the sacrificial oxide film if the reference value and the measured value do not match; ,
After removing the sacrificial oxide film, at least one of the other semiconductor wafers is used as a new test semiconductor wafer to re-form a metal-oxide film-semiconductor structure, and the current-voltage characteristics Re-measuring and
Comparing the remeasured value with the reference value;
When the remeasured value and the reference value match, it is determined that the product is a non-defective product, and a semiconductor wafer other than the test semiconductor wafer and the new test semiconductor wafer is sent to a shipping process; ,
If the remeasured value and the reference value do not match, determining that it is a defective product;
A method for evaluating a semiconductor wafer including: 半導体用ウエハを製造する方法であって、
所定形状の半導体用ウエハを製造するステップと、
製造された所定数の半導体用ウエハの中から少なくとも１枚の半導体用ウエハを試験用半導体用ウエハとして選択するステップと、
前記選択された試験用半導体用ウエハに金属−酸化膜−半導体構造を形成し、その金属−酸化膜−半導体構造の電流−電圧特性を測定するステップと、
基準値と前記電流−電圧特性の測定値とを比較するステップと、
前記基準値と前記測定値とが一致する場合には良品と判定し、前記試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、
前記基準値と前記測定値とが不一致の場合には、前記試験用半導体用ウエハと同一バッチあるいは同一ロットの別の半導体用ウエハに犠牲酸化膜を成長させ、この犠牲酸化膜を除去するステップと、
前記犠牲酸化膜を除去した後で、前記別の半導体用ウエハのうちの少なくともいずれか１枚を新たな試験用半導体用ウエハとして金属−酸化膜−半導体構造を再形成し、前記電流−電圧特性を再測定するステップと、
再測定値と前記基準値とを比較するステップと、
前記再測定値と前記基準値とが一致する場合は良品であると判定し、前記試験用半導体用ウエハ及び前記新たな試験用半導体用ウエハを除く他の半導体用ウエハを出荷工程に送るステップと、
前記再測定値と前記基準値とが不一致の場合は不良品であると判定するステップと、
を含む半導体用ウエハの製造方法。 A method of manufacturing a semiconductor wafer,
Producing a semiconductor wafer of a predetermined shape;
Selecting at least one semiconductor wafer as a test semiconductor wafer from a predetermined number of manufactured semiconductor wafers;
Forming a metal-oxide-semiconductor structure on the selected test semiconductor wafer and measuring current-voltage characteristics of the metal-oxide-semiconductor structure;
Comparing a reference value with a measured value of the current-voltage characteristic;
When the reference value and the measured value match, it is determined as a non-defective product, and a semiconductor wafer other than the test semiconductor wafer is sent to a shipping process;
A step of growing a sacrificial oxide film on another semiconductor wafer in the same batch or the same lot as the test semiconductor wafer and removing the sacrificial oxide film if the reference value and the measured value do not match; ,
After removing the sacrificial oxide film, at least one of the other semiconductor wafers is used as a new test semiconductor wafer to re-form a metal-oxide film-semiconductor structure, and the current-voltage characteristics Re-measuring and
Comparing the remeasured value with the reference value;
When the remeasured value and the reference value match, it is determined that the product is a non-defective product, and a semiconductor wafer other than the test semiconductor wafer and the new test semiconductor wafer is sent to a shipping process; ,
If the remeasured value and the reference value do not match, determining that it is a defective product;
A method for manufacturing a semiconductor wafer including:

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