JP5373635B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5373635B2
JP5373635B2 JP2009548868A JP2009548868A JP5373635B2 JP 5373635 B2 JP5373635 B2 JP 5373635B2 JP 2009548868 A JP2009548868 A JP 2009548868A JP 2009548868 A JP2009548868 A JP 2009548868A JP 5373635 B2 JP5373635 B2 JP 5373635B2
Authority
JP
Japan
Prior art keywords
pattern
mask
exposure
wiring
hard coat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009548868A
Other languages
English (en)
Other versions
JPWO2009087846A1 (ja
Inventor
稔彦 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009548868A priority Critical patent/JP5373635B2/ja
Publication of JPWO2009087846A1 publication Critical patent/JPWO2009087846A1/ja
Application granted granted Critical
Publication of JP5373635B2 publication Critical patent/JP5373635B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、例えば、半導体集積回路などの半導体装置の製造に使用するリソグラフィ技術に関し、特に、微細かつ寸法精度の高いゲートを作製する技術に関する。
半導体集積回路などの製造過程において、微細パターンを基板上に転写する方法としてリソグラフィ技術が用いられている。このリソグラフィ技術には主に投影露光装置が用いられ、該投影露光装置に装着したフォトマスクを透過した露光光を基板上のレジストに照射することによりパターン転写が行われる。
近年、デバイスの高集積化や、デバイス動作速度の高速化が要求されており、これらの要求に応えるためにパターンの微細化が進められている。この微細化要求に答えるため、露光波長の短波長化などにより、投影像の解像度を向上する努力がなされており、最近では従来の紫外線より１桁以上波長の短い波長１３．５ｎｍのＥＵＶ(Extremely Ultra Violet Light)光を用いた露光法も検討されている。
ＥＵＶリソグラフィでは、露光波長が短いことと、マスクを含め光学系が反射系であることから所望外の方向に露光光が散らばって迷光の源となる、いわゆるフレアが問題となる。フレアはいくつかの種類に分類されるが、ＥＵＶリソグラフィを中心に特に大きな問題となっているのがローカルフレアと呼ばれるものである。
ローカルフレアは、反射ミラーの表面にごく僅かのラフネスがあるため、露光光の反射面で露光光が乱反射されるもので、所望以外の場所を露光してしまう。フレアがあると露光コントラストが低下し、露光裕度も小さくなる。フレア量が周辺のパターンの密度で変化したとき、パターン寸法精度や形状が分布するという問題も生じる。
このフレアの問題を解決する方法として、周辺のパターン密度に応じてマスクパターンに寸法バイアスをかけたり、パターン周辺にダミーパターンを配置してパターン密度を調整するという方法が提案されている（例えば、下記特許文献１，２）。
米国特許第６８１５１２９号明細書 米国特許第６８９８７８１号明細書
図６Ａ〜図６Ｅは、従来の半導体装置の製造方法の一例を示す説明図である。ここでは、配線パターンのポジ露光マスクとポジレジストの組合せを用いている。
まず、図６Ａに示すように、Ｓｉ（シリコン）等の半導体基板５０１の内部には、素子分離用のアイソレーション５０２を予め形成している。基板５０１の上に、順次、ゲート酸化膜５０３、導電膜５０４、ポジレジスト５２０を成膜する。
一方、ゲート配線パターンが形成された露光マスク５２２を予め準備しておく。この露光マスク５２２は、配線パターンのポジマスクとして構成され、配線パターンに対応した領域に露光光を遮光する遮光体５５３が設けられ、配線パターン領域以外は反射面として機能する。
この露光マスク５２２を用いて、露光光５２１をポジレジスト５２０に照射して、パターン露光を行う。
次に、図６Ｂに示すように、ポジレジスト５２０の現像を行って露光部分を除去して、レジストパターン５２０ａを形成する。
次に、図６Ｃに示すように、レジストパターン５２０ａをエッチングマスクとして利用し、導電膜５０４にエッチングを施して、配線パターン５０４ａを形成する。
次に、図６Ｄに示すように、レジストパターン５２０ａを除去した後、通常の方法で、配線パターン５０４ａの両側にスペーサ５２４を形成したり、基板５０１の内部に拡散層５２５を形成することによって、トランジスタ素子、ゲート電極およびゲート配線を形成する。
図７は、従来の半導体装置の製造方法で使用する露光マスクでのゲートパターンの一例を示す上面レイアウト図である。図７に示すように、ゲートパターン部５１は、トランジスタ素子のゲート電極および該ゲート電極に接続されたゲート配線を含み、特に、ロジックデバイスにおいて、ゲートパターン部５１のパターン密度は、周囲のフィールド部５２の密度に比べて大幅に少ない。一般に、大部分のロジックデバイスにおいては、ゲートパターン部５１のパターン面積は、全面積に対して２０％以下である。
ネガレジストより高い解像性を持つポジレジストを用いてゲートパターンを形成する場合、マスク全面積の８０％以上を占めるフィールド部５２からのフレアが、微細なゲートパターン部５１に被ってしまい、露光コントラストが大幅に低下する。このとき、ゲートパターン部５１は、露光マスク上において露光光を遮断する遮光部として形成されている。
フレアによる被りレベルは、露光量全体の１０％レベルにも及び、特許文献１，２のようにマスクパターンに寸法バイアスをかけただけでは、露光裕度を含めて高い寸法精度を確保することができなくなる。
図６に示した従来の製造方法において、露光装置の光学系自体から由来するフレアレベルは、一般に１０％程度である。使用する露光マスクの反射面が露出しているフィールド部５２の面積比がマスク全面積に対して８５％である場合、光学系のフレアレベルを乗算した８５％×１０％＝８．５％の迷光が発生し、レジストパターンに被りが生ずる。その結果、レジストパターンのエッジ断面が山形形状になってしまい、露光裕度も確保できなくなる。
図８は、フレア対策としてダミーパターンを追加したゲートパターンの一例を示す上面レイアウト図である。ダミーパターン６１は、ゲートパターン部５１から所定の間隙を隔ててゲートパターン部５１を取り囲むように設けられ、これにより周囲のフィールド部６２の面積を削減している。
図８に示すようなダミーパターン６１を配置する場合も、充分なゲート寸法精度かつ充分な露光裕度を確保するためには、マスク全面積の５０％程度のダミーパターン率が必要となり、その結果、デバイスに不要な配線容量が増加してしまう問題がある。
このダミーパターン特有の問題を解決するには、ゲートパターン形成時に付随したダミーパターンに対して再び露光と加工を行って除去することが考えられる。しかしながら二回露光および二回加工が必要になり、プロセスが複雑になり、コスト高になり、歩留まり低下などの問題が派生してくる。
本発明の目的は、マスク露光時に発生するフレアの影響を低減でき、微細な配線パターンを高い露光裕度で作成できる半導体装置の製造方法を提供することである。
本発明の一実施例によれば、配線パターンのネガ露光マスクとポジレジストの組合せにより、いったん反転パターンを作成し、その反転パターンを利用してポジ配線パターンを形成している。即ち、配線パターンに対応した領域に開口部を有する露光マスクを用いて、半導体基板の上に塗布されたポジレジストをパターン露光し、続いて、現像により露光部分を除去してレジストパターンを形成し、レジストパターンの開口部に対応する領域に、配線パターンを形成している。
本発明の他の実施例によれば、半導体装置の製造方法は、配線パターンに対応した領域に開口部を有する露光マスクを準備する工程と、半導体基板の上に、配線材料からなる配線層を形成する工程と、配線層の上に、ハードコート材料からなるハードコート膜を形成する工程と、ハードコート膜の上にポジレジストを塗布する工程と、前記露光マスクを用いてポジレジストをパターン露光する工程とを含む。続いて、ポジレジストの現像により露光部分を除去して、レジストパターンを形成する工程と、レジストパターンを用いてハードコート膜をパターン加工する工程と、レジストパターンを除去する工程と、ハードコート膜の開口部にハードマスク材料を埋め込んで、レジストパターンを反転したパターンを有するハードマスクパターンを形成する工程とを含む。続いて、ハードマスクパターンを残して、ハードコート膜を除去する工程と、ハードマスクパターンを用いて配線層をパターン加工し、配線パターンを形成する工程とを含む。
本発明のさらに他の実施例によれば、半導体装置の製造方法は、配線パターンに対応した領域に開口部を有する露光マスクを準備する工程と、半導体基板の上に、配線材料からなる配線層を形成する工程と、配線層の上に、エッチング可能な下地膜を形成する工程と、下地膜の上に、ハードコート材料からなるハードコート膜を形成する工程と、ハードコート膜の上にポジレジストを塗布する工程とを含む。続いて、前記露光マスクを用いてポジレジストをパターン露光する工程と、ポジレジストの現像により露光部分を除去して、レジストパターンを形成する工程と、レジストパターンを用いてハードコート膜をパターン加工する工程と、レジストパターンを除去する工程と、ハードコート膜の開口部にハードマスク材料を埋め込んで、レジストパターンを反転したパターンを有するハードマスクパターンを形成する工程とを含む。続いて、ハードマスクパターンを残して、ハードコート膜を除去する工程と、ハードマスクパターンを用いて下地層にエッチングを施して、ハードマスクパターンの線幅より小さい線幅を有する第２マスクパターンを形成する工程と、第２マスクパターンを残して、ハードマスクパターンを除去する工程と、第２マスクパターンを用いて配線層をパターン加工し、配線パターンを形成する工程とを含む。
本発明のさらに他の実施例によれば、半導体装置の製造方法は、配線パターンに対応した領域に開口部を有する露光マスクを準備する工程と、半導体基板の上に、ハードコート材料からなるハードコート膜を形成する工程と、ハードコート膜の上にポジレジストを塗布する工程と、前記露光マスクを用いてポジレジストをパターン露光する工程とを含む。続いて、ポジレジストの現像により露光部分を除去して、レジストパターンを形成する工程と、レジストパターンを用いてハードコート膜をパターン加工する工程と、レジストパターンを除去する工程と、ハードコート膜の開口部に、順次、絶縁膜および配線パターンを埋め込む工程と、ハードコート膜を除去する工程とを含む。
本発明の一態様において、前記配線パターンは、半導体基板内に形成されたトランジスタ素子のゲート電極および該ゲート電極に接続されたゲート配線を含むことが好ましい。
また、ハードマスクパターンを形成する工程は、化学機械研磨(ＣＭＰ：Chemical Mechanical Polishing)を行うことが好ましい。
また、絶縁膜および配線パターンを埋め込む工程は、化学機械研磨を行うことが好ましい。
また、ポジレジストをパターン露光する工程は、ＥＵＶ光を用いることが好ましい。
また、露光マスクは、配線パターンに対応した領域に、露光光を反射する反射面を備え、該領域以外に、露光光を吸収する吸収面を備えた反射型マスクであることが好ましい。
この実施例によれば、マスク露光時に発生するフレアの影響を低減でき、微細な配線パターンを高い露光裕度で作成できる。その結果、高い集積度を有する半導体装置を高い歩留まりで生産することができる。
図１Ａ〜図１Ｈは、本発明に係る半導体装置の製造方法の一例を示す説明図である。 本発明に係る露光マスクの一例を示す平面図である。 図３Ａ〜図３Ｊは、本発明に係る半導体装置の製造方法の他の例を示す説明図である。 図４Ａ〜図４Ｆは、本発明に係る半導体装置の製造方法のさらに他の例を示す説明図である。 半導体集積回路の製造方法の一例を説明する断面図である。 図６Ａ〜図６Ｅは、従来の半導体装置の製造方法の一例を示す説明図である。 従来の半導体装置の製造方法で使用する露光マスクでのゲートパターンの一例を示す上面レイアウト図である。 フレア対策としてダミーパターンを追加したゲートパターンの一例を示す上面レイアウト図である。
符号の説明
７１ 配線パターン部、 ７２ フィールド部、 １０１ 半導体基板、
１０２ アイソレーション、 １０３ ゲート酸化膜、 １０４ 導電膜、
１０４ａ 配線パターン、 １０５，１０６，１３１，１３２，１５４，１５０
ハードコート膜、 １０５ａ，１０６ａ，１３１ａ，１３２ａ，１５４ａ，１５０ａ
ハードコートパターン、 １０７，１３３，１５１ ポジレジスト
１０７ａ，１３３ａ，１５１ａ レジストパターン、
１０８，１３４，１５２ 露光マスク、 １０９，１３５，１５３ 露光光、
１１０，１３６ 金属膜、 １１０ａ，１３６ａ ハードマスクパターン、
１３０ 下地膜、 １３０ａ スリミングマスクパターン、 １５５ 絶縁膜、
１５５ａ ゲート絶縁膜、 １５６ 導電膜、 １５６ａ ゲート配線パターン、
２０１ マスク基体、 ２０２ 多層反射膜、 ２０３ 吸収体。
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
実施の形態１．
図１Ａ〜図１Ｈは、本発明に係る半導体装置の製造方法の一例を示す説明図である。ここでは、多数のトランジスタ素子（例えば、ＭＯＳＦＥＴ）が半導体基板に形成され、そのゲート電極および該ゲート電極に接続されたゲート配線を含む配線パターンが形成された半導体集積回路の部分断面図を示している。
まず、図１Ａに示すように、Ｓｉ（シリコン）等の半導体基板１０１の内部には、素子分離用のアイソレーション１０２を予め形成している。基板１０１の上に、順次、ゲート酸化膜１０３、導電膜１０４、ハードコート膜１０５，１０６、ポジレジスト１０７を成膜する。
ゲート酸化膜１０３は、ＳｉＯ２や、高誘電率(high-k)材料、例えば、ＨｆＳｉＯ（ハフニウムシリケート）、ＨｆＡｌＯＮ（窒素添加ハフニウムアルミネート）、ＨｆＯ２、Ｙ２Ｏ３などで形成できる。導電膜１０４は、不純物がドープされたポリシリコンなどで形成できる。ハードコート膜１０５は、ＳｉＯ２などで形成できる。ハードコート膜１０６は、ＳｉＮ、ＳｉＣ、ＳｉＣＢなどで形成できる。ここでは、２層構成のハードコート膜１０５，１０６を用いた例を示すが、１層または３層以上からなるハードコート膜を使用しても構わない。
一方、ゲート配線パターンが形成された露光マスク１０８を予め準備しておく。
図２は、本発明に係る露光マスクの一例を示す平面図である。この露光マスク１０８は、配線パターンのネガマスクとして構成され、配線パターン部７１に対応した領域に開口部を有する。開口部以外のフィールド部７２には、露光光を吸収する吸収体または遮光する遮光体が形成されている。開口部は、透過型マスクの場合、露光光が通過可能であり、反射型マスクの場合、露光光が反射可能である。
本実施形態では、図２に示したような露光マスクを用いており、反射面が露出している配線パターン部７１の面積比率は、マスクの全領域面積に対して約１５％である。
図１Ａに戻って、この露光マスク１０８を用いて、露光光１０９をポジレジスト１０７に照射して、パターン露光を行う。露光光１０９として、例えば、１０ｎｍ〜１５ｎｍの波長範囲、特に、波長１３．５ｎｍを有するＥＵＶ光を用いることが好ましい。従って、ここでは、露光マスク１０８は、反射型マスクとして、マスク基体２０１、多層反射膜２０２、および吸収体２０３で構成した例を示す。
マスク基体２０１は、石英ガラス、低熱膨張ガラスＬＴＥＭなどで形成できる。多層反射膜２０２は、ＥＵＶ光（波長１３．５ｎｍ）に対して充分な反射率を有するＭｏＳｉ多層膜などで形成できる。吸収体２０３は、ＥＵＶ光を吸収または遮光できる材料、例えば、Ｔａなどで形成できる。
なお、露光マスク１０８の検査を容易にするために、吸収体２０３の上には、波長２５４ｎｍや１９９ｎｍなどを有するマスクパターン検査光に対する反射率を調整する干渉膜（図示せず）を形成してもよい。また、多層反射膜２０２の上には、汚染防止や洗浄耐性機能を有するキャップ層（図示せず）を形成してもよく、このキャップ層は、Ｓｉ、Ｒｕなど形成される。マスク基体２０１の裏面には、露光装置のマスクステージに静電吸着させるための導電膜（図示せず）を被着してもよい。
また、図示はしていないが、露光マスク１０８と基板１０１の間には、露光装置の一部として複数枚からなる反射投影光学系が介在しており、露光マスク１０８の開口部に対応したパターン光が、ポジレジスト１０７に結像される。ここで、露光装置の光学系自体から由来するフレアレベルは、一般に１０％程度である。
なお、露光光１０８としてＡｒＦレーザ光（波長１９３ｎｍ）を用いた場合、露光光は、シリコン酸化膜やシリコン窒化膜などのハードコート膜１０５，１０６を通過することが可能になるため、これらの表面や界面と、基板１０１、ゲート酸化膜１０３、導電膜１０４の各界面との間で多重反射および干渉を引き起こして、露光強度分布が変動して、パターン形成精度が低下する可能性がある。従って、ハードコート膜１０５，１０６は、露光光に対して不透明な材料に制限される。一方、露光光１０８としてＥＵＶ光を用いた場合、基板１０１、ゲート酸化膜１０３、導電膜１０４およびハードコート膜１０５，１０６の屈折率の関係から界面反射がほとんど発生しないという利点がある。
次に、図１Ｂに示すように、ポジレジスト１０７の現像を行って露光部分を除去して、レジストパターン１０７ａを形成する。続いて、図１Ｃに示すように、ハードコート膜１０５，１０６にエッチングを施してパターン加工を行い、ハードコートパターン１０５ａ，１０６ａを形成する。続いて、レジストパターン１０７ａを除去する。
次に、図１Ｄに示すように、ハードコートパターン１０５ａ，１０６ａの上面および開口部に、例えば、スパッタ等により金属膜１１０を成膜する。金属膜１１０は、ポリシリコンなどの導電膜１０４のエッチング用ハードマスク材料であって、後述する化学機械研磨（ＣＭＰ）の被加工膜に適しており、さらにトランジスタ形成上の汚染源となるものでなければ任意の材料を用いることができ、例えば、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＷＳｉ、Ｔｉ（チタン）、ＴｉＮ、ＴｉＷ、Ｔａ（タンタル）、ＴａＮ、Ｃｕ（銅）などで形成できる。
次に、金属膜１１０に対して化学機械研磨（ＣＭＰ）を施して、ハードコートパターン１０５ａ，１０６ａの上面に位置する金属膜１１０を除去することにより、図１Ｅに示すように、開口部のみに金属膜１１０を埋め込んだ状態にして、ハードマスクパターン１１０ａを形成する。ハードマスクパターン１１０ａは、レジストパターン１０７ａを反転したパターンを有する。このＣＭＰの際、ハードコートパターン１０６ａは、ＣＭＰストッパおよびＣＭＰハードマスクの役割を担う。
一般に、ＣＭＰにはディッシングの問題、即ち、パターンの大きさや密度に応じてへこみ量が変動し、膜厚が不均一になるという問題が生ずることがあるが、本実施形態ではエッチング時のハードマスクとしての機能が備わっていれば足り、ディッシングは大きな問題にならないという利点がある。
次に、図１Ｆに示すように、ドライエッチングなどを用いて、ハードマスクパターン１１０ａを残しつつ、ハードコートパターン１０５ａ，１０６ａを除去する。
次に、図１Ｇに示すように、ハードマスクパターン１１０ａをエッチングマスクとして利用し、導電膜１０４にエッチングを施して、配線パターン１０４ａを形成する。
次に、図１Ｈに示すように、ハードマスクパターン１１０ａを除去した後、通常の方法で、配線パターン１０４ａの両側にスペーサ１１１を形成したり、基板１０１の内部に拡散層１１２を形成することによって、トランジスタ素子、ゲート電極およびゲート配線を形成する。
このように本実施形態では、ゲート層形成用の露光光が照射される照射面積が全領域の１５％程度に小さいため、反射光学系からのフレアレベルが約１０％というＥＵＶ露光においても、ゲートパターン露光部におけるフレア被り量は約１．５％と小さくなり、充分な解像度、充分なレジストパターン残膜および充分な露光裕度を確保することができる。
この場合、例えば、ゲート線幅２１ｎｍに対し、ドーズ量裕度１０％以上、フォーカス裕度±１００ｎｍを確保することができた。なお、ゲートパターン密度によってばらつくゲート寸法に関してはマスクパターンに寸法バイアスをかけておくことで、所望の仕上がり寸法精度(±５％)に収めることができた。
一方、従来の製法では、図７に示したように、露光領域比率が８５％にも及ぶ露光マスクを用いることから、ゲートパターン露光部におけるフレア被り量は８．５％程度に大きくなる。例えば、２１ｎｍ幅のパターンは、レジスト膜べりを起こし、ドーズ量裕度も３％以下となり、チップ全面で所望のゲート寸法精度を確保することは困難である。
本発明者は、ゲート層形成用の露光光が照射される照射面積と露光裕度の関係を調べた結果、全領域に対して照射面積が２０％以下のとき、ＣＤ(critical dimension)±５％というゲートの寸法精度が確保できることが判明した。
また、転写欠陥低減の面でも本発明は有効である。多層膜を使用した反射マスクでは、多層膜を形成する前のマスク基体上に微小な欠陥が形成されていたり、多層膜形成中に微小なパーティクルが混入したり、微小なボイドが発生したりすると、位相欠陥になり、パターン転写欠陥を生じる。特に、ＥＵＶリソグラフィ（ＥＵＶＬ）では、高さ２ｎｍ以下、幅６０ｎｍ以下の微小な位相欠陥も転写欠陥源になる。
多層膜の位相欠陥検査も、また位相欠陥のないマスクブランクス作成も容易ではなく、無欠陥ブランクスの歩留まりが低くなって、マスクコストも高くなる。多層膜面の露出率が高く、露出面積が広い露光マスクを用いた従来法では、マスク欠陥発生率も高く、歩留まりやコストに問題があった。
これに対して、ゲート層のフィールド部表面が多層膜ではなく吸収体膜となっていて、多層膜面の露出率の低い露光マスクを用いた本発明に係る方法では、たとえ多層膜に位相欠陥があっても、その上を吸収体で覆われている比率が高くて、転写欠陥になりにくく、本発明は欠陥や歩留まりといった面でも著しい改善が見られた。特に、ゲートおよびゲート配線の占有面積が全領域面積に対して５０％未満であるとき、顕著な効果が認められた。
本発明者は、露光装置のフレアレベルと露光裕度、パターン形成寸法精度の関係を調べたところ、フレアレベルが３．０％以下であれば、ゲートおよびゲート配線の占有面積が全領域面積に対して５０％のときフレア被り量は１．５％程度に小さくなり、充分な露光裕度とパターン形成寸法精度を得ることができた。露光装置のフレアレベルが３．０％以上の場合に、ゲートおよびゲート配線の占有面積が全領域面積に対して５０％未満に設定できる本発明は特に有効であった。
実施の形態２．
図３Ａ〜図３Ｊは、本発明に係る半導体装置の製造方法の他の例を示す説明図である。ここでは、多数のトランジスタ素子（例えば、ＭＯＳＦＥＴ）が半導体基板に形成され、そのゲート電極および該ゲート電極に接続されたゲート配線を含む配線パターンが形成された半導体集積回路の部分断面図を示している。
本実施形態は、スリミングと呼ばれるゲート細線化プロセスを採用することにより、極めて細い線幅を有するゲートを高い寸法精度で形成している。
まず、図３Ａに示すように、Ｓｉ（シリコン）等の半導体基板１０１の内部には、素子分離用のアイソレーション１０２を予め形成している。基板１０１の上に、順次、ゲート酸化膜１０３、導電膜１０４、下地膜１３０、ハードコート膜１３１，１３２、ポジレジスト１３３を成膜する。
ゲート酸化膜１０３は、ＳｉＯ２や、高誘電率(high-k)材料、例えば、ＨｆＳｉＯ、ＨｆＡｌＯＮ、ＨｆＯ２、Ｙ２Ｏ３などで形成できる。導電膜１０４は、不純物がドープされたポリシリコンなどで形成できる。
下地膜１３０は、エッチング可能な材料、例えば、アモルファスカーボン膜やＳｉ含有系のカーボン膜などで形成できる。ハードコート膜１３１は、ＳｉＯ２などで形成できる。ハードコート膜１３２は、ＳｉＮ、ＳｉＣ、ＳｉＣＢなどで形成できる。ここでは、２層構成のハードコート膜１３１，１３２を用いた例を示すが、１層または３層以上からなるハードコート膜を使用しても構わない。
一方、ゲート配線パターンが形成された露光マスク１３４を予め準備しておく。この露光マスク１３４は、図２に示したように、配線パターンのネガマスクとして構成され、配線パターン部７１に対応した領域に開口部を有する。開口部以外のフィールド部７２には、露光光を吸収する吸収体または遮光する遮光体が形成されている。開口部は、透過型マスクの場合、露光光が通過可能であり、反射型マスクの場合、露光光が反射可能である。
本実施形態では、図２に示したような露光マスクを用いており、反射面が露出している配線パターン部７１の面積比率は、マスクの全領域面積に対して約１５％である。
次に、図３Ａに示すように、この露光マスク１３４を用いて、露光光１３５をポジレジスト１３３に照射して、パターン露光を行う。露光光１３５として、例えば、１０ｎｍ〜１５ｎｍの波長範囲、特に、波長１３．５ｎｍを有するＥＵＶ光を用いることが好ましい。従って、ここでは、露光マスク１３４は、反射型マスクとして、マスク基体２０１、多層反射膜２０２、および吸収体２０３で構成した例を示す。
マスク基体２０１は、石英ガラス、低熱膨張ガラスＬＴＥＭなどで形成できる。多層反射膜２０２は、ＥＵＶ光（波長１３．５ｎｍ）に対して充分な反射率を有するＭｏＳｉ多層膜などで形成できる。吸収体２０３は、ＥＵＶ光を吸収または遮光できる材料、例えば、Ｔａなどで形成できる。
なお、露光マスク１３４の検査を容易にするために、吸収体２０３の上には、波長２５４ｎｍや１９９ｎｍなどを有するマスクパターン検査光に対する反射率を調整する干渉膜（図示せず）を形成してもよい。また、多層反射膜２０２の上には、汚染防止や洗浄耐性機能を有するキャップ層（図示せず）を形成してもよく、このキャップ層は、Ｓｉ、Ｒｕなど形成される。マスク基体２０１の裏面には、露光装置のマスクステージに静電吸着させるための導電膜（図示せず）を被着してもよい。
また、図示はしていないが、露光マスク１３４と基板１０１の間には、露光装置の一部として複数枚からなる反射投影光学系が介在しており、露光マスク１３４の開口部に対応したパターン光が、ポジレジスト１３３に結像される。ここで、露光装置の光学系自体から由来するフレアレベルは、一般に１０％程度である。
次に、図３Ｂに示すように、ポジレジスト１３３の現像を行って露光部分を除去して、レジストパターン１３３ａを形成する。続いて、図３Ｃに示すように、ハードコート膜１３１，１３２にエッチングを施してパターン加工を行い、ハードコートパターン１３１ａ，１３２ａを形成する。続いて、レジストパターン１３３ａを除去する。
次に、図３Ｄに示すように、ハードコートパターン１３１ａ，１３２ａの上面および開口部に、例えば、スパッタ等により金属膜１３６を成膜する。金属膜１３６は、ポリシリコンなどの導電膜１０４のエッチング用ハードマスク材料であって、化学機械研磨（ＣＭＰ）の被加工膜に適しており、さらにトランジスタ形成上の汚染源となるものでなければ任意の材料を用いることができ、例えば、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＷＳｉ、Ｔｉ（チタン）、ＴｉＮ、ＴｉＷ、Ｔａ（タンタル）、ＴａＮ、Ｃｕ（銅）などで形成できる。
一般に、ＣＭＰには上述したようなディッシングの問題が生ずることがあるが、ここでは下地膜１３０のエッチング用のハードマスクとしての機能が備わっていれば足り、ディッシングは大きな問題にならないという利点がある。
次に、金属膜１３６に対して化学機械研磨（ＣＭＰ）を施して、ハードコートパターン１３１ａ，１３２ａの上面に位置する金属膜１３６を除去することにより、図３Ｅに示すように、開口部のみに金属膜１３６を埋め込んだ状態にして、ハードマスクパターン１３６ａを形成する。ハードマスクパターン１３６ａは、レジストパターン１３３ａを反転したパターンを有する。このＣＭＰの際、ハードコートパターン１３２ａは、ＣＭＰストッパおよびＣＭＰハードマスクの役割を担う。
次に、図３Ｆに示すように、ドライエッチングなどを用いて、ハードマスクパターン１３６ａを残しつつ、ハードコートパターン１３１ａ，１３２ａを除去する。
次に、図３Ｇに示すように、ハードマスクパターン１３６ａをエッチングマスクとして利用し、下地膜１３０にエッチングを施して、スリミングマスクパターン１３０ａを形成する。このとき、酸素プラズマ等のドライエッチングを用いて、下地膜１３０にサイドエッチングを施すことにより、ハードマスクパターン１３６ａの線幅より小さい線幅を有するスリミングマスクパターン１３０ａを形成することができる。例えば、ハードマスクパターン１３６ａの最小寸法を２２ｎｍに設定した場合、スリミングマスクパターン１３０ａの最小線幅は１８ｎｍに設定できる。
次に、図３Ｈに示すように、エッチングなどを用いて、スリミングマスクパターン１３０ａを残しつつ、ハードマスクパターン１３６ａを除去する。
次に、図３Ｉに示すように、スリミングマスクパターン１３０ａをエッチングマスクとして利用し、導電膜１０４にエッチングを施して、配線パターン１０４ａを形成する。
次に、図３Ｊに示すように、スリミングマスクパターン１３０ａを除去した後、通常の方法で、配線パターン１０４ａの両側にスペーサ１３８を形成したり、基板１０１の内部に拡散層１３９を形成することによって、トランジスタ素子、ゲート電極およびゲート配線を形成する。こうして得られたゲート電極およびゲート配線の最小線幅は１８ｎｍとなり、その寸法バラツキは±１ｎｍと極めて高いものであった。
なお、ここでは下地膜１３０のエッチングの際、ハードマスクパターン１３６ａのエッジからそれぞれ４ｎｍの細線化プロセスを適用しているが、代替として、いったん下地膜１３０をハードマスクパターン１３６ａと同じ線幅にエッチングを施した後、ハードマスクパターン１３６ａを除去し、続いて下地膜１３０に４ｎｍの等方エッチングを施すことにより線幅１８ｎｍのスリミングマスクパターン１３０ａを得ることができる。
特に、アモルファスカーボン膜をエッチングマスクとして利用し、ポリシリコンからなる導電膜１０４をエッチングすると、被加工膜からカーボンがエッチング供給されるため、パターン粗密依存性が少なく、面内寸法均一性の高いエッチングが可能になる。
このように本実施形態では、配線パターンのネガ露光マスクとポジレジストの組合せにより、いったん反転パターンを作成し、その反転パターンを利用してポジ配線パターンを形成するとともに、さらにスリミングと呼ばれるゲート細線化プロセスを併用することにより、最小線幅１８ｎｍという極めて細い線幅を有するゲートを高い寸法精度で形成することができる。
実施の形態３．
図４Ａ〜図４Ｆは、本発明に係る半導体装置の製造方法のさらに他の例を示す説明図である。ここでは、多数のトランジスタ素子（例えば、ＭＯＳＦＥＴ）が半導体基板に形成され、そのゲート電極および該ゲート電極に接続されたゲート配線を含む配線パターンが形成された半導体集積回路の部分断面図を示している。
本実施形態は、配線パターンのネガ露光マスクとポジレジストの組合せにより、いったん反転パターンを作成し、その反転パターンの開口部に配線パターンを形成することにより、極めて細い線幅を有するゲートを高い寸法精度で形成している。
まず、図４Ａに示すように、Ｓｉ（シリコン）等の半導体基板１０１の内部には、素子分離用のアイソレーション１０２を予め形成している。基板１０１の上に、順次、ハードコート膜１５４，１５０、ポジレジスト１５１を成膜する。
ハードコート膜１５４は、ＳｉＯ２などで形成できる。ハードコート膜１５０は、ＳｉＮ、ＳｉＣ、ＳｉＣＢなどで形成できる。ここでは、２層構成のハードコート膜１５４，１５０を用いた例を示すが、１層または３層以上からなるハードコート膜を使用しても構わない。
一方、ゲート配線パターンが形成された露光マスク１５２を予め準備しておく。この露光マスク１５２は、図２に示したように、配線パターンのネガマスクとして構成され、配線パターン部７１に対応した領域に開口部を有する。開口部以外のフィールド部７２には、露光光を吸収する吸収体または遮光する遮光体が形成されている。開口部は、透過型マスクの場合、露光光が通過可能であり、反射型マスクの場合、露光光が反射可能である。
本実施形態では、図２に示したような露光マスクを用いており、反射面が露出している配線パターン部７１の面積比率は、マスクの全領域面積に対して約１５％である。
次に、図４Ａに示すように、この露光マスク１５２を用いて、露光光１５３をポジレジスト１５１に照射して、パターン露光を行う。露光光１５３として、例えば、１０ｎｍ〜１５ｎｍの波長範囲、特に、波長１３．５ｎｍを有するＥＵＶ光を用いることが好ましい。従って、ここでは、露光マスク１５２は、反射型マスクとして、マスク基体２０１、多層反射膜２０２、および吸収体２０３で構成した例を示す。
マスク基体２０１は、石英ガラス、低熱膨張ガラスＬＴＥＭなどで形成できる。多層反射膜２０２は、ＥＵＶ光（波長１３．５ｎｍ）に対して充分な反射率を有するＭｏＳｉ多層膜などで形成できる。吸収体２０３は、ＥＵＶ光を吸収または遮光できる材料、例えば、Ｔａなどで形成できる。
なお、露光マスク１５２の検査を容易にするために、吸収体２０３の上には、波長２５４ｎｍや１９９ｎｍなどを有するマスクパターン検査光に対する反射率を調整する干渉膜（図示せず）を形成してもよい。また、多層反射膜２０２の上には、汚染防止や洗浄耐性機能を有するキャップ層（図示せず）を形成してもよく、このキャップ層は、Ｓｉ、Ｒｕなど形成される。マスク基体２０１の裏面には、露光装置のマスクステージに静電吸着させるための導電膜（図示せず）を被着してもよい。
また、図示はしていないが、露光マスク１５２と基板１０１の間には、露光装置の一部として複数枚からなる反射投影光学系が介在しており、露光マスク１５２の開口部に対応したパターン光が、ポジレジスト１５１に結像される。ここで、露光装置の光学系自体から由来するフレアレベルは、一般に１０％程度である。
次に、図４Ｂに示すように、ポジレジスト１５１の現像を行って露光部分を除去して、レジストパターン１５１ａを形成する。続いて、図４Ｃに示すように、ハードコート膜１５４，１５０にエッチングを施してパターン加工を行い、ハードコートパターン１５４ａ，１５０ａを形成する。続いて、レジストパターン１５１ａを除去する。
次に、基板表面にクリーニングを行った後、図４Ｄに示すように、ハードコートパターン１５４ａ，１５０ａの上面および開口部に、例えば、ＣＶＤ(Chemical Vapor Deposition)やスパッタ等により、順次、絶縁膜１５５および導電膜１５６を成膜する。
絶縁膜１５５は、ゲート絶縁膜材料、例えば、ＳｉＯ２や、高誘電率(high-k)材料、例えば、ＨｆＳｉＯ、ＨｆＡｌＯＮ、ＨｆＯ２、Ｙ２Ｏ３などで形成できる。導電膜１５６は、例えば、Ｗ（タングステン）などのゲート配線材料で形成できる。
次に、化学機械研磨（ＣＭＰ）を施して、ハードコートパターン１５４ａ，１５０ａの上面に位置する絶縁膜１５５および導電膜１５６を除去することにより、図４Ｅに示すように、開口部のみに絶縁膜１５５および導電膜１５６を埋め込んだ状態にして、ゲート絶縁膜１５５ａおよびゲート配線パターン１５６ａを形成する。このゲート配線パターン１５６ａは、レジストパターン１５１ａを反転したパターンを有する。このＣＭＰの際、ハードコートパターン１５４ａ，１５０ａは、ＣＭＰストッパおよびＣＭＰハードマスクの役割を担う。
次に、図４Ｆに示すように、ドライエッチングなどを用いて、ゲート絶縁膜１５５ａおよびゲート配線パターン１５６ａを残しつつ、ハードコートパターン１５４ａ，１５０ａを除去する。続いて、通常の方法で、ゲート絶縁膜１５５ａおよびゲート配線パターン１５６ａの両側にスペーサ１５７を形成したり、基板１０１の内部に拡散層１５８を形成することによって、トランジスタ素子、ゲート電極およびゲート配線を形成する。
このように本実施形態では、配線パターンのネガ露光マスクとポジレジストの組合せにより、いったん反転パターンを作成し、その反転パターンの開口部に配線パターンを形成することにより、極めて細い線幅を有するゲートを高い寸法精度で形成することができる。これによりフレアレベルの高い露光装置を用いた場合でも、例えば、メタルゲートとhigh-k絶縁膜からなる高いモビリティを持つトランジスタを高い集積度で形成できる。
実施の形態４．
図５Ａ〜図５Ｆは、半導体集積回路の製造方法の一例を説明する断面図である。ここでは、ツイン・ウエル方式のＣＭＩＳ(Complimentary MIS)回路を有する半導体集積回路を製造する場合を例示するが、他の種々の方式の回路にも本発明は適用可能である。
半導体ウエハ３を構成する基板３ｓは、例えば、略円板状のｎ−型Ｓｉ（シリコン）単結晶からなる。基板３ｓの上部には、例えばｎウエル６ｎおよびｐウエル６ｐが形成されている（図５Ｂ参照）。ｎウエル６ｎには、例えば、ｎ型不純物のＰ（リン）またはＡｓ（ヒ素）が導入されている。また、ｐウエル６ｐには、例えば、ｐ型不純物のＢ（ホウ素）が導入されている。ｎウエルおよびｐウエルは以下のようにして形成する。
まず、半導体基板３ｓ上にマスク合わせ用のウエハライメントマークを形成する（図示せず）。このウエハライメントマークは選択酸化工程を付加してウエル形成時に作成することもできる。
続いて、図５Ａに示すように、基板３ｓ上に酸化膜１７を形成し、そして、酸化膜１７の上に、インプラ（イオン・インプランテーションの略称）マスク用のレジストパターン１８を光リソグラフィを用いて形成する。その後、Ｐ（リン）またはＡｓをイオン注入して、ｎ型ウエル６ｎを形成する。
次に、アッシング処理を行ってレジストパターン１８を除去し、酸化膜１７を除去した後、図５Ｂに示すように、基板３ｓの上に酸化膜１９を形成し、そして、酸化膜１９の上に、インプラマスク用のレジストパターン２０を光リソグラフィを用いて形成する。その後、Ｂ（ホウ素）をイオン注入して、ｐ型ウエル６ｐを形成する。
次に、アッシング処理を行ってレジストパターン２０を除去し、酸化膜１９を除去した後、図５Ｃに示すように、基板３ｓの上側主面に、例えば、酸化シリコン膜からなる分離用のフィールド絶縁膜７を溝型アイソレーションの形状で形成する。なお、アイソレーション方法としてはＬＯＣＯＳ(Local Oxidization of Silicon)法を用いてもよい。
このフィールド絶縁膜７によって囲まれた活性領域には、ｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐが形成される。各トランジスタのゲート絶縁膜８は、例えば、high-k膜からなる。
また、ｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐのゲート電極９は、例えば低抵抗ポリシリコンからなるゲート導電膜をＣＶＤ法等によって堆積した後、エッチングを行って形成されている。このゲート形成の際、本発明に係る製造方法を適用できる。
ｎＭＩＳトランジスタＱｎの半導体領域１０は、ゲート電極９をマスクとして基板３ｓに、例えば、Ｐ（リン）またはＡｓをイオン注入法等によって導入することにより、ゲート電極９に対して自己整合的に形成される。また、ｐＭＩＳトランジスタＱｐの半導体領域１１は、ゲート電極９をマスクとして基板３ｓに、例えば、Ｂ（ホウ素）をイオン注入法等によって導入することにより、ゲート電極９に対して自己整合的に形成される。
ここで、ゲート電極９は、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく種々変更可能である。例えば、ゲート電極９は、低抵抗ポリシリコン膜上にタングステンシリサイドやコバルトシリサイド等のようなシリサイド層を設けた、いわゆるポリサイド構造としてもよい。あるいは、ゲート電極９は、低抵抗ポリシリコン膜上に、窒化チタンや窒化タングステン等のようなバリア導体膜を介在し、さらにタングステン等のような金属膜を設けた、いわゆるポリメタル構造としてもよい。
次に、図５Ｄに示すように、基板３ｓ上に、例えば、ＣＶＤ法等を用いて酸化シリコン膜からなる層間絶縁膜１２を堆積した後、層間絶縁膜１２の上面に配線用のポリシリコン膜をＣＶＤ法等によって堆積する。続いて、このポリシリコン膜上にリソグラフィを実施し、エッチングによりパターニングを行った後、パターニングされたポリシリコン膜の所定領域に不純物を導入することにより、ポリシリコン膜からなる配線１３Ｌおよび抵抗１３Ｒを形成する。
次に、図５Ｅに示すように、基板３ｓ上に、例えば、ＣＶＤ法等を用いて酸化シリコン膜１４を堆積する。そして、層間絶縁膜１２および酸化シリコン膜１４に対してＥＵＶリソグラフィを用いてレジストを形成し、エッチング処理により、半導体領域１０，１１および配線１３Ｌの一部が露出するような接続孔１５を形成する。
次に、図５Ｆに示すように、基板３ｓ上に、例えば、スパッタリング法やＣＶＤ法等を用いてＴｉ（チタン）、ＴｉＮおよびＷ（タングステン）からなる金属膜を順次堆積した後、その金属膜の上に、ＥＵＶリソグラフィを用いてレジストを形成し、エッチング処理により、第１配線層１６Ｌ１を形成する。これ以降も、第１配線層１１６Ｌ１と同様にして第２配線層（不図示）等を形成することにより、最終製品を製造することができる。
以上、本発明に係る製造方法をＣＭＩＳに適用した場合について説明した。このようなロジック回路ではゲートパターン９の面積比率が少なく、したがってゲートパターン形成時のフィールド部分の面積比率が高くなり、露光光学系からのフレアの影響を受けやすい。その対策として、本発明に係る製造方法を適用してゲートパターンを形成することにより、ＥＵＶ露光時のフレアの影響を受けにくく、高い露光裕度で、寸法精度の高いゲートを形成することが可能になる。
本発明は、微細かつ高精度なパターンを含む半導体装置を高い生産効率で製造できる点で、産業上極めて有用である。

Claims (8)

  1. 半導体基板の上に配線パターンを備えた半導体装置の製造方法であって、
    配線パターンに対応した領域に開口部を有する露光マスクを準備する工程と、
    半導体基板の上にポジレジストを塗布する工程と、
    露光マスクを用いてポジレジストをパターン露光する工程と、
    ポジレジストの現像により露光部分を除去して、レジストパターンを形成する工程と、
    レジストパターンの開口部に対応する領域に、配線パターンを形成する工程と、を含み、
    ポジレジストをパターン露光する工程は、ＥＵＶ光を用い、
    露光マスクは、配線パターンに対応した領域に、露光光を反射する反射面を備え、該領域以外に、露光光を吸収する吸収面を備えた反射型マスクであり、
    露光マスクの反射面の占有面積が、露光マスクの全領域面積に対して２０％以下であり、
    露光に使用する露光装置のフレアレベルが、３．０％以上、７．５％未満であることを特徴とする半導体装置の製造方法。
  2. 半導体基板の上に配線パターンを備えた半導体装置の製造方法であって、
    配線パターンに対応した領域に開口部を有する露光マスクを準備する工程と、
    半導体基板の上に、配線材料からなる配線層を形成する工程と、
    配線層の上に、ハードコート材料からなるハードコート膜を形成する工程と、
    ハードコート膜の上にポジレジストを塗布する工程と、
    前記露光マスクを用いてポジレジストをパターン露光する工程と、
    ポジレジストの現像により露光部分を除去して、レジストパターンを形成する工程と、
    レジストパターンを用いてハードコート膜をパターン加工する工程と、
    レジストパターンを除去する工程と、
    ハードコート膜の開口部にハードマスク材料を埋め込んで、レジストパターンを反転したパターンを有するハードマスクパターンを形成する工程と、
    ハードマスクパターンを残して、ハードコート膜を除去する工程と、
    ハードマスクパターンを用いて配線層をパターン加工し、配線パターンを形成する工程と、を含み、
    ポジレジストをパターン露光する工程は、ＥＵＶ光を用い、
    露光マスクは、配線パターンに対応した領域に、露光光を反射する反射面を備え、該領域以外に、露光光を吸収する吸収面を備えた反射型マスクであり、
    露光マスクの反射面の占有面積が、露光マスクの全領域面積に対して２０％以下であり、
    露光に使用する露光装置のフレアレベルが、３．０％以上、７．５％未満であることを特徴とする半導体装置の製造方法。
  3. 半導体基板の上に配線パターンを備えた半導体装置の製造方法であって、
    配線パターンに対応した領域に開口部を有する露光マスクを準備する工程と、
    半導体基板の上に、配線材料からなる配線層を形成する工程と、
    配線層の上に、エッチング可能な下地膜を形成する工程と、
    下地膜の上に、ハードコート材料からなるハードコート膜を形成する工程と、
    ハードコート膜の上にポジレジストを塗布する工程と、
    前記露光マスクを用いてポジレジストをパターン露光する工程と、
    ポジレジストの現像により露光部分を除去して、レジストパターンを形成する工程と、
    レジストパターンを用いてハードコート膜をパターン加工する工程と、
    レジストパターンを除去する工程と、
    ハードコート膜の開口部にハードマスク材料を埋め込んで、レジストパターンを反転したパターンを有するハードマスクパターンを形成する工程と、
    ハードマスクパターンを残して、ハードコート膜を除去する工程と、
    ハードマスクパターンを用いて下地層にエッチングを施して、ハードマスクパターンの線幅より小さい線幅を有する第２マスクパターンを形成する工程と、
    第２マスクパターンを残して、ハードマスクパターンを除去する工程と、
    第２マスクパターンを用いて配線層をパターン加工し、配線パターンを形成する工程と、を含み、
    ポジレジストをパターン露光する工程は、ＥＵＶ光を用い、
    露光マスクは、配線パターンに対応した領域に、露光光を反射する反射面を備え、該領域以外に、露光光を吸収する吸収面を備えた反射型マスクであり、
    露光マスクの反射面の占有面積が、露光マスクの全領域面積に対して２０％以下であり、
    露光に使用する露光装置のフレアレベルが、３．０％以上、７．５％未満であることを特徴とする半導体装置の製造方法。
  4. 半導体基板の上に配線パターンを備えた半導体装置の製造方法であって、
    配線パターンに対応した領域に開口部を有する露光マスクを準備する工程と、
    半導体基板の上に、ハードコート材料からなるハードコート膜を形成する工程と、
    ハードコート膜の上にポジレジストを塗布する工程と、
    前記露光マスクを用いてポジレジストをパターン露光する工程と、
    ポジレジストの現像により露光部分を除去して、レジストパターンを形成する工程と、
    レジストパターンを用いてハードコート膜をパターン加工する工程と、
    レジストパターンを除去する工程と、
    ハードコート膜の開口部に、順次、絶縁膜および配線パターンを埋め込む工程と、
    ハードコート膜を除去する工程と、を含み、
    ポジレジストをパターン露光する工程は、ＥＵＶ光を用い、
    露光マスクは、配線パターンに対応した領域に、露光光を反射する反射面を備え、該領域以外に、露光光を吸収する吸収面を備えた反射型マスクであり、
    露光マスクの反射面の占有面積が、露光マスクの全領域面積に対して２０％以下であり、
    露光に使用する露光装置のフレアレベルが、３．０％以上、７．５％未満であることを特徴とする半導体装置の製造方法。
  5. 前記配線パターンは、半導体基板に形成されたトランジスタ素子のゲート電極および該ゲート電極に接続されたゲート配線を含むことを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. ハードマスクパターンを形成する工程は、化学機械研磨を行うことを特徴とする請求項２または３記載の半導体装置の製造方法。
  7. 絶縁膜および配線パターンを埋め込む工程は、化学機械研磨を行うことを特徴とする請求項４記載の半導体装置の製造方法。
  8. 配線パターン露光マスクは、フレア対策のダミーパターンを備えていないことを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
JP2009548868A 2008-01-09 2008-12-09 半導体装置の製造方法 Active JP5373635B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009548868A JP5373635B2 (ja) 2008-01-09 2008-12-09 半導体装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008002041 2008-01-09
JP2008002041 2008-01-09
PCT/JP2008/072306 WO2009087846A1 (ja) 2008-01-09 2008-12-09 半導体装置の製造方法
JP2009548868A JP5373635B2 (ja) 2008-01-09 2008-12-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2009087846A1 JPWO2009087846A1 (ja) 2011-05-26
JP5373635B2 true JP5373635B2 (ja) 2013-12-18

Family

ID=40852971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009548868A Active JP5373635B2 (ja) 2008-01-09 2008-12-09 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8673543B2 (ja)
JP (1) JP5373635B2 (ja)
WO (1) WO2009087846A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101736983B1 (ko) * 2010-06-28 2017-05-18 삼성전자 주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP5659135B2 (ja) * 2011-12-19 2015-01-28 株式会社東芝 パターン形成方法
JP5642101B2 (ja) * 2012-03-22 2014-12-17 株式会社東芝 ドーズ量の補正マップの作成方法、露光方法及び半導体装置の製造方法
JP6267533B2 (ja) 2014-02-14 2018-01-24 信越化学工業株式会社 パターン形成方法
KR102272778B1 (ko) * 2016-11-07 2021-07-02 도쿄엘렉트론가부시키가이샤 하드 마스크 및 하드 마스크를 제조하는 방법
US10615037B2 (en) * 2018-08-17 2020-04-07 International Business Machines Corporation Tone reversal during EUV pattern transfer using surface active layer assisted selective deposition

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275302A (ja) * 1992-03-26 1993-10-22 Matsushita Graphic Commun Syst Inc レジストパターン形成方法
JP2000310863A (ja) * 1999-02-25 2000-11-07 Toshiba Corp パターン形成方法
JP2001267230A (ja) * 2000-03-21 2001-09-28 Sharp Corp パターンの形成方法
JP2002203780A (ja) * 2001-01-05 2002-07-19 Sony Corp 半導体装置の製造方法
WO2004012012A1 (ja) * 2002-07-30 2004-02-05 Hitachi, Ltd. 電子装置の製造方法
JP2004335873A (ja) * 2003-05-09 2004-11-25 Toshiba Corp パターン形成方法
JP2004363371A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 電子デバイスの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569595B1 (en) 1999-02-25 2003-05-27 Kabushiki Kaisha Toshiba Method of forming a pattern
US6815129B1 (en) * 2000-09-26 2004-11-09 Euv Llc Compensation of flare-induced CD changes EUVL
US6625802B2 (en) 2002-02-01 2003-09-23 Intel Corporation Method for modifying a chip layout to minimize within-die CD variations caused by flare variations in EUV lithography
US6986971B2 (en) * 2002-11-08 2006-01-17 Freescale Semiconductor, Inc. Reflective mask useful for transferring a pattern using extreme ultraviolet (EUV) radiation and method of making the same
TWI281690B (en) 2003-05-09 2007-05-21 Toshiba Corp Pattern forming method, and manufacturing method for semiconductor using the same
DE102004031079B4 (de) * 2004-06-22 2008-11-13 Qimonda Ag Verfahren zur Herstellung einer Reflexionsmaske
US20060292876A1 (en) * 2005-06-21 2006-12-28 Tokyo Electron Limited Plasma etching method and apparatus, control program and computer-readable storage medium
KR100714477B1 (ko) * 2005-12-07 2007-05-07 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
JP2007234889A (ja) * 2006-03-01 2007-09-13 Shinko Electric Ind Co Ltd 配線の形成方法
KR100831975B1 (ko) * 2006-11-02 2008-05-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
US8074932B2 (en) 2009-09-21 2011-12-13 Hamilton Sundstrand Corporation NEA distribution system for OBIGGS applications

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275302A (ja) * 1992-03-26 1993-10-22 Matsushita Graphic Commun Syst Inc レジストパターン形成方法
JP2000310863A (ja) * 1999-02-25 2000-11-07 Toshiba Corp パターン形成方法
JP2001267230A (ja) * 2000-03-21 2001-09-28 Sharp Corp パターンの形成方法
JP2002203780A (ja) * 2001-01-05 2002-07-19 Sony Corp 半導体装置の製造方法
WO2004012012A1 (ja) * 2002-07-30 2004-02-05 Hitachi, Ltd. 電子装置の製造方法
JP2004335873A (ja) * 2003-05-09 2004-11-25 Toshiba Corp パターン形成方法
JP2004363371A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 電子デバイスの製造方法

Also Published As

Publication number Publication date
US20100285409A1 (en) 2010-11-11
WO2009087846A1 (ja) 2009-07-16
JPWO2009087846A1 (ja) 2011-05-26
US8673543B2 (en) 2014-03-18

Similar Documents

Publication Publication Date Title
US9685367B2 (en) Photomask for forming multiple layer patterns with a single exposure
KR101531761B1 (ko) 단일 노출을 사용하여 복수의 층 패턴을 정의하는 방법
JP5373635B2 (ja) 半導体装置の製造方法
US10859902B2 (en) Lithography mask and method
TW201005799A (en) Manufacturing method of semiconductor integrated circuit device
JP2002141268A (ja) 電子デバイス及び半導体集積回路装置の製造方法
US10685846B2 (en) Semiconductor integrated circuit fabrication with pattern-reversing process
KR20020033040A (ko) 반도체장치의 제조방법
CN1818791B (zh) 半导体制程中的微影***及其方法和用于其中的光罩
JP2003121977A (ja) 半導体集積回路装置の製造方法およびマスク
US9429835B2 (en) Structure and method of photomask with reduction of electron-beam scatterring
KR100945933B1 (ko) 극자외선 리소그래피에 사용되는 마스크 및 제조 방법
JP2000021978A (ja) フォトマスクおよびパターン形成方法
KR100846678B1 (ko) 반도체 제조에서 포토리소그래피 시스템 및 방법
TW411515B (en) Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing
JP2004029461A (ja) フォトマスク、露光方法及び半導体装置の製造方法
US11768432B2 (en) Reflective mask and method for manufacturing a semiconductor device using the same
JP2001250756A (ja) 半導体集積回路装置の製造方法
JP3478226B2 (ja) 半導体装置の製造方法
CN113050361A (zh) 制造半导体元件的方法
US8426114B2 (en) L-shaped feature, method of making an L-shaped feature and method of making an L-shaped structure
JP2001324795A (ja) ホトマスクおよび半導体集積回路の製造方法
JP2002182367A (ja) 露光用マスク及びこの露光用マスクを用いた露光方法
Veendrick Manufacture of MOS devices
JP2000323371A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120601

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130430

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130510

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130919

R150 Certificate of patent or registration of utility model

Ref document number: 5373635

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350