JP5372272B1

JP5372272B1 - Laminated board

Info

Publication number: JP5372272B1
Application number: JP2013035941A
Authority: JP
Inventors: 重信関根; 由莉奈関根
Original assignee: 有限会社ナプラ
Priority date: 2012-05-24
Filing date: 2013-02-26
Publication date: 2013-12-18
Anticipated expiration: 2033-02-26
Also published as: JP2014003272A

Abstract

【課題】縦導体及び横導体を内蔵する積層基板において、位置ずれによる導体不連続等の不具合を回避しえ、しかも、空洞や隙間等を生じることなく、連続する導電体を形成し得る積層基板及び電子デバイスを提供する。
【解決手段】基板１１〜１３のそれぞれは、厚み方向に向かう縦孔３１〜３３の内部に充填された縦導体２１〜２３を含んでいる。隣接する第１基板１１及び第２基１２板は、互いに対向する対向面の間に、縦導体２１、２２に接続する横導体４１を含んでいる。横導体４１は対向面の間に形成されたスペース５１の内部に充填されている。第１基板１１の第１縦孔３１、及び、第２基板１２の第２縦孔３２の少なくとも一方は、その一端が、スペース５１の内縁との間に間隔ΔＸ１、ΔＹ１１、ΔＹ１２を残して、スペース５１の面内に開口する。スペース５１は、対向面の間に設けられ、対向面に接合された介在層６１、６２によって画定されている。
【選択図】図１In a multilayer substrate incorporating a vertical conductor and a horizontal conductor, it is possible to avoid problems such as conductor discontinuity due to misalignment, and to form a continuous conductor without causing cavities or gaps. And an electronic device.
Each of substrates 11 to 13 includes longitudinal conductors 21 to 23 filled in longitudinal holes 31 to 33 in the thickness direction. The adjacent first substrate 11 and second base 12 plate include a horizontal conductor 41 connected to the vertical conductors 21 and 22 between opposing surfaces facing each other. The horizontal conductor 41 is filled in a space 51 formed between the opposing surfaces. At least one of the first vertical hole 31 of the first substrate 11 and the second vertical hole 32 of the second substrate 12 has one end thereof leaving the spaces ΔX1, ΔY11, ΔY12 between the inner edge of the space 51, Open in the plane of the space 51. The space 51 is defined by intervening layers 61 and 62 provided between the opposing surfaces and bonded to the opposing surfaces.
[Selection] Figure 1

Description

本発明は、積層基板及び電子デバイスに関する。 The present invention relates to a laminated substrate and an electronic device.

近年、基板に多数の貫通電極を設けておき、この基板を積層するTSV（Through-Silicon-Via)技術が提案されている。ＴＳＶ技術を使えば、大量の機能を小さな占有面積の中に詰め込めるようになるし、また、素子同士の重要な電気経路が劇的に短く出来るために、信号処理が著しく高速化される。 In recent years, a TSV (Through-Silicon-Via) technique has been proposed in which a large number of through electrodes are provided on a substrate and the substrates are laminated. When TSV technology is used, a large amount of functions can be packed in a small occupied area, and an important electric path between elements can be dramatically shortened, so that signal processing is remarkably accelerated.

TSV技術は、三次元電子デバイスを構成する半導体チップの内部配線として用いられ、また、複数の半導体チップを積層し相互接続する際に、半導体チップ間に配置されて配線変換（再配線）を行うインターポーザ（インターフェース）や、半導体チップをマザーボードに接続する際に、半導体チップとマザーボードとの間に配置されて配線変換を行うインターポーザとして用いられる。 The TSV technology is used as internal wiring of semiconductor chips constituting a three-dimensional electronic device, and when a plurality of semiconductor chips are stacked and interconnected, wiring conversion (rewiring) is performed between the semiconductor chips. When connecting an interposer (interface) or a semiconductor chip to a mother board, the interposer is arranged between the semiconductor chip and the mother board and used for wiring conversion.

ところで、半導体チップそれ自体の機能、及び、インターポーザの上記機能を発揮させるためには、貫通配線だけではなく、別々の場所に形成された貫通配線を電気的に接続できる横配線を有することが必要である。特許文献１は、そのような技術を開示している。この先行技術は、貫通配線を備えた配線基板を複数用い、配線基板を重ね合わせてなる複合基板であって、重ね合わせた面において、各々の配線基板に設けた微細孔の端部同士が連通するように、一方もしくは両方の配線基板をなす基材の重ね合わせ面に溝を配置し、この溝に導電性物質を充填する複合基板を開示している。この場合、溝の深さは２０μｍ程度で、微細孔の孔径は５０μｍ程度である旨記載されている。溝幅については言及がないが、微細孔の端部同士を連通させることからすると、微細孔の孔径５０μｍと同程度を予定していると思われる。 By the way, in order to exhibit the function of the semiconductor chip itself and the above-described function of the interposer, it is necessary to have not only the through wiring but also the horizontal wiring that can electrically connect the through wiring formed in different places. It is. Patent Document 1 discloses such a technique. This prior art is a composite substrate in which a plurality of wiring boards provided with through wirings are used and the wiring boards are overlapped, and the ends of the fine holes provided in the respective wiring boards communicate with each other on the overlapped surface. As described above, a composite substrate is disclosed in which a groove is arranged on the overlapping surface of the base material forming one or both of the wiring boards, and the conductive material is filled in the groove. In this case, it is described that the depth of the groove is about 20 μm and the hole diameter of the fine hole is about 50 μm. Although there is no mention of the groove width, it is considered that the end of the micropores are made to communicate with each other, so that the size of the micropore is about the same as the diameter of 50 μm.

この特許文献１に記載されているように、溝及び微細孔は、極めて微小である。配線基板の重ね合わせに当たっては、このような微細な溝と、微細孔とを正確に位置合わせしなければならず、その位置合わせが難しい。位置ずれによっては、微細孔及び溝の内部に導電性物質が連続して充填されず、溝内の横配線と、微細孔内の貫通配線との連続性が損なわれてしまうことがある。 As described in Patent Document 1, the grooves and the micropores are extremely small. In superimposing the wiring boards, such fine grooves and fine holes must be accurately aligned, which is difficult to align. Depending on the misalignment, the inside of the fine holes and the grooves may not be continuously filled with the conductive material, and the continuity between the horizontal wiring in the grooves and the through wiring in the fine holes may be impaired.

しかも、仮に正確に位置合わせができたとしても、貫通配線を形成する微細孔の孔径が微小で、溝の幅も微小であるため、導電性物質を、空洞や、隙間等を生じることなく、微細孔及び溝に連続して充填し、連続する導電体を形成することも、極めて困難である。また、微小パターンの溝を、所定のパターン、深さとなるように穿孔することも難しい。 In addition, even if the alignment can be accurately performed, the hole diameter of the fine hole forming the through wiring is minute and the width of the groove is minute, so that the conductive substance can be formed without causing a cavity, a gap, etc. It is also extremely difficult to continuously fill the fine holes and grooves to form a continuous conductor. It is also difficult to perforate a micropattern groove so as to have a predetermined pattern and depth.

特開２００７−８１０５３号公報JP 2007-81053 A

本発明の課題は、縦導体及び横導体を内蔵する積層基板において、基板重ね合わせ時の位置ずれによる問題を回避し得る積層基板及び電子デバイスを提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a multilayer substrate and an electronic device that can avoid a problem due to a positional shift at the time of substrate superposition in a multilayer substrate incorporating a vertical conductor and a horizontal conductor.

本発明のもう一つの課題は、縦導体及び横導体を内蔵する積層基板において、空洞や隙間等を生じることなく、連続する導電体を形成し得る積層基板及び電子デバイスを提供することである。 Another object of the present invention is to provide a multilayer substrate and an electronic device that can form a continuous conductor without causing cavities or gaps in the multilayer substrate incorporating a vertical conductor and a horizontal conductor.

本発明の更にもう一つの課題は、横導体を充填するスペースを、所定の深さ及びパターンで容易に画定しえるのみならず、基板間絶縁、及び、基板間接合をも同時に達成し得る積層基板及び電子デバイスを提供することである。 Yet another object of the present invention is to provide a stack that can not only easily define a space for filling a lateral conductor with a predetermined depth and pattern, but also achieve inter-substrate insulation and inter-substrate bonding at the same time. It is to provide a substrate and an electronic device.

上述した課題の少なくとも一つを解決するため、本発明に係る積層基板は、互いに積層された複数の半導体基板を含む。前記半導体基板のそれぞれは、その厚み方向に向かう縦孔内に、電気絶縁して充填された縦導体を含んでいる。少なくとも一対の隣接する第１基板及び第２基板は、互いに対向する対向面の間に、前記縦導体に接続する横導体を含んでおり、前記横導体は、前記対向面の間に形成されたスペース内に電気絶縁して充填されている。第１基板の第１縦孔、及び、第２基板の第２縦孔の少なくとも一方は、その一端が、スペースの内縁との間に間隔を残して、スペースの面内に開口しており、前記スペースは、前記対向面の間に設けられ、前記対向面に接合された介在層によって画定されている。 In order to solve at least one of the problems described above, the multilayer substrate according to the present invention includes a plurality of semiconductor substrates stacked on each other. Each of the semiconductor substrates includes a vertical conductor filled with electrical insulation in a vertical hole extending in the thickness direction. At least a pair of the adjacent first substrate and second substrate include a horizontal conductor connected to the vertical conductor between opposing surfaces facing each other, and the horizontal conductor is formed between the opposing surfaces. The space is filled with electrical insulation. At least one of the first vertical hole of the first substrate and the second vertical hole of the second substrate has one end opened in the plane of the space leaving a space between the inner edge of the space, The space is defined by an intervening layer provided between the facing surfaces and bonded to the facing surface.

なお、本明細書において用いられる「第１」、「第２」及び「第３」という表現は、複数存在する同種のものを、単に区別するためのものであって、用いられている数字によって、数を限定するものではない。 In addition, the expressions “first”, “second” and “third” used in the present specification are merely for distinguishing a plurality of the same types, and are used according to the numbers used. The number is not limited.

上述したように、本発明に係る積層基板は、積層される複数の基板のそれぞれが、基板の厚み方向に向かう縦孔内に充填された縦導体を含んでおり、少なくとも一対の隣接する第１基板及び第２基板は、互いに対向する対向面の間に、縦導体に接続する横導体を含んでいるから、縦導体を、横導体によって電気的に接続した再配線構造を実現し、半導体チップの電極バンプ、または、マザーボードの電極バンプの位置に追従し得る自由度の高い積層基板を得ることができる。 As described above, in the multilayer substrate according to the present invention, each of the plurality of stacked substrates includes the vertical conductor filled in the vertical hole in the thickness direction of the substrate, and at least a pair of adjacent first Since the substrate and the second substrate include a horizontal conductor connected to the vertical conductor between opposing surfaces facing each other, a rewiring structure in which the vertical conductor is electrically connected by the horizontal conductor is realized, and the semiconductor chip Therefore, it is possible to obtain a multilayer substrate having a high degree of freedom that can follow the positions of the electrode bumps or the motherboard electrode bumps.

横導体は、隣接する第１基板及び第２基板の対向面の間に形成されたスペース内に充填されており、第１基板の第１縦孔、及び、第２基板の第２縦孔の少なくとも一方は、その一端が、スペースの内縁との間に間隔を残して、スペースの面内に開口する。この構造によれば、第１基板、及び、第２基板の重ね合わせ時に、位置ずれを生じた場合でも、その位置ずれが、第１縦孔（及び/又は第２縦孔）と、スペースの内縁との間に生じる間隔内にあれば、第１縦孔に充填された第１縦導体（及び/又は第２縦孔に充填された第２縦導体）の一端を、スペース内に充填された横導体に確実に連続させることができる。よって、第１基板及び第２基板の積層位置ずれによる導体不連続等の不具合を回避し得る。 The horizontal conductor is filled in a space formed between the opposing surfaces of the adjacent first substrate and second substrate, and the first vertical hole of the first substrate and the second vertical hole of the second substrate are filled. At least one of the ends opens in the plane of the space leaving a space between the inner edge of the space. According to this structure, even when a positional deviation occurs when the first substrate and the second substrate are overlapped, the positional deviation is caused by the first vertical hole (and / or the second vertical hole) and the space. If it is within the space generated between the inner edge and the inner edge, one end of the first vertical conductor filled in the first vertical hole (and / or the second vertical conductor filled in the second vertical hole) is filled into the space. It can be surely connected to the horizontal conductor. Therefore, it is possible to avoid problems such as discontinuity of the conductor due to the misalignment of the first substrate and the second substrate.

また、第１縦孔、及び、第２縦孔の少なくとも一方は、その一端が、スペースの面内に開口するから、第１縦孔（及び/又は第２縦孔）及びスペースを連続して巡る通路が形成される。このため、第１縦孔（及び/又は第２縦孔）及びスペースに、流動性導電材を充填して、連続する第１縦導体、横導体及び第２縦導体を形成することができる。 In addition, since at least one of the first vertical hole and the second vertical hole has one end opened in the plane of the space, the first vertical hole (and / or the second vertical hole) and the space are continuously formed. A round path is formed. Therefore, the first vertical hole (and / or the second vertical hole) and the space can be filled with the fluid conductive material to form a continuous first vertical conductor, horizontal conductor, and second vertical conductor.

更に、スペースは、その内縁と、第１縦孔、及び、第２縦孔の一端との間に間隔を残すほどの面積を有しているから、第１縦孔、スペース及び第２縦孔に、流動性導電材料を流し込む場合、面積の拡大されたスペースによって、流動性導電材をスムーズに流動させ、空洞や隙間のない連続する高品質、高信頼度の導電路を形成することができる。 Furthermore, since the space has an area that leaves a space between the inner edge thereof and the first vertical hole and one end of the second vertical hole, the first vertical hole, the space, and the second vertical hole. In addition, when a fluid conductive material is poured, the fluid conductive material can be smoothly flowed by the space whose area is enlarged, and a continuous high quality and high reliability conductive path without a cavity or a gap can be formed. .

スペースは、好ましくは、第１縦孔、及び、第２縦孔の配置方向で見た全長にわたって、第１縦孔、及び、第２縦孔の横断面径よりも広い幅を有する。この構成によれば、第１縦孔、及び、第２縦孔の配置方向で見た全長にわたって、スペース内で、流動性導電材を円滑に流動させ、第１縦孔、スペース、及び、第２縦孔の間に、連続する導電路を、確実に形成することができる。 The space preferably has a width wider than the cross-sectional diameter of the first vertical hole and the second vertical hole over the entire length viewed in the arrangement direction of the first vertical hole and the second vertical hole. According to this configuration, the fluid conductive material smoothly flows in the space over the entire length as viewed in the arrangement direction of the first vertical hole and the second vertical hole, and the first vertical hole, the space, and the first A continuous conductive path can be reliably formed between the two vertical holes.

前記スペースは、前記重なり面の間に設けられた介在層によって画定する。この構造は、上述した構成と組み合わせてもよいし、組合せずに単独で適用してもよい。前記介在層は、それ自体が接合力を有する接合層であってもよいし、それ自体は接合力を持たず、他の接合材によって第１基板及び第２基板の重なり面に接合されるものであってもよい。介在層は、有機材料、無機材料又は両者を含有する複合材料の何れでもよい。更に、介在層は、電気絶縁材料であってもよいし、そうでなくともよい。 The space is defined by an intervening layer provided between the overlapping surfaces. This structure may be combined with the above-described configuration, or may be applied alone without being combined. The intervening layer may be a bonding layer having a bonding force itself, or may not have a bonding force, and may be bonded to the overlapping surface of the first substrate and the second substrate by another bonding material. It may be. The intervening layer may be an organic material, an inorganic material, or a composite material containing both. Furthermore, the intervening layer may or may not be an electrically insulating material.

そのうち、介在層を、接着性、電気絶縁性を有する材料、例えばガラス質材料によって構成した場合には、本来のスペース形成層としての機能のみならず、基板間における電気絶縁層及び接合層として機能させることができる。即ち、横導体を充填するスペースを、所定の深さ及びパターンで容易に形成しえるのみならず、基板間絶縁、及び、基板間接合をも同時に達成し得る。 Of these, when the intervening layer is composed of an adhesive or electrically insulating material such as a glassy material, it functions not only as an original space forming layer but also as an electrically insulating layer and a bonding layer between the substrates. Can be made. That is, not only can the space filled with the horizontal conductor be easily formed with a predetermined depth and pattern, but also inter-substrate insulation and inter-substrate bonding can be achieved simultaneously.

前記スペースは、前記第１基板及び第２基板の少なくとも一方の重なり面に設けられたもの、即ち、凹状又は溝状のものであってもよい。 The space may be provided on an overlapping surface of at least one of the first substrate and the second substrate, that is, a concave shape or a groove shape.

前記第１基板の第１縦孔、及び、前記第２基板の第２縦孔は、同一のスペースに対して、一つずつ備えられていてもよい。 The first vertical hole of the first substrate and the second vertical hole of the second substrate may be provided one by one with respect to the same space.

これとは異なって、第１縦孔、及び、第２縦孔の少なくとも一方は、複数であり、複数の縦孔のそれぞれは、一端が、同一の前記スペースの面内に共通に開口していてもよい。この場合には、複数の縦孔のそれぞれが、流動性導電材料の充填流路となるので、スペース及び他の縦孔に対し、流動性導電材料を円滑に充填し、空洞、隙間のない高品質の導電路を形成することができる。 Unlike this, at least one of the first vertical hole and the second vertical hole is plural, and one end of each of the plural vertical holes is commonly opened in the plane of the same space. May be. In this case, since each of the plurality of vertical holes serves as a flow path for filling the fluid conductive material, the fluid conductive material is smoothly filled into the space and other vertical holes, and there is no void or gap. Quality conductive paths can be formed.

本発明に係る積層基板は、代表的には、インターポーザとして用いられる。もっとも、半導体チップの内部配線への適用を排除するものではない。 The multilayer substrate according to the present invention is typically used as an interposer. However, application to the internal wiring of the semiconductor chip is not excluded.

上述した積層基板は、三次元電子デバイスの構成要素として用いられる。そのような三次元電子デバイスの具体例は、三次元システム・パッケージ（３D-SiP)である。 The laminated substrate described above is used as a component of a three-dimensional electronic device. A specific example of such a three-dimensional electronic device is a three-dimensional system package (3D-SiP).

上述したように、本発明によれば次のような効果を得ることができる。
（ａ）縦導体及び横導体を内蔵する積層基板において、基板重ね合わせ時の位置ずれによる導体不連続等の不具合を回避し得る積層基板及び電子デバイスを提供することができる。
（ｂ）縦導体及び横導体を内蔵する積層基板において、空洞や隙間等を生じることなく、連続する導電体を形成し得る積層基板及び電子デバイスを提供することができる。
（ｃ）横導体を充填するスペースを、所定の深さ及びパターンで容易に形成しえるのみならず、基板間絶縁、及び、基板間接合をも同時に達成し得る積層基板及び電子デバイスを提供することができる。 As described above, according to the present invention, the following effects can be obtained.
(A) It is possible to provide a multilayer substrate and an electronic device that can avoid problems such as discontinuity of a conductor due to a positional shift at the time of substrate superposition in a multilayer substrate incorporating a vertical conductor and a horizontal conductor.
(B) It is possible to provide a multilayer substrate and an electronic device that can form a continuous conductor without causing cavities or gaps in the multilayer substrate incorporating the vertical conductor and the horizontal conductor.
(C) To provide a multilayer substrate and an electronic device that can easily form a space for filling a horizontal conductor with a predetermined depth and pattern, and can simultaneously achieve insulation between substrates and bonding between substrates. be able to.

本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。但し、添付図面は、単なる例示に過ぎない。 Other objects, configurations and advantages of the present invention will be described in more detail with reference to the accompanying drawings. However, the attached drawings are merely examples.

本発明に係る積層基板の一部を示す断面図である。It is sectional drawing which shows a part of laminated substrate which concerns on this invention. 図１に示した積層基板について、基板相互間の縦孔の位置関係を示す平面展開図ある。FIG. 2 is a plan development view showing a positional relationship of vertical holes between substrates in the laminated substrate shown in FIG. 1. 図１に示した本発明に係る積層基板の製造工程を示す図である。It is a figure which shows the manufacturing process of the laminated substrate which concerns on this invention shown in FIG. 図３に示した後の工程を示す図である。FIG. 4 is a diagram showing a step after that shown in FIG. 3. 本発明に係る積層基板の他の実施の形態について、その一部を示す断面図である。It is sectional drawing which shows the part about other embodiment of the multilayer substrate which concerns on this invention. 図５に示した積層基板について、基板相互間の縦孔の位置関係を示す平面展開図ある。FIG. 6 is a developed plan view showing the positional relationship of vertical holes between the substrates in the laminated substrate shown in FIG. 5. 本発明に係る積層基板の他の実施の形態について、その一部を示す断面図である。It is sectional drawing which shows the part about other embodiment of the multilayer substrate which concerns on this invention. 図７に示した積層基板について、基板相互間の縦孔の位置関係を示す平面展開図ある。FIG. 8 is a developed plan view showing the positional relationship of vertical holes between the substrates in the laminated substrate shown in FIG. 7. 本発明に係る積層基板の更に別の実施形態を示す平面図である。It is a top view which shows another embodiment of the laminated substrate which concerns on this invention. 本発明に係る積層基板の更に別の実施形態を示す平面図である。It is a top view which shows another embodiment of the laminated substrate which concerns on this invention. 本発明に係る積層基板の更に別の実施形態を示す平面図である。It is a top view which shows another embodiment of the laminated substrate which concerns on this invention. 本発明に係る積層基板の更に別の実施の形態について、その一部を示す断面図である。It is sectional drawing which shows the part about another embodiment of the laminated substrate which concerns on this invention. 本発明に係る積層基板の更に別の実施の形態について、その一部を示す断面図である。It is sectional drawing which shows the part about another embodiment of the laminated substrate which concerns on this invention. 本発明に係る積層基板の更に別の実施の形態について、その一部を示す断面図である。It is sectional drawing which shows the part about another embodiment of the laminated substrate which concerns on this invention. 本発明に係る積層基板の更に別の実施の形態について、その一部を示す断面図である。It is sectional drawing which shows the part about another embodiment of the laminated substrate which concerns on this invention. 本発明に係る積層基板を用いた電子デバイスを示す図である。It is a figure which shows the electronic device using the laminated substrate which concerns on this invention. 本発明に係る積層基板を用いた電子デバイスの他の例を示す図である。It is a figure which shows the other example of the electronic device using the laminated substrate which concerns on this invention.

図１及び図２を参照すると、本発明に係る積層基板は、複数（３枚）の第１基板１１〜第３基板１３を、順次に積層して構成される。第１基板１１〜第３基板１３は、半導体材料、絶縁性無機材料、絶縁性有機材料、誘電体材料、磁性材料又はそれらの複合体の形態をとることができる。図１及び図２に示した実施の形態では、第１基板１１〜第３基板１３の全てが、Ｓｉ基板、ＳｉＣ基板又はＳＯＩ基板等の半導体基板によって構成されている。基板自体の厚みは、例えば、数十μｍである。 1 and 2, the multilayer substrate according to the present invention is configured by sequentially laminating a plurality (three) of first substrate 11 to third substrate 13. The first substrate 11 to the third substrate 13 can take the form of a semiconductor material, an insulating inorganic material, an insulating organic material, a dielectric material, a magnetic material, or a composite thereof. In the embodiment shown in FIGS. 1 and 2, all of the first substrate 11 to the third substrate 13 are constituted by a semiconductor substrate such as a Si substrate, a SiC substrate, or an SOI substrate. The thickness of the substrate itself is, for example, several tens of μm.

第１基板１１〜第３基板１３のそれぞれは、その厚み方向に向かう第１縦孔３１〜第３縦孔３３の内部に充填された第１縦導体２１〜第３縦導体２３を含んでいる。第１縦孔３１〜第３縦孔３３及び第１縦導体２１〜第３縦導体２３は、例えば、孔径が１０μｍ〜６０μｍである。 Each of the first substrate 11 to the third substrate 13 includes a first vertical conductor 21 to a third vertical conductor 23 filled in the first vertical hole 31 to the third vertical hole 33 in the thickness direction. . For example, the first vertical hole 31 to the third vertical hole 33 and the first vertical conductor 21 to the third vertical conductor 23 have a hole diameter of 10 μm to 60 μm.

第１縦導体２１〜第３縦導体２３は、第１縦孔３１〜第３縦孔３３の内壁面に設けられた電気絶縁層７によって、Ｓｉ基板等の半導体基板でなる第１基板１１〜第３基板１３から電気絶縁されている。電気絶縁層７は、第１縦孔３１〜第３縦孔３３の内壁面を改質した酸化膜もしくは窒化膜であってもよいし、第１縦孔３１〜第３縦孔３３の内部に充填された無機もしくは有機又はそれらの複合材料でなる絶縁層であってもよい。 The first vertical conductor 21 to the third vertical conductor 23 are formed of a first substrate 11 to 11 made of a semiconductor substrate such as a Si substrate by an electrical insulating layer 7 provided on the inner wall surface of the first vertical hole 31 to the third vertical hole 33. It is electrically insulated from the third substrate 13. The electrical insulating layer 7 may be an oxide film or a nitride film obtained by modifying the inner wall surface of the first vertical hole 31 to the third vertical hole 33, or may be disposed inside the first vertical hole 31 to the third vertical hole 33. It may be an insulating layer made of filled inorganic or organic material or a composite material thereof.

第１基板１１〜第３基板１３のうち、少なくとも一対の隣接する第１基板１１及び第２基板１２は、互いに対向する対向面の間に、第１縦導体２１及び第２縦導体２２に接続する第１横導体４１を含んでいる。第１横導体４１は、対向面の間に形成された第１スペース５１内に充填されている。第１スペース５１は、第１縦孔３１、及び、第２縦孔３２の配置方向Ｘで見た全長にわたって、第１縦孔３１、及び、第２縦孔３２の横断面径Ｄ１よりも広い第１幅Ｗ１を有する。幅方向は、配置方向Ｘと直交するＹ方向である。 Among the first substrate 11 to the third substrate 13, at least a pair of the adjacent first substrate 11 and second substrate 12 are connected to the first vertical conductor 21 and the second vertical conductor 22 between opposing surfaces facing each other. The first horizontal conductor 41 is included. The first horizontal conductor 41 is filled in a first space 51 formed between the opposing surfaces. The first space 51 is wider than the transverse cross-sectional diameter D1 of the first vertical hole 31 and the second vertical hole 32 over the entire length viewed in the arrangement direction X of the first vertical hole 31 and the second vertical hole 32. It has a first width W1. The width direction is the Y direction orthogonal to the arrangement direction X.

図１及び図２に図示した実施例では、第２基板１２及び第３基板１３も、互いに対向する対向面の間に、第２縦導体２２及び第３縦導体２３に接続する第２横導体４２を含んでいる。第２横導体４２は、対向面の間に形成された第２スペース５２内に充填されている。第２スペース５２は、第２縦孔３２、及び、第３縦孔３３の配置方向Ｘで見た全長にわたって、第２縦孔３２、及び、第３縦孔３３の横断面径Ｄ２よりも広い第２幅Ｗ２を有する。 In the embodiment shown in FIGS. 1 and 2, the second substrate 12 and the third substrate 13 are also connected to the second vertical conductor 22 and the third vertical conductor 23 between the opposing surfaces facing each other. 42 is included. The second horizontal conductor 42 is filled in a second space 52 formed between the opposing surfaces. The second space 52 is wider than the transverse cross-sectional diameter D2 of the second vertical hole 32 and the third vertical hole 33 over the entire length viewed in the arrangement direction X of the second vertical hole 32 and the third vertical hole 33. It has a second width W2.

第１横導体４１及び第２横導体４２は、第１スペース５１及び第２スペース５２の内壁面、第１基板１１の対向面、第２基板１２の対向面及び第３基板１３の対向面に設けられた電気絶縁層７によって、Ｓｉ基板等の半導体基板でなる第１基板１１〜第３基板１３から電気絶縁されている。電気絶縁層７は、第１縦孔３１〜第３縦孔３３から連続して形成されている。電気絶縁層７の形成に関して適用される技術については、既に述べたとおりである。 The first horizontal conductor 41 and the second horizontal conductor 42 are formed on the inner wall surfaces of the first space 51 and the second space 52, the opposing surface of the first substrate 11, the opposing surface of the second substrate 12, and the opposing surface of the third substrate 13. The electrically insulating layer 7 provided is electrically insulated from the first substrate 11 to the third substrate 13 made of a semiconductor substrate such as a Si substrate. The electrical insulating layer 7 is formed continuously from the first vertical hole 31 to the third vertical hole 33. The technique applied to the formation of the electrical insulating layer 7 is as described above.

図示の第１スペース５１は、第１基板１１及び第２基板１２の重なり面の間に設けられた第１介在層６１によって画定されている。第２スペース５２は、第２基板１２及び第３基板１３の重なり面の間に設けられた第２介在層６２によって画定されている。第１介在層６１及び第２介在層６２は、それ自体が接合力を有する接合層であってもよいし、それ自体は接合力を持たず、他の接合材によって第１基板１１、第２基板１２及び第３基板１３の重なり面に接合されるものであってもよい。第１介在層６１及び第２介在層６２は、有機材料、SiO2等を主成分とする無機材料又は両者を含有する複合材料の何れでもよい。更に、第１介在層６１及び第２介在層６２は、電気絶縁材料であってもよいし、そうでなくともよい。 The illustrated first space 51 is defined by a first intervening layer 61 provided between the overlapping surfaces of the first substrate 11 and the second substrate 12. The second space 52 is defined by a second intervening layer 62 provided between the overlapping surfaces of the second substrate 12 and the third substrate 13. The first intervening layer 61 and the second intervening layer 62 may be a bonding layer having a bonding force per se, or may not have a bonding force itself, and may be the first substrate 11 and the second substrate by other bonding materials. It may be bonded to the overlapping surface of the substrate 12 and the third substrate 13. The first intervening layer 61 and the second intervening layer 62 may be either an organic material, an inorganic material whose main component is SiO2, or a composite material containing both. Furthermore, the first intervening layer 61 and the second intervening layer 62 may or may not be electrically insulating materials.

第１介在層６１及び第２介在層６２の好ましい例は、ガラス質材料である。ガラス質材料でなる第１介在層６１及び第２介在層６２であれば、本来のスペース形成層としての機能のみならず、第１基板１１〜第３基板１３の相互間における電気絶縁層及び接合層として機能させることができる。 A preferred example of the first intervening layer 61 and the second intervening layer 62 is a vitreous material. If it is the 1st intervening layer 61 and the 2nd intervening layer 62 which consist of a vitreous material, not only the function as an original space formation layer but the electrical insulation layer and joining between the 1st board | substrates 11-3 will be carried out. Can function as a layer.

第１縦孔３１、及び、第２縦孔３２は、その一端が、互いに間隔を隔て、第１スペース５１の内縁との間に間隔ΔＸ１、ΔＹ１１、ΔＹ１２を残して、第１スペース５１の面内に開口する。図では、第１縦孔３１及び第２縦孔２２及び第３縦孔２３を、Ｘ方向に互いに異ならせた例を示してあるが、Ｙ方向に異ならせてもよい。 One end of each of the first vertical hole 31 and the second vertical hole 32 is spaced from each other, leaving spaces ΔX1, ΔY11, ΔY12 between the inner edge of the first space 51 and the surface of the first space 51. Open in. In the drawing, the first vertical hole 31, the second vertical hole 22, and the third vertical hole 23 are illustrated as being different from each other in the X direction, but may be different from each other in the Y direction.

また、第２縦孔３２及び第３縦孔３３は、その一端が、互いに間隔を隔て、第２スペース５２の内縁との間に間隔ΔＸ２、ΔＹ２１、ΔＹ２２を残して、第２スペース５２の面内に開口する。なお、第１スペース５１及び第２スペース５２の内縁は、この実施の形態では、電気絶縁層７の表面をいう。 In addition, the second vertical hole 32 and the third vertical hole 33 are spaced from each other at one end, leaving spaces ΔX2, ΔY21, ΔY22 between the inner edge of the second space 52 and the surface of the second space 52. Open in. The inner edges of the first space 51 and the second space 52 refer to the surface of the electrical insulating layer 7 in this embodiment.

したがって、第１縦孔３１の内部に充填された第１縦導体２１、第１スペース５１に充填された第１横導体４１、第２縦孔３２の内部に充填された第２縦導体２２、第２スペース５２に充填された第２横導体４２及び第３縦孔３３の内部に充填された第３縦導体２３により、連続する導電路が形成されることになる。 Accordingly, the first vertical conductor 21 filled in the first vertical hole 31, the first horizontal conductor 41 filled in the first space 51, the second vertical conductor 22 filled in the second vertical hole 32, A continuous conductive path is formed by the second horizontal conductor 42 filled in the second space 52 and the third vertical conductor 23 filled inside the third vertical hole 33.

上述したように、本発明に係る積層基板は、積層される複数の基板１１〜１３のそれぞれが、その厚み方向に向かう第１縦孔３１〜第３縦孔３３内に充填された第１縦導体２１〜第３縦導体２３を含んでおり、少なくとも一対の隣接する第１基板１１及び第２基板１２は、互いに対向する対向面の間に、第１縦導体２１及び第２縦導体２２に接続する第１横導体４１を含んでいるから、別々の場所に形成された第１縦導体２１及び第２縦導体２２を、第１横導体４１によって電気的に接続した再配線構造を実現し、半導体チップの電極バンプ、または、マザーボードの電極バンプの位置に追従し得る自由度の高い積層基板を得ることができる。 As described above, in the laminated substrate according to the present invention, each of the plurality of laminated substrates 11 to 13 is filled in the first vertical hole 31 to the third vertical hole 33 in the thickness direction. The conductor 21 to the third vertical conductor 23 are included, and at least a pair of the adjacent first substrate 11 and second substrate 12 are connected to the first vertical conductor 21 and the second vertical conductor 22 between the opposing surfaces facing each other. Since the first horizontal conductor 41 to be connected is included, a redistribution structure in which the first vertical conductor 21 and the second vertical conductor 22 formed at different places are electrically connected by the first horizontal conductor 41 is realized. In addition, it is possible to obtain a multilayer substrate having a high degree of freedom capable of following the positions of the electrode bumps of the semiconductor chip or the electrode bumps of the motherboard.

実施例において、互いに隣接する第３基板１３及び第２基板１２も、互いに対向する対向面の間に、第３縦導体２３及び第２縦導体２２に接続する第２横導体４２を含んでいるから、別々の場所に形成された第３縦導体２３及び第２縦導体２２を、第２横導体４２によって電気的に接続した再配線構造を実現し、半導体チップの電極バンプ、または、マザーボードの電極バンプの位置に追従し得る自由度の高い積層基板を得ることができる。 In the embodiment, the third substrate 13 and the second substrate 12 adjacent to each other also include the second vertical conductors 42 connected to the third vertical conductors 23 and the second vertical conductors 22 between the opposing surfaces facing each other. From the above, a redistribution structure in which the third vertical conductors 23 and the second vertical conductors 22 formed at different locations are electrically connected by the second horizontal conductors 42 is realized, and the electrode bumps of the semiconductor chip or the motherboard A highly flexible laminated substrate that can follow the position of the electrode bump can be obtained.

第１横導体４１は、隣接する第１基板１１及び第２基板１２の対向面の間に形成された第１スペース５１内に充填されており、第１基板１１の第１縦孔３１、及び、第２基板１２の第２縦孔３２は、その一端が、互いに間隔を隔て、第１スペース５１の内縁との間に間隔ΔＸ１、ΔＹ１１、ΔＹ１２を残して、第１スペース５１の面内に開口する。この構造によれば、第１基板１１、及び、第２基板１２の重ね合わせ時に、位置ずれを生じた場合でも、その位置ずれが、第１縦孔３１または第２縦孔３２と、第１スペース５１の内縁との間に生じる間隔ΔＸ１、ΔＹ１１、ΔＹ１２内にあれば、第１縦孔３１に充填された第１縦導体２１または第２縦孔３２に充填された第２縦導体２２の一端を、第１スペース５１内に充填された第１横導体４１に確実に連続させることができる。よって、第１基板１１及び第２基板１２の積層位置ずれによる導体不連続現象を回避し得る。 The first horizontal conductor 41 is filled in a first space 51 formed between the opposed surfaces of the adjacent first substrate 11 and second substrate 12, and the first vertical hole 31 of the first substrate 11, and The second vertical hole 32 of the second substrate 12 has one end spaced apart from the inner edge of the first space 51 and leaving the spaces ΔX1, ΔY11, ΔY12 in the plane of the first space 51. Open. According to this structure, even when a displacement occurs when the first substrate 11 and the second substrate 12 are overlapped, the displacement is caused by the first vertical hole 31 or the second vertical hole 32, and the first displacement. If it is within the distances ΔX1, ΔY11, ΔY12 generated between the inner edge of the space 51, the first vertical conductor 21 filled in the first vertical hole 31 or the second vertical conductor 22 filled in the second vertical hole 32 is provided. One end can be reliably continued to the first horizontal conductor 41 filled in the first space 51. Therefore, the conductor discontinuity phenomenon due to the misalignment of the first substrate 11 and the second substrate 12 can be avoided.

また、第１縦孔３１、及び、第２縦孔３２は、その一端が、第１スペース５１の面内に開口するから、第１縦孔３１、第２縦孔３２及び第１スペース５１を連続して巡る通路が形成される。このため、第１縦孔３１、第２縦孔３２及び第１スペース５１に、流動性導電材を充填して、連続する第１縦導体２１、第１横導体４１及び第２縦導体２２を形成することができる。 Moreover, since the 1st vertical hole 31 and the 2nd vertical hole 32 open the end in the surface of the 1st space 51, the 1st vertical hole 31, the 2nd vertical hole 32, and the 1st space 51 are formed. A continuous path is formed. Therefore, the first vertical hole 31, the second vertical hole 32, and the first space 51 are filled with a fluid conductive material, and the continuous first vertical conductor 21, first horizontal conductor 41, and second vertical conductor 22 are formed. Can be formed.

更に、第１スペース５１は、その内縁と、第１縦孔３１、及び、第２縦孔３２の一端との間に間隔を残すほどの面積を有しているから、第１縦孔３１、第１スペース５１及び第２縦孔３２に、流動性導電材料を流し込む場合、面積の拡大された第１スペース５１によって、流動性導電材をスムーズに流動させ、空洞や隙間のない連続する高品質、高信頼度の導電路を形成することができる。 Furthermore, since the first space 51 has an area that leaves a space between the inner edge of the first space 51 and one end of the first vertical hole 31 and the second vertical hole 32, the first vertical hole 31, When the fluid conductive material is poured into the first space 51 and the second vertical hole 32, the fluid conductive material is smoothly flowed by the first space 51 having an enlarged area, and the continuous high quality without a cavity or a gap is provided. A highly reliable conductive path can be formed.

実施例において、第１スペース５１は、第１縦孔３１、及び、第２縦孔３２の配置方向Ｘで見た全長にわたって、第１縦孔３１、及び、第２縦孔３２の横断面径Ｄ１よりも広い幅を有するから、第１縦孔３１、及び、第２縦孔３２の配置方向Ｘで見た全長にわたって、第１スペース５１内で、流動性導電材を円滑に流動させ、第１縦孔３１、第１スペース５１、及び、第２縦孔３２の間に、連続する導電路を、確実に形成することができる。 In the embodiment, the first space 51 has a cross-sectional diameter of the first vertical hole 31 and the second vertical hole 32 over the entire length viewed in the arrangement direction X of the first vertical hole 31 and the second vertical hole 32. Since it has a width wider than D1, the fluid conductive material smoothly flows in the first space 51 over the entire length as viewed in the arrangement direction X of the first vertical hole 31 and the second vertical hole 32. A continuous conductive path can be reliably formed between the first vertical hole 31, the first space 51, and the second vertical hole 32.

実施例において、第２横導体４２は、隣接する第３基板１３及び第２基板１２の対向面の間に形成された第２スペース５２内に充填されており、第３基板１３の第３縦孔３３、及び、第２基板１２の第２縦孔３２は、その一端が、互いに間隔を隔て、第２スペース５２の内縁との間に間隔ΔＸ２、ΔＹ２１、ΔＹ２２を残して、第２スペース５２の面内に開口する。この構造によれば、第３基板１３、及び、第２基板１２の重ね合わせ時に、位置ずれを生じた場合でも、その位置ずれが、第３縦孔３３または第２縦孔３２と、第２スペース５２の内縁との間に生じる間隔ΔＸ２、ΔＹ２１、ΔＹ２２内にあれば、第３縦孔３３に充填された第３縦導体２３または第２縦孔３２に充填された第２縦導体２２の一端を、第２スペース５２内に充填された第２横導体４２に確実に連続させることができる。よって、第３基板１３及び第２基板１２の積層位置ずれによる導体不連続現象を回避し得る。 In the embodiment, the second horizontal conductor 42 is filled in the second space 52 formed between the opposing surfaces of the adjacent third substrate 13 and the second substrate 12, and the third vertical conductor 42 of the third substrate 13 is filled. One end of the hole 33 and the second vertical hole 32 of the second substrate 12 are spaced apart from each other, leaving the spaces ΔX2, ΔY21, ΔY22 between the inner edge of the second space 52 and the second space 52. Open in the plane. According to this structure, even when a displacement occurs when the third substrate 13 and the second substrate 12 are overlapped, the displacement is caused by the third vertical hole 33 or the second vertical hole 32 and the second displacement. The third vertical conductor 23 filled in the third vertical hole 33 or the second vertical conductor 22 filled in the second vertical hole 32 is within the distances ΔX2, ΔY21, ΔY22 generated between the inner edge of the space 52. One end can be reliably continued to the second horizontal conductor 42 filled in the second space 52. Therefore, the conductor discontinuity phenomenon due to the misalignment of the third substrate 13 and the second substrate 12 can be avoided.

また、第３縦孔３３、及び、第２縦孔３２は、その一端が、第２スペース５２の面内に開口するから、第３縦孔３３、第２縦孔３２及び第２スペース５２を連続して巡る通路が形成される。このため、第３縦孔３３、第２縦孔３２及び第２スペース５２に、流動性導電材を充填して、連続する第３縦導体２３、第２横導体４２及び第２縦導体２２を形成することができる。 Moreover, since the 3rd vertical hole 33 and the 2nd vertical hole 32 open in the surface of the 2nd space 52, the 3rd vertical hole 33, the 2nd vertical hole 32, and the 2nd space 52 are defined. A continuous path is formed. Therefore, the third vertical hole 33, the second vertical hole 32, and the second space 52 are filled with a fluid conductive material, and the continuous third vertical conductor 23, second horizontal conductor 42, and second vertical conductor 22 are formed. Can be formed.

更に、第２スペース５２は、その内縁と、第３縦孔３３、及び、第２縦孔３２の一端との間に、間隔ΔＸ２、ΔＹ２１、ΔＹ２２を残すほどの面積を有しているから、第３縦孔３３、第２スペース５２及び第２縦孔３２に、流動性導電材料を流し込む場合、面積の拡大された第２スペース５２によって、流動性導電材をスムーズに流動させ、空洞や隙間のない連続する高品質、高信頼度の導電路を形成することができる。 Furthermore, the second space 52 has an area that leaves the spaces ΔX2, ΔY21, ΔY22 between the inner edge thereof and one end of the third vertical hole 33 and the second vertical hole 32. When the fluid conductive material is poured into the third vertical hole 33, the second space 52, and the second vertical hole 32, the fluid conductive material is caused to flow smoothly by the second space 52 having an enlarged area so that the cavity or gap It is possible to form a continuous high-quality, high-reliability conductive path without any defects.

実施例において、第２スペース５２は、第３縦孔３３、及び、第２縦孔３２の配置方向Ｘで見た全長にわたって、第３縦孔３３、及び、第２縦孔３２の横断面径Ｄ１よりも広い幅Ｗ２を有するから、第３縦孔３３、及び、第２縦孔３２の配置方向Ｘで見た全長にわたって、第２スペース５２内で、流動性導電材を円滑に流動させ、第３縦孔３３、第２スペース５２、及び、第２縦孔３２の間に、連続する導電路を、確実に形成することができる。 In the embodiment, the second space 52 has a cross-sectional diameter of the third vertical hole 33 and the second vertical hole 32 over the entire length viewed in the arrangement direction X of the third vertical hole 33 and the second vertical hole 32. Since it has a width W2 wider than D1, the fluid conductive material smoothly flows in the second space 52 over the entire length viewed in the arrangement direction X of the third vertical hole 33 and the second vertical hole 32, A continuous conductive path can be reliably formed between the third vertical hole 33, the second space 52, and the second vertical hole 32.

第１スペース５１及び第２スペース５２は、第１基板１１〜第３基板１２の少なくとも一方の重なり面に設けられたもの、即ち、凹状又は溝状のものであってもよい。また、第１縦孔３１〜第３縦孔３３は、同一のスペースに対して、一つずつ備えられていてもよい。 The first space 51 and the second space 52 may be provided on at least one overlapping surface of the first substrate 11 to the third substrate 12, that is, may be concave or groove-shaped. Moreover, the 1st vertical hole 31-the 3rd vertical hole 33 may be provided one each with respect to the same space.

これとは異なって、第１縦孔３１〜第３縦孔３３の少なくとも一方は、複数であり、複数の縦孔のそれぞれは、一端が、同一の第１スペース５１又は第２スペース５２の面内に共通に開口していてもよい。この場合には、複数の縦孔のそれぞれが、流動性導電材料の充填流路となるので、第１スペース５１及び第２スペース５２及び他の縦孔に対し、流動性導電材料を円滑に充填し、空洞、隙間のない高品質の導電路を形成することができる。 Unlike this, at least one of the first vertical hole 31 to the third vertical hole 33 is plural, and one end of each of the plurality of vertical holes is the surface of the same first space 51 or second space 52. You may open in common. In this case, since each of the plurality of vertical holes serves as a flow path for the fluid conductive material, the fluid conductive material is smoothly filled in the first space 51, the second space 52, and the other vertical holes. In addition, a high-quality conductive path without voids and gaps can be formed.

導電路の形成に当たっては、図３及び図４に図示する充填法を適用することができる。まず、図３に図示するように、第１基板１１、第２基板１２及び第３基板１３を、第１介在層６１及び第２介在層６２を介して積層すると共に、接合して積層基板を構成し、積層基板を、支持体１０の上に配置する。積層基板の内部には、第１介在層６１によってパターンの画定された第１スペース５１、第１スペース５１の両側に連通する第１縦孔３１及び第２縦孔３２、第２介在層６２によってパターンの画定された第２スペース５２、及び、第２縦孔３２とともに第２スペース５２に開口する第３縦孔３３による連続する微細空間が形成されている。その作用効果については、図２等を参照して既に述べたとおりである。 In forming the conductive path, the filling method shown in FIGS. 3 and 4 can be applied. First, as illustrated in FIG. 3, the first substrate 11, the second substrate 12, and the third substrate 13 are laminated through the first intervening layer 61 and the second intervening layer 62, and bonded to form the laminated substrate. The laminated substrate is arranged on the support 10. In the laminated substrate, a first space 51 defined by a first intervening layer 61, first vertical holes 31 and second vertical holes 32 communicating with both sides of the first space 51, and a second intervening layer 62 are provided. A continuous fine space is formed by the second space 52 in which the pattern is defined and the third vertical hole 33 that opens in the second space 52 together with the second vertical hole 32. The operational effects are as already described with reference to FIG.

第１介在層６１及び第２介在層６２による第１スペース５１及び第２スペース５２のパターン化は、第１基板１１〜第３基板１３の一面に、第１介在層６１及び第２介在層６２を構成する層を形成した後、フォトグラフィ工程やエッチング工程等を実行することによって得ることができる。 The first space 51 and the second space 52 are patterned by the first intervening layer 61 and the second intervening layer 62 on the one surface of the first substrate 11 to the third substrate 13. Can be obtained by performing a photolithography process, an etching process, and the like.

次に、図４に示すように、第１縦孔３１〜第３縦孔３３、第１スペース４１及び第２スペース４２で構成される微細空間に流動性導電材料を充填する。流動性導電材料を、微細空間内に充填する場合、真空チャンバ内の減圧雰囲気で処理することが好ましい。減圧処理の後、真空チャンバの内圧を増圧する差圧充填方式を採用してもよい。この差圧充填によれば、流動性導電材料を、微細空間の内部に確実に充填することができる。 Next, as shown in FIG. 4, a fluid conductive material is filled in a fine space constituted by the first vertical hole 31 to the third vertical hole 33, the first space 41, and the second space 42. When the fluid conductive material is filled in the fine space, it is preferable to process in a reduced pressure atmosphere in a vacuum chamber. After the decompression process, a differential pressure filling method in which the internal pressure of the vacuum chamber is increased may be employed. According to this differential pressure filling, the fluid conductive material can be reliably filled into the fine space.

流動性導電材料としては、溶融金属を用いることができるほか、金属微粉末を液状分散媒に分散させた分散系を用いることもできる。金属微粉末としては、低融点金属成分と高融点金属成分とを含むものを用いることができる。低融点金属微粉末５２の代表例は、Sn合金微粉末である。Ｓｎ合金微粉末は、ｎｍサイズ（１μｍ以下とする）に属するナノ微粒子又はナノコンポジット構造を有する微粒子で構成されていることが好ましい。Ｓｎ合金微粉末をベースとし、他の金属微粉末、例えばＢｉ、Ｇａ又はＩｎの微粉末の少なくとも一種を含んでいてもよい。高融点金属微粉末は、具体的には、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ、Ｔｉ、Ｚｎ、Ａｌ、Ｆｅ、Ｓｉ又はＮｉの群から選択された少なくても１種を含む材料によって構成することができる。これらの高融点金属微粉末は、ｎｍサイズ（１μｍ以下）に属するナノ微粒子又はナノコンポジット構造を有する微粒子で構成されていることが好ましい。低融点金属微粉末及び高融点金属微粉末は、粒径が不揃いであっても、統一されていてもよい。また、球状、鱗片状、扁平状等、任意の形状をとることができる。 As the fluid conductive material, a molten metal can be used, and a dispersion system in which metal fine powder is dispersed in a liquid dispersion medium can also be used. As a metal fine powder, what contains a low melting metal component and a high melting metal component can be used. A typical example of the low melting point metal fine powder 52 is Sn alloy fine powder. The Sn alloy fine powder is preferably composed of nano-sized particles belonging to nm size (1 μm or less) or fine particles having a nano-composite structure. Based on Sn alloy fine powder, other metal fine powder, for example, Bi, Ga or In fine powder may be included. Specifically, the refractory metal fine powder may be composed of a material containing at least one selected from the group of Ag, Cu, Au, Pt, Ti, Zn, Al, Fe, Si or Ni. it can. These refractory metal fine powders are preferably composed of nano fine particles belonging to the nm size (1 μm or less) or fine particles having a nano composite structure. The low-melting-point metal fine powder and the high-melting-point metal fine powder may be uniform or uniform in particle size. Moreover, arbitrary shapes, such as spherical shape, scale shape, and flat shape, can be taken.

分散系を用いる場合の液状分散媒としては、水性分散媒又は揮発性有機分散媒を用いることができる。特に、常温で揮発するような揮発性有機分散媒が好ましい。そのような液状分散媒としては、種々のものが知られているので、それらを選択使用すればよい。 As a liquid dispersion medium when using a dispersion system, an aqueous dispersion medium or a volatile organic dispersion medium can be used. In particular, a volatile organic dispersion medium that volatilizes at room temperature is preferable. As such a liquid dispersion medium, various types are known, and these may be selectively used.

次に、微細空間内に充填された流動性導電材料を、押圧手段Ｐを用いて加圧Ｆ１しながら、硬化させる。加圧Ｆ１しながら硬化させるので、微細空間と流動性導電材料との間に生じることのある隙間、空隙の発生を、加圧Ｆ１によって回避し、隙間や空隙のない高品質の導電路を形成することができる。 Next, the fluid conductive material filled in the fine space is cured using the pressing means P while applying pressure F1. Since curing is performed while applying pressure F1, the generation of gaps and voids that may occur between the fine space and the fluid conductive material is avoided by the pressure F1, and a high-quality conductive path without gaps or voids is formed. can do.

流動性導電材料として、溶融金属を用いた場合には、溶融金属を加圧Ｆ１しながら冷却し、硬化させる。これにより、金属の粒成長、結晶成長が抑制される。この結果、柱状結晶の成長が抑制され、等軸晶化され、応力が低下し、微細空間内の導電路にマイクロクラックが発生する等の不具合を回避することができる。 When a molten metal is used as the fluid conductive material, the molten metal is cooled and cured while being pressurized F1. Thereby, metal grain growth and crystal growth are suppressed. As a result, the growth of columnar crystals is suppressed, the crystal is equiaxed, the stress is reduced, and problems such as the occurrence of microcracks in the conductive path in the fine space can be avoided.

また、分散系を用いた場合は、微細空間内に充填した後、加熱して低融点金属成分を熱溶解させ、その後、加圧Ｆ１しながら冷却して硬化させる。この方法によれば、低温状態にある分散系流動性導電材料を、その流動性を利用して、ガス圧、プレス圧、射出圧、又は転圧から選択された少なくとも１種の加圧力を与える手段によって、微細空間の内部に容易に充填することができる。 Further, when a dispersion system is used, after filling in the fine space, the low melting point metal component is heated and dissolved by heating, and then cooled and cured while applying pressure F1. According to this method, at least one type of pressure selected from gas pressure, press pressure, injection pressure, or rolling pressure is applied to the dispersive fluid conductive material in a low temperature state using the fluidity. By the means, the inside of the fine space can be easily filled.

また、半導体回路等を形成した積層基板である場合、半導体回路に対する熱的な悪影響を最小限に抑えることができる。更に、溶融のための熱エネルギーを必要としないから、消費エネルギーを低減し得る。 Further, in the case of a laminated substrate on which a semiconductor circuit or the like is formed, a thermal adverse effect on the semiconductor circuit can be minimized. Furthermore, since no heat energy is required for melting, energy consumption can be reduced.

次に、本発明に係る積層基板の他の実施形態を、図５〜図１５を参照して説明する。図５〜図１５において、図１〜図４に現れた構成部分に対応する部分については、同一又は類似の参照符号を付し、重複説明を省略することがある。まず、図５及び図６では、第１スペース５１を、第１基板１１の第２基板１２と重なり合う重なり面に、プール状の凹部として形成し、第２スペース５２を、第２基板１２の第３基板１３と重なり合う重なり面に、プール状の凹部として形成してある。第１基板１１、第２基板１２及び第３基板１３は、半導体基板である。この場合も、先に述べた作用効果を奏する。介在層６１，６２は、第１基板１１及び第２基板１２と一体化されている。 Next, another embodiment of the multilayer substrate according to the present invention will be described with reference to FIGS. 5 to 15, parts corresponding to the constituent parts appearing in FIGS. 1 to 4 are denoted by the same or similar reference numerals, and redundant description may be omitted. First, in FIGS. 5 and 6, the first space 51 is formed as a pool-shaped recess on the overlapping surface of the first substrate 11 that overlaps the second substrate 12, and the second space 52 is formed on the second substrate 12. On the overlapping surface overlapping the three substrates 13, it is formed as a pool-shaped recess. The first substrate 11, the second substrate 12, and the third substrate 13 are semiconductor substrates. Also in this case, the above-described operational effects are achieved. The intervening layers 61 and 62 are integrated with the first substrate 11 and the second substrate 12.

第１縦孔３１、及び、第２縦孔３２の少なくとも一方、例えば、第１縦孔３１は、図７及び図８に例示するように、複数（２本以上）であってもよい。この場合、複数本の第１縦孔３１１、３１２のそれぞれは、一端が、同一の第１スペース５１の面内に共通に開口させることができる。 At least one of the first vertical hole 31 and the second vertical hole 32, for example, the first vertical hole 31 may be plural (two or more) as illustrated in FIGS. In this case, one end of each of the plurality of first vertical holes 311 and 312 can be commonly opened in the plane of the same first space 51.

図７及び図８の実施の形態では、第２基板１２に設けられた第２縦孔３２１、３２２も複数（２本）であり、第２縦孔３２１、３２２のそれぞれは、一端が、同一の第２スペース５２の面内に共通に開口させてある。更に、第３基板１３に設けられた第３縦孔３３１、３３２、３３３も複数（３本）であり、第３縦孔３３１、３３２、３３３のそれぞれは、一端が、同一の第２スペース５２の面内に共通に開口させてある。第１基板１１〜第３基板１３は、その全てが、Ｓｉ基板、ＳｉＣ基板又はＳＯＩ基板等の半導体基板によって構成されている。 7 and 8, the second vertical holes 321 and 322 provided in the second substrate 12 are also a plurality (two), and one end of each of the second vertical holes 321 and 322 is the same. The second space 52 is opened in common in the plane. Further, there are a plurality (three) of third vertical holes 331, 332, 333 provided in the third substrate 13. Each of the third vertical holes 331, 332, 333 has the same second space 52 at one end. Are commonly opened in the plane. All of the first substrate 11 to the third substrate 13 are configured by a semiconductor substrate such as a Si substrate, a SiC substrate, or an SOI substrate.

当然のことであるが、複数備えられる第１縦孔３１１、３１２の内部には、第１縦導体２１１、２１２が充填され、第２縦孔３２１、３２２の内部には第２縦導体２２１、２２２が充填され、第３縦孔３３１、３３２、３３３の内部には第３縦導体２３１、２３２、２３３が充填される。第１縦導体２１１、２１２、第２縦孔３２１、３２２、第１横導体４１及び第２横導体４２は、電気絶縁層７によって、第１基板１１〜第３基板１３から電気絶縁されている。 As a matter of course, the first vertical conductors 211 and 212 are filled in the plurality of first vertical holes 311 and 312, and the second vertical conductors 221 and 322 are filled in the second vertical holes 321 and 322. 222 is filled, and the third vertical conductors 231, 232 and 233 are filled in the third vertical holes 331, 332 and 333. The first vertical conductors 211 and 212, the second vertical holes 321 and 322, the first horizontal conductor 41 and the second horizontal conductor 42 are electrically insulated from the first substrate 11 to the third substrate 13 by the electrical insulating layer 7. .

図７及び図８に示す実施の形態の場合には、複数の縦孔（３１１、３１２）、（３２１、３２２）、（３３１、３３２、３３３）のそれぞれが、第１スペース５１及び第２スペース５２に対する流動性導電材料の共通充填流路となるので、流動性導電材料を円滑に充填し、空洞、隙間のない高品質の導電路を形成することができる。 In the case of the embodiment shown in FIGS. 7 and 8, the plurality of vertical holes (311 312), (321, 322), (331, 332, 333) are respectively the first space 51 and the second space. Therefore, the flowable conductive material can be filled smoothly and a high-quality conductive path free of cavities and gaps can be formed.

さらに、図９に図示するように、一列の第１縦孔３１１〜３１６を設けてもよいし、図１０に示すように、２列の第１縦孔（３１１〜３１３）、（３１４〜３１６）を設けてもよいし、図１１に図示するように、３列の第１縦孔（３１１〜３１３）、（３１４〜３１７）、（３１８〜３２０）を設けてもよいし、更には、より多数に設けてもよい。第２縦孔３２及び第３縦孔３３も同様である。 Furthermore, as illustrated in FIG. 9, one row of first vertical holes 311 to 316 may be provided, and as illustrated in FIG. 10, two rows of first vertical holes (311 to 313) and (314 to 316). ), As shown in FIG. 11, three rows of first vertical holes (311 to 313), (314 to 317), and (318 to 320) may be provided. A larger number may be provided. The same applies to the second vertical hole 32 and the third vertical hole 33.

次に、図１２の実施の形態では、第２基板１２と、第３基板１３の重ね合わせ面に設けた第２スペース５２に、第３基板１３に設けられた第３縦孔３３２を開口させてある。第３縦孔３３２内に充填された第３縦導体２３２を、第２スペース５２に充填された第２横導体４２に連続させてある。第２横導体４２は、第２基板１２及び第３基板１３の重なり部分から、基板側面の外部に導出してもよいし、基板の内部に留めておいてもよい。第３縦導体２３２及び第２横導体４２は、電気絶縁層７２によって、第２基板１２及び第３基板１３から電気絶縁されている。 Next, in the embodiment of FIG. 12, the third vertical hole 332 provided in the third substrate 13 is opened in the second space 52 provided in the overlapping surface of the second substrate 12 and the third substrate 13. It is. The third vertical conductor 232 filled in the third vertical hole 332 is connected to the second horizontal conductor 42 filled in the second space 52. The second horizontal conductor 42 may be led out of the side surface of the substrate from the overlapping portion of the second substrate 12 and the third substrate 13, or may be kept inside the substrate. The third vertical conductor 232 and the second horizontal conductor 42 are electrically insulated from the second substrate 12 and the third substrate 13 by the electrical insulating layer 72.

もう一つの第３縦孔３３１は、第３基板１３、第２基板１２及び第１基板１１を貫通して設けられ、この第３縦孔３３１の内部に、もう一つの第３縦導体２３１が、電気絶縁層７１によって電気絶縁された状態で充填されている。 Another third vertical hole 331 is provided so as to penetrate the third substrate 13, the second substrate 12, and the first substrate 11, and another third vertical conductor 231 is disposed inside the third vertical hole 331. The electric insulation layer 71 is filled in an electrically insulated state.

更に、図１３の実施の形態は、第１基板１１及び第２基板１２を無機絶縁基板又は有機絶縁基板によって構成し、第３基板１３をＳｉ基板等の半導体基板によって構成した例を示している。したがって、第３縦導体２３１、２３２及び第２横導体４２は、第３基板１３と隣接する領域部分に限って、電気絶縁層７によって電気絶縁される。 Further, the embodiment of FIG. 13 shows an example in which the first substrate 11 and the second substrate 12 are constituted by an inorganic insulating substrate or an organic insulating substrate, and the third substrate 13 is constituted by a semiconductor substrate such as a Si substrate. . Therefore, the third vertical conductors 231 and 232 and the second horizontal conductor 42 are electrically insulated by the electrical insulation layer 7 only in the region adjacent to the third substrate 13.

本発明に係る積層基板は、代表的には、インターポーザとして用いられる。これまで例示した何れの積層基板も、インターポーザとして用いることができる。図１４は、インターポーザとして用い得る積層基板の具体的な一例を示している。 The multilayer substrate according to the present invention is typically used as an interposer. Any of the laminated substrates exemplified so far can be used as an interposer. FIG. 14 shows a specific example of a laminated substrate that can be used as an interposer.

図１４において、隣接する第１基板１１及び第２基板１２は、互いに対向する対向面の間に、第１縦導体２１１、２１２及び第２縦導体２２１、２２２に接続する２つの第１横導体４１１、４１２を含んでいる。２つの第１横導体４１１、４１２は、第１基板１１及び第２基板１２の対向面の間に、第１介在層６１によって分離して形成された２つの第１スペース５１１、５１２内にそれぞれ充填されている。第１基板１１には、２つの第１縦孔３１１、３１２及び第１縦導体２１１、２１２が備えられており、第２基板１２にも２つの第２縦孔３２１、３２２及び第２縦導体２２１、２２２が備えられている。 In FIG. 14, adjacent first substrate 11 and second substrate 12 have two first horizontal conductors connected to first vertical conductors 211, 212 and second vertical conductors 221, 222 between opposing surfaces facing each other. 411 and 412 are included. The two first horizontal conductors 411 and 412 are respectively provided in two first spaces 511 and 512 formed by separating the first intermediate layer 61 between the opposing surfaces of the first substrate 11 and the second substrate 12. Filled. The first substrate 11 includes two first vertical holes 311 and 312 and first vertical conductors 211 and 212. The second substrate 12 also includes two second vertical holes 321 and 322 and a second vertical conductor. 221 and 222 are provided.

第１スペース５１１には、第１縦孔３１１及び第２縦孔３２１が開口し、第１スペース５１２には第１縦孔３１２及び第２縦孔３２２が開口している。したがって、第１スペース５１１に充填された第１横導体４１１に対しては、第１縦孔３１１に充填された第１縦導体２１１及び第２縦孔３２１に充填された第２縦導体２２１が連続し、第１スペース５１２に充填された第１横導体４１２に対しては、第１縦孔３１２に充填された第１縦導体２１２、及び、第２縦孔３２２に充填された第２縦導体２２２が連続することになる。 A first vertical hole 311 and a second vertical hole 321 are opened in the first space 511, and a first vertical hole 312 and a second vertical hole 322 are opened in the first space 512. Therefore, for the first horizontal conductor 411 filled in the first space 511, the first vertical conductor 211 filled in the first vertical hole 311 and the second vertical conductor 221 filled in the second vertical hole 321 are provided. For the first horizontal conductor 412 that is continuous and filled in the first space 512, the first vertical conductor 212 that is filled in the first vertical hole 312 and the second vertical conductor that is filled in the second vertical hole 322. The conductor 222 is continuous.

第１基板１１〜第２基板１２は、Ｓｉ基板等の半導体基板によって構成されており、第１縦導体２１１、２１２、第２縦導体２２１、２２２及び第１横導体４１１、４１２は、電気絶縁層７１、７２によって、第１基板１１〜第２基板１２から、電気絶縁されている。 The first substrate 11 to the second substrate 12 are composed of a semiconductor substrate such as a Si substrate, and the first vertical conductors 211 and 212, the second vertical conductors 221 and 222, and the first horizontal conductors 411 and 412 are electrically insulated. The layers 71 and 72 are electrically insulated from the first substrate 11 and the second substrate 12.

第１縦導体２１１の他端は、第１基板１１を貫通して、外部に導かれ、第１基板１１に設けられた電極８１１に接続される。電極８１１には、バンプ８１２が接合されている。この実施の形態の場合、第２縦導体２２１、第１横導体４１１及び第１縦導体２１１の電気回路と、第２縦導体２２２、第１横導体４１２及び第１縦導体２１２の電気回路とを、電極８１１及びバンプ８１２で共通化する配線変換が行われる。電極８１１の周りの第１基板１１の表面は、絶縁膜８２によって覆われている。 The other end of the first vertical conductor 211 passes through the first substrate 11, is guided to the outside, and is connected to an electrode 811 provided on the first substrate 11. A bump 812 is bonded to the electrode 811. In the case of this embodiment, the electric circuit of the second vertical conductor 221, the first horizontal conductor 411 and the first vertical conductor 211, and the electric circuit of the second vertical conductor 222, the first horizontal conductor 412 and the first vertical conductor 212, Is converted by the electrodes 811 and the bumps 812. The surface of the first substrate 11 around the electrode 811 is covered with an insulating film 82.

図１５は、第２基板１２の内部に半導体回路９を設けた例を示している。第１基板１１において、２つの第１縦孔３１１、３１２及び第１縦導体２１１、２１２が設けられており、第２基板１２において、２つの縦孔３２１、３２２及び第２縦導体２２１、２２２が設けられ、第３基板１３において、２つの第３縦孔３３１、３３２及び第３縦導体２３１、２３２が設けられている。第１基板１１と第２基板１２の重なり合う面には、２つの第１スペース５１１、５１２が設けられており、第２基板１２と第３基板１３との間には、一つの第２スペース５２が設けられている。 FIG. 15 shows an example in which the semiconductor circuit 9 is provided inside the second substrate 12. In the first substrate 11, two first vertical holes 311 and 312 and first vertical conductors 211 and 212 are provided. In the second substrate 12, two vertical holes 321 and 322 and second vertical conductors 221 and 222 are provided. The third substrate 13 is provided with two third vertical holes 331 and 332 and third vertical conductors 231 and 232. Two first spaces 511 and 512 are provided on the overlapping surface of the first substrate 11 and the second substrate 12, and one second space 52 is provided between the second substrate 12 and the third substrate 13. Is provided.

そして、第１縦導体２１１、第１横導体４１１、第２縦導体２２１、第２横導体４２１及び第３縦導体２３１により、第１導電路が構成され、第１縦導体２１２、第１横導体４１２、第２縦導体２２２及び第３縦導体２３２により、第２導電路が形成されている。半導体回路９は、第１導電路又は第２導電路の何れかに電気的に接続される。第１基板１１〜第３基板１３は、Ｓｉ基板等の半導体基板でなり、第１導電路及び第２導電路の必要な箇所に電気絶縁層７１、７２が施されている。 The first vertical conductor 211, the first horizontal conductor 411, the second vertical conductor 221, the second horizontal conductor 421, and the third vertical conductor 231 constitute a first conductive path, and the first vertical conductor 212, the first horizontal conductor A second conductive path is formed by the conductor 412, the second vertical conductor 222, and the third vertical conductor 232. The semiconductor circuit 9 is electrically connected to either the first conductive path or the second conductive path. The first substrate 11 to the third substrate 13 are made of a semiconductor substrate such as a Si substrate, and electrically insulating layers 71 and 72 are applied to necessary portions of the first conductive path and the second conductive path.

図１５の実施の形態においては、第１縦導体２１１と第１縦導体２１２との間の間隔は、第３縦導体２３１と第３縦導体２３２との間の間隔よりも狭くなっており、これにより、配線変換が行われる。 In the embodiment of FIG. 15, the interval between the first vertical conductor 211 and the first vertical conductor 212 is narrower than the interval between the third vertical conductor 231 and the third vertical conductor 232, Thereby, wiring conversion is performed.

上述した積層基板は、三次元電子デバイスの構成要素として用いられる。そのような三次元電子デバイスの具体例は、三次元システム・パッケージ（３Ｄ-ＳｉＰ)である。図１６及び図１７は、その適用例を示している。 The laminated substrate described above is used as a component of a three-dimensional electronic device. A specific example of such a three-dimensional electronic device is a three-dimensional system package (3D-SiP). 16 and 17 show an application example thereof.

まず、図１６は、本発明に係る積層基板でなるインターポーザ９１０を用いて、複数の半導体チップ９２１〜９２４を積層した積層体９２０を、マザーボード９００上に実装した三次元電子デバイスを示している。インターポーザ９１０は、通常、ボール・グリッド９５０等によって、マザーボード９００上に実装される。半導体チップ９２１〜９２４は本発明において開示した縦配線構造（ＴＳＶ構造）を採ることができる。 First, FIG. 16 shows a three-dimensional electronic device in which a stacked body 920 in which a plurality of semiconductor chips 921 to 924 are stacked is mounted on a motherboard 900 using an interposer 910 that is a stacked substrate according to the present invention. The interposer 910 is usually mounted on the motherboard 900 by a ball grid 950 or the like. The semiconductor chips 921 to 924 can adopt the vertical wiring structure (TSV structure) disclosed in the present invention.

図１７は、機能の異なる２種の半導体チップの積層体９３０、９４０を、本発明に係る積層基板でなるインターポーザ９１２を介して、配線変換を行いながら接続するとともに、上述のようにして得られた積層体を、本発明に係る積層基板でなるインターポーザ９１１を用いて、マザーボード９００の上に実装した三次元電子デバイスを示している。半導体チップ９３１、９３２、９４１、９４２は、本発明において開示した縦配線構造（ＴＳＶ構造）を採ることができる。 FIG. 17 is obtained as described above while connecting the stacked bodies 930 and 940 of two types of semiconductor chips having different functions through the interposer 912 that is the stacked substrate according to the present invention while performing wiring conversion. 3D shows a three-dimensional electronic device in which the stacked body is mounted on a mother board 900 using an interposer 911 that is a stacked substrate according to the present invention. The semiconductor chips 931, 932, 941, 942 can adopt the vertical wiring structure (TSV structure) disclosed in the present invention.

半導体チップの積層体９３０、９４０は、代表的には、メモリ・チップとロジックチップの組合せである。そのほかの三次元システム・パッケージ（３D-SiP)にも、本発明は適用可能である。具体的には、システムLSI、メモリLSI、イメージセンサ又はMEMS等である。アナログやデジタルの回路、DRAMのようなメモリ回路、CPUのようなロジック回路などを含む電子デバイスであってもよいし、アナログ高周波回路と、低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、それらを積層した電子デバイスであってもよい。更に、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ、メモリーセル、もしくは、それらの集積回路部品（ＩＣ）、又は各種スケールのＬＳＩ等、凡そ、電子回路を機能要素とする電子デバイスのほとんどのものが含まれ得る。本発明において、集積回路ＬＳＩと称する場合、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路ＶＬＳＩ、ＵＬＳＩ等の全てを含む。 The semiconductor chip stacks 930 and 940 are typically a combination of a memory chip and a logic chip. The present invention is applicable to other three-dimensional system packages (3D-SiP). Specifically, a system LSI, a memory LSI, an image sensor, a MEMS, or the like. It may be an electronic device including an analog or digital circuit, a memory circuit such as a DRAM, a logic circuit such as a CPU, or a different circuit such as an analog high frequency circuit and a low frequency, low power consumption circuit. It may be an electronic device made by separate processes and stacked on them. Furthermore, sensor modules, photoelectric modules, unipolar transistors, MOS FETs, CMOS FETs, memory cells, or their integrated circuit components (ICs), or various scale LSIs, etc. Most of the things can be included. In the present invention, the term “integrated circuit LSI” includes all of small scale integrated circuits, medium scale integrated circuits, large scale integrated circuits, ultra large scale integrated circuits VLSI, ULSI, and the like.

以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。 The present invention has been described in detail with reference to the preferred embodiments. However, the present invention is not limited to these embodiments, and various modifications can be made by those skilled in the art based on the basic technical idea and teachings. It is self-evident that

１１第１基板
１２第２基板
１３第３基板
２１第１縦導体
２２第２縦導体
２３第３縦導体
３１第１縦孔
３２第２縦孔
３３第３縦孔
４１第１横導体
４２第２横導体
５１第１スペース
５２第２スペース DESCRIPTION OF SYMBOLS 11 1st board | substrate 12 2nd board | substrate 13 3rd board | substrate 21 1st vertical conductor 22 2nd vertical conductor 23 3rd vertical conductor 31 1st vertical hole 32 2nd vertical hole 33 3rd vertical hole 41 1st horizontal conductor 42 2nd Horizontal conductor 51 First space 52 Second space

Claims

互いに積層された複数の半導体基板を含む積層基板であって、
前記半導体基板のそれぞれは、その厚み方向に向かう縦孔内に、電気絶縁して充填された縦導体を含んでおり、
少なくとも一対の隣接する第１基板及び第２基板は、互いに対向する対向面の間に、前記縦導体に接続する横導体を含んでおり、
前記横導体は、前記対向面の間に形成されたスペース内に電気絶縁して充填されており、
前記第１基板の第１縦孔、及び、前記第２基板の第２縦孔の少なくとも一方は、その一端が、前記スペースの内縁との間に間隔を残して、スペースの面内に開口しており、
前記スペースは、前記対向面の間に設けられ、前記対向面に接合された介在層によって画定されており、
前記介在層は、電気絶縁材料でなり、前記第１基板及び前記第２基板の前記対向面に接合される接合層である、
積層基板。 A laminated substrate including a plurality of semiconductor substrates laminated together,
Each of the semiconductor substrates includes a vertical conductor filled with electrical insulation in a vertical hole in the thickness direction thereof,
At least a pair of adjacent first substrate and second substrate includes a horizontal conductor connected to the vertical conductor between opposed surfaces facing each other.
The lateral conductor is electrically insulated and filled in a space formed between the opposing surfaces,
One end of at least one of the first vertical hole of the first substrate and the second vertical hole of the second substrate opens in the plane of the space leaving a space between the inner edge of the space. And
The space is defined by an intervening layer provided between and facing the facing surface;
The intervening layer is a bonding layer made of an electrically insulating material and bonded to the facing surfaces of the first substrate and the second substrate.
Laminated substrate.