JP5372175B2 - 電子部品パッケージ - Google Patents

電子部品パッケージ Download PDF

Info

Publication number
JP5372175B2
JP5372175B2 JP2011546113A JP2011546113A JP5372175B2 JP 5372175 B2 JP5372175 B2 JP 5372175B2 JP 2011546113 A JP2011546113 A JP 2011546113A JP 2011546113 A JP2011546113 A JP 2011546113A JP 5372175 B2 JP5372175 B2 JP 5372175B2
Authority
JP
Japan
Prior art keywords
electronic component
lid
solder
bonding
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011546113A
Other languages
English (en)
Other versions
JPWO2011074541A1 (ja
Inventor
実 橋本
洋一 北村
洋介 近藤
謙一郎 市川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2011546113A priority Critical patent/JP5372175B2/ja
Publication of JPWO2011074541A1 publication Critical patent/JPWO2011074541A1/ja
Application granted granted Critical
Publication of JP5372175B2 publication Critical patent/JP5372175B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Description

本発明は、電子部品パッケージに関する。
通信機器、人工衛星、レーダー等に使われる高周波デバイスは、信頼性が高いことが不可欠であるが、適用製品の拡大に伴い、低コスト化も重要な要素となっている。
高周波デバイスで用いられる半導体素子は、一般に湿気に弱いため、高温高湿下で使用すると水分の浸入によって部品が侵されて特性が劣化することから、通常は気密パッケージに収納することよって水分の浸入を防ぐ措置がとられる。半導体素子のみならず、抵抗素子やコンデンサなどの電子部品も合わせて収納することもある。以下、半導体素子、抵抗素子、コンデンサ等の電子部品を収納するパッケージを電子部品パッケージという。
しかし、電子部品パッケージの気密性を確保することは、部品コスト・製造コストの高騰や品質管理の負担増加などに繋がることから、低コスト化の妨げとなる。
近年では、高周波半導体素子の表面に保護膜（窒化膜など）を形成して、耐湿性を向上させる方法が用いられている。保護膜を形成することによってパッケージの気密構造は不要にできるものの、保護膜を追加することで高周波特性が劣化するため、保護膜の厚さは半導体素子の特性への影響を許容できる範囲に止める必要がある。したがって、結露などによる水分付着に耐えるほどのバリア効果は期待できず、パッケージには結露防止用の通気穴が必要となる。
また、高周波デバイス用の電子部品パッケージの役割として、外部への電磁波の漏洩及び外部からの電磁波の干渉を遮断するという目的があるため、パッケージは金属又は導電性表面を有した電磁シールド構造であることが必要である。したがって、パッケージに設ける通気穴は、電磁波が通過しないサイズ（７７ＧＨｚのミリ波帯の場合、許容穴径は１ｍｍ以下程度）に抑える必要がある。
通気穴の形成方法は、パッケージのシールド部品（リッド）に必要なサイズの貫通穴を設けることが最も容易であるが、ゴミの侵入経路となるため、穴サイズは極力小さくする必要がある。侵入したゴミがパッケージ内の配線パターンに付着しても問題ない穴径とするためには、おおよそ０．１ｍｍ程度にまで微細化する必要があるが、穴あけ加工が困難になることから有効な方法とはいえない。
そのため、別の方法として、回路基板とシールド部品との接合層に非接合部を設ける方法がある。特許文献１によれば、導電性接着剤で接合する構造において、接着層に導電性接着剤を塗布しない領域を設けて通気穴（非接合部）を形成し、通気を行う構成が示されている。特許文献１に記載の発明は、接合層を数十μｍオーダに薄くすることで、ゴミの侵入を防止することが可能である。
特開２００２−３５９４２６号公報
しかし、導電性接着剤を用いると接合後の濡れ広がりを制御できないため通気穴の形状が安定し難く、接着箇所の近傍に配線パターンや電気部品を配置できず、パッケージの小型化の妨げとなるという問題がある。また、回路基板とシールド部品との接合に用いる導電性接着剤が高価であるという問題もある。したがって、特許文献１に開示される発明は、安価で小型の電子部品パッケージへの適用は困難である。
接合範囲を制御でき、安価な接合材料であるはんだを使用して回路基板とシールド部品とを接合することも考えられるが、パッケージ内にフラックスの残渣が残ると半導体素子や電子部品を腐食させる可能性があるため、フラックスを含まないはんだを用いる必要がある。したがって、リッドの接合部にはフラックスを含まないはんだに対する濡れ性を有する金めっきを施す必要があり、リッドの部品価格が高くなってしまう。
本発明は、上記に鑑みてなされたものであって、パッケージ内部の結露を防止するための通気穴を備え、小型化可能で電磁シールド機能を有し、低コストで形成できる電子部品パッケージを得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、電子部品を納めるためのキャビティを有する電子部品パッケージであって、フラックスを含まないフラックスレスはんだに対して濡れ性を示さない実装面を有し、電子部品が実装された回路基板と、フラックスレスはんだに対して濡れ性を示すとともに、電子部品が実装された実装領域を取り囲むように実装面上に形成された環状の接合パターンと、回路基板との間にキャビティが形成されるような形状を有し、接合パターンとの接合面が環状であってフラックスレスはんだに対して濡れ性を示さないリッドと、リッドの接合面が露出した不連続部が形成され不連続部以外の部分が連続的となるようにリッドの接合面上にフラックスレスはんだで形成されたはんだプリコートを加熱することによって形成され、接合パターンとリッドの接合面とを接合するはんだ層と、はんだプリコートの不連続部において露出していたリッドの接合面が、はんだ層の形成後もフラックスレスはんだに濡れずに露出することによって形成された通気穴と、を備えることを特徴とする。
本発明によれば、リッドに金めっきを施す必要がなく部品コストの低減が可能であるため、電子部品の電磁波シールド機能とパッケージ内の結露防止機能とを兼ね備えた構造の電子部品パッケージを低コストで実現できるという効果を奏する。
図１Ａは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの下面図である。 図１Ｂは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの断面図である。 図２Ａは、半導体素子を搭載し、金ワイヤで半導体素子とワイヤ接続パッドとを接続した回路基板の上面図である。 図２Ｂは、半導体素子を搭載し、金ワイヤで半導体素子とワイヤ接続パッドとを接続した回路基板の断面図である。 図３Ａは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの上面図である。 図３Ｂは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの断面図である。 図３Ｃは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの側面図である。 図４Ａは、リッド搭載用のはんだ付けパターンの一部に、パターン開口部を設けた回路基板の上面図である。 図４Ｂは、リッド搭載用のはんだ付けパターンの一部に、パターン開口部を設けた回路基板の断面図である。 図５Ａは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの上面図である。 図５Ｂは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの断面図である。 図５Ｃは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの側面図である。 図６Ａは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの下面図である。 図６Ｂは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの断面図である。 図７Ａは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの上面図である。 図７Ｂは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの断面図である。 図７Ｃは、回路基板にリッドをはんだ接合し、キャビティ内に半導体素子を収容した電子部品パッケージの側面図である。 図８Ａは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの下面図である。 図８Ｂは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの上面図である。 図９Ａは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの下面図である。 図９Ｂは、ニッケルめっきが施され、はんだプリコートが設けられたリッドの断面図である。
以下に、本発明にかかる電子部品パッケージの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
図１Ａ〜図３Ｃは、本発明にかかる電子部品パッケージの実施の形態１の構成を示す図である。図１Ａ、図１Ｂは、ニッケルめっきが施されたリッド９に、はんだプリコート３ａを設けた状態を示す図である。図１Ａはリッド９の下面図であり、図１Ｂは、図１ＡにおけるＩＢ−ＩＢ断面図である。はんだの供給位置を制御することで、はんだプリコート３ａは連続した環状になっておらずに途切れており、開口部６ｂが設けられている。なお、はんだプリコート３ａは、フラックスを含まないはんだ（フラックスレスはんだ）で形成されている。フラックスを含まないはんだではんだプリコート３ａを形成するには、フラックスを含むはんだペーストをはんだプリコート３ａの形状に配置し、これを溶融させて比重の軽いフラックスを溶融はんだから分離させ、分離したフラックスを除去すればよい。
図２Ａ、図２Ｂは、回路基板１に電子部品としての半導体素子４を搭載し、金ワイヤ５ａで半導体素子４とワイヤ接続パッド５ｂとを接続した状態を示す図である。図２Ａは、回路基板１の上面図であり、図２Ｂは、図２ＡにおけるＩＩＢ−ＩＩＢ断面図である。ここで、金ワイヤ５ａの接続については、一般的には超音波接合が用いられるが、これは超音波によって接合面の部材同士が拡散する作用を用いて接合する手法であるため、接合性の面から両部材のともに表面が金であることが必要となる。そのため、金ワイヤ５ａを接続するワイヤ接続パッド５ｂは金めっきされている必要があり、回路基板１に施す金めっき処理によって、リッド搭載用の接合パターンとしてのはんだ付けパターン２（例えば、導電性銀ペーストの焼結体）も同時に金めっきが施された状態としている。なお、はんだ付けパターン２は、接地されている。回路基板１の半導体素子４が実装される面は、ワイヤ接続パッド５ｂやはんだ付けパッド２が形成されている以外の部分にはんだレジストが施されており、フラックスレスはんだに濡れないようにされている。
図３Ａ〜図３Ｃは、図２Ａ、図２Ｂの組立品に図１Ａ、図１Ｂのリッド９をはんだ接合し、キャビティ１０内に半導体素子４を収容した電子部品パッケージの状態を示す図である。図３Ａは、電子部品パッケージの上面図であり、図３Ｂは、図３ＡにおけるＩＩＩＢ−ＩＩＩＢ断面図であり、図３Ｃは、図３Ａにおける矢印ＩＩＩＣ方向を視点とした側面図である。リッド９側に形成したはんだプリコート３ａと回路基板１側に形成したはんだ付けパターン（金めっき）２とを当接させた状態ではんだプリコート３ａを溶融させ、はんだ付けパターン２に溶融したはんだが濡れ広がることで、回路基板１とニッケルめっきが施されたリッド９との間にはんだ接合層である接合部３ｂが形成されて接合された状態となる。
リッド９に施されたニッケルめっきは、表面が酸化して酸化膜が形成されている。そして、図１Ａ、図１Ｂで示したはんだプリコート３ａはフラックスを含まないため、ニッケルめっき表面の酸化膜を破壊する（ニッケルめっき面を活性化する）ことができず、ニッケルめっき面に対して濡れ性を示さない。したがって、はんだプリコート３ａは、溶融してもリッド９側には濡れ広がらない。このため、図３Ａに示すように、はんだプリコート３ａの開口部６ｂは、回路基板１との接合後には通気穴７となる。換言すると、開口部６ｂは、回路基板１とリッド９との接合時にフラックスレスはんだに濡れずに維持され、ニッケルめっき面が露出したままとなって通気穴７を形成する。キャビティ１０の内外は通気穴７を介して繋がっているため、半導体素子４の結露が防止される。
ここで、電子部品パッケージの通気穴７の寸法の制約条件について説明を補足する。電子部品パッケージを高周波機器に適用する場合、電磁シールド機能を損なうことなく、空気流通部として機能する通気穴７を設けなければならない。このためには、通気穴７の寸法の最大値（開口幅又は開口高さのうち大きい方、最大間隙）を開口寸法ｇとすると、周囲がすべて金属などの導体で形成されている場合には、開口寸法ｇは高周波回路で使用される周波数から決定される波長のλ／４以下（λは波長）とする必要がある。その理由は、開口寸法ｇがλ／４以下であれば、物理的な間隙があっても電磁気的には実用上連続したシールド構造とみなすことができるためである。開口寸法ｇを使用周波数のλ／４以下とすることにより、通気穴７を通過する電波を有効に遮断することができる。すなわち電子部品パッケージ電磁シールド特性が十分に確保される。
電磁気的には、開口寸法ｇは小さいほど有利である。つまり開口寸法ｇは、最低限λ／４以下とし、より高いシールド機能が求められる場合はさらに小さくすることが望ましい。ただし。通気穴７の開口寸法ｇをあまりに小さくしようとすると、はんだ接合時のはんだの濡れ上がりによるハンダブリッジ（ショート）が生じて、通気穴７が形成されずに塞がってしまう可能性があるため、はんだブリッジの発生を防止するだけの間隙は確保する必要がある。
一例として、上述した開口寸法ｇの具体的な数値の試算について説明する。この試算では、使用周波数ｆ０は、ミリ波帯である７６．５ＧＨｚと想定する。空気中を伝播する電磁波（＝光）の波長λは、波長λ＝光速Ｃ／周波数ｆ０の関係を満たす。光速Ｃ＝２．９９７９×１０８［ｍ／ｓ］、及び周波数ｆ０＝７６．５［ＧＨｚ］＝７６．５×１０９［Ｈｚ］を代入すると、波長λの値は、波長λ＝（２．９９７９×１０８）／（７６．５×１０９）＝０．００３９２［ｍ］＝３．９２［ｍｍ］となる。よってλ／４＝３．９２／４＝０．９８［ｍｍ]＝約１ｍｍである。したがって、使用周波数ｆ０＝７６．５［ＧＨｚ］のミリ波の場合には、通気穴７の開口寸法ｇを、１ｍｍ以下とすれば電磁シールド機能が確保される。
上記の構成を用いることにより、リッド９に金めっきを施す必要が無くなり、電磁波シールド機能と、パッケージ内の結露防止機能とを兼ね備えた構造の電子部品パッケージを低コストで実現可能となる。
また、通気穴７が回路基板１との界面に存在しないため、通気穴７の形状や位置等を容易に変更できる。
実施の形態２．
図４Ａ〜図５Ｃは、本発明にかかる電子部品パッケージの実施の形態２の構成を示す図である。図４Ａ、図４Ｂは、回路基板１のリッド搭載用のはんだ付けパターン２の一部に、パターン開口部６ａを設けた状態を示す図である。図４Ａは、回路基板１の上面図であり、図４Ｂは、図４ＡにおけるＩＶＢ−ＩＶＢ断面図である。はんだ付けパターン２がパターン開口部６ａを備えることを除いては、実施の形態１と同様である。
図５Ａは、電子部品パッケージの上面図であり、図５Ｂは、図５ＡにおけるＶＢ−ＶＢ断面図であり、図５Ｃは、図５Ａにおける矢印ＶＣ方向を視点とした側面図である。パターン開口部６ａを有するはんだ付けパターン２を備えた回路基板１に対して、実施の形態１で説明したはんだプリコート３ａ付きのリッド９（図１Ａ、図１Ｂ参照）を接合することで、図５Ａ〜図５Ｃに示すように、リッド９と回路基板１との両方にはんだが接合していない通気穴７を備えた電子部品パッケージを形成できる。換言すると、パターン開口部６ａ及び開口部６ｂは、回路基板１とリッド９との接合時にフラックスレスはんだに濡れずに維持され、ニッケルめっき面及び回路基板１の表面が露出したままとなって通気穴７を形成する。なお、はんだ付けパターン２が途切れてパターン開口部６ａが存在するため、通気穴７の回路基板１側の部分でのシールド効果は実施の形態１の構成の方が優れることとなる。ただし、環状に形成したはんだ付けパターン２の上にはんだレジスト層を重ねて形成することによってパターン開口部６ａを設ければ、通気穴７の回路基板１側の部分でのシールド効果を実施の形態１と同様にすることが可能である。
上記の構成を用いることにより、実施の形態１と同様に、リッド９に金めっきを施す必要が無くなり、高周波回路部品の電磁波シールド機能と、パッケージ内の結露防止機能とを兼ね備えた構造の電子部品パッケージを低コストで実現可能となる。
実施の形態３．
図６Ａ〜図７Ｃは、本発明にかかる電子部品パッケージの実施の形態３の構成を示す図である。図６Ａはリッド９の下面図であり、図６Ｂは、図６ＡにおけるＶＩＢ−ＶＩＢ断面図である。また、図７Ａは、電子部品パッケージの上面図であり、図７Ｂは、図７ＡにおけるＶＩＩＢ−ＶＩＩＢ断面図であり、図７Ｃは、図７Ａにおける矢印ＶＩＩＣ方向を視点とした側面図である。本実施の形態において、リッド９には、はんだプリコード３ａを開口部６ｂが無い状態で（閉じた環状に）形成する。これを、実施の形態２で説明したように、パターン開口部６ａを有するリッド搭載用のはんだ付けパターン２が形成された回路基板１（図４Ａ、図４Ｂ参照）にはんだ接合する。通気穴７は、図７Ａ〜図７Ｃに示すように回路基板１側にはんだが接合していない状態で形成される。換言すると、パターン開口部６ａは、回路基板１とリッド９との接合時にフラックスレスはんだに濡れずに維持され、回路基板１の表面が露出したままとなって通気穴７を形成する。この他については、実施の形態１と同様である。
上記の構成を用いることにより、実施の形態１と同様に、リッド９に金めっきを施す必要が無くなり、高周波回路部品の電磁波シールド機能と、パッケージ内の結露防止機能とを兼ね備えた構造の電子部品パッケージを低コストで実現可能となる。
実施の形態４.
図８Ａ、図８Ｂは、本発明にかかる電子部品パッケージの実施の形態４のリッドの構成を示す図である。図８Ａはリッド９の下面図であり、図８Ｂはリッド９の上面図である。リッド９の上面には、はんだプリコート３ａの開口部６ｂの位置を示す識別用のマーク１１が形成されている。
リッド９にマーク１１を設けることにより、パッケージが完成した状態でも、通気穴７の位置を容易に識別可能である。
リッド９と回路基板１とを接合する構造については、上記実施の形態１〜３と同様の構造を採用可能である。したがって、この他の点については上記実施の形態１〜３と同様であるため、重複する説明は割愛する。
実施の形態５.
図９Ａ、図９Ｂは、本発明にかかる電子部品パッケージの実施の形態５のリッドの構成を示す図である。図９Ａはリッド９の下面図であり、図９Ｂは、図９ＡにおけるＩＸＢ−ＩＸＢ断面図である。リッド９のはんだプリコート３ａを形成する側面に、リブ状の突起部１２が設けられている。突起部１２は、はんだプリコート３ａの形成時に、溶融したはんだペーストがリッド内周の側壁１３に流れ込むのを防止している。
図９Ａ、図９Ｂは、内周側に突起部１２を設けた状態を示しているが、外周側についても同様に突起を設けることも可能である。
なお、溶融したはんだが突起部１２に接触すると、はんだは突起部１２の壁に沿って濡れ広がる傾向があることから、はんだの濡れ広がり状態が安定する効果も得られる。したがって、電子部品パッケージの歩留まりを向上させることが可能となる。
リッド９と回路基板１とを接合する構造については、上記実施の形態１〜３と同様の構造を採用可能である。したがって、この他の点については上記実施の形態１〜３と同様であるため、重複する説明は割愛する。
以上のように、本発明にかかる電子部品パッケージは、リッドに金めっきを施すことなく、電子部品の電磁波シールド機能とパッケージ内の結露防止機能とを兼ね備えた電子部品パッケージを形成できる点で有用であり、特に、高周波デバイスで用いられる半導体素子を収容する電子部品パッケージに適している。
１ 回路基板
２ はんだ付けパターン
３ａ はんだプリコート
３ｂ 接合部
４ 半導体素子
５ａ 金ワイヤ
５ｂ ワイヤ接続パッド
６ａ パターン開口部
６ｂ 開口部
７ 通気穴
９ リッド
１０ キャビティ
１１ マーク
１２ 突起部
１３ 側壁

Claims (6)

  1. 電子部品を納めるためのキャビティを有する電子部品パッケージであって、
    フラックスを含まないフラックスレスはんだに対して濡れ性を示さない実装面を有し、前記電子部品が実装された回路基板と、
    前記フラックスレスはんだに対して濡れ性を示すとともに、前記電子部品が実装された実装領域を取り囲むように前記実装面上に形成された環状の接合パターンと、
    前記回路基板との間に前記キャビティが形成されるような形状を有し、前記接合パターンとの接合面が環状であって前記フラックスレスはんだに対して濡れ性を示さないリッドと、
    前記リッドの接合面が露出した不連続部が形成され該不連続部以外の部分が連続的となるように前記リッドの接合面上に前記フラックスレスはんだで形成されたはんだプリコートを加熱することによって形成され、前記接合パターンと前記リッドの接合面とを接合するはんだ層と、
    前記はんだプリコートの不連続部において露出していた前記リッドの接合面が、前記はんだ層の形成後も前記フラックスレスはんだに濡れずに露出することによって形成された通気穴と、
    を備え、
    前記通気穴の開口寸法は、前記電子部品が発生させる電磁波の波長の４分の１以下であることを特徴とする電子部品パッケージ。
  2. 電子部品を納めるためのキャビティを有する電子部品パッケージであって、
    フラックスを含まないフラックスレスはんだに対して濡れ性を示さない実装面を有し、前記電子部品が実装される回路基板と、
    前記フラックスレスはんだに対して濡れ性を示すとともに、前記実装面が露出した不連続部を有し、該不連続部以外の部分が前記電子部品が実装された実装領域を連続的に取り囲むように前記実装面上に形成された接合パターンと、
    前記回路基板との間に前記キャビティが形成されるような形状を有し、前記接合パターンとの接合面が環状であって前記フラックスレスはんだに対して濡れ性を示さないリッドと、
    前記リッドの接合面が露出した不連続部が形成され該不連続部以外の部分が連続的となるように前記リッドの接合面上に前記フラックスレスはんだで形成されたはんだプリコートを加熱することによって形成され、前記接合パターンと前記リッドの接合面とを接合するはんだ層と、
    前記接合パターン及び前記はんだプリコートの各々の不連続部において露出していた前記実装面及び前記リッドの接合面が、前記はんだ層の形成後も前記フラックスレスはんだに濡れることなく露出することによって形成された通気穴と、
    を備え、
    前記通気穴の開口寸法は、前記電子部品が発生させる電磁波の波長の４分の１以下であることを特徴とする電子部品パッケージ。
  3. 電子部品を納めるためのキャビティを有する電子部品パッケージであって、
    フラックスを含まないフラックスレスはんだに対して濡れ性を示さない実装面を有し、前記電子部品が実装される回路基板と、
    前記フラックスレスはんだに対して濡れ性を示すとともに、前記実装面が露出した不連続部を有し、該不連続部以外の部分が前記電子部品が実装された実装領域を連続的に取り囲むように前記実装面上に形成された接合パターンと、
    前記回路基板との間に前記キャビティが形成されるような形状を有し、前記接合パターンとの接合面が環状のリッドと、
    前記リッドの接合面上に前記フラックスレスはんだで形成されたはんだプリコートを加熱することによって形成され、前記接合パターンと前記リッドの接合面とを接合するはんだ層と、
    前記接合パターンの不連続部において露出していた前記実装面が、前記はんだ層の形成後も前記フラックスレスはんだに濡れずに露出することによって形成された通気穴と、
    を備え、
    前記通気穴の開口寸法は、前記電子部品が発生させる電磁波の波長の４分の１以下であることを特徴とする電子部品パッケージ。
  4. 前記リッドの接合面はニッケルめっき膜であり、前記接合パターンの表面は金めっき膜であることを特徴とする請求項１記載の電子部品パッケージ。
  5. 前記リッドに、前記通気穴の位置を示すマークが設けられたことを特徴とする請求項１記載の電子部品パッケージ。
  6. 前記リッドは、前記実装領域を囲うように前記接合パターンと当接するリブ状の凸部を前記リッドの接合面に隣接して備えることを特徴とする請求項１記載の電子部品パッケージ。
JP2011546113A 2009-12-18 2010-12-13 電子部品パッケージ Active JP5372175B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011546113A JP5372175B2 (ja) 2009-12-18 2010-12-13 電子部品パッケージ

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009287997 2009-12-18
JP2009287997 2009-12-18
JP2011546113A JP5372175B2 (ja) 2009-12-18 2010-12-13 電子部品パッケージ
PCT/JP2010/072391 WO2011074541A1 (ja) 2009-12-18 2010-12-13 電子部品パッケージ

Publications (2)

Publication Number Publication Date
JPWO2011074541A1 JPWO2011074541A1 (ja) 2013-04-25
JP5372175B2 true JP5372175B2 (ja) 2013-12-18

Family

ID=44167293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011546113A Active JP5372175B2 (ja) 2009-12-18 2010-12-13 電子部品パッケージ

Country Status (4)

Country Link
US (1) US8912453B2 (ja)
EP (1) EP2515330A1 (ja)
JP (1) JP5372175B2 (ja)
WO (1) WO2011074541A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5383561B2 (ja) * 2010-03-09 2014-01-08 三菱電機株式会社 高周波パッケージ
JP6067262B2 (ja) * 2012-07-06 2017-01-25 キヤノン株式会社 半導体装置およびその製造方法、ならびにカメラ
JP6318556B2 (ja) * 2013-11-11 2018-05-09 セイコーエプソン株式会社 パッケージの製造方法および電子デバイスの製造方法
JP6493589B2 (ja) * 2018-03-26 2019-04-03 セイコーエプソン株式会社 パッケージ、電子機器、移動体、およびパッケージの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126835A (ja) * 1997-10-24 1999-05-11 Nec Corp 半導体装置
JP2002359426A (ja) * 2001-06-01 2002-12-13 Hitachi Ltd 光モジュール及び光通信システム
JP2005123236A (ja) * 2003-10-14 2005-05-12 Matsushita Electric Ind Co Ltd モジュールの製造方法
JP2006310859A (ja) * 2005-04-26 2006-11-09 Toshiba Corp 通気口を有する半導体パッケージのための方法及びシステム
JP2009302248A (ja) * 2008-06-12 2009-12-24 Mitsubishi Electric Corp 電子部品パッケージおよびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2772739B2 (ja) * 1991-06-20 1998-07-09 いわき電子株式会社 リードレスパッケージの外部電極構造及びその製造方法
US6262477B1 (en) * 1993-03-19 2001-07-17 Advanced Interconnect Technologies Ball grid array electronic package
US5446316A (en) * 1994-01-06 1995-08-29 Harris Corporation Hermetic package for a high power semiconductor device
JP2009088338A (ja) 2007-10-01 2009-04-23 Mitsubishi Electric Corp 電子部品収容用パッケージ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126835A (ja) * 1997-10-24 1999-05-11 Nec Corp 半導体装置
JP2002359426A (ja) * 2001-06-01 2002-12-13 Hitachi Ltd 光モジュール及び光通信システム
JP2005123236A (ja) * 2003-10-14 2005-05-12 Matsushita Electric Ind Co Ltd モジュールの製造方法
JP2006310859A (ja) * 2005-04-26 2006-11-09 Toshiba Corp 通気口を有する半導体パッケージのための方法及びシステム
JP2009302248A (ja) * 2008-06-12 2009-12-24 Mitsubishi Electric Corp 電子部品パッケージおよびその製造方法

Also Published As

Publication number Publication date
WO2011074541A1 (ja) 2011-06-23
US8912453B2 (en) 2014-12-16
US20120273264A1 (en) 2012-11-01
JPWO2011074541A1 (ja) 2013-04-25
EP2515330A1 (en) 2012-10-24

Similar Documents

Publication Publication Date Title
US8729680B2 (en) Semiconductor device
US6815869B2 (en) Surface acoustic wave device
EP1740029B1 (en) Circuit substrate
US6157085A (en) Semiconductor device for preventing exfoliation from occurring between a semiconductor chip and a resin substrate
US6509643B2 (en) Tab tape with stiffener and semiconductor device using same
KR101007958B1 (ko) 반도체 장치
JP5372175B2 (ja) 電子部品パッケージ
US11121095B2 (en) Semiconductor device having electromagnetic wave absorbing layer with heat dissipating vias
JP2825084B2 (ja) 半導体装置およびその製造方法
JP2007208562A (ja) 表面実装用の水晶デバイス
JP6790902B2 (ja) 電子装置
JP2000138317A (ja) 半導体装置及びその製造方法
JP2012221992A (ja) 電子部品パッケージ
JP3642688B2 (ja) 電子部品
JP2002164658A (ja) モジュール基板
JP7162725B2 (ja) 半導体装置
JP4114488B2 (ja) 半導体パッケージの実装構造
JP2002164482A (ja) 半導体装置
JP2009038119A (ja) 電気機器
US20220208690A1 (en) Electronic component module
JP4659653B2 (ja) 電子部品収容パッケージおよび電子部品収容パッケージに用いられるシールリングの製造方法
JP2009123781A (ja) 回路モジュール
JP2017126647A (ja) 電子部品パッケージおよび電子モジュール
JP2006073935A (ja) 半導体パッケージ
JP2006005112A (ja) 半導体装置およびこれに用いる回路基板

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130917

R150 Certificate of patent or registration of utility model

Ref document number: 5372175

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250