JP5368190B2 - パルス幅調整型波形等化回路 - Google Patents
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Description
図1は、本発明の実施の形態1によるパルス幅調整型波形等化回路の構成例を示すブロック図である。図1に示す波形等化回路は、パルス幅調整レベル生成回路PWCLC1,PWCLC2と、パルス幅調整回路PWCC1,PWCC2と、波形整形回路WACによって構成される。入力データDin_P,Din_Nは、パルス幅調整レベル生成回路PWCLC1,PWCLC2に入力され、そのままスルーして出力データDo1_P,Do1_Nとして出力される。また、PWCLC1,PWCLC2は、入力データの連続ビット数を監視し、その結果に基づいたパルス幅調整レベルVCNT1,VCNT2を出力する。PWCC1,PWCC2は、Do1_P,Do1_NとVCNT1,VCNT2を受けて、VCNT1,VCNT2に応じた遅延設定によりパルス幅が調整された出力データDo2_P,Do2_Nを出力する。波形整形回路WACは、Do2_P,Do2_Nのアンバランスを解消した上で出力データDout_P,Dout_Nを出力する。
図8は、本発明の実施の形態2によるパルス幅調整型波形等化回路において、図1のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図8に示すパルス幅調整レベル生成回路PWCLC1b,PWCLC2bは、共に同様な構成となっており、オペアンプAMP10と、容量素子Cf1と、可変抵抗Rs1と、PMOSトランジスタMP1と、NMOSトランジスタMN1から構成される。実施の形態1の図2の構成例との違いは、Rs1の接続構成のみが違っており、その他の構成、接続関係は一緒である。そして、図2の場合と同様に、PWCLC1b,PWCLC2b内のAMP10の出力ノードが共通接続され、このノードにパルス幅調整レベルVCNTが生成される。
図11は、本発明の実施の形態3によるパルス幅調整型波形等化回路において、図1のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図11のパルス幅調整レベル生成回路PWCLC1c,PWCLC2cは、共に同様な構成となっており、オペアンプAMP1,AMP10と、容量素子Cf1a,Cf1bと、可変抵抗Rs1a,Rs1bと、PMOSトランジスタMP1a,MP1bと、NMOSトランジスタMN1a,MN1bから構成される。PWCLC1c,PWCLC2cは、実施の形態1と実施の形態2の両方の回路を備えた構成となっている。PWCLC1c内のAMP10の出力とPWCLC2c内のAMP10の出力は、共通接続されると共にパルス幅調整レベルVCNT_Pを生成し、PWCLC1c内のAMP1の出力とPWCLC2c内のAMP1の出力は、共通接続されると共にパルス幅調整レベルVCNT_Nを生成する。
図13は、本発明の実施の形態4によるパルス幅調整型波形等化回路において、図1のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図13に示すパルス幅調整型波形等化回路は、パルス幅調整レベル生成回路PWCLC1d,PWCLC2d、パルス幅調整回路PWCC1d,PWCC2d、波形整形回路WACによって構成される。
図15は、本発明の実施の形態5によるパルス幅調整型波形等化回路において、図1のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図15に示すパルス幅調整型波形等化回路は、パルス幅調整レベル生成回路PWCLC1e,PWCLC2e、パルス幅調整回路PWCC1e,PWCC2e、波形整形回路WACによって構成される。
図17は、本発明の実施の形態6によるパルス幅調整型波形等化回路において、その構成の一例を示すブロック図である。図17に示すパルス幅調整型波形等化回路は、パルス幅調整レベル生成回路PWCLC1f,PWCLC2fと、パルス幅調整回路PWCCによって構成される。PWCLC1f,PWCLC2fは、図2に示したパルス幅調整レベル生成回路PWCLC1a,PWCLC2aと同一の構成となっており、入力データDin_P,Din_Nをスルーすることで出力データDo1_P,Do1_Nを出力する。また、Din_Pの“H”レベル(Din_Nの“L”レベル)およびDin_Nの“H”レベル(Din_Pの“L”レベル)が連続している間、パルス幅調整レベルVCNTを上昇させ、信号が遷移した際にはVCNTを参照電圧V0に向けて戻す。
BF 出力バッファ
Cf 容量
CSC カレントスイッチ回路
DC 遅延回路
Din 入力データ
Dout,Do 出力データ
IAC 電流加算回路
IC 定電流源
INV インバータ
MIX 波形加算器
MN NMOSトランジスタ
MP PMOSトランジスタ
PWCC パルス幅調整回路
PWCLC パルス幅調整レベル生成回路
R,Rs 抵抗
SW スイッチ
V0 参照電圧
VCNT パルス幅調整レベル
Vdd 電源電圧
Vss 基準電源電圧
WAC 波形整形回路
Claims (15)
- 差動入力データの一方となる正極入力データを受け、前記正極入力データのパルス幅に応じて変動する第1制御電圧を生成する第1パルス幅調整レベル生成回路と、
前記差動入力データの他方となる負極入力データを受け、前記負極入力データのパルス幅に応じて変動する第2制御電圧を生成する第2パルス幅調整レベル生成回路と、
前記差動入力データを前記第1および第2制御電圧に応じた駆動力で駆動することで、遷移時間を変えた差動出力データを生成する出力回路とを備え、
前記第1および第2パルス幅調整レベル生成回路のそれぞれは、自身への入力データが第1論理レベルの間は自身からの制御電圧を第1電圧に維持し、前記自身への入力データが第2論理レベルに遷移した後は、第1容量素子に対して積分動作を行うことで前記自身からの制御電圧を前記第1電圧から第2電圧に向けて変動させる第1積分回路を有することを特徴とするパルス幅調整型波形等化回路。 - 請求項1記載のパルス幅調整型波形等化回路において、
前記第1積分回路は、
一方の入力ノードに前記第1電圧が印加され、出力ノードから前記自身からの制御電圧を生成するオペアンプ回路と、
前記オペアンプ回路の出力ノードと他方の入力ノードの間に並列に接続された前記第1容量素子および第1スイッチと、
前記オペアンプ回路の他方の入力ノードと電源電圧ノードの間に直列接続された第2スイッチおよび抵抗素子とを備え、
前記第1スイッチは、前記自身への入力データが前記第1論理レベルの際にオン、前記第2論理レベルの際にオフとなり、
前記第2スイッチは、前記自身への入力データが前記第1論理レベルの際にオフ、前記第2論理レベルの際にオンとなることを特徴とするパルス幅調整型波形等化回路。 - 請求項2記載のパルス幅調整型波形等化回路において、
前記第1パルス幅調整レベル生成回路内の前記オペアンプ回路の出力ノードは、前記第2パルス幅調整レベル生成回路内の前記オペアンプ回路の出力ノードと共通接続ノードで接続され、
前記出力回路は、前記差動入力データを前記共通接続ノードの制御電圧に応じた駆動力で駆動することを特徴とするパルス幅調整型波形等化回路。 - 請求項1記載のパルス幅調整型波形等化回路において、
前記出力回路は、
前記正極入力データを前記第1制御電圧に応じた駆動力で駆動する第1パルス幅調整回路と、
前記負極入力データを前記第2制御電圧に応じた駆動力で駆動する第2パルス幅調整回路と、
前記第1パルス幅調整回路の出力の立ち上がりエッジと前記第2パルス幅調整回路の出力の立ち下がりエッジ、ならびに前記第1パルス幅調整回路の出力の立ち下がりエッジと前記第2パルス幅調整回路の出力の立ち上がりエッジをそれぞれ平均化する波形整形回路とを有することを特徴とするパルス幅調整型波形等化回路。 - 請求項1記載のパルス幅調整型波形等化回路において、
前記第1および第2パルス幅調整レベル生成回路のそれぞれは、更に、第2積分回路を備え、
前記第1パルス幅調整レベル生成回路内の前記第2積分回路は、第3制御電圧を生成し、
前記第2パルス幅調整レベル生成回路内の前記第2積分回路は、第4制御電圧を生成し、
前記出力回路は、前記差動入力データを前記第1〜第4制御電圧に応じた駆動力で駆動し、
前記第2積分回路は、前記自身への入力データが前記第1論理レベルの間は自身からの制御電圧を第3電圧に維持し、前記自身への入力データが第2論理レベルに遷移した後は、第2容量素子に対して積分動作を行うことで前記自身からの制御電圧を前記第3電圧から第4電圧に向けて変動させ、
前記第2電圧は前記第1電圧よりも大きく、前記第4電圧は前記第3電圧よりも小さいことを特徴とするパルス幅調整型波形等化回路。 - 差動入力データを受け、前記差動入力データのパルス幅に応じて変動する単数または複数の制御電圧を生成するパルス幅調整レベル生成回路と、
前記差動入力データの一方となる正極入力データを前記制御電圧に応じた駆動力で駆動することで、遷移時間が変更された第1出力データを生成する第1パルス幅調整回路と、
前記差動入力データの他方となる負極入力データを前記制御電圧に応じた駆動力で駆動することで、遷移時間が変更された第2出力データを生成する第2パルス幅調整回路とを備え、
前記第1および前記第2パルス幅調整回路のそれぞれは、
第1電源電圧ノードと出力ノードの間に設けられた第1導電型の第1MISトランジスタと、
第2電源電圧ノードと前記出力ノードの間に設けられた第2導電型の第2MISトランジスタと、
前記第1電源電圧ノードと前記出力ノードの間に設けられ、前記第1MISトランジスタと直列接続された前記第1導電型の第3MISトランジスタとを有し、
前記第1MISトランジスタおよび前記第2MISトランジスタのゲートには、前記正極入力データおよび前記負極入力データの内の対応する入力データが伝送され、
前記第3MISトランジスタのゲートには、前記制御電圧が印加されることを特徴とするパルス幅調整型波形等化回路。 - 請求項6記載のパルス幅調整型波形等化回路において、
さらに、前記第1出力データの立ち上がりエッジと前記第2出力データの立ち下がりエッジ、ならびに前記第1出力データの立ち下がりエッジと前記第2出力データの立ち上がりエッジとをそれぞれ平均化し、第3出力データおよび第4出力データを生成する波形整形回路を有することを特徴とするパルス幅調整型波形等化回路。 - 請求項7記載のパルス幅調整型波形等化回路において、
前記波形整形回路は、
前記第1出力データを入力として出力が前記第2出力データに結合された第1インバータ回路と、
前記第2出力データを入力として出力が前記第1出力データに結合された第2インバータ回路とを有することを特徴とするパルス幅調整型波形等化回路。 - 請求項7記載のパルス幅調整型波形等化回路において、
前記制御電圧は、前記差動入力データの遷移に応じて第1電圧となり、その後、次の遷移が生じるまでの期間で時間と共に第2電圧に向けて変動する特性を備えることを特徴とするパルス幅調整型波形等化回路。 - 請求項7記載のパルス幅調整型波形等化回路において、
前記制御電圧は、前記第1パルス幅調整回路の前記第3MISトランジスタに印加される第1制御電圧と、前記第2パルス幅調整回路の前記第3MISトランジスタに印加される第2制御電圧を含み、
前記第1制御電圧は、前記正極入力データが第1論理レベルの間は第1電圧を維持し、第2論理レベルに遷移した後は、前記第2論理レベルの期間と共に第2電圧に向けて変動する特性を備え、
前記第2制御電圧は、前記負極入力データが前記第1論理レベルの間は前記第1電圧を維持し、前記第2論理レベルに遷移した後は、前記第2論理レベルの期間と共に前記第2電圧に向けて変動する特性を備えることを特徴とするパルス幅調整型波形等化回路。 - 請求項6記載のパルス幅調整型波形等化回路において、
前記第1および前記第2パルス幅調整回路のそれぞれは、さらに、前記第2電源電圧ノードと前記出力ノードの間に設けられ、前記第2MISトランジスタと直列接続された前記第2導電型の第4MISトランジスタを備え、
前記第4MISトランジスタのゲートには、前記制御電圧が印加されることを特徴とするパルス幅調整型波形等化回路。 - 入力データを受け、前記入力データのパルス幅に応じて変動する制御電圧を生成するパルス幅調整レベル生成回路と、
前記入力データを前記制御電圧に応じた駆動力で駆動することで、遷移時間を変えた出力データを生成するパルス幅調整回路とを有することを特徴とするパルス幅調整型波形等化回路。 - 請求項12記載のパルス幅調整型波形等化回路において、
前記パルス幅調整レベル生成回路は、前記入力データが第1論理レベルの間は前記制御電圧を第1電圧に維持し、前記入力データが第2論理レベルに遷移した後は、容量素子に対して積分動作を行うことで前記制御電圧を前記第1電圧から第2電圧に向けて変動させる積分回路を有することを特徴とするパルス幅調整型波形等化回路。 - 請求項13記載のパルス幅調整型波形等化回路において、
前記パルス幅調整回路は、
第1電源電圧ノードと出力ノードの間に設けられた第1導電型の第1MISトランジスタと、
第2電源電圧ノードと前記出力ノードの間に設けられた第2導電型の第2MISトランジスタと、
前記第1電源電圧ノードと前記出力ノードの間に設けられ、前記第1MISトランジスタと直列接続された前記第1導電型の第3MISトランジスタとを有し、
前記第1MISトランジスタおよび前記第2MISトランジスタのゲートには、前記入力データが伝送され、
前記第3MISトランジスタのゲートには、前記制御電圧が印加されることを特徴とするパルス幅調整型波形等化回路。 - 請求項13記載のパルス幅調整型波形等化回路において、
前記積分回路は、
一方の入力ノードに前記第1電圧が印加され、出力ノードから前記制御電圧を生成するオペアンプ回路と、
前記オペアンプ回路の出力ノードと他方の入力ノードの間に並列に接続された前記容量素子および第1スイッチと、
前記オペアンプ回路の他方の入力ノードと電源電圧ノードの間に直列接続された第2スイッチおよび抵抗素子とを備え、
前記第1スイッチは、前記入力データが前記第1論理レベルの際にオン、前記第2論理レベルの際にオフとなり、
前記第2スイッチは、前記入力データが前記第1論理レベルの際にオフ、前記第2論理レベルの際にオンとなることを特徴とするパルス幅調整型波形等化回路。
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