JP5368190B2 - パルス幅調整型波形等化回路 - Google Patents

Description

本発明は、高速信号伝送回路に関し、特に、電気的損失の存在する伝送路を介して論理信号を伝送する際に発生する、シンボル間干渉による波形歪の影響を相殺し、正常な論理信号の伝送を可能とする、波形等化回路に関するものである。

近年、ＬＳＩ間あるいは基板間通信の伝送速度が急激に高速化するに伴い、従来の並走クロックを用いたパラレル伝送方式に代わって、１信号線にデータとクロックの両方を重畳して伝送するシリアル伝送方式が普及している。シリアル伝送方式では１信号線当たりの伝送速度を飛躍的に高める必要があるが、それに伴って、伝送路導体の表皮効果あるいは絶縁材料の誘電損失等による伝送信号の高周波成分の減衰が大きくなり、受信側では入力波形にＩＳＩ（Inter-Symbol Interference：符号間干渉）と呼ばれる送信符号系列に依存する信号品質の劣化が現れる。このため、受信側でのアイパターンが時間軸方向（幅）、振幅方向（高さ）、ともに狭まり、これが受信エラーを引き起こす原因となる。

この課題を解決する方法として一般に、送信側から伝送路のＩＳＩの分を考慮してあらかじめ歪ませた波形を送信することで、受信端でのアイを広げる方法（送信側等化）が用いられている。

例えば、特許文献１では、概略的に図１９に示すようなデータ出力回路が用いられている。図１９の出力回路は、１データシンボル時間（１ビットのデータを送信するのに許容される最大時間、データレートの逆数）分の遅延回路ＤＣ１，ＤＣ２と、駆動力調整機能を持った出力バッファＢＦ１，ＢＦ２，ＢＦ３と、波形加算器ＭＩＸから構成される。ここでは、送信データ信号が３経路に分けられ、３データシンボル分の駆動力を調整した波形を加算することにより、波形等化を実現する例を示している。この出力回路では、出力バッファＢＦ１には送信データ信号が直接入力され、出力バッファＢＦ２，ＢＦ３にはそれぞれ１シンボル時間遅延、２シンボル時間遅延した送信データ信号が入力される。波形加算器ＭＩＸでは、出力バッファＢＦ１，ＢＦ２，ＢＦ３の出力信号が加算され、伝送線路へ出力される。波形等化の制御量は、波形加算するデータシンボル数と、出力バッファＢＦ１，ＢＦ２，ＢＦ３の駆動力を変化させることにより調整可能である。このように、シンボル時間単位での波形を加算することで、シンボルポイントのＩＳＩを低減することができる。

特表２００７−５１５１３０号公報

例えば通信分野等においては、データ転送速度の高速化が飛躍的に進んでおり、ＬＳＩ間あるいは基板間通信では、１ｍ程度の距離をシリアル伝送する必要があり、伝送損失−３０ｄＢ、伝送速度１０Ｇｂｐｓクラスでの十分な性能が求められる。このような伝送線路の減衰により受信波形の信号品質が劣化しアイパターンが狭くなり受信エラーを引き起こすため、送信側での波形等化機能によるアイパターンの拡張が求められている。この際、従来では、例えば特許文献１に記載されている波形等化方式を用いることが考えられていた。

例えば、図１９で説明したように、データ伝送システムにおける送信側出力回路では、シンボル時間単位で遅延した波形を加算することで、シンボル時間単位の波形等化を実現している。しかし、低電力化の観点で配慮が足りなかった。図１９に示す回路は、遅延回路が２つ、出力バッファ回路が３つ、波形加算器が１つと回路構成部品数が多く、かつＣＭＬ（Current mode logic）回路の使用に伴い定常電流を流す必要があるため消費電流が大きくなる。例えば１回路あたりの消費電力が２ｍＷとした場合、波形等化回路の消費電力は１２ｍＷである。また、波形等化効果を高めるためには加算シンボル数を増加させる必要があり、更なる回路数の増加、消費電力の増加に繋がる。

一方、図１８にシリアル伝送技術の規格動向を示す。図１８に示すように、年々、要求スループットは上昇し、２０１０年には装置スループットとして１０Ｔｂｐｓ級が要求される。この要求を実現するには、例えば波形等化回路を搭載した１０Ｇｂｐｓ ＳｅｒＤｅｓ（Serializer Deserializer）回路を１００並列搭載したＬＳＩを１０セット搭載したシステムが必要である。ここで、低コストのＬＳＩ実装を考慮するとＬＳＩの冷却方式は空冷方式を選択するのが一般的である。また、この空冷の限界から考えると１つのＬＳＩの消費電力は数Ｗ程度に抑えたい。つまり、ＳｅｒＤｅｓ回路１チャネルあたりの消費電力を数十ｍＷ程度に抑える必要があり、波形等価回路の低電力化が必須となる。

そこで、本発明の目的の一つは、小規模回路でシンボル間干渉を補償し、低電力化を実現することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態の波形等化回路は、過去の入力データの連続ビット数（パルス幅）に基づいて制御電圧を生成するパルス幅調整レベル生成回路と、入力データを当該制御電圧に応じた駆動力で駆動することで遷移時間を変化させ、これにより、パルス幅が可変な出力データを生成するパルス幅調整回路とを有するものとなっている。パルス幅調整レベル生成回路は、例えば、制御電圧を出力するオペアンプと、入力データの連続ビット数に基づいた電荷を蓄積しておく容量素子と、入力データのＨ／Ｌを検知し容量素子に電荷を蓄積するか否かを決める第１スイッチ、第２スイッチ等から構成される。

このように、入力データの連続ビット数に基づいた電荷を容量素子に蓄積し、その蓄積量に応じて波形等化を行うことで、従来のように過去のデータによってシンボル加算する必要がなく回路規模を小さくできる。これによって、消費電力の低減が実現可能となる。

また、パルス幅調整回路は、共通ゲートに入力データが伝送され相補型のインバータとなる第１導電型の第１ＭＩＳトランジスタおよび第２導電型の第２ＭＩＳトランジスタと、第１ＭＩＳトランジスタに直列接続されゲートに制御電圧が印加される第１導電型の第３ＭＩＳトランジスタによって構成される。パルス幅は、第３ＭＩＳトランジスタを介して第１ＭＩＳトランジスタの駆動電流を制御することで調整される。

このように、制御電圧に応じてＭＩＳトランジスタの遅延を調整することでパルス幅を制御する波形等化方式を用いることで、従来の電圧振幅等化のようにシンボル加算する必要がなく回路規模を小さくできる。さらに、パルス幅調整回路は、定常電流を必要とするＣＭＬ回路ではなくＣＭＯＳ回路で構成できる。これらによって、消費電力の低減が実現可能となる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、シンボル間干渉の補償が低消費電力で実現可能となる。

本発明の実施の形態１によるパルス幅調整型波形等化回路の構成例を示すブロック図である。 図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。 図２のパルス幅調整型波形等化回路におけるパルス幅調整レベル生成回路の動作原理を示すであり、（ａ）は、等価回路図、（ｂ）は、入力データに対するパルス幅調整レベルの遷移を示す図である。 図２のパルス幅調整型波形等化回路におけるパルス幅調整回路の動作原理を示すものであり、（ａ）は、パルス幅調整原理図、（ｂ）は、遅延調整出力波形、（ｃ）は、パルス幅調整レベルと遅延調整量の関係を示す図である。 図２のパルス幅調整型波形等化回路の動作概要を示す波形図である。 図２のパルス幅調整型波形等化回路の動作検証を実施したシミュレーション波形図である。 図２のパルス幅調整型波形等化回路による波形等化の効果として、アイ波形シミュレーション結果を示すものであり、（ａ）は、波形等化なしの場合、（ｂ）は、波形等化ありの場合を示すものである。 本発明の実施の形態２によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。 図８のパルス幅調整型波形等化回路におけるパルス幅調整回路の動作原理を示すものであり、（ａ）は、パルス幅調整原理図、（ｂ）は、遅延調整出力波形、（ｃ）は、パルス幅調整レベルと遅延調整量の関係を示す図である。 図８のパルス幅調整型波形等化回路の動作概要を示す波形図である。 本発明の実施の形態３によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。 図１１のパルス幅調整型波形等化回路の動作概要を示す波形図である。 本発明の実施の形態４によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。 図１３のパルス幅調整型波形等化回路の動作概要を示す波形図である。 本発明の実施の形態５によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。 図１５のパルス幅調整型波形等化回路の動作概要を示す波形図である。 本発明の実施の形態６によるパルス幅調整型波形等化回路において、その構成の一例を示すブロック図である。 シリアル伝送技術の規格動向を示す図である。 従来の波形等化方式を概略的に示した図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１によるパルス幅調整型波形等化回路の構成例を示すブロック図である。図１に示す波形等化回路は、パルス幅調整レベル生成回路ＰＷＣＬＣ１，ＰＷＣＬＣ２と、パルス幅調整回路ＰＷＣＣ１，ＰＷＣＣ２と、波形整形回路ＷＡＣによって構成される。入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎは、パルス幅調整レベル生成回路ＰＷＣＬＣ１，ＰＷＣＬＣ２に入力され、そのままスルーして出力データＤｏ１＿Ｐ，Ｄｏ１＿Ｎとして出力される。また、ＰＷＣＬＣ１，ＰＷＣＬＣ２は、入力データの連続ビット数を監視し、その結果に基づいたパルス幅調整レベルＶＣＮＴ１，ＶＣＮＴ２を出力する。ＰＷＣＣ１，ＰＷＣＣ２は、Ｄｏ１＿Ｐ，Ｄｏ１＿ＮとＶＣＮＴ１，ＶＣＮＴ２を受けて、ＶＣＮＴ１，ＶＣＮＴ２に応じた遅延設定によりパルス幅が調整された出力データＤｏ２＿Ｐ，Ｄｏ２＿Ｎを出力する。波形整形回路ＷＡＣは、Ｄｏ２＿Ｐ，Ｄｏ２＿Ｎのアンバランスを解消した上で出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する。

図２は、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図２に示すパルス幅調整レベル生成回路ＰＷＣＬＣ１ａは、オペアンプＡＭＰ１と、容量素子Ｃｆ１と、可変抵抗Ｒｓ１と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１から構成される。Ｃｆ１の一端はＡＭＰ１のマイナス（−）入力ノードに接続され、他端はＡＭＰ１の出力ノードに接続される。ＡＭＰ１のプラス（＋）入力ノードには、参照電圧Ｖ０が入力される。ここでは、Ｖ０が例えば０．５Ｖに設定される。ＭＰ１は、ソース・ドレインの一方がＡＭＰ１のマイナス（−）入力ノードに接続され、ソース・ドレインの他方がＡＭＰ１の出力ノードに接続され、ゲートが入力データＤｉｎ＿Ｐによって制御される。ＭＮ１は、ソース・ドレインの一方がＲｓ１の一端に接続され、ソース・ドレインの他方がＡＭＰ１のマイナス（−）入力ノードに接続され、ゲートがＤｉｎ＿Ｐによって制御される。Ｒｓ１の他端は基準電源電圧Ｖｓｓに接地される。

また、図２に示すパルス幅調整レベル生成回路ＰＷＣＬＣ２ａは、前述したＰＷＣＬＣ１ａと比較して入力データＤｉｎ＿Ｐが入力データＤｉｎ＿Ｎに変わることを除いて同様の構成であるため、詳細な説明は省略する。ここで、ＰＷＣＬＣ１ａ，ＰＷＣＬＣ２ａにおけるＡＭＰ１の出力ノードは共通接続され、この共通接続ノードからパルス幅調整レベルＶＣＮＴが出力される。すなわち、図２は、データ入力の正極／負極系ともに同じ回路で制御するようにするため、図１におけるＶＣＮＴ１，ＶＣＮＴ２が共通化された構成となっている。

ＰＷＣＬＣ１ａ，ＰＷＣＬＣ２ａは、詳細は後述するが、概略的にはＭＰ１，ＭＮ１のスイッチにより入力データの連続ビットを判定すると共に連続ビット数に応じた電荷をＣｆ１に蓄積する動作を行う。ＰＷＣＬＣ１ａ，ＰＷＣＬＣ２ａのＡＭＰ１は、Ｃｆ１により入力レベルと出力レベルが変化するが、ＡＭＰ１のマイナス（−）入力ノード側が“Ｌ”レベル、ＡＭＰ１の出力ノード側が“Ｈ”レベルとなる構成となっている。これは、後述するパルス幅調整回路ＰＷＣＣ１ａ，ＰＷＣＣ２ａが、ＶＣＮＴをＮＭＯＳトランジスタで受ける構成となっているためである。もちろん、ＰＭＯＳトランジスタで受ける構成にも代替可能である。

パルス幅調整回路ＰＷＣＣ１ａは、ＰＷＣＬＣ１ａからの出力データＤｏ１＿Ｐが入力されるインバータＩＮＶ０と、その後段に設けられ、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２と、ＮＭＯＳトランジスタＭＮ３から構成される。ＭＰ２は、ソースがＶｄｄに、ゲートがＩＮＶ０の出力ノードに接続され、ドレインが出力データＤｏ２＿Ｐに接続される。同じくＭＮ２は、ドレインがＤｏ２＿Ｐに、ゲートがＩＮＶ０の出力ノードに接続され、ソースがＭＮ３のドレインに接続される。ＭＮ３は、ゲートがパルス幅調整レベルＶＣＮＴで制御され、ソースが基準電源電圧Ｖｓｓに接地される。なお、ＩＮＶ０は、例えばＣＭＯＳインバータである。

また、パルス幅調整回路ＰＷＣＣ２ａは、前述したＰＷＣＣ１ａと比較して出力データＤｏ１＿Ｐ，Ｄｏ２＿Ｐが出力データＤｏ１＿Ｎ，Ｄｏ２＿Ｎに変わることを除いて同様の構成であるため、詳細な説明は省略する。動作の詳細は後述するが、ＭＮ３に入力されるＶＣＮＴのレベルに応じてＭＮ２の動作電流が制限され、ＣＭＯＳインバータの立ち下がり動作の遅延時間が変化する。これにより、Ｄｏ２＿Ｐ，Ｄｏ２＿Ｎのパルス幅が調整される。

波形整形回路ＷＡＣは、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４で構成される。ＩＮＶ１の入力はＤｏ２＿Ｐに、出力はＤｏ２＿Ｎに接続される。ＩＮＶ２の入力はＤｏ２＿Ｎに、出力はＤｏ２＿Ｐに接続される。ＩＮＶ３の入力はＤｏ２＿Ｐに、出力はＤｏｕｔ＿Ｎに接続される。ＩＮＶ４の入力はＤｏ２＿Ｎに、出力はＤｏｕｔ＿Ｐに接続される。このように、Ｄｏ２＿ＰとＤｏ２＿ＮをＩＮＶ１，ＩＮＶ２により合成させ、アンバランスを解消している。ＩＮＶ１〜ＩＮＶ４は、消費電力の低減のため、ＣＭＯＳインバータ等で構成するとよい。

図３に、図２のパルス幅調整型波形等化回路におけるパルス幅調整レベル生成回路の動作原理を示す。（ａ）は、等価回路図、（ｂ）は、入力データに対するパルス幅調整レベルＶＣＮＴの遷移を示す図である。（ａ）においては、図２のパルス幅調整レベル生成回路のＭＰ１、ＭＮ１がスイッチＳＷ１、ＳＷ２で表現されている。また、オペアンプＡＭＰは、閾値Ｖ０のインバータに代替可能である。例えばＣＭＯＳインバータ等に代替えした場合は、低消費電力化が図れる。

次に動作を説明する。この回路の動作は、入力データＤｉｎにより２つの動作パターンがある。まず、入力データＤｉｎが“Ｌ”の場合、ＳＷ１がＯＮし、ＳＷ２がＯＦＦする。これにより、ＡＭＰの入力と出力がショートされ、ＡＭＰは、標準設定値である閾値電位（Ｖ０）を出力する。ここで、インバータの場合のＶ０は、例えばＶｄｄ＝１．０ＶのときＶ０＝０．５Ｖとなる。次に、入力データＤｉｎが“Ｈ”の場合、ＳＷ２がＯＮし、ＳＷ１がＯＦＦする。これにより、ＡＭＰは、入力が“Ｌ”となり、出力に“Ｈ”を出力しようとＣｆ１に電荷を蓄積する。したがって、（ｂ）に示すような積分動作が行われ、ＳＷ２がＯＮしている（＝Ｄｉｎの“Ｈ”が連続している）時間により、ＡＭＰの出力レベルＶＣＮＴが、標準設定値であるＶ０からＶｄｄの範囲で変化する。

図４に、図２のパルス幅調整型波形等化回路におけるパルス幅調整回路の動作原理を示す。（ａ）は、構成図および動作原理、（ｂ）は、パルス幅調整回路のｄｅｌａｙ調整出力波形、（ｃ）は、ＶＣＮＴとｄｅｌａｙ調整量の制御関係である。図４（ａ）に示すように、パルス幅調整回路ＰＷＣＣは、ＣＭＯＳインバータ（ＭＰ２，ＭＮ２）にＮＭＯＳトランジスタＭＮ３を付加した構成である。そして、このＭＮ３に入力されるパルス幅調整レベルＶＣＮＴによりＣＭＯＳインバータの立ち下がり遅延時間を変化させ出力波形のパルス幅を制御する方式を用いている。その動作原理は以下である。

まず、ＶＣＮＴが最大値（Ｖｄｄ）の場合、ＭＮ３のゲートにＶｄｄが入力されるためＶｇｓが大きく、ＭＮ２は、Ｄｏ２＿Ｐノードの放電時に流れる電流に対してＭＮ３のＶｄｓが小さくてすむため、内部ノードＮ２３のレベルが低く、ＭＮ２のＶｇｓ、Ｖｄｓを大きく取れるためトランジスタの駆動能力が大きい。一方、ＶＣＮＴが最小値（Ｖ０）の場合、ＭＮ３のゲートにＶ０が入力されるためＶｇｓが小さく、ＭＮ２は、Ｄｏ２＿Ｐノードの放電時に流れる電流に対してＭＮ３のＶｄｓが大きくなるため、内部ノードＮ２３のレベルが高く、ＭＮ２のＶｇｓ、Ｖｄｓが小さくなるためトランジスタの駆動能力が小さい。このため、図４（ｂ）に示すように、ＶＣＮＴ＝Ｖ０（０．５Ｖ）の場合は、ＶＣＮＴ＝Ｖｄｄの場合に比べてＣＭＯＳインバータの立ち下がり応答が遅くなる。図４（ｃ）に示すようにＶＣＮＴのレベルの違いにより、ＣＭＯＳインバータの立ち下がり応答速度（ｄｅｌａｙ）が変化する。この応答速度の違い（ｄｅｌａｙ）を利用してパルス幅を制御する。

図５は、図２のパルス幅調整型波形等化回路の動作概要を示す波形図である。図２のパルス幅調整型波形等化回路は、図３、図４で説明したように入力データの連続ビット数に基づいてＶＣＮＴを制御し、このレベルにより、ＣＭＯＳインバータの立ち下がり応答を制御して出力パルス幅を調整する方式を用いている。図５に示すように、Ｄｉｎ＿Ｐにおいて“Ｈ”レベルが連続（Ｄｉｎ＿Ｎにおいて“Ｌ”レベルが連続）している間、ＰＷＣＬＣ１ａからのパルス幅調整レベルとＰＷＣＬＣ２ａからのパルス幅調整レベルの平均化に伴いＶＣＮＴが上昇する（Ｓ５０１）。その後、Ｄｉｎ＿Ｐが“Ｌ”レベルに遷移すると、ＰＷＣＣ１ａの出力データＤｏ２＿Ｐが短い遅延時間で立ち下がる（Ｓ５０２）。この際に、Ｄｉｎ＿Ｎは“Ｈ”レベルに遷移するが、図２のＰＷＣＣ２ａはＶＣＮＴに関わらず立ち上がり速度は不変であるため、Ｄｏ２＿Ｎは通常の遅延時間で立ち上がる（Ｓ５０３）。

なお、実際の時間軸上では、例えば、Ｄｉｎ＿Ｐの遷移を受けてＤｏ２＿Ｐが遷移するため、各エッジの実際の前後関係は図５とは異なるが、ここでは、パルス幅の大小を説明することを目的としており、図５はそれを便宜的に説明するための図となっている。これは、後述する図１０、図１２、図１４、図１６においても同様である。

このようにＣＭＯＳインバータの立ち下がり応答を制御して出力パルス幅を調整する方式であるため、正極波形（Ｄｏ２＿Ｐ）と負極波形（Ｄｏ２＿Ｎ）がアンバランスになる。波形整形回路ＷＡＣは、このアンバランス波形を合成（平均化）することでバランスのとれた出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する（Ｓ５０４，Ｓ５０５）。その結果、出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎにおける“Ｈ”レベル（“Ｌ”レベル）が連続した後のパルス幅（Ｓ５０６）は、対応する入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎのパルス幅（Ｓ５０７）に比べて拡張されることになる。なお、前述した説明とは逆に、Ｄｉｎ＿Ｎにおいて“Ｈ”レベルが連続（Ｄｉｎ＿Ｐにおいて“Ｌ”レベルが連続）した後の場合も、同様にして、パルス幅が拡張されることになる（Ｓ５０８，Ｓ５０９）。

図６に、図２のパルス幅調整型波形等化回路の動作検証を実施したシミュレーション波形を示す。入力データＤｉｎのビットパターンによりにＶＣＮＴが変化し、ＶＣＮＴに応じてパルス幅が変化した出力波形を確認できる。特に、破線で囲ったＡに示すようにＤｉｎの５ビット連続“Ｈ”では、ＶＣＮＴが０．６Ｖから連続ビットに従い０．８Ｖまで上昇しているのが確認できる。また、この連続ビットの後の立ち下がりでは、出力データＤｏｕｔのパルス幅が広がっているのが確認できる。

図７に、図２のパルス幅調整型波形等化回路による波形等化の効果として、アイ波形シミュレーション結果（条件：伝送損失−１４．８ｄＢ、６．２５ＧＨｚ）を示す。（ａ）は、波形等化なし、（ｂ）は、波形等化ありである。このように波形等化なしでは完全にアイが閉じているのに対して、波形等化ありではアイ開口幅３９ｐｓと波形等化の効果が確認できる。このように、入力データの連続ビット数に基づいた電荷を容量素子に蓄積し、その蓄積量に応じてパルス幅を制御して波形等化を行うことは、回路規模を小さくでき、かつＣＭＯＳ回路で構成可能のため電力を小さく抑える効果がある。

以上、本実施の形態１のパルス幅調整型波形等化方式を用いることにより、代表的には波形等化回路の低消費電力化が実現可能となる。この効果は、図１９の構成例と比較して、小さい回路規模で波形等化を実現できることから得られる。更には、ＣＭＬ回路ではなくＣＭＯＳ回路を用いていることからも得られる。

（実施の形態２）
図８は、本発明の実施の形態２によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図８に示すパルス幅調整レベル生成回路ＰＷＣＬＣ１ｂ，ＰＷＣＬＣ２ｂは、共に同様な構成となっており、オペアンプＡＭＰ１０と、容量素子Ｃｆ１と、可変抵抗Ｒｓ１と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１から構成される。実施の形態１の図２の構成例との違いは、Ｒｓ１の接続構成のみが違っており、その他の構成、接続関係は一緒である。そして、図２の場合と同様に、ＰＷＣＬＣ１ｂ，ＰＷＣＬＣ２ｂ内のＡＭＰ１０の出力ノードが共通接続され、このノードにパルス幅調整レベルＶＣＮＴが生成される。

図８のＰＷＣＬＣ１ｂ，ＰＷＣＬＣ２ｂでは、Ｒｓ１の一端が、ＭＮ１のソースに接続され、他端がＶｄｄに接続される。動作の詳細は後述するが、ＭＰ１，ＭＮ１のスイッチにより入力データの連続ビットを判定してＣｆ１に電荷を蓄積する。ＰＷＣＬＣ１ｂ，ＰＷＣＬＣ２ｂのＡＭＰ１０は、Ｃｆ１により入力レベルと出力レベルが変化するが、ＡＭＰ１０のマイナス（−）入力ノード側が“Ｈ”レベル、ＡＭＰ１０の出力ノード側が“Ｌ”レベルとなる構成となっている。これは、後述するパルス幅調整回路ＰＷＣＣ１ｂ，ＰＷＣＣ２ｂのＶＣＮＴをＰＭＯＳトランジスタで受ける構成としているためである。

パルス幅調整回路ＰＷＣＣ１ｂは、ＰＷＣＬＣ１ｂからの出力データＤｏ１＿Ｐが入力されるインバータＩＮＶ０と、その後段に設けられ、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２と、ＰＭＯＳトランジスタＭＰ３から構成される。インバータを構成しているＭＰ２は、ソースがＭＰ３のドレインに、ゲートがＩＮＶ０の出力に接続され、ドレインが出力データＤｏ２＿Ｐに接続される。ＭＮ２は、ドレインが出力データＤｏ２＿Ｐに、ゲートがＩＮＶ０の出力に接続され、ソースがＶｓｓに接続される。ＭＰ３は、ゲートがＶＣＮＴに接続され、ソースがＶｄｄに接続される。また、ＰＷＣＣ２ｂは、ＰＷＣＣ１ｂと比べて、Ｄｏ１＿ＰがＤｏ１＿Ｎに、Ｄｏ２＿ＰがＤｏ２＿Ｎに変わることを除いて同様の構成となる。動作の詳細は後述するが、ＭＰ３に入力するＶＣＮＴのレベルによりＭＰ２の動作電流が制限され、ＣＭＯＳインバータの立ち上がり動作の遅延時間が変化する。これにより、Ｄｏ２＿Ｐ，Ｄｏ２＿Ｎのパルス幅が調整される。

図８の波形整形回路ＷＡＣは、実施の形態１の図２と同じ回路構成であり、Ｄｏ２＿ＰとＤｏ２＿ＮをＩＮＶ１，ＩＮＶ２により合成し、アンバランスを解消している。

図８のパルス幅調整型波形等化回路におけるパルス幅調整レベル生成回路ＰＷＣＬＣ１ｂ，ＰＷＣＬＣ２ｂの動作原理は図３と同様である。ただし、図３と比較して、可変抵抗Ｒｓ１の一端の接続先がＶｓｓからＶｄｄに変更されることになる。この回路の動作は、入力データにより２つの動作パターンがある。図３を参照して、まず、入力データが“Ｌ”の場合、ＳＷ１がＯＮし、ＳＷ２がＯＦＦする。これにより、ＡＭＰの入力と出力がショートされ、ＡＭＰは、標準設定値である閾値電位（Ｖ０）を出力する。ここで、インバータの場合のＶ０は、例えばＶｄｄ＝１．０ＶのときＶ０＝０．５Ｖとなる。次に、入力データが“Ｈ”の場合、ＳＷ２がＯＮし、ＳＷ１がＯＦＦする。これにより、ＡＭＰの入力が“Ｈ”となるようにＣｆ１に電荷が蓄積され、ＡＭＰは“Ｌ”を出力しようとする。したがって、（ｂ）に示すような積分動作が行われ、ＡＭＰ入力の“Ｈ”（入力データ“Ｈ”）が連続している時間により、ＡＭＰの出力レベルＶＣＮＴが、標準設定値であるＶ０から０Ｖ（Ｖｓｓ）の範囲で変化する。

図９に、図８のパルス幅調整型波形等化回路におけるパルス幅調整回路ＰＷＣＣの動作原理を示す。（ａ）は、構成図および動作原理、（ｂ）は、パルス幅調整回路のｄｅｌａｙ調整出力波形、（ｃ）は、ＶＣＮＴとｄｅｌａｙ調整量の制御関係である。図９（ａ）に示すように、パルス幅調整回路ＰＷＣＣは、ＣＭＯＳインバータ（ＭＰ２，ＭＮ２）にＰＭＯＳトランジスタＭＰ３を付加した構成である。そして、このＭＰ３へのパルス幅調整レベルＶＣＮＴによりＣＭＯＳインバータの立ち上がり遅延時間を変化させ出力波形のパルス幅を制御する方式となっている。その動作原理は以下である。

まず、ＶＣＮＴが最小値（０Ｖ）の場合、ＭＰ３のゲートに０Ｖが入力されるためＶｇｓが大きく、ＭＰ２は、Ｄｏ２＿Ｐノードの充電時に流れる電流に対してＭＰ３のＶｄｓが小さくてすむため、内部ノードＮ２３のレベルが高く、ＭＰ２のＶｇｓ、Ｖｄｓを大きく取れるためトランジスタの駆動能力が大きい。一方、ＶＣＮＴが最大値（Ｖ０）の場合、ＭＰ３のゲートにＶ０が入力されるためＶｇｓが小さく、ＭＰ２は、Ｄｏ２＿Ｐノードの充電時に流れる電流に対してＭＰ３のＶｄｓが大きくなるため、内部ノードＮ２３のレベルが低く、ＭＰ２のＶｇｓ、Ｖｄｓが小さくなるためトランジスタの駆動能力が小さい。このため、図９（ｂ）に示すように、ＶＣＮＴ＝Ｖ０（０．５Ｖ）の場合は、ＶＣＮＴ＝０Ｖの場合に比べてＣＭＯＳインバータの立ち上がり応答が遅くなる。図９（ｃ）に示すようにＶＣＮＴのレベルの違いにより、ＣＭＯＳインバータの立ち上がり応答速度（ｄｅｌａｙ）が変化する。この応答速度の違い（ｄｅｌａｙ）を利用してパルス幅を制御する。

図１０は、図８のパルス幅調整型波形等化回路の動作概要を示す波形図である。図８のパルス幅調整型波形等化回路は、入力データの連続ビット数に基づいてＶＣＮＴを制御し、このレベルにより、図２の波形等化回路と異なりＣＭＯＳインバータの立ち上がり応答を制御して出力パルス幅を調整する方式を用いている。図１０に示すように、Ｄｉｎ＿Ｐにおいて“Ｌ”レベルが連続（Ｄｉｎ＿Ｎにおいて“Ｈ”レベルが連続）している間、ＰＷＣＬＣ１ｂからのパルス幅調整レベルとＰＷＣＬＣ２ｂからのパルス幅調整レベルの平均化に伴いＶＣＮＴが下降する（Ｓ１００１）。その後、Ｄｉｎ＿Ｐが“Ｈ”レベルに遷移すると、ＰＷＣＣ１ｂの出力データＤｏ２＿Ｐが短い遅延時間で立ち上がる（Ｓ１００２）。この際に、Ｄｉｎ＿Ｎは“Ｌ”レベルに遷移するが、図８のＰＷＣＣ２ｂはＶＣＮＴに関わらず立ち下がり速度は不変であるため、Ｄｏ２＿Ｎは通常の遅延時間で立ち下がる（Ｓ１００３）。

このようにＣＭＯＳインバータの立ち上がり応答を制御して出力パルス幅を調整する方式であるため、正極波形（Ｄｏ２＿Ｐ）と負極波形（Ｄｏ２＿Ｎ）がアンバランスになる。波形整形回路ＷＡＣは、このアンバランス波形を合成（平均化）することでバランスされた出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する（Ｓ１００４，Ｓ１００５）。その結果、出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎにおける“Ｌ”レベル（“Ｈ”レベル）が連続した後のパルス幅（Ｓ１００６）は、対応する入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎのパルス幅（Ｓ１００７）に比べて拡張されることになる。なお、前述した説明とは逆に、Ｄｉｎ＿Ｎにおいて“Ｌ”レベルが連続（Ｄｉｎ＿Ｐにおいて“Ｈ”レベルが連続）した後の場合も、同様にして、パルス幅が拡張されることになる（Ｓ１００８，Ｓ１００９）。

以上、本実施の形態２のパルス幅調整型波形等化方式を用いて、入力データの連続ビット数に基づいた電荷を容量素子に蓄積し、その蓄積量に応じてパルス幅を制御して波形等化を行うことで、実施の形態１の場合と同様に、代表的には、波形等化回路の低消費電力化が実現可能となる。

（実施の形態３）
図１１は、本発明の実施の形態３によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図１１のパルス幅調整レベル生成回路ＰＷＣＬＣ１ｃ，ＰＷＣＬＣ２ｃは、共に同様な構成となっており、オペアンプＡＭＰ１，ＡＭＰ１０と、容量素子Ｃｆ１ａ，Ｃｆ１ｂと、可変抵抗Ｒｓ１ａ，Ｒｓ１ｂと、ＰＭＯＳトランジスタＭＰ１ａ，ＭＰ１ｂと、ＮＭＯＳトランジスタＭＮ１ａ，ＭＮ１ｂから構成される。ＰＷＣＬＣ１ｃ，ＰＷＣＬＣ２ｃは、実施の形態１と実施の形態２の両方の回路を備えた構成となっている。ＰＷＣＬＣ１ｃ内のＡＭＰ１０の出力とＰＷＣＬＣ２ｃ内のＡＭＰ１０の出力は、共通接続されると共にパルス幅調整レベルＶＣＮＴ＿Ｐを生成し、ＰＷＣＬＣ１ｃ内のＡＭＰ１の出力とＰＷＣＬＣ２ｃ内のＡＭＰ１の出力は、共通接続されると共にパルス幅調整レベルＶＣＮＴ＿Ｎを生成する。

まず、ＰＷＣＬＣ１ｃにおけるＶＣＮＴ＿Ｎを生成する系では、Ｃｆ１ａの一端がＡＭＰ１のマイナス（−）入力ノードに接続され、他端がＡＭＰ１の出力ノード（ＶＣＮＴ＿Ｎ）に接続される。ＡＭＰ１のプラス（＋）入力ノードには参照電圧Ｖ０＿Ｎが入力される。ここでは、例えばＶ０＿Ｎ＝０．５Ｖに設定する。ＭＰ１ａのソース・ドレインの一方はＡＭＰ１のマイナス（−）入力ノードに、他方はＡＭＰ１の出力ノード（ＶＣＮＴ＿Ｎ）に接続され、ゲートは入力データＤｉｎ＿Ｐに接続される。ＭＮ１ａのソース・ドレインの一方はＲｓ１ａの一端に、他方はＡＭＰ１のマイナス（−）入力ノードが接続され、ゲートは入力データＤｉｎ＿Ｐに接続される。Ｒｓ１ａの他端はＶｓｓに接地される。

動作の詳細は後述するが、ＭＰ１ａ，ＭＮ１ａのスイッチにより入力データの連続ビットを判定してＣｆ１ａに電荷を蓄積する。また、ＡＭＰ１は、Ｃｆ１ａにより入力レベルと出力レベルが変化するが、ＡＭＰ１のマイナス（−）入力ノード側が“Ｌ”レベル、ＡＭＰ１の出力ノード側が“Ｈ”レベルとなる構成となっている。これは、後述するパルス幅調整回路ＰＷＣＣ１ｃ，ＰＷＣＣ２ｃのＶＣＮＴ＿ＮをＮＭＯＳトランジスタで受ける構成としているためである。

次に、ＰＷＣＬＣ１ｃにおけるＶＣＮＴ＿Ｐを生成する系では、Ｃｆ１ｂの一端がＡＭＰ１０のマイナス（−）入力ノードに接続され、他端がＡＭＰ１０の出力ノード（ＶＣＮＴ＿Ｐ）に接続される。ＡＭＰ１０のプラス（＋）入力ノードには参照電圧Ｖ０＿Ｐが入力される。ここでは例えばＶ０＿Ｐ＝０．５Ｖに設定する。ＭＰ１ｂのソース・ドレインの一方は、ＡＭＰ１０のマイナス（−）入力ノードに、他方はＡＭＰ１０の出力ノード（ＶＣＮＴ＿Ｐ）に接続され、ゲートは入力データＤｉｎ＿Ｐに接続される。ＭＮ１ｂのソース・ドレインの一方はＲｓ１ｂの一端に、他方はＡＭＰ１０のマイナス（−）入力ノードに接続され、ゲートは入力データＤｉｎ＿Ｐに接続される。Ｒｓ１ｂの他端はＶｄｄに接続される。

動作の詳細は後述するが、ＭＰ１ｂ，ＭＮ１ｂのスイッチにより入力データの連続ビットを判定してＣｆ１ｂに電荷を蓄積する。また、ＡＭＰ１０は、Ｃｆ１ｂにより入力レベルと出力レベルが変化するが、ＡＭＰ１０のマイナス（−）入力ノード側が“Ｈ”レベル、ＡＭＰ１０の出力ノード側が“Ｌ”レベルとなる構成となっている。これは、パルス幅調整回路ＰＷＣＣ１ｃ，ＰＷＣＣ２ｃのＶＣＮＴ＿ＰをＰＭＯＳトランジスタで受ける構成としているためである。なお、ＰＷＣＬＣ２ｃの構成に関しては、Ｄｉｎ＿ＰがＤｉｎ＿Ｎに変わることを除いてＰＷＣＬＣ１ｃの構成と同様である。

パルス幅調整回路ＰＷＣＣ１ｃは、ＰＷＣＬＣ１ｃからの出力データＤｏ１＿Ｐが入力されるインバータＩＮＶ０と、その後段に設けられ、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２と、ＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ３から構成される。ＣＭＯＳインバータを構成しているＭＰ２は、ソースがＭＰ３のドレインに、ゲートがＩＮＶ０の出力に接続され、ドレインが出力データＤｏ２＿Ｐに接続される。ＭＮ２は、ドレインが出力データＤｏ２＿Ｐに、ゲートがＩＮＶ０の出力に接続され、ソースがＭＮ３のドレインに接続される。ＭＰ３は、ゲートがＶＣＮＴ＿Ｐに接続され、ソースがＶｄｄに接続される。ＭＮ３は、ゲートがＶＣＮＴ＿Ｎに接続され、ソースがＶｓｓに接続される。

動作の詳細は後述するが、ＭＰ３に入力されるＶＣＮＴ＿ＰのレベルによりＭＰ２の動作電流が制限され、ＣＭＯＳインバータの立ち上がり動作の遅延時間が変化する。また、ＭＮ３に入力されるＶＣＮＴ＿ＮのレベルによりＭＮ２の動作電流が制限され、ＣＭＯＳインバータの立ち下がり動作の遅延時間が変化する。これにより、Ｄｏ２＿Ｐ，Ｄｏ２＿Ｎのパルス幅が調整される。

図１１の波形整形回路ＷＡＣは、実施の形態１と同じ回路であり、Ｄｏ２＿ＰとＤｏ２＿ＮをＩＮＶ１，ＩＮＶ２により合成し、アンバランスを解消している。なお、上述したように立ち上がりと立ち下がりが同じように制御されるため波形のアンバランスが発生しにくく、ＷＡＣはなくてもかまわない。図１１のパルス幅調整型波形等化回路におけるパルス幅調整レベル生成回路の動作原理は、実施の形態１および実施の形態２の説明と同様である。また、図１１のパルス幅調整型波形等化回路におけるパルス幅調整回路の動作原理も実施の形態１および実施の形態２と同様である。

図１２は、図１１のパルス幅調整型波形等化回路の動作概要を示す波形図である。図１１のパルス幅調整型波形等化回路は、入力データの連続ビット数に基づいてＶＣＮＴ＿Ｐ，ＶＣＮＴ＿Ｎを制御し、このレベルにより、ＣＭＯＳインバータの立ち上がり応答と立ち下がり応答を制御して出力パルス幅を調整する方式を用いている。図１２に示すように、Ｄｉｎ＿Ｐにおいて“Ｈ”レベルが連続（Ｄｉｎ＿Ｎにおいて“Ｌ”レベルが連続）している間、ＰＷＣＬＣ１ｃからのパルス幅調整レベルとＰＷＣＬＣ２ｃからのパルス幅調整レベルの平均化に伴いＶＣＮＴ＿Ｎが上昇し、ＶＣＮＴ＿Ｐが下降する（Ｓ１２０１）。その後、Ｄｉｎ＿Ｐが“Ｌ”レベルに遷移すると、ＰＷＣＣ１ｃの出力データＤｏ２＿Ｐが短い遅延時間で立ち下がる（Ｓ１２０２）。この際に、Ｄｉｎ＿Ｎは“Ｈ”レベルに遷移し、ＰＷＣＣ２ｃの出力データＤｏ２＿Ｎも短い遅延時間で立ち上がる（Ｓ１２０３）。

波形整形回路ＷＡＣは、このＤｏ２＿Ｐの立ち下がりとＤｏ２＿Ｎの立ち上がりを合成（平均化）することでバランスのとれた出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する（Ｓ１２０４，Ｓ１２０５）。その結果、出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎにおける“Ｈ”レベル（“Ｌ”レベル）が連続した後のパルス幅（Ｓ１２０６）は、対応する入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎのパルス幅（Ｓ１２０７）に比べて拡張されることになる。このパルス幅の拡張の度合いは、図５や図１０の場合と比べて大きくなる。また、前述した説明とは逆に、Ｄｉｎ＿Ｎにおいて“Ｈ”レベルが連続（Ｄｉｎ＿Ｐにおいて“Ｌ”レベルが連続）した後の場合も、同様にして、パルス幅が拡張されることになる（Ｓ１２０８，Ｓ１２０９）。なお、ＷＡＣは、図５や図１０の場合と異なり、Ｄｏ２＿ＰおよびＤｏ２＿Ｎが共に短い遅延時間で遷移するため、特に設けなくてもよい。ただし、ＷＡＣによって合成を行うことで、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの潜在的な速度差や、プロセスばらつきに伴う誤差等をある程度吸収することが可能になる。

以上、本実施の形態３のパルス幅調整型波形等化方式を用いて、入力データの連続ビット数に基づいた電荷を容量素子に蓄積し、その蓄積量に応じてパルス幅を制御して波形等化を行うことで、実施の形態１および２の場合と同様に、代表的には、波形等化回路の低消費電力化が実現可能となる。

（実施の形態４）
図１３は、本発明の実施の形態４によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図１３に示すパルス幅調整型波形等化回路は、パルス幅調整レベル生成回路ＰＷＣＬＣ１ｄ，ＰＷＣＬＣ２ｄ、パルス幅調整回路ＰＷＣＣ１ｄ，ＰＷＣＣ２ｄ、波形整形回路ＷＡＣによって構成される。

各回路の内部構成は、図２に示したパルス幅調整レベル生成回路ＰＷＣＬＣ１ａ，ＰＷＣＬＣ２ａ、パルス幅調整回路ＰＷＣＣ１ａ，ＰＷＣＣ２ａ、波形整形回路ＷＡＣとそれぞれ同様の構成となっている。ただし、図２は、ＰＷＣＬＣ１ａのＡＭＰ１の出力とＰＷＣＬＣ２ａのＡＭＰ１の出力の共通接続ノードからＶＣＮＴが生成される構成であったのに対して、図１３は、ＰＷＣＬＣ１ｄのＡＭＰ１の出力とＰＷＣＬＣ２ｄのＡＭＰ１の出力からそれぞれパルス幅調整レベルＶＣＮＴ１とＶＣＮＴ２が生成される構成となっている。ＶＣＮＴ１は、ＰＷＣＣ１ｄのＭＮ３のゲートに接続され、ＶＣＮＴ２は、ＰＷＣＣ２ｄのＭＮ３のゲートに接続される。これ以外の構成に関しては、図２と同様であるため詳細な説明は省略する。

図１４は、図１３のパルス幅調整型波形等化回路の動作概要を示す波形図である。図１４に示すように、Ｄｉｎ＿Ｐにおいて“Ｈ”レベルが連続（Ｄｉｎ＿Ｎにおいて“Ｌ”レベルが連続）している間、ＰＷＣＬＣ１ｄからのＶＣＮＴ１は上昇し、ＰＷＣＬＣ２ｄからのＶＣＮＴ２は一定値（Ｖ０）を保つ（Ｓ１４０１）。その後、Ｄｉｎ＿Ｐが“Ｌ”レベルに遷移すると、ＰＷＣＣ１ｄの出力データＤｏ２＿Ｐが短い遅延時間で立ち下がる（Ｓ１４０２）。この際に、Ｄｉｎ＿Ｎは“Ｈ”レベルに遷移するが、図１４のＰＷＣＣ２ｄはＶＣＮＴ２に関わらず立ち上がり速度は不変であるため、Ｄｏ２＿Ｎは通常の遅延時間で立ち上がる（Ｓ１４０３）。

このようにＣＭＯＳインバータの立ち下がり応答を制御して出力パルス幅を調整する方式であるため、正極波形（Ｄｏ２＿Ｐ）と負極波形（Ｄｏ２＿Ｎ）がアンバランスになる。波形整形回路ＷＡＣは、このアンバランス波形を合成（平均化）することでバランスのとれた出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する（Ｓ１４０４，Ｓ１４０５）。その結果、出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎにおける“Ｈ”レベル（“Ｌ”レベル）が連続した後のパルス幅（Ｓ１４０６）は、対応する入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎのパルス幅（Ｓ１４０７）に比べて拡張されることになる。なお、前述した説明とは逆に、Ｄｉｎ＿Ｎにおいて“Ｈ”レベルが連続（Ｄｉｎ＿Ｐにおいて“Ｌ”レベルが連続）した後の場合も、同様にして、パルス幅が拡張されることになる（Ｓ１４０８，Ｓ１４０９）。

以上、本実施の形態４のパルス幅調整型波形等化方式を用いて、入力データの連続ビット数に基づいた電荷を容量素子に蓄積し、その蓄積量に応じてパルス幅を制御して波形等化を行うことで、実施の形態１の場合と同様に、代表的には、波形等化回路の低消費電力化が実現可能となる。

（実施の形態５）
図１５は、本発明の実施の形態５によるパルス幅調整型波形等化回路において、図１のパルス幅調整型波形等化回路における各ブロックの詳細な構成例を示す回路図である。図１５に示すパルス幅調整型波形等化回路は、パルス幅調整レベル生成回路ＰＷＣＬＣ１ｅ，ＰＷＣＬＣ２ｅ、パルス幅調整回路ＰＷＣＣ１ｅ，ＰＷＣＣ２ｅ、波形整形回路ＷＡＣによって構成される。

各回路の内部構成は、図８に示したパルス幅調整レベル生成回路ＰＷＣＬＣ１ｂ，ＰＷＣＬＣ２ｂ、パルス幅調整回路ＰＷＣＣ１ｂ，ＰＷＣＣ２ｂ、波形整形回路ＷＡＣとそれぞれ類似した構成となっている。第１の相違点は、図８が、ＰＷＣＬＣ１ｂのＡＭＰ１０の出力とＰＷＣＬＣ２ｂのＡＭＰ１０の出力の共通接続ノードからＶＣＮＴが生成される構成であったのに対して、図１５は、ＰＷＣＬＣ１ｅのＡＭＰ１０の出力とＰＷＣＬＣ２ｅのＡＭＰ１０の出力からそれぞれパルス幅調整レベルＶＣＮＴ１とＶＣＮＴ２が生成される点にある。ＶＣＮＴ１は、ＰＷＣＣ１ｅのＭＰ３のゲートに接続され、ＶＣＮＴ２は、ＰＷＣＣ２ｅのＭＰ３のゲートに接続される。第２の相違点は、図８のＰＷＣＬＣ１ｂ，ＰＷＣＬＣ２ｂにおけるＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１が、それぞれ、図１５のＰＷＣＬＣ１ｅ，ＰＷＣＬＣ２ｅにおけるＰＭＯＳトランジスタＭＰ１０とＮＭＯＳトランジスタＭＮ１０に変更されている点にある。すなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが入れ替わっている。これ以外の構成に関しては、図８と同様であるため詳細な説明は省略する。

図１６は、図１５のパルス幅調整型波形等化回路の動作概要を示す波形図である。図１６に示すように、Ｄｉｎ＿Ｐにおいて“Ｌ”レベルが連続（Ｄｉｎ＿Ｎにおいて“Ｈ”レベルが連続）している間、ＰＷＣＬＣ１ｅからのＶＣＮＴ１は下降し、ＰＷＣＬＣ２ｅからのＶＣＮＴ２は一定値（Ｖ０）を保持する（Ｓ１６０１）。その後、Ｄｉｎ＿Ｐが“Ｈ”レベルに遷移すると、ＰＷＣＣ１ｅの出力データＤｏ２＿Ｐが短い遅延時間で立ち上がる（Ｓ１６０２）。この際に、Ｄｉｎ＿Ｎは“Ｌ”レベルに遷移するが、図１５のＰＷＣＣ２ｅはＶＣＮＴ２に関わらず立ち下がり速度は不変であるため、Ｄｏ２＿Ｎは通常の遅延時間で立ち下がる（Ｓ１６０３）。

このようにＣＭＯＳインバータの立ち上がり応答を制御して出力パルス幅を調整する方式であるため、正極波形（Ｄｏ２＿Ｐ）と負極波形（Ｄｏ２＿Ｎ）がアンバランスになる。波形整形回路ＷＡＣは、このアンバランス波形を合成（平均化）することでバランスのとれた出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎを出力する（Ｓ１６０４，Ｓ１６０５）。その結果、出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎにおける“Ｌ”レベル（“Ｈ”レベル）が連続した後のパルス幅（Ｓ１６０６）は、対応する入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎのパルス幅（Ｓ１６０７）に比べて拡張されることになる。なお、前述した説明とは逆に、Ｄｉｎ＿Ｎにおいて“Ｌ”レベルが連続（Ｄｉｎ＿Ｐにおいて“Ｈ”レベルが連続）した後の場合も、同様にして、パルス幅が拡張されることになる（Ｓ１６０８，Ｓ１６０９）。

以上、本実施の形態５のパルス幅調整型波形等化方式を用いて、入力データの連続ビット数に基づいた電荷を容量素子に蓄積し、その蓄積量に応じてパルス幅を制御して波形等化を行うことで、実施の形態２の場合と同様に、代表的には、波形等化回路の低消費電力化が実現可能となる。

（実施の形態６）
図１７は、本発明の実施の形態６によるパルス幅調整型波形等化回路において、その構成の一例を示すブロック図である。図１７に示すパルス幅調整型波形等化回路は、パルス幅調整レベル生成回路ＰＷＣＬＣ１ｆ，ＰＷＣＬＣ２ｆと、パルス幅調整回路ＰＷＣＣによって構成される。ＰＷＣＬＣ１ｆ，ＰＷＣＬＣ２ｆは、図２に示したパルス幅調整レベル生成回路ＰＷＣＬＣ１ａ，ＰＷＣＬＣ２ａと同一の構成となっており、入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎをスルーすることで出力データＤｏ１＿Ｐ，Ｄｏ１＿Ｎを出力する。また、Ｄｉｎ＿Ｐの“Ｈ”レベル（Ｄｉｎ＿Ｎの“Ｌ”レベル）およびＤｉｎ＿Ｎの“Ｈ”レベル（Ｄｉｎ＿Ｐの“Ｌ”レベル）が連続している間、パルス幅調整レベルＶＣＮＴを上昇させ、信号が遷移した際にはＶＣＮＴを参照電圧Ｖ０に向けて戻す。

ＰＷＣＣは、所謂ＣＭＬ回路となっており、差動対となるＮＭＯＳトランジスタＭＮ２ａ，ＭＮ２ｂと、その負荷となる抵抗Ｒ１ａ，Ｒ１ｂと、そのテール電流源となるＮＭＯＳトランジスタＭＮ３によって構成される。ＭＮ２ａは、ソースがＭＮ３のドレインに接続され、ゲートがＤｏ１＿Ｐに接続され、ドレインから出力データＤｏｕｔ＿Ｎを出力する。ＭＮ２ｂは、ソースがＭＮ３のドレインに接続され、ゲートがＤｏ１＿Ｎに接続され、ドレインから出力データＤｏｕｔ＿Ｐを出力する。Ｒ１ａ、Ｒ１ｂは、一端が共通に電源電圧Ｖｄｄに接続され、他端が、それぞれ、ＭＮ２ａのドレイン、ＭＮ２ｂのドレインに接続される。ＭＮ３は、ソースが基準電源電圧Ｖｓｓに接続され、ゲートがＶＣＮＴに接続される。

このような構成を用いると、Ｄｉｎ＿ＰおよびＤｉｎ＿Ｎの信号が“Ｈ”レベルまたは“Ｌ”レベルに遷移した後、その“Ｈ”レベルまたは“Ｌ”レベルを維持している時間に応じてＰＷＣＣの駆動能力が上昇する。仮に“Ｈ”レベルまたは“Ｌ”レベルを長期間維持したものとして、その後に、再びＤｉｎ＿ＰおよびＤｉｎ＿Ｎの信号が遷移すると、ＶＣＮＴの応答が、この遷移から若干遅れて生じるため、信号遷移の瞬間はＰＷＣＣが高い駆動能力でスイッチング動作を行うことになる。その結果、出力データＤｏｕｔ＿Ｐ，Ｄｏｕｔ＿Ｎにおける“Ｈ”レベル（“Ｌ”レベル）が連続した後のパルス幅は、対応する入力データＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎのパルス幅に比べて拡張されることになる。

以上、本実施の形態６のパルス幅調整型波形等化方式を用いて、入力データの連続ビット数に基づいた電荷を容量素子に蓄積し、その蓄積量に応じてパルス幅を制御して波形等化を行うことで、代表的には、波形等化回路の低消費電力化が実現可能となる。この効果は、図１９の構成例と比較して、１個のＣＭＬ回路で済み、小さい回路規模で波形等化を実現できることから得られる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、入出力の極性を適宜変更し、それに合わせて回路構成を変更することも可能である。一例として、図１３を例とすると、ＰＷＣＣ１ｄ，ＰＷＣＣ２ｄ内のＩＮＶ０を省き、ＰＷＣＬＣ１ｄ，ＰＷＣＬＣ２ｄ内のＭＰ１とＭＮ１を入れ替えた構成等が挙げられる。この場合、Ｄｉｎ＿Ｐの“Ｌ”レベルが連続し、ＰＷＣＣ１ｄのＭＰ２がオン、ＭＮ２がオフしている間にＣｆ１の充電が進み、ＭＮ３の駆動能力が高められることになる。その後、Ｄｉｎ＿Ｐが“Ｈ”レベルに遷移した際には、ＭＮ２とＭＮ３を介してＤｏ２＿Ｐが短時間で立ち下げられることになる。

ＡＭＰ オペアンプ
ＢＦ 出力バッファ
Ｃｆ 容量
ＣＳＣ カレントスイッチ回路
ＤＣ 遅延回路
Ｄｉｎ 入力データ
Ｄｏｕｔ，Ｄｏ 出力データ
ＩＡＣ 電流加算回路
ＩＣ 定電流源
ＩＮＶ インバータ
ＭＩＸ 波形加算器
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＰＷＣＣ パルス幅調整回路
ＰＷＣＬＣ パルス幅調整レベル生成回路
Ｒ，Ｒｓ 抵抗
ＳＷ スイッチ
Ｖ０ 参照電圧
ＶＣＮＴ パルス幅調整レベル
Ｖｄｄ 電源電圧
Ｖｓｓ 基準電源電圧
ＷＡＣ 波形整形回路

Claims (15)

1. 差動入力データの一方となる正極入力データを受け、前記正極入力データのパルス幅に応じて変動する第１制御電圧を生成する第１パルス幅調整レベル生成回路と、
   前記差動入力データの他方となる負極入力データを受け、前記負極入力データのパルス幅に応じて変動する第２制御電圧を生成する第２パルス幅調整レベル生成回路と、
   前記差動入力データを前記第１および第２制御電圧に応じた駆動力で駆動することで、遷移時間を変えた差動出力データを生成する出力回路とを備え、
   前記第１および第２パルス幅調整レベル生成回路のそれぞれは、自身への入力データが第１論理レベルの間は自身からの制御電圧を第１電圧に維持し、前記自身への入力データが第２論理レベルに遷移した後は、第１容量素子に対して積分動作を行うことで前記自身からの制御電圧を前記第１電圧から第２電圧に向けて変動させる第１積分回路を有することを特徴とするパルス幅調整型波形等化回路。
2. 請求項１記載のパルス幅調整型波形等化回路において、
   前記第１積分回路は、
   一方の入力ノードに前記第１電圧が印加され、出力ノードから前記自身からの制御電圧を生成するオペアンプ回路と、
   前記オペアンプ回路の出力ノードと他方の入力ノードの間に並列に接続された前記第１容量素子および第１スイッチと、
   前記オペアンプ回路の他方の入力ノードと電源電圧ノードの間に直列接続された第２スイッチおよび抵抗素子とを備え、
   前記第１スイッチは、前記自身への入力データが前記第１論理レベルの際にオン、前記第２論理レベルの際にオフとなり、
   前記第２スイッチは、前記自身への入力データが前記第１論理レベルの際にオフ、前記第２論理レベルの際にオンとなることを特徴とするパルス幅調整型波形等化回路。
3. 請求項２記載のパルス幅調整型波形等化回路において、
   前記第１パルス幅調整レベル生成回路内の前記オペアンプ回路の出力ノードは、前記第２パルス幅調整レベル生成回路内の前記オペアンプ回路の出力ノードと共通接続ノードで接続され、
   前記出力回路は、前記差動入力データを前記共通接続ノードの制御電圧に応じた駆動力で駆動することを特徴とするパルス幅調整型波形等化回路。
4. 請求項１記載のパルス幅調整型波形等化回路において、
   前記出力回路は、
   前記正極入力データを前記第１制御電圧に応じた駆動力で駆動する第１パルス幅調整回路と、
   前記負極入力データを前記第２制御電圧に応じた駆動力で駆動する第２パルス幅調整回路と、
   前記第１パルス幅調整回路の出力の立ち上がりエッジと前記第２パルス幅調整回路の出力の立ち下がりエッジ、ならびに前記第１パルス幅調整回路の出力の立ち下がりエッジと前記第２パルス幅調整回路の出力の立ち上がりエッジをそれぞれ平均化する波形整形回路とを有することを特徴とするパルス幅調整型波形等化回路。
5. 請求項１記載のパルス幅調整型波形等化回路において、
   前記第１および第２パルス幅調整レベル生成回路のそれぞれは、更に、第２積分回路を備え、
   前記第１パルス幅調整レベル生成回路内の前記第２積分回路は、第３制御電圧を生成し、
   前記第２パルス幅調整レベル生成回路内の前記第２積分回路は、第４制御電圧を生成し、
   前記出力回路は、前記差動入力データを前記第１〜第４制御電圧に応じた駆動力で駆動し、
   前記第２積分回路は、前記自身への入力データが前記第１論理レベルの間は自身からの制御電圧を第３電圧に維持し、前記自身への入力データが第２論理レベルに遷移した後は、第２容量素子に対して積分動作を行うことで前記自身からの制御電圧を前記第３電圧から第４電圧に向けて変動させ、
   前記第２電圧は前記第１電圧よりも大きく、前記第４電圧は前記第３電圧よりも小さいことを特徴とするパルス幅調整型波形等化回路。
6. 差動入力データを受け、前記差動入力データのパルス幅に応じて変動する単数または複数の制御電圧を生成するパルス幅調整レベル生成回路と、
   前記差動入力データの一方となる正極入力データを前記制御電圧に応じた駆動力で駆動することで、遷移時間が変更された第１出力データを生成する第１パルス幅調整回路と、
   前記差動入力データの他方となる負極入力データを前記制御電圧に応じた駆動力で駆動することで、遷移時間が変更された第２出力データを生成する第２パルス幅調整回路とを備え、
   前記第１および前記第２パルス幅調整回路のそれぞれは、
   第１電源電圧ノードと出力ノードの間に設けられた第１導電型の第１ＭＩＳトランジスタと、
   第２電源電圧ノードと前記出力ノードの間に設けられた第２導電型の第２ＭＩＳトランジスタと、
   前記第１電源電圧ノードと前記出力ノードの間に設けられ、前記第１ＭＩＳトランジスタと直列接続された前記第１導電型の第３ＭＩＳトランジスタとを有し、
   前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタのゲートには、前記正極入力データおよび前記負極入力データの内の対応する入力データが伝送され、
   前記第３ＭＩＳトランジスタのゲートには、前記制御電圧が印加されることを特徴とするパルス幅調整型波形等化回路。
7. 請求項６記載のパルス幅調整型波形等化回路において、
   さらに、前記第１出力データの立ち上がりエッジと前記第２出力データの立ち下がりエッジ、ならびに前記第１出力データの立ち下がりエッジと前記第２出力データの立ち上がりエッジとをそれぞれ平均化し、第３出力データおよび第４出力データを生成する波形整形回路を有することを特徴とするパルス幅調整型波形等化回路。
8. 請求項７記載のパルス幅調整型波形等化回路において、
   前記波形整形回路は、
   前記第１出力データを入力として出力が前記第２出力データに結合された第１インバータ回路と、
   前記第２出力データを入力として出力が前記第１出力データに結合された第２インバータ回路とを有することを特徴とするパルス幅調整型波形等化回路。
9. 請求項７記載のパルス幅調整型波形等化回路において、
   前記制御電圧は、前記差動入力データの遷移に応じて第１電圧となり、その後、次の遷移が生じるまでの期間で時間と共に第２電圧に向けて変動する特性を備えることを特徴とするパルス幅調整型波形等化回路。
10. 請求項７記載のパルス幅調整型波形等化回路において、
    前記制御電圧は、前記第１パルス幅調整回路の前記第３ＭＩＳトランジスタに印加される第１制御電圧と、前記第２パルス幅調整回路の前記第３ＭＩＳトランジスタに印加される第２制御電圧を含み、
    前記第１制御電圧は、前記正極入力データが第１論理レベルの間は第１電圧を維持し、第２論理レベルに遷移した後は、前記第２論理レベルの期間と共に第２電圧に向けて変動する特性を備え、
    前記第２制御電圧は、前記負極入力データが前記第１論理レベルの間は前記第１電圧を維持し、前記第２論理レベルに遷移した後は、前記第２論理レベルの期間と共に前記第２電圧に向けて変動する特性を備えることを特徴とするパルス幅調整型波形等化回路。
11. 請求項６記載のパルス幅調整型波形等化回路において、
    前記第１および前記第２パルス幅調整回路のそれぞれは、さらに、前記第２電源電圧ノードと前記出力ノードの間に設けられ、前記第２ＭＩＳトランジスタと直列接続された前記第２導電型の第４ＭＩＳトランジスタを備え、
    前記第４ＭＩＳトランジスタのゲートには、前記制御電圧が印加されることを特徴とするパルス幅調整型波形等化回路。
12. 入力データを受け、前記入力データのパルス幅に応じて変動する制御電圧を生成するパルス幅調整レベル生成回路と、
    前記入力データを前記制御電圧に応じた駆動力で駆動することで、遷移時間を変えた出力データを生成するパルス幅調整回路とを有することを特徴とするパルス幅調整型波形等化回路。
13. 請求項１２記載のパルス幅調整型波形等化回路において、
    前記パルス幅調整レベル生成回路は、前記入力データが第１論理レベルの間は前記制御電圧を第１電圧に維持し、前記入力データが第２論理レベルに遷移した後は、容量素子に対して積分動作を行うことで前記制御電圧を前記第１電圧から第２電圧に向けて変動させる積分回路を有することを特徴とするパルス幅調整型波形等化回路。
14. 請求項１３記載のパルス幅調整型波形等化回路において、
    前記パルス幅調整回路は、
    第１電源電圧ノードと出力ノードの間に設けられた第１導電型の第１ＭＩＳトランジスタと、
    第２電源電圧ノードと前記出力ノードの間に設けられた第２導電型の第２ＭＩＳトランジスタと、
    前記第１電源電圧ノードと前記出力ノードの間に設けられ、前記第１ＭＩＳトランジスタと直列接続された前記第１導電型の第３ＭＩＳトランジスタとを有し、
    前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタのゲートには、前記入力データが伝送され、
    前記第３ＭＩＳトランジスタのゲートには、前記制御電圧が印加されることを特徴とするパルス幅調整型波形等化回路。
15. 請求項１３記載のパルス幅調整型波形等化回路において、
    前記積分回路は、
    一方の入力ノードに前記第１電圧が印加され、出力ノードから前記制御電圧を生成するオペアンプ回路と、
    前記オペアンプ回路の出力ノードと他方の入力ノードの間に並列に接続された前記容量素子および第１スイッチと、
    前記オペアンプ回路の他方の入力ノードと電源電圧ノードの間に直列接続された第２スイッチおよび抵抗素子とを備え、
    前記第１スイッチは、前記入力データが前記第１論理レベルの際にオン、前記第２論理レベルの際にオフとなり、
    前記第２スイッチは、前記入力データが前記第１論理レベルの際にオフ、前記第２論理レベルの際にオンとなることを特徴とするパルス幅調整型波形等化回路。

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