JP5361773B2 - データアクセス制御装置 - Google Patents

Description

本発明はデータアクセス制御装置に係り、例えば、ＰＣＩ（peripheral component interconnect ）Ｅｘｐｒｅｓｓバスのようなシリアルバスに直列的に挿入接続された半導体メモリ部品等のチップデバイスに対し、当該シリアルバスにてアクセスしてデータを伝送する構成に好適なデータアクセス制御装置の改良に関する。

この種のデータアクセス制御装置としては、例えば図３に示すように、ＣＰＵ（central processing unit）等のアクセス制御部１からシリアルバス３を介して複数のメモリ部５、７を接続するとともに、シリアルバス３の途中にスイッチ部９を挿入し、アクセス制御部１からの制御によってスイッチ部９でメモリ部５、７を選択的にアクセス制御部１に接続し、目的とするメモリ部５、７に選択的にアクセスしてデータを記憶させる構成が知られている。

しかも、メモリ部５、７がレジスタ等であるとき、伝送処理手順であるシーケンス処理の必要なシーケンスデータを内蔵Ｉ／Ｏ（入出力インターフェース）空間を介して内部のアクセス空間にアクセスするいわゆるＩ／Ｏアドレス方式を採用する一方、メモリ部５、７がＤＲＡＭ（dynamic random-access memory）等であれば、シーケンス処理の不要な非シーケンスデータを内蔵メモリ空間を使用して内部のアクセス空間にアクセスするメモリーマップトＩ／Ｏ方式を採用するのが一般的である。

なお、メモリ部５、７等にアクセスしてデータを記憶させる公知文献を挙げるとすれば、例えば特開平１１−１８４８０９号公報（特許文献１）のようなバスマスタ装置がある。

特開平成１１−１８４８０９号公報

しかしながら、上述した従来構成において、アクセス制御部１からシリアルバス３を介してメモリ部５、７にアクセスして記憶させるデータには、上述したようにシーケンスデータと非シーケンスデータがあり、シーケンスデータにあってはＩ／Ｏ空間を使用してアクセス空間にアクセスするとともにライトアクセスが終了するまで次のライトアクセスを発行しないため、シーケンスデータおよび非シーケンスデータともに次のアクセスが待たされることになり、アクセス速度が向上し難い。

そこで、本発明者は、アクセス制御部１からシリアルバス３を介して接続された種々の被アクセス部の構成を注意深く観察検討した結果、シーケンスの不要な非シーケンスデータはアクセスの順番に関係がなくてアクセス追越しが発生しても問題がないし、レジスタ等の設定データであっても必ずしもシーケンスの必要なデータであるとは限られないうえ、種々の被アクセス部がメモリ空間およびＩ／Ｏ空間を有し、何れからでもアクセス空間にアクセスすることができる点に着目し、本発明を完成させた。

本発明はそのような課題を解決するためになされたもので、アクセス制御部からシリアルバスを介して被アクセス部が接続される構成において、アクセス期間の短縮化が容易なデータアクセス制御装置の提供を目的とする。

そのような課題を解決するために本発明の請求項１に係るデータアクセス制御装置は、シリアルバスと、アクセス先を指定するとともに所定の伝送処理手順であるシーケンス処理の必要なシーケンスデータとその不必要な非シーケンスデータとを特注付けてシリアルバスを介してアクセス制御するアクセス制御部と、そのシリアルバスに直列的に挿入接続され伝送されたそれら非シーケンスデータおよびシーケンスデータが入力されてアクセスされる複数の被アクセス部と、を具備し、上記被アクセス部が、一端をシリアルバスのアクセス制御部側に接続され伝送された非シーケンスデータを記憶する第１のメモリ空間と、この第１のメモリ空間とともに一端をシリアルバスのアクセス制御部側に共通接続され伝送されたシーケンスデータを伝送順序通りに記憶する第２のメモリ空間と、それら第１および第２のメモリ空間からの出力を調停して出力する調停部と、この調停部からのそれら非シーケンスデータおよびシーケンスデータのアクセスを受けるアクセス空間とを有し、後段の被アクセス部における第１および第２のメモリ空間が前段のアクセス空間にシリアルバスを介して接続され、そのアクセス先に該当するアクセス空間に非シーケンスデータ又はシーケンスデータが保存される構成である。

本発明の請求項２に係るデータアクセス制御装置は、上記調停部が、その第１のメモリ空間からの非シーケンスデータを優先調停して出力する構成である。

このような本発明の請求項１に係るデータアクセス制御装置では、上記アクセス制御部からアクセス先を指定してシリアルバスで伝送されたデータが非シーケンスデータであれば、上記被アクセス部において第１のメモリ空間に記憶され、伝送されたデータがシーケンスデータであれば第２のメモリ空間に伝送順序通りに記憶され、それら第１および第２のメモリ空間からの出力が調停部で調停出力されてアクセス空間にアクセスされるから、従来からＩ／Ｏ空間を介して内部のアクセス空間にアクセスされていたデータであっても、非シーケンスデータであれば第１のメモリ空間を介してアクセス空間にアクセス可能となり、全体的なアクセス期間の短縮化が容易になる。

本発明の請求項１に係るデータアクセス制御装置では、上記シリアルバスに複数の被アクセス部が直列的に接続され、後段の上記被アクセス部における第１および第２のメモリ空間が前段のアクセス空間にシリアルバスを介して接続され、そのアクセス先に該当するアクセス空間にそれら非シーケンスデータ又はシーケンスデータが保存されるから、複数の被アクセス部が直列的に接続された構成において、全体的なアクセス期間の短縮化が容易で、伝送データの記憶保存が確実である。

本発明の請求項２に係るデータアクセス制御装置では、上記調停部が、その第１のメモリ空間からの非シーケンスデータを優先調停して出力するから、全体的なアクセス期間をより一層短縮化可能である。

本発明に係るデータアクセス制御装置の実施の形態を示す概略ブロック図である。 本発明における被アクセス部を説明する概略ブロック図である。 従来のデータアクセス制御装置を説明する概略ブロック図である。

以下、本発明に係るデータアクセス制御装置の実施の形態を図面を参照して説明する。なお、従来構成と同一部分には同一の符号を付す。

図１は本発明に係るデータアクセス制御装置の実施の一形態を示す概略ブロック図である。

図１において、アクセス制御部１からシリアルバス３が延び、このシリアルバス３の途中には被アクセス部としてのメモリ部５、７が直列的に挿入接続されている。

図１ではメモリ部５、７が２個接続されているが、本発明では複数個配置された構成が可能であり、それらメモリ部５、７は機能的には同様であるから、以下の説明ではメモリ部５のみ説明してメモリ部７の説明を省略する。

アクセス制御部１は、ＣＰＵ、このＣＰＵの起動プログラムを格納したメモリ、入出力インターフェース（いずれも図示せず。）を有し、シリアルバス３を介してメモリ部５、７をアクセス先とし、何れかをアクセス先に指示してデータを伝送する機能の他、以下の機能を有している。

すなわち、アクセス制御部１は、シリアルバス３を介してメモリ部５、７が接続されたとき、当該メモリ部５、７における後述するメモリ空間１１、Ｉ／Ｏ空間１３、アクセス空間１７等のアクセス情報を取得してデータテーブルを作成する機能を有している。

アクセス情報としては、メモリ部５、７自体のアドレスや識別符号、メモリ空間１１、Ｉ／Ｏ空間１３自体の識別符号、アクセス空間１７自体の識別符号やデータの記憶されるアドレス情報等がある。

アクセス制御部１は、データを目的のメモリ部５、７にアクセスして伝送するとき、そのデータテーブルを参照してアクセス先であるメモリ部５、７自体のアドレスに加え、アクセス先のアクセス空間１７の識別符号や指定アドレス情報を添付指定するとともに、伝送するデータがシーケンス処理の必要なシーケンスデータ又は不必要な非シーケンスデータかを特徴付けて伝送する機能を有している。

なお、アクセス制御部１は、レジスタ等の設定データであってもシーケンスの必要ないデータであるときは、シーケンスデータが不必要な非シーケンスデータとして特徴付けて伝送する。

メモリ部５は、図２で示すようにメモリ空間１１、Ｉ／Ｏ空間１３およびアクセス空間１７を有して形成されている。

メモリ空間１１は、例えば単なるバッファであり、一端をシリアルバス３のアクセス制御部１側に接続され伝送された非シーケンスデータを入力し、単に一時的に記憶する第１のメモリ空間としての機能を有し、調停部１５に接続されている。なお、メモリ空間１１は、メモリ部５のアクセス空間１７を形成する後述する記憶部の一部や、図示しない内蔵レジスタが割当てられる。

Ｉ／Ｏ空間１３は、上述したシーケンスデータのように、アクセス先にデータを記憶又は保存する過程で所定の順序通りのライトアクセスが終了するまで次のライトアクセスを発行又は送らず、全てのデータを伝送順序通りに入力して一次的に記憶する第２のメモリ空間としての機能を有し、メモリ空間１１とともに一端をシリアルバス３のアクセス制御部１側に共通接続され、調停部１５に接続されている。Ｉ／Ｏ空間１３は、メモリ部５における制御命令や制御データ用の内蔵レジスタ（図示せず。）が割り当てられる。

調停部１５は、メモリ空間１１およびＩ／Ｏ空間１３からの両出力を調停してアクセス空間１７に選択的に出力する機能を有し、双方からの出力があるとき、メモリ空間１１からの非シーケンスデータを先に優先的に調整出力する機能を有している。

アクセス空間１７は、調停部１５からの非シーケンスデータ又はシーケンスデータのアクセスを受け、これをメモリ空間１１およびＩ／Ｏ空間１３に対応して記憶する記憶部であり、後段のメモリ部７の図示しないメモリ空間１１およびＩ／Ｏ空間１３にシリアルバス３を介して接続されている。

従って、メモリ部５に入力された非シーケンスデータ又はシーケンスデータは、メモリ空間１１又はＩ／Ｏ空間１３に記憶され、当該メモリ部５がアクセス先でなければ、調停部１５からメモリ空間１１の非シーケンスデータ又はシーケンスデータがアクセス空間１７に一次的に記憶されるとともに、後段のメモリ部７に出力される。

当該メモリ部５がアクセス先であれば、調停部１５から出力された双方のシーケンスデータがアクセス空間１７の指定アドレスに記憶される。

次に、本発明に係るデータアクセス制御装置の動作を簡単に説明する。

アクセス制御部１から記憶先のアドレスを含むアクセス先を指定してシーケンスデータ又は非シーケンスデータを伝送すると、アクセス制御部１に最も近いメモリ部５では、非シーケンスデータをメモリ空間１１に、シーケンスデータをＩ／Ｏ空間１３に一時的に記憶する。

調停部１５は、メモリ空間１１からの非シーケンスデータがあればこれを優先的に調整してアクセス空間１７へ出力し、メモリ空間１１からの非シーケンスデータがなく、又はメモリ空間１１からの非シーケンスデータの出力後に、Ｉ／Ｏ空間１３からシーケンスデータがあればこれをアクセス空間１７へ出力する。

Ｉ／Ｏ空間１３にシーケンスデータが記憶され、調停部１５からアクセス空間１７へ出力されるときは、最終のライトアクセスが終了するまで、シリアルバス３が占有されるとともに、調停部１５によるＩ／Ｏ空間１３からアクセス空間１７への出力が確保される。

アクセス空間１７は、自身がシーケンスデータ又は非シーケンスデータのアクセス先（ターゲットデバイス）であれば、当該シーケンスデータ又は非シーケンスデータを該当するアドレスに記憶保存し、アクセス先でなければ、後段のメモリ部７の図示しないメモリ空間１１およびＩ／Ｏ空間１３へシリアルバス３を介して出力する。以降、後段のメモリ部７ではメモリ部５と同様の動作処理が行われる。以降の図示しないメモリ部でも同様である。

このように本発明のデータアクセス制御装置は、シリアルバス３と、アクセス先を指定するとともに所定の伝送処理手順であるシーケンス処理の必要なシーケンスデータとその不必要な非シーケンスデータとを特徴付けてシリアルバス３を介してアクセス制御するアクセス制御部１と、そのシリアルバス３に直列接続され伝送されたそれら非シーケンスデータおよびシーケンスデータが入力されてアクセスされるメモリ部（被アクセス部）５、７とを具備している。

しかも、それらメモリ部５、７が、一端をシリアルバス３のアクセス制御部１側に接続され伝送された非シーケンスデータを記憶するメモリ空間（第１のメモリ空間）１１と、この第１のメモリ空間１１とともに一端をシリアルバス３のアクセス制御部１側に接続され伝送されたシーケンスデータを記憶するＩ／Ｏ空間（第２のメモリ空間）１３と、それらメモリ空間１１とＩ／Ｏ空間１３からの出力についてメモリ空間１１からの非シーケンスデータを優先調停して出力する調停部１５と、この調停部１５からのそれら非シーケンスデータおよびシーケンスデータのアクセスを受けるアクセス空間１７とを有している。

そのため、伝送データを非シーケンスとシーケンスデータに分けてアクセス制御部１からデータ伝送すれば、個々のメモリ部５、７においては、メモリ空間１１とＩ／Ｏ空間１３の何れかからでもアクセス空間１７にアクセス可能である。

従って、従来からＩ／Ｏ空間１３を介して内部のアクセス空間１７にアクセスして記憶していたデータであっても、非シーケンスデータであればメモリ空間１１を介してアクセス空間１７にアクセス可能となり、シーケンスデータのみＩ／Ｏ空間１３を介してアクセス空間１７にアクセスするから、レイテンシが削減され、全体的なアクセス期間の短縮化が容易になる。

もっとも、本発明のメモリアクセス制御装置では、必ずしも、メモリ空間１１からの非シーケンスデータを優先調停して出力する構成に限定されず、例えばメモリ空間１１又はＩ／Ｏ空間１３から先に出力されたデータを調停するような従来と同様の構成であれば、本発明の基本的目的達成が可能である。

また、メモリ空間１１とＩ／Ｏ空間１３の何れかからもアクセス空間１７にアクセス可能であるから、アクセス制御部１以外に、メモリ部５、７にアクセスするアクセス元であるマスタからのアクセスをも支障なくアクセス空間１７にアクセスさせ易く、この点でも全体的なアクセス期間の短縮化が容易になる。

さらに、シリアルバス３に複数のメモリ部５、７が直列的に接続された構成において、前段のメモリ部５を介してアクセス先である後段のメモリ部７又はそれ以降の被アクセス部のアクセス空間に非シーケンスデータ又はシーケンスデータを記憶保存する場合でも、全体的なアクセス期間の短縮化が容易で、伝送データの記憶保存も確実である。

ところで、上述した本発明に係るメモリアクセス制御装置は、被アクセス部としてメモリ部５、７を例に説明したが、本発明はこれに限定されるものではなく、被アクセス部としては、データを伝送する先の当該機器に内蔵する又は外部接続される種々のメモリや周辺機器において実施可能である。

なお、本発明に係るメモリアクセス制御装置は、複写機、ファクシミリ機、複合機等の画像形成装置、コンピュータ、その他の種々の電子機器において実施可能である。

１ アクセス制御部
３ シリアルバス（ＰＣＩバス）
５、７ メモリ部（被アクセス部）
９ スイッチ部
１１ メモリ空間（第１のメモリ空間）
１３ Ｉ／Ｏ空間（第２のメモリ空間）
１５ 調停部
１７ アクセス空間（記憶部）

Claims (2)

1. シリアルバスと、
   アクセス先を指定するとともに所定の伝送処理手順であるシーケンス処理の必要なシーケンスデータとその不必要な非シーケンスデータとを特徴付けて前記シリアルバスを介してアクセス制御するアクセス制御部と、
   前記シリアルバスに直列的に挿入接続され伝送された前記非シーケンスデータおよび前記シーケンスデータが入力されてアクセスされる複数の被アクセス部と、
   を具備し、
   前記被アクセス部は、一端を前記シリアルバスの前記アクセス制御部側に接続され伝送された前記非シーケンスデータを記憶する第１のメモリ空間と、この第１のメモリ空間とともに一端を前記シリアルバスの前記アクセス制御部側に共通接続され伝送された前記シーケンスデータを前記伝送順序通りに記憶する第２のメモリ空間と、前記第１および第２のメモリ空間双方からの出力を調停して出力する調停部と、この調停部からの前記非シーケンスデータおよび前記シーケンスデータのアクセスを受けるアクセス空間とを有し、後段の前記被アクセス部における前記第１および第２のメモリ空間が前段の前記アクセス空間に前記シリアルバスを介して接続され、前記アクセス先に該当する前記アクセス空間に前記非シーケンスデータ又は前記シーケンスデータが保存されることを特徴とするデータアクセス制御装置。
2. 前記調停部は、前記第１のメモリ空間からの前記非シーケンスデータを優先調停して出力する請求項１記載のデータアクセス制御装置。

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