JP5361773B2 - Data access control device - Google Patents
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Description
本発明はデータアクセス制御装置に係り、例えば、PCI(peripheral component interconnect )Expressバスのようなシリアルバスに直列的に挿入接続された半導体メモリ部品等のチップデバイスに対し、当該シリアルバスにてアクセスしてデータを伝送する構成に好適なデータアクセス制御装置の改良に関する。 The present invention relates to a data access control apparatus, for example, accessing a chip device such as a semiconductor memory component inserted and connected in series to a serial bus such as a PCI (peripheral component interconnect) Express bus through the serial bus. The present invention relates to an improvement in a data access control apparatus suitable for a configuration for transmitting data.
この種のデータアクセス制御装置としては、例えば図3に示すように、CPU(central processing unit)等のアクセス制御部1からシリアルバス3を介して複数のメモリ部5、7を接続するとともに、シリアルバス3の途中にスイッチ部9を挿入し、アクセス制御部1からの制御によってスイッチ部9でメモリ部5、7を選択的にアクセス制御部1に接続し、目的とするメモリ部5、7に選択的にアクセスしてデータを記憶させる構成が知られている。
As this type of data access control device, as shown in FIG. 3, for example, a plurality of
しかも、メモリ部5、7がレジスタ等であるとき、伝送処理手順であるシーケンス処理の必要なシーケンスデータを内蔵I/O(入出力インターフェース)空間を介して内部のアクセス空間にアクセスするいわゆるI/Oアドレス方式を採用する一方、メモリ部5、7がDRAM(dynamic random-access memory)等であれば、シーケンス処理の不要な非シーケンスデータを内蔵メモリ空間を使用して内部のアクセス空間にアクセスするメモリーマップトI/O方式を採用するのが一般的である。
In addition, when the
なお、メモリ部5、7等にアクセスしてデータを記憶させる公知文献を挙げるとすれば、例えば特開平11−184809号公報(特許文献1)のようなバスマスタ装置がある。 For example, there is a bus master device as disclosed in Japanese Patent Application Laid-Open No. 11-184809 (Patent Document 1).
しかしながら、上述した従来構成において、アクセス制御部1からシリアルバス3を介してメモリ部5、7にアクセスして記憶させるデータには、上述したようにシーケンスデータと非シーケンスデータがあり、シーケンスデータにあってはI/O空間を使用してアクセス空間にアクセスするとともにライトアクセスが終了するまで次のライトアクセスを発行しないため、シーケンスデータおよび非シーケンスデータともに次のアクセスが待たされることになり、アクセス速度が向上し難い。
However, in the conventional configuration described above, the data to be stored by accessing the
そこで、本発明者は、アクセス制御部1からシリアルバス3を介して接続された種々の被アクセス部の構成を注意深く観察検討した結果、シーケンスの不要な非シーケンスデータはアクセスの順番に関係がなくてアクセス追越しが発生しても問題がないし、レジスタ等の設定データであっても必ずしもシーケンスの必要なデータであるとは限られないうえ、種々の被アクセス部がメモリ空間およびI/O空間を有し、何れからでもアクセス空間にアクセスすることができる点に着目し、本発明を完成させた。
Therefore, as a result of careful observation and examination of the configurations of various accessed units connected from the
本発明はそのような課題を解決するためになされたもので、アクセス制御部からシリアルバスを介して被アクセス部が接続される構成において、アクセス期間の短縮化が容易なデータアクセス制御装置の提供を目的とする。 The present invention has been made to solve such a problem, and provides a data access control device that can easily shorten an access period in a configuration in which an access target unit is connected to the access control unit via a serial bus. With the goal.
そのような課題を解決するために本発明の請求項1に係るデータアクセス制御装置は、シリアルバスと、アクセス先を指定するとともに所定の伝送処理手順であるシーケンス処理の必要なシーケンスデータとその不必要な非シーケンスデータとを特注付けてシリアルバスを介してアクセス制御するアクセス制御部と、そのシリアルバスに直列的に挿入接続され伝送されたそれら非シーケンスデータおよびシーケンスデータが入力されてアクセスされる複数の被アクセス部と、を具備し、上記被アクセス部が、一端をシリアルバスのアクセス制御部側に接続され伝送された非シーケンスデータを記憶する第1のメモリ空間と、この第1のメモリ空間とともに一端をシリアルバスのアクセス制御部側に共通接続され伝送されたシーケンスデータを伝送順序通りに記憶する第2のメモリ空間と、それら第1および第2のメモリ空間からの出力を調停して出力する調停部と、この調停部からのそれら非シーケンスデータおよびシーケンスデータのアクセスを受けるアクセス空間とを有し、後段の被アクセス部における第1および第2のメモリ空間が前段のアクセス空間にシリアルバスを介して接続され、そのアクセス先に該当するアクセス空間に非シーケンスデータ又はシーケンスデータが保存される構成である。
In order to solve such a problem, a data access control apparatus according to
本発明の請求項2に係るデータアクセス制御装置は、上記調停部が、その第1のメモリ空間からの非シーケンスデータを優先調停して出力する構成である。 The data access control device according to claim 2 of the present invention is configured such that the arbitration unit preferentially arbitrates and outputs non-sequence data from the first memory space.
このような本発明の請求項1に係るデータアクセス制御装置では、上記アクセス制御部からアクセス先を指定してシリアルバスで伝送されたデータが非シーケンスデータであれば、上記被アクセス部において第1のメモリ空間に記憶され、伝送されたデータがシーケンスデータであれば第2のメモリ空間に伝送順序通りに記憶され、それら第1および第2のメモリ空間からの出力が調停部で調停出力されてアクセス空間にアクセスされるから、従来からI/O空間を介して内部のアクセス空間にアクセスされていたデータであっても、非シーケンスデータであれば第1のメモリ空間を介してアクセス空間にアクセス可能となり、全体的なアクセス期間の短縮化が容易になる。
In such a data access control device according to
本発明の請求項1に係るデータアクセス制御装置では、上記シリアルバスに複数の被アクセス部が直列的に接続され、後段の上記被アクセス部における第1および第2のメモリ空間が前段のアクセス空間にシリアルバスを介して接続され、そのアクセス先に該当するアクセス空間にそれら非シーケンスデータ又はシーケンスデータが保存されるから、複数の被アクセス部が直列的に接続された構成において、全体的なアクセス期間の短縮化が容易で、伝送データの記憶保存が確実である。In the data access control device according to
本発明の請求項2に係るデータアクセス制御装置では、上記調停部が、その第1のメモリ空間からの非シーケンスデータを優先調停して出力するから、全体的なアクセス期間をより一層短縮化可能である。In the data access control device according to claim 2 of the present invention, since the arbitration unit preferentially arbitrates and outputs the non-sequence data from the first memory space, the overall access period can be further shortened. It is.
以下、本発明に係るデータアクセス制御装置の実施の形態を図面を参照して説明する。なお、従来構成と同一部分には同一の符号を付す。 Embodiments of a data access control apparatus according to the present invention will be described below with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same part as a conventional structure.
図1は本発明に係るデータアクセス制御装置の実施の一形態を示す概略ブロック図である。 FIG. 1 is a schematic block diagram showing an embodiment of a data access control apparatus according to the present invention.
図1において、アクセス制御部1からシリアルバス3が延び、このシリアルバス3の途中には被アクセス部としてのメモリ部5、7が直列的に挿入接続されている。
In FIG. 1, a
図1ではメモリ部5、7が2個接続されているが、本発明では複数個配置された構成が可能であり、それらメモリ部5、7は機能的には同様であるから、以下の説明ではメモリ部5のみ説明してメモリ部7の説明を省略する。
In FIG. 1, two
アクセス制御部1は、CPU、このCPUの起動プログラムを格納したメモリ、入出力インターフェース(いずれも図示せず。)を有し、シリアルバス3を介してメモリ部5、7をアクセス先とし、何れかをアクセス先に指示してデータを伝送する機能の他、以下の機能を有している。
The
すなわち、アクセス制御部1は、シリアルバス3を介してメモリ部5、7が接続されたとき、当該メモリ部5、7における後述するメモリ空間11、I/O空間13、アクセス空間17等のアクセス情報を取得してデータテーブルを作成する機能を有している。
That is, when the
アクセス情報としては、メモリ部5、7自体のアドレスや識別符号、メモリ空間11、I/O空間13自体の識別符号、アクセス空間17自体の識別符号やデータの記憶されるアドレス情報等がある。
Examples of the access information include the addresses and identification codes of the
アクセス制御部1は、データを目的のメモリ部5、7にアクセスして伝送するとき、そのデータテーブルを参照してアクセス先であるメモリ部5、7自体のアドレスに加え、アクセス先のアクセス空間17の識別符号や指定アドレス情報を添付指定するとともに、伝送するデータがシーケンス処理の必要なシーケンスデータ又は不必要な非シーケンスデータかを特徴付けて伝送する機能を有している。
When the
なお、アクセス制御部1は、レジスタ等の設定データであってもシーケンスの必要ないデータであるときは、シーケンスデータが不必要な非シーケンスデータとして特徴付けて伝送する。
Note that the
メモリ部5は、図2で示すようにメモリ空間11、I/O空間13およびアクセス空間17を有して形成されている。
As shown in FIG. 2, the
メモリ空間11は、例えば単なるバッファであり、一端をシリアルバス3のアクセス制御部1側に接続され伝送された非シーケンスデータを入力し、単に一時的に記憶する第1のメモリ空間としての機能を有し、調停部15に接続されている。なお、メモリ空間11は、メモリ部5のアクセス空間17を形成する後述する記憶部の一部や、図示しない内蔵レジスタが割当てられる。
The
I/O空間13は、上述したシーケンスデータのように、アクセス先にデータを記憶又は保存する過程で所定の順序通りのライトアクセスが終了するまで次のライトアクセスを発行又は送らず、全てのデータを伝送順序通りに入力して一次的に記憶する第2のメモリ空間としての機能を有し、メモリ空間11とともに一端をシリアルバス3のアクセス制御部1側に共通接続され、調停部15に接続されている。I/O空間13は、メモリ部5における制御命令や制御データ用の内蔵レジスタ(図示せず。)が割り当てられる。
Like the sequence data described above, the I /
調停部15は、メモリ空間11およびI/O空間13からの両出力を調停してアクセス空間17に選択的に出力する機能を有し、双方からの出力があるとき、メモリ空間11からの非シーケンスデータを先に優先的に調整出力する機能を有している。
The
アクセス空間17は、調停部15からの非シーケンスデータ又はシーケンスデータのアクセスを受け、これをメモリ空間11およびI/O空間13に対応して記憶する記憶部であり、後段のメモリ部7の図示しないメモリ空間11およびI/O空間13にシリアルバス3を介して接続されている。
The
従って、メモリ部5に入力された非シーケンスデータ又はシーケンスデータは、メモリ空間11又はI/O空間13に記憶され、当該メモリ部5がアクセス先でなければ、調停部15からメモリ空間11の非シーケンスデータ又はシーケンスデータがアクセス空間17に一次的に記憶されるとともに、後段のメモリ部7に出力される。
Therefore, the non-sequence data or sequence data input to the
当該メモリ部5がアクセス先であれば、調停部15から出力された双方のシーケンスデータがアクセス空間17の指定アドレスに記憶される。
If the
次に、本発明に係るデータアクセス制御装置の動作を簡単に説明する。 Next, the operation of the data access control device according to the present invention will be briefly described.
アクセス制御部1から記憶先のアドレスを含むアクセス先を指定してシーケンスデータ又は非シーケンスデータを伝送すると、アクセス制御部1に最も近いメモリ部5では、非シーケンスデータをメモリ空間11に、シーケンスデータをI/O空間13に一時的に記憶する。
When sequence data or non-sequence data is transmitted from the
調停部15は、メモリ空間11からの非シーケンスデータがあればこれを優先的に調整してアクセス空間17へ出力し、メモリ空間11からの非シーケンスデータがなく、又はメモリ空間11からの非シーケンスデータの出力後に、I/O空間13からシーケンスデータがあればこれをアクセス空間17へ出力する。
The
I/O空間13にシーケンスデータが記憶され、調停部15からアクセス空間17へ出力されるときは、最終のライトアクセスが終了するまで、シリアルバス3が占有されるとともに、調停部15によるI/O空間13からアクセス空間17への出力が確保される。
When the sequence data is stored in the I /
アクセス空間17は、自身がシーケンスデータ又は非シーケンスデータのアクセス先(ターゲットデバイス)であれば、当該シーケンスデータ又は非シーケンスデータを該当するアドレスに記憶保存し、アクセス先でなければ、後段のメモリ部7の図示しないメモリ空間11およびI/O空間13へシリアルバス3を介して出力する。以降、後段のメモリ部7ではメモリ部5と同様の動作処理が行われる。以降の図示しないメモリ部でも同様である。
If the
このように本発明のデータアクセス制御装置は、シリアルバス3と、アクセス先を指定するとともに所定の伝送処理手順であるシーケンス処理の必要なシーケンスデータとその不必要な非シーケンスデータとを特徴付けてシリアルバス3を介してアクセス制御するアクセス制御部1と、そのシリアルバス3に直列接続され伝送されたそれら非シーケンスデータおよびシーケンスデータが入力されてアクセスされるメモリ部(被アクセス部)5、7とを具備している。
As described above, the data access control device according to the present invention characterizes the
しかも、それらメモリ部5、7が、一端をシリアルバス3のアクセス制御部1側に接続され伝送された非シーケンスデータを記憶するメモリ空間(第1のメモリ空間)11と、この第1のメモリ空間11とともに一端をシリアルバス3のアクセス制御部1側に接続され伝送されたシーケンスデータを記憶するI/O空間(第2のメモリ空間)13と、それらメモリ空間11とI/O空間13からの出力についてメモリ空間11からの非シーケンスデータを優先調停して出力する調停部15と、この調停部15からのそれら非シーケンスデータおよびシーケンスデータのアクセスを受けるアクセス空間17とを有している。
In addition, the
そのため、伝送データを非シーケンスとシーケンスデータに分けてアクセス制御部1からデータ伝送すれば、個々のメモリ部5、7においては、メモリ空間11とI/O空間13の何れかからでもアクセス空間17にアクセス可能である。
Therefore, if the transmission data is divided into non-sequence and sequence data and is transmitted from the
従って、従来からI/O空間13を介して内部のアクセス空間17にアクセスして記憶していたデータであっても、非シーケンスデータであればメモリ空間11を介してアクセス空間17にアクセス可能となり、シーケンスデータのみI/O空間13を介してアクセス空間17にアクセスするから、レイテンシが削減され、全体的なアクセス期間の短縮化が容易になる。
Therefore, even if the data has conventionally been stored by accessing the
もっとも、本発明のメモリアクセス制御装置では、必ずしも、メモリ空間11からの非シーケンスデータを優先調停して出力する構成に限定されず、例えばメモリ空間11又はI/O空間13から先に出力されたデータを調停するような従来と同様の構成であれば、本発明の基本的目的達成が可能である。
However, the memory access control device of the present invention is not necessarily limited to the configuration in which the non-sequence data from the
また、メモリ空間11とI/O空間13の何れかからもアクセス空間17にアクセス可能であるから、アクセス制御部1以外に、メモリ部5、7にアクセスするアクセス元であるマスタからのアクセスをも支障なくアクセス空間17にアクセスさせ易く、この点でも全体的なアクセス期間の短縮化が容易になる。
In addition, since the
さらに、シリアルバス3に複数のメモリ部5、7が直列的に接続された構成において、前段のメモリ部5を介してアクセス先である後段のメモリ部7又はそれ以降の被アクセス部のアクセス空間に非シーケンスデータ又はシーケンスデータを記憶保存する場合でも、全体的なアクセス期間の短縮化が容易で、伝送データの記憶保存も確実である。
Further, in a configuration in which a plurality of
ところで、上述した本発明に係るメモリアクセス制御装置は、被アクセス部としてメモリ部5、7を例に説明したが、本発明はこれに限定されるものではなく、被アクセス部としては、データを伝送する先の当該機器に内蔵する又は外部接続される種々のメモリや周辺機器において実施可能である。
In the memory access control device according to the present invention described above, the
なお、本発明に係るメモリアクセス制御装置は、複写機、ファクシミリ機、複合機等の画像形成装置、コンピュータ、その他の種々の電子機器において実施可能である。 The memory access control apparatus according to the present invention can be implemented in image forming apparatuses such as copying machines, facsimile machines, and multifunction machines, computers, and other various electronic devices.
1 アクセス制御部
3 シリアルバス(PCIバス)
5、7 メモリ部(被アクセス部)
9 スイッチ部
11 メモリ空間(第1のメモリ空間)
13 I/O空間(第2のメモリ空間)
15 調停部
17 アクセス空間(記憶部)
1
5, 7 Memory part (accessed part)
9
13 I / O space (second memory space)
15
Claims (2)
アクセス先を指定するとともに所定の伝送処理手順であるシーケンス処理の必要なシーケンスデータとその不必要な非シーケンスデータとを特徴付けて前記シリアルバスを介してアクセス制御するアクセス制御部と、
前記シリアルバスに直列的に挿入接続され伝送された前記非シーケンスデータおよび前記シーケンスデータが入力されてアクセスされる複数の被アクセス部と、
を具備し、
前記被アクセス部は、一端を前記シリアルバスの前記アクセス制御部側に接続され伝送された前記非シーケンスデータを記憶する第1のメモリ空間と、この第1のメモリ空間とともに一端を前記シリアルバスの前記アクセス制御部側に共通接続され伝送された前記シーケンスデータを前記伝送順序通りに記憶する第2のメモリ空間と、前記第1および第2のメモリ空間双方からの出力を調停して出力する調停部と、この調停部からの前記非シーケンスデータおよび前記シーケンスデータのアクセスを受けるアクセス空間とを有し、後段の前記被アクセス部における前記第1および第2のメモリ空間が前段の前記アクセス空間に前記シリアルバスを介して接続され、前記アクセス先に該当する前記アクセス空間に前記非シーケンスデータ又は前記シーケンスデータが保存されることを特徴とするデータアクセス制御装置。 A serial bus,
An access control unit that specifies an access destination and characterizes sequence data required for sequence processing that is a predetermined transmission processing procedure and unnecessary non-sequence data, and performs access control via the serial bus;
A plurality of accessed sections to which the non-sequence data and the sequence data that are inserted and connected in series to the serial bus are input and accessed;
Comprising
The accessed section has one end connected to the access control section side of the serial bus and stores the transmitted non-sequence data, and one end of the serial bus together with the first memory space. A second memory space that stores the sequence data that is commonly connected and transmitted to the access control unit side according to the transmission order, and an arbitration that arbitrates and outputs outputs from both the first and second memory spaces. and parts, have a said access space for receiving access non sequence data and the sequence data from the arbitration unit, the first and second memory spaces in the objective-portion of the subsequent stage in front of the access space The non-sequence data or the previous data is connected to the access space corresponding to the access destination connected via the serial bus. Data access control apparatus characterized by the sequence data is stored.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010065980A JP5361773B2 (en) | 2010-03-23 | 2010-03-23 | Data access control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010065980A JP5361773B2 (en) | 2010-03-23 | 2010-03-23 | Data access control device |
Publications (2)
Publication Number | Publication Date |
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JP2011198219A JP2011198219A (en) | 2011-10-06 |
JP5361773B2 true JP5361773B2 (en) | 2013-12-04 |
Family
ID=44876293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010065980A Active JP5361773B2 (en) | 2010-03-23 | 2010-03-23 | Data access control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5361773B2 (en) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5074349A (en) * | 1973-10-31 | 1975-06-19 | ||
JPS62293362A (en) * | 1986-06-11 | 1987-12-19 | Nec Corp | Memory access control system |
JP2000187559A (en) * | 1998-12-24 | 2000-07-04 | Hitachi Ltd | Disk system |
JP4567391B2 (en) * | 2004-07-26 | 2010-10-20 | パナソニック株式会社 | Inter-module communication apparatus and method |
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2010
- 2010-03-23 JP JP2010065980A patent/JP5361773B2/en active Active
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---|---|
JP2011198219A (en) | 2011-10-06 |
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