JP5360261B2 - Semiconductor circuit - Google Patents
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Abstract
Description
本発明は、半導体回路に関し、特に高耐圧集積回路を利用した、高電位側スイッチング素子駆動回路に関する。 The present invention relates to a semiconductor circuit, and more particularly, to a high potential side switching element driving circuit using a high voltage integrated circuit.
近年、ＰＷＭインバータ、同期整流降圧コンバータ、Ｄ級アンプなどといった応用回路において、高電位と低電位との間に直列に接続された２つのスイッチング素子のうち高電位側を駆動する回路として、高耐圧集積回路によるレベルシフト回路が使用されている。 In recent years, in application circuits such as PWM inverters, synchronous rectification step-down converters, class D amplifiers, etc., as a circuit for driving the high potential side of two switching elements connected in series between a high potential and a low potential, An integrated circuit level shift circuit is used.
この種のレベルシフト回路においては、消費電力の低減のため、外部から入力される高電位側スイッチング素子のオン指令、オフ指令の切り替わり時にのみ数百ｎｓ程度の短いオンパルス、オフパルスを発生させ、それらのパルスを高電位側スイッチング素子駆動回路に伝達し、ラッチ回路によってオン、オフ状態を保持するといった構成がとられている。 In this type of level shift circuit, in order to reduce power consumption, short on-pulses and off-pulses of about several hundreds ns are generated only when switching on / off commands of high-potential side switching elements input from the outside. Is transmitted to the high potential side switching element driving circuit, and the on / off state is maintained by the latch circuit.
またこのようなレベルシフト回路においては、スイッチング素子の導通／非導通に伴い高電位側スイッチング素子駆動回路の基準電位であるＶＳ電位が変動し、レベルシフト回路に大きな電圧変動（ｄＶ／ｄｔ）が印加されることで意図しないオンパルス、オフパルス（誤パルス）が発生した場合であっても、高電位側スイッチング素子が誤動作しないように、誤パルスを遮断するような信号無効化手段を備えたものが存在する。（例えば特許文献１参照。）
In such a level shift circuit, the VS potential, which is the reference potential of the high potential side switching element driving circuit, fluctuates with the conduction / non-conduction of the switching element, and a large voltage fluctuation (dV / dt) occurs in the level shift circuit. Even if an unintended on pulse or off pulse (erroneous pulse) occurs due to application, there are those equipped with a signal invalidating means that blocks the erroneous pulse so that the high potential side switching element does not malfunction. Exists. (For example, refer to
特許文献１に開示されている信号無効化手段においては、オンパルス側レベルシフト回路の出力をオフパルス側レベルシフト回路の出力でマスクし、また、オフパルス側レベルシフト回路の出力をオンパルス側レベルシフト回路の出力でマスクする。ｄＶ／ｄｔ印加による誤パルスは基本的にオン側、オフ側双方に同時に発生するため、このような構成により、正常信号と誤信号の判別を行い、誤信号のみ無効化する。
In the signal invalidation means disclosed in
しかしながら、レベルシフト回路内の論理しきい値や負荷抵抗のバラツキ、配線インピーダンスの影響により、本来ならばオン側オフ側双方に同時に発生する誤パルスが若干の位相差を持って発生する場合がある。 However, due to the logic threshold in the level shift circuit, variations in load resistance, and the influence of wiring impedance, false pulses that occur simultaneously on both the ON and OFF sides may occur with a slight phase difference. .
そこで特許文献１においては、正常信号のパルス幅をマスク用信号のパルス幅が完全に覆うようにしたり、さらにマスクしきれずに残った信号をローパスフィルタを介して取り除くようにすることで、位相差を持った誤パルスが発生した場合でも誤動作しないレベルシフト回路が開示されている。
Therefore, in
しかしながら、印加されるｄＶ／ｄｔの大きさによっては、前記のようなレベルシフト回路の信号無効化手段では取り除けない誤パルスが発生し、結果としてスイッチング素子の誤動作に至ってしまうことがあった。以下図８に示す従来のスイッチング素子駆動回路、図９に示すレベルシフト回路の回路構成、および図１０に示す不具合発生時のタイミングチャートにより説明する。 However, depending on the magnitude of dV / dt applied, an erroneous pulse that cannot be removed by the signal invalidating means of the level shift circuit as described above may occur, resulting in a malfunction of the switching element. The conventional switching element driving circuit shown in FIG. 8 and the circuit configuration of the level shift circuit shown in FIG. 9 will be described below with reference to the timing chart at the time of occurrence of a malfunction shown in FIG.
一例として、高電位側スイッチング素子７がオンしている状態からオフした状態になったときを考える。背景技術で述べた応用回路における負荷１３は一般にモータ、インダクタ、スピーカなどのＬ負荷であるので、高電位側スイッチング素子７がオフしたときに、今まで接続点ＯＵＴ〜負荷１３〜接地電位ＧＮＤへと流れていた電流を流しつづけようとする働きがある。
As an example, consider a case where the high potential
つまり、接地電位ＧＮＤ〜フリーホイールダイオード１２〜負荷１３〜接地電位ＧＮＤといった経路で電流が流れるため、フリーホイールダイオード１２がオンし接続点ＯＵＴの電位は、接地電位よりフリーホイールダイオード１２の順方向電圧分だけ低い電位に向かって低下する。
That is, since a current flows through a path from the ground potential GND to the
一方高電位側スイッチング素子駆動回路１のＶＳ電位、ＶＢ電位についても接続点ＯＵＴ同様に低下する。ＶＳ電位は接続点ＯＵＴに接続されているため接続点ＯＵＴの電位と同様に低下する。ＶＢ電位はＶＳ電位より高圧側フローティング電源６の電圧分だけ高い電位を保ちながら、ＶＳ電位と共に低下する。
On the other hand, the VS potential and the VB potential of the high potential side switching
しかし、ＶＳ電位は高電位側スイッチング素子駆動回路と接続点ＯＵＴ間における配線のＬ成分の影響などにより、接地電位ＧＮＤよりも低い電位、すなわち負電位まで過渡的に低下する場合がある。ＶＳ電位が接地電位よりも高圧側フローティング電源６の電圧以下に低下した場合、ＶＳ電位のみならずＶＢ電位までもが負電位に低下することになる。
However, the VS potential may transiently drop to a potential lower than the ground potential GND, that is, a negative potential due to the influence of the L component of the wiring between the high potential side switching element driving circuit and the connection point OUT. When the VS potential falls below the voltage of the high-voltage side floating
このとき図９を参照して、高電位側スイッチング素子駆動回路内部、特にレベルシフト素子としての高耐圧Ｎチャネル型電界効果トランジスタ（ＨＮＭＯＳトランジスタ）およびレベルシフト用の負荷抵抗周辺について考察する。ＨＮＭＯＳトランジスタ２１、２３のソース−ドレイン間にはソース側をアノード、ドレイン側をカソードとした寄生ダイオード２２、２４が存在する。ＶＢ電位が接地電位よりも低くなり、寄生ダイオードが順方向にバイアスされると、順方向電流Ｉｆが接地電位ＧＮＤ〜寄生ダイオード２２、２４〜負荷抵抗２７、２８〜ＶＢ電位となる高圧側フローティング電源６の正極側といった経路で流れる。
At this time, with reference to FIG. 9, the inside of the high potential side switching element driving circuit, in particular, the high breakdown voltage N-channel field effect transistor (HNMOS transistor) as the level shift element and the periphery of the load resistance for level shift will be considered. Between the source and drain of the
次にＶＳ電位、ＶＢ電位の過渡的な負電位への変遷が終り、ＶＢ電位が接地電位より高くなるときを考える。ＶＢ電位が接地電位より高くなるので、前記寄生ダイオード２２、２４には逆バイアスが印加される。通常であれば、寄生ダイオードに逆バイアス電圧を印加しても逆方向電流は流れることはないが、直前まで寄生ダイオードには順方向電流が流れていたため、逆バイアス電圧が印加されるとリカバリー電流Ｉｒｒがカソード〜アノード方向に流れてしまう。
Next, consider a case where the transition of the VS potential and the VB potential to a transient negative potential is completed and the VB potential becomes higher than the ground potential. Since the VB potential becomes higher than the ground potential, a reverse bias is applied to the
前記リカバリー電流Ｉｒｒは、ＶＢ電位となる高圧側フローティング電源６の正極側〜負荷抵抗２７、２８〜寄生ダイオード２２、２４〜接地電位ＧＮＤという経路で流れるため、負荷抵抗２７、２８に電圧降下が発生し、あたかもＨＮＭＯＳトランジスタ２１、２３がオンしたかのように誤信号として伝達される。
The recovery current Irr flows through the path from the positive side of the high-voltage side floating
ここで、前記リカバリー電流Ｉｒｒは、ＨＮＭＯＳトランジスタ２１、２３のそれぞれの寄生ダイオード２２、２４に同じように流れるため、誤信号は電圧信号Ｓ４、電圧信号Ｓ５に同時に発生する。すなわち、前述の通り信号無効化手段によってこの誤信号は除去されるため、ＳＲラッチ回路５１には伝達されず問題にはならない。
Here, since the recovery current Irr flows through the
ところが、オフパルス信号Ｓ３が有効である期間に前記ＶＢ電位が負電位となるような比較的速いｄＶ／ｄｔが印加された場合は状況が異なってくる。以下図１０のタイミングチャートと参照して説明する。 However, the situation is different when a relatively fast dV / dt is applied so that the VB potential becomes a negative potential during a period in which the off-pulse signal S3 is valid. This will be described below with reference to the timing chart of FIG.
今考察しているのは高電位側スイッチング素子７がオフしたとき、すなわち、外部からの入力信号Ｓ１によりオフ指令が入力されたときである。つまり、パルス幅ＴＬのオフパルス信号Ｓ３が出力されている。
What is considered now is when the high-potential
よって、ｄＶ／ｄｔの印加状態によっては、ＶＢ電位が負電位となったタイミングでオフパルス側ＨＮＭＯＳトランジスタ２１がオンしているという状況が生じる。このとき、電流ＩｄはオンしているＨＮＭＯＳトランジスタ２１のソース−ドレイン間を流れるため、寄生ダイオード２２には順方向電流がほとんど流れない。次にＶＢ電位が正電位に復帰したとき、オフパルス信号Ｓ３が消失するタイミングであったとすると、ＨＮＭＯＳトランジスタ２１のソース−ドレイン間には電流が流れず、また、寄生ダイオード２２においても順方向電流Ｉｆがほとんど流れていなかったのでリカバリー電流Ｉｒｒがほとんど流れず、結果としてレベルシフト抵抗２７での電圧降下はほとんどない。
Therefore, depending on the application state of dV / dt, a situation occurs in which the off-pulse
一方オンパルス側ＨＮＭＯＳトランジスタ２３は常にオフしているので、前述のとおり、寄生ダイオード２４に順方向電流が流れ、次いでリカバリー電流が流れ、レベルシフト抵抗２８で電圧降下が発生する。すなわち、レベルシフト済みオンパルスＳ９＝Ｈレベル（パルス幅Ｔ１）、レベルシフト済みオフパルスＳ１０＝Ｌレベルといったあたかも正常なオン指令であるような信号が発生する。この信号は信号無効化手段４において除去できないためＳＲラッチ回路５１のＱ出力Ｓ１４はＨレベルになり、結果入力信号Ｓ１の指令に反し、高電位側スイッチング素子７がオンしてしまう。
On the other hand, since the on-pulse
以上の現象は、高電位側スイッチング素子７がオフした際の不具合について説明したものであるが、オンする際にも同様の問題点が考えられる。すなわち、高電位側スイッチング素子７がオンしＶＳ電位、ＶＢ電位が過渡的に上昇すると、ＨＮＭＯＳトランジスタ２１、２３のドレイン−ソース電極間に存在する寄生容量にドレイン〜ソース方向に変位電流が流れる。この変位電流は、レベルシフト抵抗２７、２８において電圧降下を発生させ後段に誤信号として伝達されるが、オンパルス側ＨＮＭＯＳトランジスタ２３がオンしている場合、前記変位電流の大きさがオフパルス側ＨＮＭＯＳトランジスタ２１とで異なる。そのため、後段の信号無効化手段４によって誤信号が的確に除去できずに高電位側スイッチング素子７に誤動作を発生させる可能性がある。
The above phenomenon describes the problem when the high-potential
この発明に係る半導体回路においては、接地電位を基準として動作する低電位部に配設され、第１状態及び第２状態を有する入力信号の遷移に対応して、それぞれ第１、第２のパルス信号を発生するパルス発生回路と、前記接地電位に対し浮動するノードの電位を基準電位として動作する高電位部と、前記第１、第２のパルス信号が入力され、前記高電位部に第１、第２のレベルシフト済みパルス信号を出力するレベルシフト回路と、前記高電位部に配設され、前記第１のレベルシフト済みパルス信号を波形整形したセット信号、前記第２のレベルシフト済みパルス信号を波形整形したリセット信号および前記第１、第２のレベルシフト済みパルス信号の両方が同時に有効となる誤信号が発生した場合、前記セット信号、リセット信号のパルス幅より大であるマスク信号の生成、並びに前記マスク信号が有効である期間は前記セット信号およびリセット信号の前記制御部への伝達を阻止するマスク処理を行うロジックフィルタ部と、前記高電位部に配設され、前記セット信号、リセット信号の少なくともいずれか一方が有効である状態から両方が無効である状態へ遷移したときに、前記セット信号およびリセット信号の状態に応じた出力を行う制御部とを有する。
In the semiconductor circuit according to the present invention, the first and second pulses are disposed in the low potential portion operating with the ground potential as a reference, and correspond to the transition of the input signal having the first state and the second state, respectively. A pulse generation circuit for generating a signal; a high potential portion that operates using a potential of a node floating with respect to the ground potential as a reference potential; and the first and second pulse signals are input, and the first potential is input to the high potential portion. , a level shift circuit for outputting a second level-shifted pulse signals, the high potential portion is disposed, said first level-shifted pulse signal waveform shaping set signal, said second level-shifted If the reset signal and the first to the pulse signal waveform shaping, both false signal that is enabled at the same time the second level-shifted pulse signal is generated, the set signal, the reset signal pulse Generating mask signals is greater than the width, and the period the mask signal is valid and the set signal and the logic filter unit for performing luma disk process to prevent the transmission to the control unit of the reset signal, the high potential And a control for performing output in accordance with the state of the set signal and the reset signal when transitioning from a state where at least one of the set signal and the reset signal is valid to a state where both are invalid Part.
この発明に係る半導体回路にあっては、半導体回路が高電位側スイッチング素子の導通を示す第１状態から前記高電位側スイッチングデバイスの非導通を示す第２状態への遷移、または前記第２状態から前記第１状態への遷移に伴い発生する過渡的な電圧ノイズに曝された場合に、２つのレベルシフト用ＨＮＭＯＳトランジスタのオン／オフ状態を必ず同一状態にすることで誤信号を的確に除去し、さらに回路定数のバラツキなどにより若干のタイミング差をもって発生した誤信号をも確実に除去することが可能であるので、誤動作の発生を確実に抑制することができる。 In the semiconductor circuit according to the present invention, the semiconductor circuit transitions from the first state indicating the conduction of the high potential side switching element to the second state indicating the nonconduction of the high potential side switching device, or the second state. When exposed to transient voltage noise that occurs with the transition from the first state to the first state, the on / off state of the two level-shifting HNMOS transistors must be made the same state to accurately eliminate erroneous signals. In addition, since it is possible to reliably remove erroneous signals generated with slight timing differences due to variations in circuit constants, it is possible to reliably suppress the occurrence of malfunctions.
実施の形態１
図１は、この発明を実施するための実施の形態１における半導体回路によるスイッチング素子駆動回路を示す。
FIG. 1 shows a switching element driving circuit using a semiconductor circuit according to a first embodiment for carrying out the present invention.
図１において、高電位の主電源電位ＶＰＳと低電位の主電源電位ＧＮＤとの間に、ＩＧＢＴなどのスイッチング素子７および１１が直列接続され、ハーフブリッジ型インバータ回路を構成している。また、各々のスイッチング素子７および１１には、それぞれ、フリーホイールダイオード８および１２が逆並列接続されている。そして、高電位側スイッチング素子７と低電位側スイッチング素子１１との接続点ＯＵＴには図示しないモータなどの誘導性負荷が接続される構成となっている。
In FIG. 1,
図１において、スイッチング素子７は接続点ＯＵＴの電位を基準電位として、この基準電位と高電位の主電源電位ＶＰＳとの間でスイッチング動作するデバイスであり、高電位側スイッチングデバイスと呼称される。
In FIG. 1, a
また、スイッチング素子１１は低電位の主電源電位ＧＮＤを基準電位として、この基準電位と接続点ＯＵＴの電位との間でスイッチング動作するデバイスであり、低電位側スイッチングデバイスと呼称される。
The switching
従って、図１に示すスイッチング素子駆動回路は、高電位側スイッチング素子駆動回路１と、低電位側スイッチング素子駆動回路１０とに区別される。
Therefore, the switching element driving circuit shown in FIG. 1 is classified into a high potential side switching
さらに高電位側スイッチング素子駆動回路１は、前記低電位の主電源電位ＧＮＤを基準電位とする低電位部９、前記スイッチング素子の接続点ＯＵＴを基準電位とし、この基準電位に負極が接続されるフローティング電源６を電源とする高電位部３および、前記低電位部９から高電位部３への信号伝達を行うレベルシフト部２に分類される。
Further, the high potential side switching
低電位部９の入力端子Ｈｉｎより、外部に設けられたマイクロコンピュータなどから与えられる高電位側スイッチング素子のオン指令、オフ指令である入力信号Ｓ１が入力される。前記入力信号Ｓ１は一般に、ＧＮＤを基準として生成されたＨレベルとＬレベルを持つデジタル値である。本発明においては、一例としてＨレベルがオン指令に、Ｌレベルがオフ指令に対応しているものとする。前記入力信号Ｓ１はパルス発生回路９１に入力され、前記入力信号Ｓ１の立ち上がりに応答して第１のパルス信号であるオンパルス信号Ｓ２を、前記入力信号Ｓ１の立ち下がりに応答して第２のパルス信号であるオフパルス信号Ｓ３をそれぞれ発生させる。
From the input terminal Hin of the low
次に前記オンパルス信号Ｓ２および前記オフパルス信号Ｓ３が入力されるレベルシフト部の構成について説明する。
前記オンパルス信号Ｓ２が第１のレベルシフト素子であるオンパルス側ＨＮＭＯＳトランジスタ２３のゲート電極に入力され、該ＨＮＭＯＳトランジスタ２３を駆動する。同様に前記オフパルス信号Ｓ３が第２のレベルシフト素子であるオフパルス側ＨＮＭＯＳトランジスタ２１のゲート電極に入力され、該ＨＮＭＯＳトランジスタ２１を駆動する。
Next, the configuration of the level shift unit to which the on-pulse signal S2 and the off-pulse signal S3 are input will be described.
The on-pulse signal S2 is input to the gate electrode of the on-pulse
ＨＮＭＯＳトランジスタ２１および２３のドレイン電極はそれぞれ第１、第２の負荷抵抗２７および２８の一方端に接続されるとともに、第１、第２の論理反転素子４１および４２の入力にも接続される。
The drain electrodes of the
なお、第１、第２の負荷抵抗２９および３０の他方端は高電位側フローティング電源６の正極（ＶＢ電位）に接続されている。また、高電位側フローティング電源６の負極（ＶＳ電位）は、ダイオード２５および２６のアノードに接続され、ダイオード２５および２６のカソードはそれぞれＨＮＭＯＳトランジスタ２１および２３のドレイン電極に接続されている。
The other ends of the first and second load resistors 29 and 30 are connected to the positive electrode (VB potential) of the high potential side floating
本構成により、前記オンパルス信号Ｓ２および前記オフパルス信号Ｓ３に応じ前記第１、第２の負荷抵抗２８、２７に発生するパルス状電圧降下を、それぞれ第１、第２のレベルシフト済みパルス信号Ｓ４、Ｓ５として得る。 With this configuration, the first and second level-shifted pulse signals S4, S4, and the second level-shifted pulse signals S4, respectively, are generated in response to the on-pulse signal S2 and the off-pulse signal S3. Obtain as S5.
次に前記第１、第２のレベルシフト済みパルス信号Ｓ４、Ｓ５が入力されるロジックフィルタ部４の構成について説明する。
前記第１、第２の論理反転素子４１および４２の出力信号Ｓ６、Ｓ７はそれぞれリーディングエッジのみを遅延させる第１、第２の遅延回路４４、４５に入力される。また、前記信号Ｓ６、Ｓ７は反転論理積素子４３にも入力され、この反転論理積素子４３の出力信号Ｓ８はトレーディングエッジのみを遅延させる第３の遅延回路４６に入力される。
Next, the configuration of the
The output signals S6 and S7 of the first and second
前記第１の遅延回路４４の出力からセット信号Ｓ９、前記第２の遅延回路４５の出力からリセット信号Ｓ１０、さらに前記第３の遅延回路４６の出力からマスク信号Ｓ１１をそれぞれ得る。
A set signal S9 is obtained from the output of the
前記セット信号Ｓ９と前記マスク信号Ｓ１１はさらにマスク処理を行う論理積素子４７に入力され、マスク処理後のセット信号Ｓ１２を得る。同様に前記リセット信号Ｓ１０と前記マスク信号Ｓ１１はマスク処理を行う論理積素子４８に入力され、マスク処理後のリセット信号Ｓ１３を得る。
The set signal S9 and the mask signal S11 are further input to an AND
次に制御部５の構成を説明する。
前記マスク処理後のセット信号Ｓ１２とマスク処理後のリセット信号Ｓ１３は、それぞれＳＲラッチ５１のセット端子、リセット端子に入力される。前記ＳＲラッチ５１のＱ出力Ｓ１４はフリップフロップ５２のデータ入力端子に接続される。また前記ロジックフィルタ部４におけるセット信号Ｓ９とリセット信号Ｓ１０の論理和を取ったクロック信号Ｓ１５が前記フリップフロップのクロック入力端子に入力される。本実施の形態におけるフリップフロップは、クロック入力端子の極性がネガティブエッジトリガであるものとし、図１においてクロック入力端子名の頭にスラッシュを付与（／ＣＫ）している。
Next, the configuration of the
The set signal S12 after the mask process and the reset signal S13 after the mask process are input to the set terminal and the reset terminal of the
フリップフロップ５２のＱ出力Ｓ１６はバッファ５３の入力端子に接続され、バッファ５３によって高電位側スイッチング素子７を駆動するのに十分な電流増幅が行われる。
The Q output S16 of the flip-
また、低電位側スイッチング素子駆動回路１０は、低電位側電源１０３を該駆動回路の電源とし、低電位側スイッチング素子１１を駆動する回路である。外部から入力端子Ｌｉｎに与えられた駆動信号は、ディレイ回路１０１によって高電位側スイッチング素子駆動回路１の伝達遅延時間と略同一になるよう遅延が付与された後、バッファ１０２によって低電位側スイッチング素子１１を駆動するのに十分な電流増幅が行われる。
The low potential side switching
次に図２に示すタイミングチャートを用いて、本実施の形態１における高電位側スイッチング素子駆動回路１の動作について説明する。
Next, the operation of the high potential side switching
ここでは従来例の説明と同様に、高電位側スイッチング素子７がオフするとき、すなわち、時刻ｔ４において外部からの入力信号Ｓ１によりオフ指令が入力されたときを考慮する。以下、時系列に沿って各動作を説明する。
Here, similarly to the description of the conventional example, the case where the high potential
時刻ｔ４〜ｔ８：
前述の通り、図２においても、外部から与えられる入力信号Ｓ１のＨレベルが高電位側スイッチング素子７をオンさせるオン指令を意味し、前記入力信号のＬレベルが高電位側スイッチング素子７をオフさせるオフ指令を意味するものとする。
Time t4 to t8:
As described above, also in FIG. 2, the H level of the input signal S <b> 1 given from outside means an on command to turn on the high potential
入力信号Ｓ１の立ち下がりに同期して、パルス発生回路９１からオフパルス信号Ｓ３のような単一のパルスが出力され、レベルシフト回路２により、第２のレベルシフト済みパルス状信号Ｓ５を得、さらに第２の論理反転素子４２の出力Ｓ７に正極性のパルスが発生する。
A single pulse such as the off-pulse signal S3 is output from the
前記第２の論理反転素子４２の出力Ｓ７に発生した正極性のパルスは、後段の第２の遅延回路によりリーディングエッジのみがｄ１だけ遅延させられたリセット信号Ｓ１０を得る。
The positive pulse generated at the output S7 of the second
この様な正常オフ動作時においては、オン指令に基づく第１のレベルシフト済みパルス状信号Ｓ４は発生していないため、第１の論理反転素子４１の出力Ｓ６、第１の遅延回路の出力であるセット信号Ｓ９はＬレベルのままであり、よって前記第１の論理反転素子４１の出力Ｓ６と第２の論理反転素子４２の出力Ｓ７が入力される反転論理積素子４３の出力Ｓ８および第３の遅延回路４６の出力であるマスク信号Ｓ１１はＨレベルを維持している。
In such a normal OFF operation, since the first level-shifted pulse signal S4 based on the ON command is not generated, the output S6 of the first
前記マスク信号Ｓ１１はＨレベルであるため論理積素子４７、４８によるマスク処理は行われず、マスク処理後のリセット信号Ｓ１３によりＳＲラッチ５１はリセットされ、そのＱ出力Ｓ１４はＬレベルに変移する（時刻ｔ６）。
Since the mask signal S11 is at the H level, the mask process by the AND
しかしながら、前記ＳＲラッチ５１の後段にあるフリップフロップ５２により、時刻ｔ６の時点では高電位側スイッチング素子７はオフしないのでＶＢ、ＶＳ電位は低下しない。
However, the flip-
その後、時刻ｔ７においてオフパルス信号Ｓ３がＬレベルに変移し、オフパルス側ＨＮＭＯＳトランジスタ２1がオフすると、時刻ｔ８において前記ロジックフィルタ部４におけるセット信号Ｓ９とリセット信号Ｓ１０の論理和を取ったクロック信号Ｓ１５が立ち下がる。この立ち下がりエッジをトリガとしてフリップフロップ５２の出力Ｓ１６、並びにバッファ５３の出力Ｓ１７がＬレベルとなり、高電位側スイッチング素子７がオフする。
Thereafter, when the off-pulse signal S3 changes to L level at time t7 and the off-pulse
すなわち、時刻ｔ８において高電位側スイッチング素子７がオフし、ｄＶ／ｄｔが印加される際やその後過渡的にＶＳ電位、ＶＢ電位が負電位へ変遷する際には、オンパルス側ＨＮＭＯＳトランジスタ２３とオフパルス側ＨＮＭＯＳトランジスタ２１は両者共に必ずオフ状態になっている。
That is, when the high potential
時刻ｔ９−ｔ１４：
次にＶＳ電位、ＶＢ電位の過渡的な負電位への変遷とその後のＶＢ電位がＧＮＤ電位より高くなるときを考える。
Time t9-t14:
Next, consider the transition of the VS potential and VB potential to a transient negative potential and the subsequent VB potential becoming higher than the GND potential.
発明が解決しようとする課題で述べたように、時刻ｔ１０において寄生ダイオード２２、２４にリカバリー電流が流れることにより、第１、第２のレベルシフト済みパルス信号Ｓ４、Ｓ５に誤信号が発生する。
As described in the problem to be solved by the invention, when a recovery current flows through the
従来はリカバリー電流の大きさの差異により正常動作時と区別がつかない誤信号が発生していたが、本実施の形態１においては前述の通り、オンパルス側ＨＮＭＯＳトランジスタ２３とオフパルス側ＨＮＭＯＳトランジスタ２１は両者共に必ずオフ状態になっているため、前記寄生ダイオード２２、２４に流れるリカバリー電流の大きさは同一である。
Conventionally, an error signal that is indistinguishable from the normal operation has occurred due to the difference in the magnitude of the recovery current, but in the first embodiment, as described above, the on-pulse
すなわち、第１、第２のレベルシフト済みパルス信号Ｓ４、Ｓ５にパルス幅Ｔ１の誤信号がほぼ同一のタイミングで発生することになり、この誤信号はロジックフィルタ部３で容易に除去することができる。
That is, an error signal having a pulse width T1 is generated at substantially the same timing in the first and second level-shifted pulse signals S4 and S5, and the error signal can be easily removed by the
時刻ｔ１２において、第１、第２の論理反転素子４１、４２の出力Ｓ６、Ｓ７は同時にＨレベルとなっているため、反転論理積素子４３の出力Ｓ８および第３の遅延回路４６の出力であるマスク信号Ｓ１１はＬレベルとなる。
At time t12, the outputs S6 and S7 of the first and second
よって、論理積素子４７、４８によるマスク処理が行われ、セット信号Ｓ９およびリセット信号Ｓ１０はＳＲラッチ５１に伝達されず、そのＱ出力Ｓ１４はＬレベルを維持する。
Therefore, mask processing is performed by the AND
そして、フリップフロップ５２のＱ出力Ｓ１６もデータ入力であるＳ１４がＬレベルであるのでやはり変化せずＬレベルのままであり、バッファ１７の出力Ｓ１７がＨになることはなく高電位側スイッチング素子７はオフを維持する。
The Q output S16 of the flip-
また、第１、第２の遅延回路４４、４５により、第１、第２の論理反転素子４１、４２の出力Ｓ６、Ｓ７に発生した誤信号は、リーディングエッジのみがｄ１だけ遅延させられ、マスク信号Ｓ１１のトレーディングエッジのみがｄ２だけ遅延させられる。
Further, the erroneous signals generated at the outputs S6 and S7 of the first and second
これにより、誤信号のセット信号Ｓ９、リセット信号Ｓ１０をマスク信号Ｓ１１が完全に覆うようになるため、回路定数のバラツキ等により誤信号に若干のタイミング差が生じた場合であっても、誤信号の除去がより確実に行われる。 As a result, the mask signal S11 completely covers the set signal S9 and the reset signal S10 of the error signal, so even if a slight timing difference occurs in the error signal due to variations in circuit constants, the error signal Is more reliably removed.
以上の説明においては、高電位側スイッチング素子７のオフ動作時の誤動作防止に対する有効性を説明したが、オン動作時におけるｄＶ／ｄｔ印加時の変位電流による誤動作についても有効に防止できることは回路の対称性より明らかである。
In the above description, the effectiveness of the high potential
実施の形態２
図３にこの発明を実施するための実施の形態２における半導体回路のスイッチング素子駆動回路を、図４にタイミングチャートを示す。以下実施の形態１と同一の構成、信号には同一の符号を付し、重複する説明は省略する。
FIG. 3 shows a switching element driving circuit of a semiconductor circuit in the second embodiment for carrying out the present invention, and FIG. 4 shows a timing chart. In the following, the same configurations and signals as those of the first embodiment are denoted by the same reference numerals, and redundant description is omitted.
本実施の形態２においては、ロジックフィルタ部３を異なる構成としたものである。すなわち、セット信号Ｓ９及びリセット信号Ｓ１０を完全に覆うマスク信号Ｓ１１を生成するために、しきい値の異なる第３、第４の論理反転素子４０１、４０２を新たに設け、実施の形態１にて必要であった遅延回路を削除したものである。
In the second embodiment, the
第１のレベルシフト済み信号Ｓ４は第１の論理反転素子４１の入力に接続されるとともに、第３の論理反転素子４０１の入力にも接続される。そして、前記第１の論理反転素子４１の出力がそのままセット信号Ｓ９として使用される。同様に、第２のレベルシフト済み信号Ｓ５は第２の論理反転素子４２の入力に接続されるとともに、第４の論理反転素子４０２の入力にも接続される。そして、前記第２の論理反転素子４２の出力がそのままリセット信号Ｓ１０として使用される。
The first level-shifted signal S4 is connected to the input of the first
前記第３、４の論理反転素子４０１、４０２の出力は反転論理積素子４３の入力に接続され、その出力がそのままマスク信号Ｓ１１として使用される。
The outputs of the third and fourth
ここで、前記第３、４の論理反転素子４０１、４０２の論理しきい値（Ｖｔｈ２）は、前記第１、第２の論理反転素子４１、４２の論理しきい値（Ｖｔｈ１）よりも大となるよう設定されている。
Here, the logic threshold value (Vth2) of the third and fourth
このようなしきい値設定により、図４のｔ２２〜ｔ２６の誤信号発生期間において、前記第３、４の論理反転素子４０１、４０２の出力Ｓ４０１、Ｓ４０２の方が、前記セット信号Ｓ９、リセット信号Ｓ１０よりも先にＨレベルになり、又後からＬレベルに戻る。
With such threshold setting, the outputs S401 and S402 of the third and fourth
すなわち、マスク信号Ｓ１１が前記セット信号Ｓ９、リセット信号Ｓ１０を完全に覆うため、確実に誤信号を除去できる。 That is, since the mask signal S11 completely covers the set signal S9 and the reset signal S10, an erroneous signal can be reliably removed.
さらに、実施の形態１においては、前記マスク信号Ｓ１１が前記セット信号Ｓ９、リセット信号Ｓ１０を覆う部分を作成するために時間的な遅延を付与していたが、本実施の形態２ではしきい値の差によって前記マスク信号Ｓ１１の覆い部分（Ｓ１１のｔ２２〜ｔ２３、ｔ２５〜ｔ２６の部分）が生成されるため、様々な傾きのｄＶ／ｄｔが印加された場合であっても自動的に前記覆い部分が伸張、縮小する。これにより、簡単な構成でより確実な誤動作防止機能が実現できる。 Further, in the first embodiment, the mask signal S11 adds a time delay in order to create a portion that covers the set signal S9 and the reset signal S10. Because the mask signal S11 covers portions (portions t22 to t23 and t25 to t26 of S11) are generated by the difference between the two, even when various slopes of dV / dt are applied, the covering is automatically performed. The part expands and contracts. Thereby, a more reliable malfunction prevention function can be realized with a simple configuration.
実施の形態３
図５にこの発明を実施するための実施の形態３における半導体回路のスイッチング素子駆動回路を、図６にタイミングチャートを示す。
FIG. 5 shows a switching element driving circuit of a semiconductor circuit in
本実施の形態３においては、レベルシフト部２及びロジックフィルタ部３を異なる構成としたものである。すなわち、セット信号Ｓ９及びリセット信号Ｓ１０を完全に覆うマスク信号Ｓ１１を生成するために、前記第１の負荷抵抗２８と前記オンパルス側ＨＮＭＯＳトランジスタ２３のドレイン端子との間に第３の負荷抵抗２８１を、前記第２の負荷抵抗２７と前記オフパルス側ＨＮＭＯＳトランジスタ２１のドレイン端子との間に第４の負荷抵抗２７１を設け、前記第３、第４の負荷抵抗２８１、２７１に発生するパルス状電圧降下信号（第３、第４のレベルシフト済みパルス信号Ｓ４１、Ｓ５１）をそれぞれ第５、第６の論理反転素子４１１、４１２に入力するものである。
In the third embodiment, the
前記第５、第６の論理反転素子４１１、４１２の出力は反転論理積素子４３の入力に接続され、その出力がそのままマスク信号Ｓ１１として使用される。
The outputs of the fifth and sixth
本実施の形態３においては、前記第５、第６の論理反転素子４１１、４１２の論理しきい値と、前記第１、第２の論理反転素子４１、４２の論理しきい値とは同一（Ｖｔｈ３）とする。
In the third embodiment, the logic threshold values of the fifth and sixth
このような構成により、図６のｔ３４〜ｔ３８の誤信号発生期間において、前記第３、第４のレベルシフト済みパルス信号Ｓ４１、Ｓ５１は、新たに付与した第３、第４の負荷抵抗２７１、２８１の分だけ、前記第１、第２のレベルシフト済みパルス信号Ｓ４、Ｓ５と比較して、パルス幅は同一でかつ立ち下がり、立ち上がりが急峻になる。 With such a configuration, the third and fourth level-shifted pulse signals S41 and S51 are newly added to the third and fourth load resistors 271 in the error signal generation period from t34 to t38 in FIG. Compared with the first and second level-shifted pulse signals S4 and S5, the pulse width is the same, falls, and rises sharply by 281.
前記第５、第６の論理反転素子４１１、４１２の論理しきい値は、前記第１、第２の論理反転素子４１、４２の論理しきい値と同一としたため、前記第５、第６の論理反転素子４１１、４１２の出力Ｓ４１１、Ｓ４１２の方が、前記セット信号Ｓ９、リセット信号Ｓ１０よりも先にＨレベルになり、又後からＬレベルに戻る。
Since the logic threshold values of the fifth and sixth
すなわち、マスク信号Ｓ１１が前記セット信号Ｓ９、リセット信号Ｓ１０を完全に覆うため、確実に誤信号を除去できる。 That is, since the mask signal S11 completely covers the set signal S9 and the reset signal S10, an erroneous signal can be reliably removed.
一般に半導体集積回路においては、論理反転素子を構成するトランジスタより抵抗素子の方が相対バラツキが小さく、複数の素子間のマッチングが取りやすい。論理反転素子のしきい値を同一とできる本実施の形態３においては、回路定数のバラツキに起因して誤信号除去機能が低下することを防止出来る。 In general, in a semiconductor integrated circuit, a resistance element has a smaller relative variation than a transistor constituting a logic inversion element, and matching between a plurality of elements is easy. In the third embodiment in which the threshold values of the logic inverting elements can be made the same, it is possible to prevent the erroneous signal removal function from being deteriorated due to variations in circuit constants.
実施の形態４
図７にこの発明を実施するための実施の形態４における半導体回路のスイッチング素子駆動回路を示す。
FIG. 7 shows a switching element driving circuit of a semiconductor circuit in the fourth embodiment for carrying out the present invention.
本実施の形態４においては、制御部５を異なる構成としたものである。すなわち、マスク処理後のセット信号Ｓ１２をフリップフロップ５２のデータ入力に接続し、ＳＲラッチを省略するものである。
In the fourth embodiment, the
フリップフロップにおいてはクロック信号Ｓ１５が有効（ここでは立ち下がりエッジ）となりデータ入力を取り込むタイミングの直前でデータ入力が変化しない期間（セットアップ時間）が一定時間必要であるが、最近のプロセスルールが進んだ半導体回路におけるフリップフロップではこのセットアップ時間を０とすることが出来る。 In the flip-flop, a period (setup time) in which the data input does not change immediately before the timing at which the clock signal S15 becomes valid (here, the falling edge) and the data input is taken in is required for a certain period of time, but recent process rules have advanced. In a flip-flop in a semiconductor circuit, this setup time can be set to zero.
本実施の形態４においては、オン指令時、マスク処理後のセット信号Ｓ１２の立ち下がりとクロック信号の立ち下がりがほぼ同時、詳しくは論理積素子４７を反転論理積素子＋論理反転素子の２ゲートで構成し、論理和ゲート５４を反転論理和素子１ゲートとしフリップフロップ５２をポジティブエッジトリガタイプとすることで、マスク処理後のセット信号Ｓ１２の方がクロック信号Ｓ１５より１ゲート分遅れるので、前記実施の形態１〜３と同じ作用効果を奏する半導体回路がより簡素な構造で得られる。
In the fourth embodiment, at the time of an ON command, the falling edge of the set signal S12 after the mask process and the falling edge of the clock signal are almost simultaneous. Specifically, the AND
以上、本発明の具体的な実施の形態を説明したが、本発明はこれに限らず種々の改変が可能である。例えば、実施の形態４において、ロジックフィルタ部４を実施の形態１〜２のものとする構成も本発明に含まれる。また、実施の形態で示したロジックフィルタ部、制御部の論理回路は一例として挙げたものであり、論理的動作が同一であれば、ド・モルガン律に基づく各種論理圧縮、展開した別の論理回路であっても本発明に含まれるし、あるいはＨアクティブ、Ｌアクティブが異なる回路であっても本発明に含まれる。また、本発明の実施の形態はハーフブリッジ回路の駆動回路について説明したが、例えばＨブリッジ回路や三相フルブリッジ回路の駆動回路に適用することも当業者にとっては容易に想到可能であるので、本発明の範囲に含まれる。
Although specific embodiments of the present invention have been described above, the present invention is not limited to these and can be variously modified. For example, in the fourth embodiment, a configuration in which the
１．高電位側スイッチング素子駆動回路 ２．レベルシフト回路 ３．高電位部 ４．ロジックフィルタ部 ５．制御部 ６．フローティング電源 ７．高電位側スイッチング素子 ９．低電位部 ２１．第２のレベルシフト素子 ２３．第１のレベルシフト素子 ２７．第２の負荷抵抗 ２８．第１の負荷抵抗 ４１．第１の論理反転素子 ４２．第２の論理反転素子 ４３．反転論理積素子 ４４．第１の遅延回路 ４５．第２の遅延回路 ４６．第３の遅延回路 ５１．ＳＲラッチ ５２．フリップフロップ ５４．論理和素子 ９１．パルス発生回路 ２７１．第４の負荷抵抗 ２８１．第３の負荷抵抗 ４０１．第３の論理反転素子 ４０２．第４の論理反転素子 ４１１．第５の論理反転素子 ４１２．第６の論理反転素子
Ｓ１．入力信号 Ｓ２．第１のパルス信号 Ｓ３．第２のパルス信号 Ｓ４．第１のレベルシフト済みパルス信号 Ｓ５．第２のレベルシフト済みパルス信号 Ｓ９．セット信号 Ｓ１０．リセット信号 Ｓ１１．マスク信号 Ｓ１２．マスク処理後のセット信号 Ｓ１３．マスク処理後のリセット信号 Ｓ１５．クロック信号
1. 1. High potential side switching
Claims (6)
前記第１、第２のパルス信号が入力され、前記高電位部に第１、第２のレベルシフト済みパルス信号を出力するレベルシフト回路と、
前記高電位部に配設され、前記第１のレベルシフト済みパルス信号を波形整形したセット信号、前記第２のレベルシフト済みパルス信号を波形整形したリセット信号および前記第１、第２のレベルシフト済みパルス信号の両方が同時に有効となる誤信号が発生した場合、前記セット信号、リセット信号のパルス幅より大であるマスク信号の生成、並びに前記マスク信号が有効である期間は前記セット信号およびリセット信号の前記制御部への伝達を阻止するマスク処理を行うロジックフィルタ部と、
前記高電位部に配設され、前記セット信号、リセット信号の少なくともいずれか一方が有効である状態から両方が無効である状態へ遷移したときに、前記セット信号およびリセット信号の状態に応じた出力を行う制御部と、
を有することを特徴とする半導体回路。 A pulse generation circuit that is disposed in a low potential portion that operates with reference to the ground potential, and that generates first and second pulse signals in response to transitions of the input signal having the first state and the second state, respectively; A high potential portion that operates using a potential of a node floating with respect to the ground potential as a reference potential;
A level shift circuit that receives the first and second pulse signals and outputs the first and second level-shifted pulse signals to the high potential portion;
Disposed in the high potential portion, the first level-shifted pulse signal waveform shaping set signal, said second level-shifted pulse signal reset signal and the first to have the waveform shaping, the second When an error signal in which both of the level-shifted pulse signals are valid at the same time occurs, the set signal, generation of a mask signal that is larger than the pulse width of the reset signal, and the set signal during the period when the mask signal is valid and and the logic filter unit for performing blocking to luma disk handling transmission to the control unit of the reset signal,
An output corresponding to the state of the set signal and the reset signal when the transition from the state in which at least one of the set signal and the reset signal is valid to the state in which both are invalid is provided in the high potential portion A control unit for performing
A semiconductor circuit comprising:
前記セット信号、リセット信号は、それぞれ前記第１、第２のレベルシフト済みパルス信号が入力される第１、第２の論理反転素子の出力波形におけるリーディングエッジ部を遅延させる第１、第２の遅延回路によって生成され、
前記マスク信号は、前記第１、第２の論理反転素子の両出力が入力される反転論理積素子の出力波形におけるトレーディングエッジを遅延させる第３の遅延回路によって生成されることを特徴とする請求項１に記載の半導体回路。 In the logic filter unit,
The set signal and the reset signal are first and second delaying leading edge portions in output waveforms of the first and second logic inversion elements to which the first and second level-shifted pulse signals are input, respectively. Generated by the delay circuit,
The mask signal is generated by a third delay circuit that delays a trading edge in an output waveform of an inverting AND element to which both outputs of the first and second logic inverting elements are input. Item 14. The semiconductor circuit according to Item 1.
前記セット信号、リセット信号は、それぞれ前記第１、第２のレベルシフト済みパルス信号が入力される前記第１、第２の論理反転素子によって生成され、
前記マスク信号は、前記第１、第２のレベルシフト済みパルス信号が入力される第３、第４の論理反転素子の両出力が入力される前記反転論理積素子によって生成され、
前記第３、第４の論理反転素子の論理しきい値は、前記第１、第２の論理反転素子の論理しきい値より大であることを特徴とする請求項１に記載の半導体回路。 In the logic filter unit,
The set signal and the reset signal are respectively generated by the first and second logic inverting elements to which the first and second level-shifted pulse signals are input,
The mask signal is generated by the inverting AND element to which both outputs of the third and fourth logic inverting elements to which the first and second level-shifted pulse signals are input are input,
2. The semiconductor circuit according to claim 1, wherein logic threshold values of the third and fourth logic inversion elements are larger than logic threshold values of the first and second logic inversion elements.
前記第１、第２のパルス信号がそれぞれ入力される第１、第２のレベルシフト素子と、
前記高電位部の最高電位に一端が接続される第１、第２の負荷抵抗と、
前記第１、第２の負荷抵抗の他端と前記第１、第２のレベルシフト素子の出力との間にそれぞれ第３、第４の負荷抵抗を備え、
前記第１、第２の負荷抵抗に発生するパルス状電圧降下をそれぞれ第１、第２のレベルシフト済み信号として出力するとともに、
前記第１、第２のレベルシフト素子の主電極に発生するパルス状電圧降下をそれぞれ第３、第４のレベルシフト済みパルス信号としてさらに出力するものであって、
前記ロジックフィルタ部において、
前記セット信号、リセット信号は、それぞれ前記第１、第２のレベルシフト済みパルス信号が入力される前記第１、第２の論理反転素子によって生成され、
前記マスク信号は、前記第３、第４のレベルシフト済みパルス信号が入力される第５、第６の論理反転素子の両出力が入力される前記論理積素子によって生成されることを特徴とする請求項１に記載の半導体回路。 The level shift circuit includes:
First and second level shift elements to which the first and second pulse signals are respectively input;
First and second load resistors having one end connected to the highest potential of the high potential portion;
Third and fourth load resistors are provided between the other ends of the first and second load resistors and the outputs of the first and second level shift elements, respectively.
While outputting the pulse voltage drop generated in the first and second load resistors as first and second level-shifted signals, respectively,
A pulse voltage drop generated at the main electrode of the first and second level shift elements is further output as third and fourth level shifted pulse signals, respectively,
In the logic filter unit,
The set signal and the reset signal are respectively generated by the first and second logic inverting elements to which the first and second level-shifted pulse signals are input,
The mask signal is generated by the AND element to which both outputs of the fifth and sixth logic inverting elements to which the third and fourth level-shifted pulse signals are input are input. The semiconductor circuit according to claim 1.
前記マスク処理後のセット信号がセット端子、
前記マスク処理後のリセット信号がリセット端子に入力されるＳＲラッチと、
前記ＳＲラッチのＱ出力をデータ入力とし、前記マスク処理前のセット信号と前記マスク処理前のリセット信号の論理和を取ったクロック信号のトレーディングエッジでトリガがかかるフリップフロップと、
前記フリップフロップのＱ出力に応じた出力を行うバッファと、
を有することを特徴とする請求項２〜４いずれか１項に記載の半導体回路。 The controller is
The set signal after the mask processing is a set terminal,
An SR latch to which a reset signal after the mask processing is input to a reset terminal;
A flip-flop that has a Q output of the SR latch as a data input and is triggered at a trading edge of a clock signal obtained by ORing a set signal before the mask process and a reset signal before the mask process;
A buffer for performing output in accordance with the Q output of the flip-flop;
5. The semiconductor circuit according to claim 2, wherein the semiconductor circuit includes:
前記セット信号と前記リセット信号の論理和を取ったクロック信号のトレーディングエッジでトリガがかかるフリップフロップと、
前記マスク処理後のセット信号を前記フリップフロップのデータ入力とし、
前記フリップフロップのＱ出力に応じた出力を行うバッファと、
を有することを特徴とする請求項２〜４いずれか１項に記載の半導体回路。 The controller is
A flip-flop that is triggered at a trading edge of a clock signal obtained by ORing the set signal and the reset signal;
The set signal after the mask processing is used as the data input of the flip-flop,
A buffer for performing output in accordance with the Q output of the flip-flop;
5. The semiconductor circuit according to claim 2, wherein the semiconductor circuit includes:
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