JP5360061B2 - マルチプロセッサシステム及びその制御方法 - Google Patents
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Description
特許文献1には、メインプロセッサに代わってサブプロセッサを並列制御する実行制御装置を備えたマルチプロセッサシステムが記載されている。ここで、実行制御装置は、大略、2つ以上のサブプロセッサをパイプライン的に並列動作させることで、メインプロセッサからの負荷分散と各サブプロセッサの稼働率向上を図るものである。
また、図示されないが、他のサブプロセッサの状態を確認するためにステータスレジスタを実装する技術が一般に知られている。具体的には、或るサブプロセッサが自身の状態変化を通知したい場合にステータスレジスタに状態変化を書き込むと、通知先の他のサブプロセッサに対する割込信号が発生する。当該割込信号を受けたサブプロセッサは、ステータスレジスタから状態変化を取得する。
また、特許文献2には、2つのプロセッサ同士間の通信をFIFO(First In First Out)バッファを用いて行うマルチプロセッサシステムが記載されている。具体的には、このマルチプロセッサシステムは、図23に示す如く、プロセッサ2101及び2102同士間の通信に用いるFIFOバッファ2103と、このFIFOバッファに対するアクセスを制御するアクセス制御回路2104とを有する。また、アクセス制御回路2104内にはFIFOバッファ2103のデータ段数を設定するための容量設定レジスタ2105が設けられており、このレジスタ2105の設定値に応じてプロセッサ2101及び2102の各々に対するFIFOバッファ2103の容量配分が行われる。また、プロセッサ2101及び2102からのFIFOバッファ2103に対するアクセスは、書込ポインタ2106及び2108、並びに読出ポインタ2107及び2109をそれぞれ用いて制御される。
また、本発明の他の一態様に係るマルチプロセッサシステムは、少なくとも1つのメインプロセッサと、複数のサブプロセッサと、前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得する、複数の実行制御手段と、各実行制御手段と各サブプロセッサの間で、前記処理コマンド及び実行結果の転送を調停する調停手段とを備える。前記調停手段は、前記処理コマンドを各実行制御手段から各サブプロセッサへ転送するためのコントロールバスに対するアクセスを調停するコントロールバス調停手段と、前記実行結果を各サブプロセッサから各実行制御手段へ転送するためのステータスバスに対するアクセスを調停するステータスバス調停手段とを含む。
(1)処理PAによる出力データとしてデータD0及びD1が得られる。
(2)処理PBは、データD0を入力データとし、データD2を出力データとする。
(3)処理PCは、データD1を入力データとし、データD3を出力データとする。
(4)処理PDは、処理PA及びPBにより得られたデータD2及びD3を入力データとする。
[構成例]
図4に示す本実施の形態に係るマルチプロセッサシステム1aは、メインプロセッサ10と、n個のサブプロセッサ20_1〜20_nと、メインプロセッサ10にシステムバスB1を介して接続された実行制御回路30aと、この実行制御回路30aにコントロールバスB2及びステータスバスB3を介して接続され、これらのバスB2及びB3にサブプロセッサ20_1〜20_nを並列接続する調停回路40と、周辺ブロック(ペリフェラル)として、システムバスB1及び実行制御回路30aに接続された割込コントローラ60とで構成されている。ここで、コントロールバスB2は、上述した処理コマンドCMDを転送するためのバスであり、ステータスバスB3は、処理ステータスSTSを転送するためのバスである。
次に、本実施の形態の動作を、図5〜図9を参照して説明する。ここで、図5〜図7及び図9は、それぞれ、図3に示したステップS2(以下、処理シーケンス設定動作)、ステップS3(以下、処理コマンド発行動作)、ステップS7(以下、処理ステータス通知動作)、及びステップS13(以下、処理完了通知動作)に相当する動作を示している。また、図8は、本実施の形態に用いる処理ステータスSTSのフォーマット例を示している。
図5に示すように、まずメインプロセッサ10が、実行制御回路30a内のMPインタフェースIF1及びMPバスB4を介して、処理シーケンスSEQをデータメモリMEM1に格納する(ステップS21)。そして、メインプロセッサ10は、シーケンス開始コマンドCMD22をコマンドFIFO32に書き込む(ステップS22)。この時、コマンドFIFO32により発生された割込信号が制御プロセッサ31で受信される。割込信号を受けた制御プロセッサ31は、コマンドFIFO32からシーケンス開始コマンドCMD22を取得する(ステップS23)。なお、処理シーケンスSEQは、命令メモリMEM2内の命令コードと同様、初期起動時等に予めデータメモリMEM1に格納しておいても良い。
上記の処理シーケンス設定動作の後、まず制御プロセッサ31は、図6に示す如くデータメモリMEM1から処理シーケンスSEQを読み出す(ステップS31)。
上記の処理コマンド発行動作の後、図7に示すように、サブプロセッサ20_1内のステータス通知制御部22が、図3に示した処理ステータスSTS1をステータスバスB3へ出力する。ステータスバス調停回路42は、処理ステータスSTS1を実行制御回路30aへ転送する。ここで、他のサブプロセッサからのステータスバスアクセスが競合した場合、ステータスバス調停回路42は、ラウンドロビン方式等を用いてアクセス調停を行い、その結果として選択したサブプロセッサからの処理ステータスを実行制御回路30aへ転送する。実行制御回路30a内のB3インタフェースIF3は、処理ステータスSTS1をステータスFIFO33に格納する(ステップS71)。
上記の処理ステータス通知動作により処理シーケンスSEQの完了(全ての処理の完了)を認識した場合、制御プロセッサ31は、図9に示す如くシーケンス完了(図3に示した処理完了通知NTF)を示す割込要因データDIを割込FIFO34に格納する(ステップS131)。この時、割込FIFO34により発生された割込信号SIが、割込インタフェースIF2を介して割込コントローラ60で受信される。割込の発生は、割込コントローラ60からメインプロセッサ10へ伝達される(ステップS132)。そして、メインプロセッサ10は、MPインタフェースIF1及びMPバスB4を介して割込FIFO34から割込要因データDIを取得し、以てシーケンス完了を認識する(ステップS133)。
図10に示すデータ処理システム2は、マルチプロセッサシステム1aと同様のメインプロセッサ10、実行制御回路30a、調停回路40、及び割込コントローラ60を備えている。また、システムバスB1には、外部メモリ(図示せず)へのアクセスを制御するメモリコントローラ70が接続されている。また、サブプロセッサとして、システム外部にデータDoutを送信するデータ送信機能ブロック23_1と、システム外部からデータDinを受信するデータ受信機能ブロック23_2と、受信データDinからタイミング信号TSを生成して機能ブロック23_1及び23_2に与えるタイミング機能ブロック23_3と、機能ブロック23_2から出力された受信データDinに対して所定の処理を施し、処理されたデータDfをメモリコントローラ70を介して外部メモリに記憶するデータ処理機能ブロック23_4とを用いている。ここで、機能ブロック23_1〜23_4の各々は、上述したコマンド受信制御部21及びステータス通知制御部22を有する。なお、図10に一点鎖線で示すように、システムバスB1からコントロールバス制御回路41にアクセスできるようにしても良い。この場合、メインプロセッサ10から機能ブロック23_1〜23_4を直接制御することも可能となる。
図11に示すコーデックシステム3は、サブプロセッサとして、上記の適用例1で示した機能ブロック23_1〜23_6に代えて、システム外部とのデータ信号Dout及びDinの送受信を行う送受信機能ブロック24_1と、受信データDinに対して復号化処理を施して復号データDdを得る復号化機能ブロック24_2〜24_4と、メインプロセッサ10から与えられた処理データDfに対して符号化処理を施し符号データDeを得る符号化機能ブロック24_5及び24_6とを用いている。ここで、機能ブロック24_1〜24_6の各々は、上述したコマンド受信制御部21及びステータス通知制御部22を有する。また、受信データDin、復号データDd、処理データDf、及び符号データDeの授受は、マルチバンク型の共有メモリ50を介して行う。このため、機能ブロック24_1〜24_6からは、異なるバンクに対して並列にアクセスすることができる。また、各データの授受が共有メモリ50を介して行われるため、機能ブロック同士間で直接通信を行う必要は無い。また、メインプロセッサ10が処理に必要なパラメータを共有メモリ50に予め書き込むことにより、各機能ブロックは、実行制御回路30aから起動を要求する処理コマンドを受信すると自律的に共有メモリ50からパラメータを取得する。このため、実行制御回路30aは、処理IDと、共有メモリ50上のパラメータの格納アドレス(ポインタ)とを含む処理コマンドを発行すれば良く、各機能ブロックを共通に制御することができる。なお、図11に一点鎖線で示すように、システムバスB1からコントロールバス制御回路41にアクセスできるようにしても良い。この場合、メインプロセッサ10から機能ブロック24_1〜24_6を直接制御することも可能となる。
[構成例]
図12に示す本実施の形態に係るマルチプロセッサシステム1bは、図4に示したマルチプロセッサシステム1a内の実行制御回路30aに代えて、実行制御回路30bを備えている点が上記の実施の形態1と異なる。なお、図示を省略するが、マルチプロセッサシステム1bは、マルチプロセッサシステム1aと同様、n個のサブプロセッサ20_1〜20_n、及びこれらのサブプロセッサと実行制御回路30bの間で処理コマンドCMD及び処理ステータスSTSの転送を調停する調停回路40を備えている。
次に、本実施の形態の動作を、図14、図15A及び図15B、並びに図16を参照して説明する。なお、実行制御回路30bにおけるFIFO領域アクセスに係る動作以外については、図4に示したマルチプロセッサ1aと同様であるため、その説明を省略する。
[構成例]
図17に示す本実施の形態に係るマルチプロセッサシステム1cは、実行制御回路3cが、図12に示した実行制御回路30b内のFIFOメモリMEM3及びFIFOメモリ制御部35に代えて、データメモリMEM1に対するアクセスを制御するデータメモリ制御部39を備えている点が上記の実施の形態2と異なる。すなわち、本実施の形態では、上記の実施の形態2で示した割込FIFO領域AR_I、コマンドFIFO領域AR_C、及びステータスFIFO領域AR_SをデータメモリMEM1のアドレス空間上に形成している。また、データメモリ制御部39は、MPバスB4及びCPバスB5に接続されている。データメモリ制御部39には、B3インタフェースIF3を介してステータスバスB3からの処理ステータスSTSが入力される。
次に、本実施の形態の動作を、図18及び図19を参照して説明する。なお、実行制御回路30cにおけるFIFO領域アクセスに係る動作以外については、図4に示したマルチプロセッサ1aと同様であるため、その説明を省略する。
図20に示す本実施の形態に係るマルチプロセッサシステム1dは、図4に示したマルチプロセッサシステム1aの構成に加えて、調停回路40内のコントロールバス制御回路41及びステータスバス調停回路42をそれぞれ通過する処理コマンドCMD及び処理ステータスSTSを外部にモニタ出力するバスモニタ80を備えている。なお、このバスモニタ80は、図12及び図17にそれぞれ示したマルチプロセッサシステム1b及び1c内に設けても良い。この場合も、以下の説明は同様に適用される。また、上記の適用例2のように共有メモリを用いてサブプロセッサ同士間で通信を行う場合には、その通信の観測を、共有メモリバスにバスモニタ80を接続して行うようにしても良い。
図21に示す本実施の形態に係るマルチプロセッサシステム1eは、2つの実行制御回路30_1及び30_2を備えている。また、調停回路40は、図4等に示したコントロールバス制御回路41に代えて、処理コマンドCMDの転送に際し、実行制御回路30_1及び30_2からのコントロールバスB2に対するアクセスを調停するコントロールバス調停回路43を有する。なお、調停回路は実行制御回路毎に設けても良い。実行制御回路は3つ以上設けても良い。また、メインプロセッサは複数設けても良い。また、実行制御回路30_1及び30_2には、図4に示した実行制御回路30a、図12に示した実行制御回路30b、及び図17に示した実行制御回路30cのいずれを用いても良い。
2 データ処理システム
3 コーデックシステム
10 メインプロセッサ(MP)
20_1〜20_n サブプロセッサ(機能ブロック)
21 コマンド受信制御部
22 ステータス通知制御部
23_1, 23_6 データ送信機能ブロック
23_2 データ受信機能ブロック
23_3 タイミング機能ブロック
23_4, 23_5 データ処理機能ブロック
24_1 送受信機能ブロック
24_2〜24_4 復号化機能ブロック
24_5〜24_6 符号化機能ブロック
30, 30a〜30c, 30_1〜30_2 実行制御回路
31 制御プロセッサ(CP)
32 コマンドFIFO
33 ステータスFIFO
34 割込FIFO
35 FIFOメモリ制御部
36 コマンドFIFO管理部
37 ステータスFIFO管理部
38 割込FIFO管理部
39 データメモリ制御部
40 調停回路
41 コントロールバス制御回路
42 ステータスバス調停回路
43 コントロールバス調停回路
50 共有メモリ
60 割込コントローラ
70 メモリコントローラ
80 バスモニタ
101 管理レジスタ
102 マスクレジスタ
103 クリアレジスタ
104 マスク回路
AA アクセスアドレス
AB アクセス先ブロック
AR_C コマンドFIFO領域
AR_D データ領域
AR_I 割込FIFO領域
AR_S ステータスFIFO領域
B1 システムバス
B2 コントロールバス
B3 ステータスバス
B4 MPバス
B5 CPバス
BA, BA_I, BA_S, BA_C ベースアドレス
CMD, CMD1, CMD2, CMD22 処理コマンド
D0〜D3 データ
Dd 復号データ
De 符号データ
DEP, DEP_I, DEP_S, DEP_C 段数
Df 処理データ
DI 割込要因データ
Din 受信データ
Dout 送信データ
FLG 状態フラグ
IF1 MPインタフェース
IF2 B2インタフェース
IF3 B3インタフェース
IF4 割込インタフェース
INS 命令コード
MEM1 データメモリ
MEM2 命令メモリ
MEM3 FIFOメモリ
NTF 処理完了通知
NUM 格納データ数
PA〜PD 処理
RA 読出アドレス
RE 読出イネーブル信号
REG 制御レジスタ
RP, RP_I, RP_S, RP_C 読出ポインタ
SEQ 処理シーケンス
SI 割込信号
STS, STS1, STS2 処理ステータス
SW バススイッチ
WA 書込アドレス
WE 書込イネーブル信号
WID, WID_I, WID_S, WID_C データビット幅
WP, WP_I, WP_S, WP_C 書込ポインタ
Claims (17)
- 少なくとも1つのメインプロセッサと、
複数のサブプロセッサと、
前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得する実行制御手段と、
前記実行制御手段と各サブプロセッサの間で、前記処理コマンド及び実行結果の転送を調停する調停手段と、を備え、
前記調停手段が、
前記処理コマンドを前記実行制御手段から各サブプロセッサへ転送するためのコントロールバスを、制御するコントロールバス制御手段と、
前記実行結果を各サブプロセッサから前記実行制御手段へ転送するためのステータスバスに対するアクセスを、調停するステータスバス調停手段と、を含み、
前記調停手段が、前記実行結果にその転送元を示すサブプロセッサIDを付加して前記実行制御手段へ転送し、
前記実行制御手段が、FIFO(First In First Out)バッファに、前記サブプロセッサIDと前記実行結果とを対応付けて格納する、
マルチプロセッサシステム。 - 少なくとも1つのメインプロセッサと、
複数のサブプロセッサと、
前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得する、複数の実行制御手段と、
各実行制御手段と各サブプロセッサの間で、前記処理コマンド及び実行結果の転送を調停する調停手段と、を備え、
前記調停手段が、
前記処理コマンドを各実行制御手段から各サブプロセッサへ転送するためのコントロールバスに対するアクセスを調停するコントロールバス調停手段と、
前記実行結果を各サブプロセッサから各実行制御手段へ転送するためのステータスバスに対するアクセスを調停するステータスバス調停手段と、を含み、
前記調停手段が、前記実行結果にその転送元を示すサブプロセッサIDを付加して各実行制御手段へ転送し、
各実行制御手段が、FIFOバッファに、前記サブプロセッサIDと前記実行結果とを対応付けて格納する、
マルチプロセッサシステム。 - 少なくとも1つのメインプロセッサと、
複数のサブプロセッサと、
前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得する実行制御手段と、
前記実行制御手段と各サブプロセッサの間で、前記処理コマンド及び実行結果の転送を調停する調停手段と、を備え、
前記調停手段が、
前記処理コマンドを前記実行制御手段から各サブプロセッサへ転送するためのコントロールバスを、制御するコントロールバス制御手段と、
前記実行結果を各サブプロセッサから前記実行制御手段へ転送するためのステータスバスに対するアクセスを、調停するステータスバス調停手段と、を含み、
前記実行制御手段が、
前記メインプロセッサからのコマンドを格納するコマンドFIFO領域と、前記実行結果を格納するステータスFIFO領域と、前記メインプロセッサへの割り込み通知内容を格納する割込FIFO領域とが同一アドレス空間上に形成されたメモリと、
各FIFO領域のベースアドレス及び格納可能なデータの段数に基づき、各FIFO領域中の所望のデータにアクセスするための前記メモリ上のアドレスを発生するアドレス発生手段と、を含み、
前記アドレス発生手段が、前記データの段数各々を設定するためのレジスタを含む、
マルチプロセッサシステム。 - 少なくとも1つのメインプロセッサと、
複数のサブプロセッサと、
前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得する、複数の実行制御手段と、
各実行制御手段と各サブプロセッサの間で、前記処理コマンド及び実行結果の転送を調停する調停手段と、を備え、
前記調停手段が、
前記処理コマンドを各実行制御手段から各サブプロセッサへ転送するためのコントロールバスに対するアクセスを調停するコントロールバス調停手段と、
前記実行結果を各サブプロセッサから各実行制御手段へ転送するためのステータスバスに対するアクセスを調停するステータスバス調停手段と、を含み、
各実行制御手段が、
前記メインプロセッサからのコマンドを格納するコマンドFIFO領域と、前記実行結果を格納するステータスFIFO領域と、前記メインプロセッサへの割り込み通知内容を格納する割込FIFO領域とが同一アドレス空間上に形成されたメモリと、
各FIFO領域のベースアドレス及び格納可能なデータの段数に基づき、各FIFO領域中の所望のデータにアクセスするための前記メモリ上のアドレスを発生するアドレス発生手段と、を含み、
前記アドレス発生手段が、前記データの段数各々を設定するためのレジスタを含む、
マルチプロセッサシステム。 - 少なくとも1つのメインプロセッサと、
複数のサブプロセッサと、
前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得する実行制御手段と、
前記実行制御手段と各サブプロセッサの間で、前記処理コマンド及び実行結果の転送を調停する調停手段と、を備え、
前記調停手段が、
前記処理コマンドを前記実行制御手段から各サブプロセッサへ転送するためのコントロールバスを、制御するコントロールバス制御手段と、
前記実行結果を各サブプロセッサから前記実行制御手段へ転送するためのステータスバスに対するアクセスを、調停するステータスバス調停手段と、を含み、
前記実行制御手段が、
前記メインプロセッサからのコマンドを格納するコマンドFIFO領域と、前記実行結果を格納するステータスFIFO領域と、前記メインプロセッサへの割り込み通知内容を格納する割込FIFO領域とが同一アドレス空間上に形成されたメモリと、
各FIFO領域のベースアドレス及び格納可能なデータの段数に基づき、各FIFO領域中の所望のデータにアクセスするための前記メモリ上のアドレスを発生するアドレス発生手段と、を含み、
前記アドレス発生手段が、前記メインプロセッサからのコマンド、前記実行結果、及び前記割り込み通知内容各々のデータビット幅に応じて前記メモリ上のアドレスを発生し、
前記実行制御手段が、各データビット幅と前記メモリのデータビット幅との相違に基づき、前記メモリに接続される並列データバスの内から、前記メインプロセッサからのコマンド、前記実行結果、及び前記割り込み通知内容各々のアクセスに用いるデータバスを決定するデータバス決定手段をさらに含む、
マルチプロセッサシステム。 - 少なくとも1つのメインプロセッサと、
複数のサブプロセッサと、
前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得する、複数の実行制御手段と、
各実行制御手段と各サブプロセッサの間で、前記処理コマンド及び実行結果の転送を調停する調停手段と、を備え、
前記調停手段が、
前記処理コマンドを各実行制御手段から各サブプロセッサへ転送するためのコントロールバスに対するアクセスを調停するコントロールバス調停手段と、
前記実行結果を各サブプロセッサから各実行制御手段へ転送するためのステータスバスに対するアクセスを調停するステータスバス調停手段と、を含み、
各実行制御手段が、
前記メインプロセッサからのコマンドを格納するコマンドFIFO領域と、前記実行結果を格納するステータスFIFO領域と、前記メインプロセッサへの割り込み通知内容を格納する割込FIFO領域とが同一アドレス空間上に形成されたメモリと、
各FIFO領域のベースアドレス及び格納可能なデータの段数に基づき、各FIFO領域中の所望のデータにアクセスするための前記メモリ上のアドレスを発生するアドレス発生手段と、を含み、
前記アドレス発生手段が、前記メインプロセッサからのコマンド、前記実行結果、及び前記割り込み通知内容各々のデータビット幅に応じて前記メモリ上のアドレスを発生し、
各実行制御手段が、各データビット幅と前記メモリのデータビット幅との相違に基づき、前記メモリに接続される並列データバスの内から、前記メインプロセッサからのコマンド、前記実行結果、及び前記割り込み通知内容各々のアクセスに用いるデータバスを決定するデータバス決定手段をさらに含む、
マルチプロセッサシステム。 - 請求項1〜6のいずれか一項において、
各サブプロセッサが、
前記コントロールバスから前記処理コマンドを受信するコマンド受信制御手段と、
前記ステータスバスに対して前記実行結果を送信するステータス通知制御手段と、
を含むことを特徴としたマルチプロセッサシステム。 - 請求項1〜7のいずれか一項において、
前記処理コマンドが、前記処理を指定するための処理IDを含み、
前記実行結果が、前記処理IDと前記処理のステータスとを含むことを特徴としたマルチプロセッサシステム。 - 請求項3又は4において、
前記アドレス発生手段が、前記メインプロセッサからのコマンド、前記実行結果、及び前記割り込み通知内容各々のデータビット幅に応じて前記メモリ上のアドレスを発生し、
前記実行制御手段が、各データビット幅と前記メモリのデータビット幅との相違に基づき、前記メモリに接続される並列データバスの内から、前記メインプロセッサからのコマンド、前記実行結果、及び前記割り込み通知内容各々のアクセスに用いるデータバスを決定するデータバス決定手段をさらに含むことを特徴としたマルチプロセッサシステム。 - 請求項3〜6及び9のいずれか一項において、
前記調停手段が、前記実行結果にその転送元を示すサブプロセッサIDを付加して前記実行制御手段へ転送し、
前記実行制御手段が、前記ステータスFIFO領域に、前記サブプロセッサIDと前記実行結果とを対応付けて格納することを特徴としたマルチプロセッサシステム。 - 請求項3〜6、9及び10のいずれか一項において、
各FIFO領域が、前記実行制御手段内に設けた制御用プロセッサにより使用されるデータメモリ中に形成されることを特徴としたマルチプロセッサシステム。 - 請求項3〜6及び9〜11のいずれか一項において、
各FIFO領域に、前記メインプロセッサ又は前記実行制御手段内に設けた制御用プロセッサに複数のデータを連続してアクセスさせるためのアクセスアドレスを割り当てたことを特徴とするマルチプロセッサシステム。 - 請求項1〜12のいずれか一項において、
マルチバンク化された共有メモリをさらに備え、
各サブプロセッサが、前記共有メモリを介して前記処理に必要な入力データの取得及び前記処理により得たデータの出力を行うことを特徴としたマルチプロセッサシステム。 - 請求項1〜13のいずれか一項において、
前記調停手段を通過する前記処理コマンド及び実行結果を外部にモニタ出力するモニタ手段をさらに備えたことを特徴とするマルチプロセッサシステム。 - 少なくとも1つのメインプロセッサと、複数のサブプロセッサとを備えたマルチプロセッサシステムの制御方法であって、
前記メインプロセッサにより指定された処理シーケンスに基づき各サブプロセッサに対する処理コマンドを発行すると共に、各サブプロセッサによる前記処理コマンドに応じた処理の実行結果を取得し、
前記処理コマンドの各サブプロセッサへの転送、及び前記実行結果の前記メインプロセッサへの転送を調停し、
前記メインプロセッサにより複数の処理シーケンスが指定される場合、前記処理コマンドの発行及び前記実行結果の取得を、処理シーケンス毎に並列に行う、ことを含み、
前記取得した実行結果にその転送元を示すサブプロセッサIDを付加し、
前記サブプロセッサIDと前記実行結果とを対応付けて順次記憶する、
マルチプロセッサシステムの制御方法。 - 請求項15において、
前記処理コマンドに、前記処理を指定するための処理IDを含め、
前記実行結果に、前記処理IDと前記処理のステータスとを含めることを特徴としたマルチプロセッサシステムの制御方法。 - 請求項15又は16において、
前記調停した処理コマンド及び実行結果を、外部にモニタ出力することを特徴とするマルチプロセッサシステムの制御方法。
Priority Applications (1)
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---|---|---|---|
JP2010523720A JP5360061B2 (ja) | 2008-08-07 | 2009-04-22 | マルチプロセッサシステム及びその制御方法 |
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JP2008203768 | 2008-08-07 | ||
JP2010523720A JP5360061B2 (ja) | 2008-08-07 | 2009-04-22 | マルチプロセッサシステム及びその制御方法 |
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Publications (2)
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