JP5360023B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device suitable for a nonvolatile memory having a ferroelectric capacitor and a method for manufacturing the same.

ＤＲＡＭ及び強誘電体メモリに設けられるキャパシタの製造に当たり、種々の材料及び成膜方法が提案されている。そして、現在、実際に実用化されている成膜方法は、主に、ゾル−ゲル法及びスパッタリング法である。しかし、近年のメモリの集積度の向上に対しては、これらの方法では、膜厚の薄膜化及び段差被覆性を達成することが困難となってきている。そこで、近時、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による成膜方法が注目され始めている。   Various materials and film forming methods have been proposed for manufacturing capacitors provided in DRAMs and ferroelectric memories. The film forming methods that are currently in practical use are mainly the sol-gel method and the sputtering method. However, in order to improve the integration degree of memory in recent years, it has become difficult to achieve thin film thickness and step coverage with these methods. Therefore, recently, a film forming method by MOCVD (Metal Organic Chemical Vapor Deposition) method has begun to attract attention.

しかしながら、ＭＯＣＶＤ法によりＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜を形成した場合、その組成、特にＡサイトの原子の数とＢサイトの原子の数との比（以下、Ａ／Ｂ比ということがある。）が変動しやすい。Ａ／Ｂ比が変動すると、強誘電体キャパシタの電気的特性（スイッチング電荷量Ｑｓｗ及びリーク電流）が大きく変動してしまう。一般には、電気的特性の変動幅は±０．５％以下に抑えることが好ましいといわれている。また、ＰＺＴ膜を備えた従来の強誘電体キャパシタにおいては、Ａ／Ｂ比が高いほど、スイッチング電荷量Ｑｓｗが高くなると共に、リーク電流が大きくなる。 However, when a PZT (Pb (Zr, Ti) O 3 ) film is formed by MOCVD, the composition, particularly the ratio between the number of atoms at the A site and the number of atoms at the B site (hereinafter referred to as the A / B ratio). Are likely to fluctuate). When the A / B ratio varies, the electrical characteristics (switching charge amount Qsw and leakage current) of the ferroelectric capacitor greatly vary. In general, it is said that the fluctuation range of the electrical characteristics is preferably suppressed to ± 0.5% or less. In the conventional ferroelectric capacitor having the PZT film, the higher the A / B ratio, the higher the switching charge amount Qsw and the larger the leak current.

このため、従来の強誘電体キャパシタでは、高いスイッチング電荷量Ｑｓｗを得るために、リーク電流が許容される範囲内に抑制される範囲内で、Ａ／Ｂ比を高く設定したつもりでも、実際にはＡ／Ｂ比が予想した範囲を超えて変動し、これに伴ってリーク電流が許容範囲を超えてしまうことがある。従って、現状では、リーク電流の変動幅を予め大きく見積もりながら、Ａ／Ｂ比を設定する必要があるため、高いスイッチング電荷量Ｑｓｗを得ることが困難となっている。   For this reason, in the conventional ferroelectric capacitor, in order to obtain a high switching charge amount Qsw, even if the A / B ratio is set high within a range where the leakage current is suppressed within the allowable range, In this case, the A / B ratio fluctuates beyond the expected range, and accordingly, the leakage current may exceed the allowable range. Therefore, at present, it is difficult to obtain a high switching charge amount Qsw because it is necessary to set the A / B ratio while estimating the fluctuation range of the leak current in advance.

特許第３３８５８８９号公報Japanese Patent No. 3385889

本発明の目的は、高いスイッチング電荷量を得ながら、リーク電流の変動を抑制することができる半導体装置及びその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can suppress fluctuations in leakage current while obtaining a high switching charge amount.

半導体装置の一態様には、半導体基板と、前記半導体基板の上方に形成された一対の電極と、前記一対の電極の間に挟まれた、ＡＢＯ3型構造からなる強誘電体膜と、が設けられている。前記強誘電体膜は少なくとも２層からなり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層が、前記強誘電体膜の中で最上部に位置している。前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比は、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さい。 One embodiment of a semiconductor device includes a semiconductor substrate, a pair of electrodes formed above the semiconductor substrate, and a ferroelectric film having an ABO 3 type structure sandwiched between the pair of electrodes. Is provided. The ferroelectric film is composed of at least two layers, and contains an atom whose valence is most difficult to change among a plurality of types of atoms arranged at the B site in excess of an equilibrium composition for the plurality of types of atoms. A non-equilibrium layer is located at the top of the ferroelectric film. When the ratio of the number of A-site atoms to the number of B-site atoms in any part of the ferroelectric film is defined as A / B ratio, the A / B ratio in the nonequilibrium layer is the ferroelectric It is smaller than the A / B ratio in the layer located below the non-equilibrium layer in the body membrane.

半導体装置の製造方法の一態様では、半導体基板の上方に、一対の電極と、前記一対の電極の間に挟まれ、かつ少なくとも２層からなる強誘電体膜とを備えた強誘電体キャパシタを形成する。前記強誘電体膜を形成するに当たり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層を、前記強誘電体膜の中で最上部に形成する。前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比を、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さくする。 According to one aspect of a method for manufacturing a semiconductor device, a ferroelectric capacitor including a pair of electrodes and a ferroelectric film sandwiched between the pair of electrodes and including at least two layers is provided above a semiconductor substrate. Form. In forming the ferroelectric film, a non-equilibrium containing an atom whose valence is most difficult to change among a plurality of types of atoms arranged at a B site in excess of the equilibrium composition of the plurality of types of atoms. A layer is formed on top of the ferroelectric film. When the ratio of the number of A-site atoms to the number of B-site atoms in an arbitrary portion in the ferroelectric film is defined as an A / B ratio, the A / B ratio in the nonequilibrium layer is determined as the ferroelectric. The A / B ratio in the layer located below the non-equilibrium layer in the body membrane is made smaller.

このような本願発明によれば、従来のものよりもＡ／Ｂ比を高く設定した場合でも、Ａ／Ｂ比の変動に伴うリーク電流の変動が抑制されるため、リーク電流が想定している以上に高くなることが抑制される。   According to such an invention of the present application, even when the A / B ratio is set higher than that of the conventional one, the leakage current fluctuation is suppressed due to the fluctuation of the A / B ratio. Therefore, the leakage current is assumed. It becomes suppressed that it becomes higher than the above.

本発明によれば、非平衡層の存在により、強誘電体膜のＡ／Ｂ比が変動したとしても、リーク電流の変動を抑制することができる。このため、強誘電体膜のＡ／Ｂ比を予め低く設定せずとも、リーク電流が許容値を超えることを抑制することができる。即ち、Ａ／Ｂ比を高くすることで、容易に高いスイッチング電荷量Ｑｓｗを確保することができる。   According to the present invention, even if the A / B ratio of the ferroelectric film fluctuates due to the presence of the non-equilibrium layer, fluctuations in leakage current can be suppressed. For this reason, it is possible to prevent the leakage current from exceeding the allowable value without setting the A / B ratio of the ferroelectric film low in advance. That is, by increasing the A / B ratio, a high switching charge amount Qsw can be easily ensured.

ＰＺＴ膜のＡ／Ｂ比の変動を示すグラフである。It is a graph which shows the fluctuation | variation of A / B ratio of a PZT film | membrane. Ａ／Ｂ比とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。It is a graph which shows the relationship between A / B ratio and switching charge amount Qsw. Ａ／Ｂ比とリーク電流との関係を示すグラフである。It is a graph which shows the relationship between A / B ratio and leakage current. ＭＯＣＶＤ成膜装置を示す模式図である。It is a schematic diagram which shows a MOCVD film-forming apparatus. 試料の作製方法を示す断面図である。It is sectional drawing which shows the preparation methods of a sample. 終端層を過剰Ｚｒ層とした場合の印加電圧とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。It is a graph which shows the relationship between the applied voltage at the time of making a termination | terminus layer into an excess Zr layer, and switching charge amount Qsw. 終端層を過剰Ｚｒ層とした場合の印加電圧とリーク電流との関係を示すグラフである。It is a graph which shows the relationship between the applied voltage when a termination layer is an excess Zr layer, and a leakage current. Ｘ線回折の結果を示すグラフである。It is a graph which shows the result of X-ray diffraction. 初期層を過剰Ｚｒ層とした場合の印加電圧とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。It is a graph which shows the relationship between the applied voltage and switching charge amount Qsw when an initial stage layer is an excess Zr layer. 初期層を過剰Ｚｒ層とした場合の印加電圧とリーク電流との関係を示すグラフである。It is a graph which shows the relationship between the applied voltage at the time of setting an initial stage layer as an excess Zr layer, and leakage current. 本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention. 本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the ferroelectric memory based on embodiment of this invention. 図１２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 12B is a cross-sectional view showing the method for manufacturing the ferroelectric memory, following FIG. 12A. 図１２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 12B is a cross-sectional view showing the method for manufacturing the ferroelectric memory, following FIG. 12B. 図１２Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 12D is a cross-sectional view showing the method for manufacturing the ferroelectric memory, following FIG. 12C. 図１２Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 12D is a cross-sectional view showing the method for manufacturing the ferroelectric memory, following FIG. 12D. 図１２Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 12E is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 12E. 図１２Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。12F is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 12F. 図１２Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。12G is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 12G. 図１２Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 12D is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 12H. 図１２Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。12D is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 12I; FIG. 図１２Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。FIG. 12D is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 12J.

（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。 (Basic principle of the present invention)
First, the basic principle of the present invention will be described.

本願発明者は、従来の方法で形成した強誘電体キャパシタにおけるＰＺＴ膜のＡ／Ｂ比の変動並びにこれに伴うスイッチング電荷量Ｑｓｗ及びリーク電流の変動について実験を行った。図１は、同一の装置を用いて同一の条件で形成したＰＺＴ膜のＡ／Ｂ比の変動を示すグラフである。図２は、Ａ／Ｂ比とスイッチング電荷量Ｑｓｗ（印加電圧：１．８Ｖ）との関係を示すグラフである。図３は、Ａ／Ｂ比とリーク電流（印加電圧：３Ｖ）との関係を示すグラフである。   The inventor of the present application conducted an experiment on the fluctuation of the A / B ratio of the PZT film in the ferroelectric capacitor formed by the conventional method and the fluctuation of the switching charge amount Qsw and the leakage current. FIG. 1 is a graph showing fluctuations in the A / B ratio of PZT films formed under the same conditions using the same apparatus. FIG. 2 is a graph showing the relationship between the A / B ratio and the switching charge amount Qsw (applied voltage: 1.8 V). FIG. 3 is a graph showing the relationship between the A / B ratio and the leakage current (applied voltage: 3 V).

図１に示すように、同一の装置を用いて同一の条件で形成した場合であっても、ＰＺＴ膜のＡ／Ｂ比の変動は大きかった。また、Ａ／Ｂ比の変動に伴うスイッチング電荷量Ｑｓｗ及びリーク電流の変動も、図２及び図３に示すように大きかった。例えば、図１に示す例では、Ａ／Ｂ比の最小値は１．１５２程度、最大値は１．１８４程度であった。そして、これらのＡ／Ｂ比におけるスイッチング電荷量Ｑｓｗの最小値は２７（μＣ／ｃｍ2）程度、最大値は３３（μＣ／ｃｍ2）程度であった。従って、スイッチング電荷量Ｑｓｗの変動幅は、３０（μＣ／ｃｍ2）を基準とすると、±１０％程度であった。また、これらのＡ／Ｂ比におけるリーク電流の変動幅は、図３に示すように、３桁以上となった。 As shown in FIG. 1, the A / B ratio of the PZT film varied greatly even when it was formed under the same conditions using the same apparatus. Further, the fluctuation of the switching charge amount Qsw and the leakage current accompanying the fluctuation of the A / B ratio was also large as shown in FIGS. For example, in the example shown in FIG. 1, the minimum value of the A / B ratio is about 1.152, and the maximum value is about 1.184. The minimum value of the switching charge amount Qsw in these A / B ratios was about 27 (μC / cm 2 ), and the maximum value was about 33 (μC / cm 2 ). Therefore, the fluctuation range of the switching charge amount Qsw is about ± 10%, based on 30 (μC / cm 2 ). Further, the fluctuation range of the leakage current in these A / B ratios was 3 digits or more as shown in FIG.

しかしながらに、現在のＭＯＣＶＤ装置では、このような組成の変動を抑制することができない。これに対し、組成が変動したとしても電気的特性が変動しにくい構造があれば、高いスイッチング電荷量を得ながら、リーク電流の変動を抑制することができ、従来の問題点が解消する。   However, the current MOCVD apparatus cannot suppress such variation in composition. On the other hand, if there is a structure in which the electrical characteristics are not easily changed even if the composition is changed, the leakage current can be suppressed while obtaining a high switching charge amount, and the conventional problems are solved.

このような観点に基づいて本願発明者が鋭意検討を重ねたところ、例えばＰＺＴ膜においては、Ｂサイトに配置される原子であるＺｒ及びＴｉのうちで、最も価数が変化しにくい原子であるＺｒの量がＴｉの量よりも多い層（以下、過剰Ｚｒ層ということがある。）を含ませることにより、ＰＺＴ膜の誘電率に大きな変化が生じにくくなり、この層がリーク電流に対してバリア層として機能することが判明した。従って、このような構造を採用することにより、スイッチング電荷量Ｑｓｗを高くしても、リーク電流の増加を抑制することができる。   Based on such a viewpoint, the inventors of the present application have made extensive studies and, for example, in a PZT film, among the Zr and Ti atoms that are arranged at the B site, the valence is the most difficult to change. By including a layer in which the amount of Zr is larger than the amount of Ti (hereinafter, sometimes referred to as an excess Zr layer), it is difficult to cause a large change in the dielectric constant of the PZT film. It has been found that it functions as a barrier layer. Therefore, by adopting such a structure, an increase in leakage current can be suppressed even when the switching charge amount Qsw is increased.

但し、過剰Ｚｒ層がＰＺＴ膜の中央部に位置すると、十分なスイッチング電荷量Ｑｓｗが得られない場合がある。また、過剰Ｚｒ層がＰＺＴ膜の下部に位置すると、ＰＺＴ膜の配向が低下する場合がある。一方、過剰Ｚｒ層がＰＺＴ膜の上部に位置する場合には、不具合が生じる虞は低い。従って、過剰Ｚｒ層は、ＰＺＴ膜の上部に位置することが好ましい。   However, if the excess Zr layer is located at the center of the PZT film, a sufficient switching charge amount Qsw may not be obtained. Further, when the excess Zr layer is positioned below the PZT film, the orientation of the PZT film may be lowered. On the other hand, when the excess Zr layer is located on the upper part of the PZT film, there is a low possibility that a malfunction will occur. Therefore, it is preferable that the excess Zr layer is located on the PZT film.

次に、本願発明者が、過剰Ｚｒ層が存在することの効果を検証するために行った実験について説明する。図４は、この実験で用いたＭＯＣＶＤ成膜装置を示す模式図である。   Next, an experiment conducted by the present inventor in order to verify the effect of the presence of an excess Zr layer will be described. FIG. 4 is a schematic diagram showing the MOCVD film forming apparatus used in this experiment.

このＭＯＣＶＤ成膜装置には、成膜室（チャンバ）３１、この成膜室３１の上部に配置されたシャワーヘッド３２、成膜室３１に原料ガスを供給する気化器３３、原料ガスと反応する反応ガス（Ｏ2）の流量（流速）を調節するマスフローコントロールバルブ３４、反応ガスを加熱する熱交換器３５、原料ガスと反応ガスとを混合するガス混合器３６、真空ポンプ３８及び除害装置３９が設けられている。真空ポンプ３８までの配管は、適宜、配管加熱部材１０により加熱される。 The MOCVD film forming apparatus includes a film forming chamber (chamber) 31, a shower head 32 disposed above the film forming chamber 31, a vaporizer 33 for supplying a raw material gas to the film forming chamber 31, and reacts with the raw material gas. A mass flow control valve 34 for adjusting the flow rate (flow velocity) of the reaction gas (O 2 ), a heat exchanger 35 for heating the reaction gas, a gas mixer 36 for mixing the raw material gas and the reaction gas, a vacuum pump 38 and an abatement apparatus. 39 is provided. The piping to the vacuum pump 38 is appropriately heated by the piping heating member 10.

気化器３３には、Ｐｂの供給用の配管４１、Ｚｒの供給用の配管４２、Ｔｉの供給用の配管４３及びＴＨＦ（ｔｅｔｒａｈｙｄｒｏｆｕｒａｎ）の供給用の配管４４が連結されている。配管４１、４２及び４３には、夫々、Ｐｂ、Ｚｒ及びＴｉを含有する有機金属を収納した容器４５、４６及び４７が繋がれている。配管４４には、ＴＨＦの溶液を収納した容器４８が繋がれている。これらの流量調整は、液体のマスフローコントローラ４９及びバルブ５０を用いて行われる。そして、気化器３３内では、供給された各液体原料が溶媒とともに気化され、原料ガスとなって、温度管理された配管を通じてガス混合器３６に供給される。また、気化器３３の出口には窒素パージ用のラインが接続されており、成膜時と非成膜時とで、成膜室３１に流入するガスの流量を一定にすることが可能となっている。   The vaporizer 33 is connected to a Pb supply pipe 41, a Zr supply pipe 42, a Ti supply pipe 43 and a THF (tetrahydrofuran) supply pipe 44. The pipes 41, 42, and 43 are connected to containers 45, 46, and 47 that store organic metals containing Pb, Zr, and Ti, respectively. A container 48 containing a THF solution is connected to the pipe 44. These flow rate adjustments are performed using a liquid mass flow controller 49 and a valve 50. In the vaporizer 33, each supplied liquid raw material is vaporized together with the solvent to be a raw material gas, which is supplied to the gas mixer 36 through a temperature-controlled pipe. Further, a nitrogen purge line is connected to the outlet of the vaporizer 33, so that the flow rate of the gas flowing into the film forming chamber 31 can be made constant during film formation and during non-film formation. ing.

一方、反応ガス（Ｏ2）は、マスフローコントローラ３４を介して一定の流量でガス混合器３６に供給される。このとき、反応ガスの温度は、熱交換器３５によって原料の気化温度まで上昇させられる。 On the other hand, the reaction gas (O 2 ) is supplied to the gas mixer 36 through the mass flow controller 34 at a constant flow rate. At this time, the temperature of the reaction gas is raised to the vaporization temperature of the raw material by the heat exchanger 35.

そして、ガス混合器３６の中で、原料ガスと反応ガスとが混合され、混合ガスがシャワーヘッド３２に流れる。   In the gas mixer 36, the raw material gas and the reaction gas are mixed, and the mixed gas flows to the shower head 32.

成膜室３１では、ウェハへの成膜時には、例えばウェハの温度を５００乃至６５０℃に保持しておく。このような状態で、シャワーヘッド３２から混合ガスがステージ（図示せず）に向けて、即ちこのステージ上に載置されたウェハに向けて供給されると、混合ガス中の有機金属ガスがウェハ表面において、ウェハの熱エネルギによって分解され、薄膜（例えば、ＰＺＴ薄膜）が形成される。成膜に使用されなかった成膜ガスは真空ポンプ３８により吸引され、排気ポートを通じて、除害装置９による分解が行われる。そして、無害化されて大気中に排気される。   In the film forming chamber 31, for example, the temperature of the wafer is kept at 500 to 650 ° C. during film formation on the wafer. In this state, when the mixed gas is supplied from the shower head 32 toward the stage (not shown), that is, toward the wafer placed on the stage, the organometallic gas in the mixed gas is changed to the wafer. At the surface, it is decomposed by the thermal energy of the wafer to form a thin film (eg, a PZT thin film). The film forming gas that has not been used for film formation is sucked by the vacuum pump 38 and decomposed by the abatement apparatus 9 through the exhaust port. Then, it is rendered harmless and exhausted into the atmosphere.

そして、この実験では、図５に示すように、下地膜５１上に、Ｉｒからなる下部電極５２、強誘電体膜（ＰＺＴ膜）の初期層５３、コア層５４及び終端層５５、並びにＩｒＯ2からなる上部電極５６を形成した。 In this experiment, as shown in FIG. 5, a lower electrode 52 made of Ir, an initial layer 53 of a ferroelectric film (PZT film), a core layer 54 and a termination layer 55, and IrO 2 are formed on a base film 51. The upper electrode 56 made of was formed.

ＰＺＴ膜の初期層５３、コア層５４及び終端層５５の形成に当たっては、図４に示すＭＯＣＶＤ装置を用いた。そして、Ｐｂを含有する有機金属としてＰｂ（ＤＰＭ）2（ジ−ピバロイルメタナート−鉛）を用い、Ｚｒを含有する有機金属としてＺｒ（ＤＭＨＤ）4（ジ−メチルヘキサンディオネート−ジルコニウム）を用い、Ｔｉを含有する有機金属として、Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2（ジ−ピバロイルメタナート−イソ−プロポキシ−チタニウム）を用いた。また、溶媒としてＴＨＦを用いた。また、ウェハとしては、直径が６インチのシリコンウェハを使用し、ウェハの温度は６２０℃に設定した。 In forming the initial layer 53, core layer 54, and termination layer 55 of the PZT film, the MOCVD apparatus shown in FIG. 4 was used. Then, Pb (DPM) 2 (di-pivaloylmethanate-lead) is used as the organic metal containing Pb, and Zr (DMHD) 4 (di-methylhexanedioneate-zirconium) is used as the organic metal containing Zr. And Ti (O—iPr) 2 (DPM) 2 (di-pivaloylmethanate-iso-propoxy-titanium) was used as the organic metal containing Ti. Moreover, THF was used as a solvent. Further, a silicon wafer having a diameter of 6 inches was used as the wafer, and the wafer temperature was set to 620 ° C.

初期層５３は、低酸素分圧にて５ｎｍの厚さで形成した。コア層５４の厚さは１２０ｎｍとした。終端層５５は、過剰Ｚｒ層として形成した。これらの一連の成膜は、各原料の流量を制御しながら連続して行った。   The initial layer 53 was formed with a thickness of 5 nm at a low oxygen partial pressure. The thickness of the core layer 54 was 120 nm. The termination layer 55 was formed as an excess Zr layer. These series of film formation were continuously performed while controlling the flow rate of each raw material.

このように、この実験では、各原料の流量を独立して制御することにより、ＰＺＴ膜の組成を制御した。但し、最初から組成の調整を済ませた原料を用いることも可能である。しかし、この実験では、ＰＺＴ膜を３層構造とするため、このような原料を用いる場合には、３種の組成調整済み原料が必要になる。また、このような原料を用いた場合には、ＭＯＣＶＤ装置の性能に依存した組成の変動を調整することもできない。このため、この実験では、Ｐｂ、Ｚｒ及びＰｂの原料として、夫々独立したものを用いた。   Thus, in this experiment, the composition of the PZT film was controlled by independently controlling the flow rate of each raw material. However, it is also possible to use a raw material whose composition has been adjusted from the beginning. However, in this experiment, since the PZT film has a three-layer structure, when such raw materials are used, three kinds of composition-adjusted raw materials are required. In addition, when such a raw material is used, it is not possible to adjust the composition variation depending on the performance of the MOCVD apparatus. For this reason, in this experiment, independent materials were used as raw materials for Pb, Zr and Pb, respectively.

このようにして６種の試料を作製し、これらのスイッチング電荷量Ｑｓｗ及びリーク電流を測定した。下記表１に、各試料における終端層５５の組成及び膜厚を示す。なお、表１中の「Ｐｂ／（Ｚｒ＋Ｔｉ）」は、Ｚｒ原子及びＴｉ原子の総数に対するＰｂ原子の総数の割合を示し、「Ｚｒ／（Ｚｒ＋Ｔｉ）」は、Ｚｒ原子及びＴｉ原子の総数に対するＺｒ原子の総数の割合を示す。従って、「Ｐｂ／（Ｚｒ＋Ｔｉ）」が１より大きいことは、平衡組成よりもＰｂが過剰に含有されていることを示し、「Ｚｒ／（Ｚｒ＋Ｔｉ）」が０．５よりも大きいことは、平衡組成よりもＺｒが過剰に含有されていることを示している。   In this way, six types of samples were prepared, and their switching charge amount Qsw and leakage current were measured. Table 1 below shows the composition and film thickness of the termination layer 55 in each sample. In Table 1, “Pb / (Zr + Ti)” indicates the ratio of the total number of Pb atoms to the total number of Zr atoms and Ti atoms, and “Zr / (Zr + Ti)” indicates Zr with respect to the total number of Zr atoms and Ti atoms. Indicates the ratio of the total number of atoms. Therefore, “Pb / (Zr + Ti)” larger than 1 indicates that Pb is contained in excess of the equilibrium composition, and that “Zr / (Zr + Ti)” is larger than 0.5 It shows that Zr is contained in excess of the composition.

Figure 0005360023
Figure 0005360023

試料Ｎｏ．１では、終端層５５を形成しなかった。即ち、試料Ｎｏ．１は、従来のＰＺＴ膜と同様の構造を備えていた。試料Ｎｏ．２、Ｎｏ．３及びＮｏ．４については、終端層５５の「Ｚｒ／（Ｚｒ＋Ｔｉ）」を変化させた。また、試料Ｎｏ．５及びＮｏ．６については、試料Ｎｏ．３に対し、終端層５５の厚さを変化させた。なお、初期層５３及びコア層５４の組成については、いずれも「Ｐｂ／（Ｚｒ＋Ｔｉ）」を１．１８とし、「Ｚｒ／（Ｚｒ＋Ｔｉ）」を０．４５とした。   Sample No. In 1, the termination layer 55 was not formed. That is, sample no. 1 had the same structure as a conventional PZT film. Sample No. 2, no. 3 and no. For “4”, “Zr / (Zr + Ti)” of the termination layer 55 was changed. Sample No. 5 and no. For sample 6, sample no. 3, the thickness of the termination layer 55 was changed. As for the composition of the initial layer 53 and the core layer 54, “Pb / (Zr + Ti)” was 1.18 and “Zr / (Zr + Ti)” was 0.45.

スイッチング電荷量Ｑｓｗ及びリーク電流の測定結果を、夫々図６及び図７に示す。   The measurement results of the switching charge amount Qsw and the leakage current are shown in FIGS. 6 and 7, respectively.

試料Ｎｏ．１では、図６に示すように、良好なスイッチング電荷量Ｑｓｗが得られたが、終端層５５が形成されていないため、図７に示すように、リーク電流が非常に高くなった。   Sample No. In FIG. 1, a good switching charge amount Qsw was obtained as shown in FIG. 6, but since the termination layer 55 was not formed, the leakage current was very high as shown in FIG.

これに対し、試料Ｎｏ．２〜Ｎｏ．６では、図６及び図７に示すように、終端層５５の厚さが薄い試料Ｎｏ．５を除き、高いスイッチング電荷量Ｑｓｗを確保しながら、リーク電流を低減することができた。なお、試料Ｎｏ．２〜Ｎｏ．４の結果から分かるように、「Ｚｒ／（Ｚｒ＋Ｔｉ）」の値が０．５以上であれば、この値が相違していても同様の結果が得られた。   In contrast, sample no. 2-No. 6, as shown in FIG. 6 and FIG. Except for 5, it was possible to reduce the leakage current while securing a high switching charge amount Qsw. Sample No. 2-No. As can be seen from the result of 4, if the value of “Zr / (Zr + Ti)” is 0.5 or more, the same result was obtained even if this value was different.

本願発明者は、初期層５３を過剰Ｚｒ層とした場合の電気的特性についての実験も行った。この実験では、初期層５３については、「Ｐｂ／（Ｚｒ＋Ｔｉ）」を１．１５とし、「Ｚｒ／（Ｚｒ＋Ｔｉ）」を０．５５とし、厚さを５ｎｍとした。コア層５４については、「Ｐｂ／（Ｚｒ＋Ｔｉ）」を１．１７とし、「Ｚｒ／（Ｚｒ＋Ｔｉ）」を０．４５とし、厚さを１２０ｎｍとした。但し、終端層５５は形成しなかった。そして、前述の実験と同様に、スイッチング電荷量Ｑｓｗ及びリーク電流の測定を行った。また、Ｘ線回折法（ＸＲＤ）により、ＰＺＴ膜（初期層５３及びコア層５４）の配向を確認した。これらの結果を図８乃至図１０に示す。なお、図８中の実線（過剰Ｔｉ）は、比較のために作製した、過剰Ｚｒの初期層５３を備えない試料（従来の強誘電体キャパシタに相当する試料）の配向を示しており、破線（過剰Ｚｒ）が過剰Ｚｒの初期層５３を備えた試料の配向を示している。   The inventor of the present application also conducted experiments on electrical characteristics when the initial layer 53 was an excess Zr layer. In this experiment, for the initial layer 53, “Pb / (Zr + Ti)” was 1.15, “Zr / (Zr + Ti)” was 0.55, and the thickness was 5 nm. For the core layer 54, “Pb / (Zr + Ti)” was 1.17, “Zr / (Zr + Ti)” was 0.45, and the thickness was 120 nm. However, the termination layer 55 was not formed. Then, similarly to the above-described experiment, the switching charge amount Qsw and the leakage current were measured. Further, the orientation of the PZT film (the initial layer 53 and the core layer 54) was confirmed by X-ray diffraction (XRD). These results are shown in FIGS. Note that the solid line (excess Ti) in FIG. 8 indicates the orientation of a sample (a sample corresponding to a conventional ferroelectric capacitor) that is prepared for comparison and does not have the initial layer 53 of excess Zr. (Excess Zr) indicates the orientation of the sample with the initial layer 53 of excess Zr.

図８に示すように、初期層５３が形成されている場合であっても、初期層５３が形成されていない場合と同程度に、ＰＺＴ膜は（１１１）に配向していた。即ち、初期層５３を過剰Ｚｒ層としても配向性は低下しなかった。   As shown in FIG. 8, even when the initial layer 53 is formed, the PZT film is oriented to (111) as much as when the initial layer 53 is not formed. That is, the orientation did not decrease even when the initial layer 53 was an excess Zr layer.

また、図９及び図１０に示すように、終端層５５を過剰Ｚｒ層としたときの結果（図６及び図７）と比較しても遜色のない結果が得られた。   Further, as shown in FIGS. 9 and 10, even when compared with the results obtained when the termination layer 55 is an excess Zr layer (FIGS. 6 and 7), the same results were obtained.

（本発明の実施形態）
次に、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 (Embodiment of the present invention)
Next, embodiments of the present invention will be specifically described with reference to the accompanying drawings. FIG. 11 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by the method according to the embodiment of the present invention.

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。   In this memory cell array, a plurality of bit lines 103 extending in one direction and a plurality of word lines 104 and plate lines 105 extending in a direction perpendicular to the direction in which the bit lines 103 extend are provided. In addition, a plurality of memory cells of the ferroelectric memory according to the present embodiment are arranged in an array so as to be aligned with the lattice formed by the bit lines 103, the word lines 104, and the plate lines 105. Each memory cell is provided with a ferroelectric capacitor 101 and a MOS transistor 102.

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。   The gate of the MOS transistor 102 is connected to the word line 104. Further, one source / drain of the MOS transistor 102 is connected to the bit line 103, and the other source / drain is connected to one electrode of the ferroelectric capacitor 101. The other electrode of the ferroelectric capacitor 101 is connected to the plate line 105. Each word line 104 and plate line 105 are shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which they extend. Similarly, each bit line 103 is shared by a plurality of MOS transistors 102 arranged in the same direction as the extending direction thereof. The direction in which the word line 104 and the plate line 105 extend and the direction in which the bit line 103 extends may be referred to as a row direction and a column direction, respectively. However, the arrangement of the bit line 103, the word line 104, and the plate line 105 is not limited to the above.

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。   In the memory cell array of the ferroelectric memory configured as described above, data is stored according to the polarization state of the ferroelectric film provided in the ferroelectric capacitor 101.

次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図１２Ａ乃至図１２Ｋは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。   Next, a method for manufacturing a ferroelectric memory (semiconductor device) according to an embodiment of the present invention will be described. However, here, for convenience, the cross-sectional structure of each memory cell will be described together with its manufacturing method. 12A to 12K are cross-sectional views showing a method of manufacturing a ferroelectric memory according to the embodiment of the present invention in the order of steps.

本実施形態においては、先ず、図１２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。   In this embodiment, first, as shown in FIG. 12A, an element isolation insulating film 2 for partitioning an element active region is formed on the surface of a semiconductor substrate 1 such as a Si substrate by, for example, a LOCOS (LOCOS: Local Oxidation of Silicon) method. To form. Next, in the element active region partitioned by the element isolation insulating film 2, the gate insulating film 3, the gate electrode 4, the silicide layer 5, the sidewall 6, and the source composed of the low concentration diffusion layer 21 and the high concentration diffusion layer 22 are provided. A transistor (MOSFET) having a drain diffusion layer is formed. Next, a silicon oxynitride film 7 is formed on the entire surface so as to cover the MOSFET, and a silicon oxide film 8 is further formed on the entire surface. The silicon oxynitride film 7 is formed to prevent hydrogen deterioration of the gate insulating film 3 and the like when the silicon oxide film 8 is formed.

その後、シリコン酸化膜８上に下部電極膜９及び強誘電体膜１０を順次形成する。下部電極膜９は、例えばＴｉ膜及びその上に形成されたＰｔ膜から構成される。また、強誘電体膜１０は、図６及び図７に示す試料Ｎｏ．２、Ｎｏ．３、Ｎｏ．４又はＮｏ．６と同様の方法で形成する。続いて、強誘電体膜１０の結晶化アニールを行う。次に、強誘電体膜１０上に上部電極膜を形成し、これをパターニングすることにより、上部電極１１を形成する。上部電極は、例えばＩｒＯx膜からなる。次いで、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。 Thereafter, a lower electrode film 9 and a ferroelectric film 10 are sequentially formed on the silicon oxide film 8. The lower electrode film 9 is composed of, for example, a Ti film and a Pt film formed thereon. Further, the ferroelectric film 10 has a sample No. shown in FIGS. 2, No. 3, no. 4 or No. 6 is formed by the same method. Subsequently, crystallization annealing of the ferroelectric film 10 is performed. Next, an upper electrode film is formed on the ferroelectric film 10, and the upper electrode 11 is formed by patterning the upper electrode film. The upper electrode is made of, for example, an IrO x film. Next, oxygen annealing is performed to recover damage caused by patterning using etching.

その後、図１２Ｂに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜を形成する。続いて、剥がれ防止用の酸素アニールを行う。   Thereafter, as shown in FIG. 12B, the ferroelectric film 10 is patterned to form a capacitive insulating film. Subsequently, oxygen annealing for preventing peeling is performed.

次に、図１２Ｃに示すように、保護膜としてＡｌ2Ｏ3膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ2Ｏ3膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。 Next, as shown in FIG. 12C, an Al 2 O 3 film 12 is formed on the entire surface by a sputtering method as a protective film. Next, oxygen annealing is performed in order to reduce damage caused by sputtering. The protective film (Al 2 O 3 film 12) prevents hydrogen from entering the ferroelectric capacitor from the outside.

その後、図１２Ｄに示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９のパターニングを行うことにより、下部電極を形成する。続いて、剥がれ防止用の酸素アニールを行う。 Thereafter, as shown in FIG. 12D, the lower electrode is formed by patterning the Al 2 O 3 film 12 and the lower electrode film 9. Subsequently, oxygen annealing for preventing peeling is performed.

次に、図１２Ｅに示すように、保護膜としてＡｌ2Ｏ3膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。 Next, as shown in FIG. 12E, an Al 2 O 3 film 13 is formed on the entire surface by a sputtering method as a protective film. Next, oxygen annealing is performed to reduce capacitor leakage.

その後、図１２Ｆに示すように、層間絶縁膜１４を、例えば高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。   Thereafter, as shown in FIG. 12F, an interlayer insulating film 14 is formed on the entire surface by, for example, a high-density plasma method. The thickness of the interlayer insulating film 14 is, for example, about 1.5 μm.

続いて、図１２Ｇに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、シリコン酸化膜８及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。 Subsequently, as shown in FIG. 12G, the interlayer insulating film 14 is planarized by a CMP (Chemical Mechanical Polishing) method. Next, plasma treatment using N 2 O gas is performed. As a result, the surface layer portion of the interlayer insulating film 14 is slightly nitrided, making it difficult for moisture to enter the inside. This plasma treatment is effective if a gas containing at least one of N and O is used. Next, holes reaching the high concentration diffusion layer 22 of the transistor are formed in the interlayer insulating film 14, the Al 2 O 3 film 13, the silicon oxide film 8, and the silicon oxynitride film 7. Then, a barrier metal film (not shown) is formed by continuously forming a Ti film and a TiN film in the hole by sputtering. Subsequently, a W film is buried in the hole by a CVD (chemical vapor deposition) method, and the W film is planarized by a CMP method, thereby forming a W plug 15.

次に、図１２Ｈに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。   Next, as shown in FIG. 12H, an SiON film 16 is formed as an antioxidant film for the W plug 15 by, for example, a plasma enhanced CVD method.

次いで、図１２Ｉに示すように、上部電極１１まで到達する孔及び下部電極（下部電極膜９）まで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。 Next, as shown in FIG. 12I, the holes reaching the upper electrode 11 and the holes reaching the lower electrode (lower electrode film 9) are made into the SiON film 16, the interlayer insulating film 14, the Al 2 O 3 film 13, and the Al 2 O Three films 12 are formed. Thereafter, oxygen annealing is performed to recover the damage.

続いて、図１２Ｊに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｋに示すように、上部電極１１の表面の一部、下部電極（下部電極膜９）の表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１又は下部電極とをＡｌ配線１７で互いに接続する。   Subsequently, as shown in FIG. 12J, the surface of the W plug 15 is exposed by removing the SiON film 16 over the entire surface by etch back. Next, as shown in FIG. 2K, an Al film is formed with a part of the surface of the upper electrode 11, a part of the surface of the lower electrode (lower electrode film 9), and the surface of the W plug 15 exposed. Then, the Al wiring 17 is formed by patterning the Al film. At this time, for example, the W plug 15 and the upper electrode 11 or the lower electrode are connected to each other by the Al wiring 17.

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。   Thereafter, further formation of an interlayer insulating film, formation of contact plugs, formation of wiring from the second layer onward, and the like are performed. Then, for example, a cover film made of a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.

このように、本実施形態では、誘電体膜１０を図６及び図７に示す試料Ｎｏ．２、Ｎｏ．３、Ｎｏ．４又はＮｏ．６と同様の方法で形成しているので、その終端層が過剰Ｚｒ層となっている。従って、リーク電流の変動が抑制される。このため、ＰＺＴ膜のＡ／Ｂ比を予め低く設定せずとも、リーク電流が許容値を超えることを抑制することができる。即ち、Ａ／Ｂ比を高くすることで、容易に高いスイッチング電荷量Ｑｓｗを確保することができる。   As described above, in this embodiment, the dielectric film 10 is formed of the sample No. shown in FIGS. 2, no. 3, no. 4 or No. 6, the termination layer is an excess Zr layer. Therefore, the fluctuation of the leakage current is suppressed. For this reason, it is possible to prevent the leakage current from exceeding the allowable value without setting the A / B ratio of the PZT film low in advance. That is, by increasing the A / B ratio, a high switching charge amount Qsw can be easily ensured.

なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、ＭＯＳＦＥＴ等のトランジスタに接続されたＷプラグ等のコンタクトプラグの一部は、例えば、強誘電体キャパシタの下部電極に接続される。   In the above-described embodiment, the planar type ferroelectric capacitor is manufactured. However, the present invention may be applied to a stack type ferroelectric capacitor. In this case, a part of a contact plug such as a W plug connected to a transistor such as a MOSFET is connected to a lower electrode of a ferroelectric capacitor, for example.

また、強誘電体膜の材料はＰＺＴに限定されるものではなく、例えば、ＰＺＴに、Ｃａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及び／又はＷをドーピングしたものを用いることもできる。更に、ＰＺＴ系の膜以外に、ＳＢＴ系の膜やＢｉ層状系の膜を形成した場合にも、本発明の効果が得られる。但し、強誘電体膜の結晶構造はＡＢＯ3型である必要があり、また、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層（例えば、過剰Ｚｒ層）を強誘電体膜内に設ける必要がある。これは、価数が変化しやすい原子は、その原子に結合している酸素が欠落しても安定して存在し得るため、価数が変化しやすい原子が多いほど、強誘電体膜中に電子が遊離しやすく、リーク電流が大きくなりやすいからである。即ち、最も価数が変化しにくい原子を過剰に含有する非平衡層を設けることにより、このようなリーク電流の増大を抑制することができる。例えば、ＰＺＴの場合、ＺｒとＴｉとを比較すると、Ｚｒの価数は４から変化しにくいが、Ｔｉの価数は４から２に変化しやすい。このため、上述の実施形態では、過剰Ｚｒ層を設けているのである。 The material of the ferroelectric film is not limited to PZT. For example, PZT doped with Ca, Sr, La, Nb, Ta, Ir, and / or W can be used. Furthermore, the effects of the present invention can also be obtained when an SBT film or a Bi layer film is formed in addition to the PZT film. However, the crystal structure of the ferroelectric film needs to be of ABO 3 type, and among the plurality of types of atoms arranged at the B site, the atom whose valence is most difficult to change is determined for the plurality of types of atoms. Therefore, it is necessary to provide a non-equilibrium layer (for example, an excess Zr layer) in excess in the equilibrium composition of the ferroelectric film. This is because an atom whose valence is likely to change can exist stably even if oxygen bonded to the atom is lost, and the more atoms whose valence is likely to change, the more This is because electrons are easily liberated and leakage current tends to increase. That is, by providing a non-equilibrium layer containing an excessive amount of atoms whose valence is most difficult to change, such an increase in leakage current can be suppressed. For example, in the case of PZT, when comparing Zr and Ti, the valence of Zr hardly changes from 4, but the valence of Ti easily changes from 4 to 2. For this reason, in the above-mentioned embodiment, the excess Zr layer is provided.

また、強誘電体膜の配向を考慮すると、非平衡層は終端層として形成することが好ましいが、これに限定されず、例えば初期層として形成してもよい。但し、非平衡層の位置に拘わらず、その厚さは２０ｎｍ以下であることが好ましい。これは、非平衡層の厚さが２０ｎｍを超えると、強誘電体キャパシタのスイッチング電荷量Ｑｓｗが不十分となる虞があるからである。また、上記の実験結果から分かるように、非平衡層の厚さは２ｎｍ以上であることが好ましい。   In consideration of the orientation of the ferroelectric film, the non-equilibrium layer is preferably formed as a termination layer, but is not limited thereto, and may be formed as an initial layer, for example. However, the thickness is preferably 20 nm or less regardless of the position of the non-equilibrium layer. This is because if the thickness of the non-equilibrium layer exceeds 20 nm, the switching charge amount Qsw of the ferroelectric capacitor may become insufficient. Further, as can be seen from the above experimental results, the thickness of the non-equilibrium layer is preferably 2 nm or more.

また、非平衡層におけるＡ／Ｂ比は、強誘電体膜内の他の部分におけるＡ／Ｂ比よりも小さいことが好ましい。これは、強誘電体内の他の部分がより大きくスイッチング電荷量Ｑｓｗに寄与するからである。   The A / B ratio in the non-equilibrium layer is preferably smaller than the A / B ratio in other portions in the ferroelectric film. This is because the other part in the ferroelectric contributes more to the switching charge amount Qsw.

また、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。   In addition, the structure of the ferroelectric memory cell is not limited to the 1T1C type, and may be a 2T2C type.

Claims (6)

半導体基板と、
前記半導体基板の上方に形成された一対の電極と、
前記一対の電極の間に挟まれた、ＡＢＯ3型構造からなる強誘電体膜と、
を有し、
前記強誘電体膜は少なくとも２層からなり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層が、前記強誘電体膜の中で最上部に位置し、
前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比は、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さいことを特徴とする半導体装置。 A semiconductor substrate;
A pair of electrodes formed above the semiconductor substrate;
A ferroelectric film having an ABO 3 type structure sandwiched between the pair of electrodes;
Have
The ferroelectric film is composed of at least two layers, and contains an atom whose valence is most difficult to change among a plurality of types of atoms arranged at the B site in excess of an equilibrium composition for the plurality of types of atoms. A non-equilibrium layer is located at the top of the ferroelectric film ;
When the ratio of the number of A-site atoms to the number of B-site atoms in any part of the ferroelectric film is defined as A / B ratio, the A / B ratio in the nonequilibrium layer is the ferroelectric A semiconductor device characterized by being smaller than the A / B ratio in a layer located below the non-equilibrium layer in the body film . 前記非平衡層の厚さは、２ｎｍ以上、かつ２０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a thickness of the nonequilibrium layer is 2 nm or more and 20 nm or less. 前記強誘電体膜のＡサイトに配置される原子はＰｂを含み、Ｂサイトに配置される原子はＺｒ及びＴｉを含み、
前記非平衡層は、Ｚｒを、Ｚｒ及びＴｉについての平衡組成よりも過剰に含有することを特徴とする請求項１に記載の半導体装置。 The atoms arranged at the A site of the ferroelectric film include Pb, the atoms arranged at the B site include Zr and Ti,
The semiconductor device according to claim 1, wherein the non-equilibrium layer contains Zr in excess of the equilibrium composition for Zr and Ti. 半導体基板の上方に、一対の電極と、前記一対の電極の間に挟まれ、かつ少なくとも２層からなる強誘電体膜とを備えた強誘電体キャパシタを形成する工程を有し、
前記強誘電体膜を形成するに当たり、Ｂサイトに配置される複数種の原子のうちで最も価数が変化しにくい原子を、前記複数種の原子についての平衡組成よりも過剰に含有する非平衡層を、前記強誘電体膜の中で最上部に形成し、
前記強誘電体膜内の任意の部分におけるＡサイトの原子の数とＢサイトの原子の数との比をＡ／Ｂ比としたとき、前記非平衡層におけるＡ／Ｂ比を、前記強誘電体膜内で前記非平衡層より下方に位置する層におけるＡ／Ｂ比よりも小さくすることを特徴とする半導体装置の製造方法。 Forming a ferroelectric capacitor having a pair of electrodes and a ferroelectric film sandwiched between the pair of electrodes and formed of at least two layers above the semiconductor substrate;
In forming the ferroelectric film, a non-equilibrium containing an atom whose valence is most difficult to change among a plurality of types of atoms arranged at a B site in excess of the equilibrium composition of the plurality of types of atoms. Forming a layer on top of the ferroelectric film ;
When the ratio of the number of A-site atoms to the number of B-site atoms in an arbitrary portion in the ferroelectric film is defined as an A / B ratio, the A / B ratio in the nonequilibrium layer is determined as the ferroelectric. A method for manufacturing a semiconductor device, wherein the A / B ratio in a layer located below the non-equilibrium layer in the body film is made smaller . 前記非平衡層の厚さを、２ｎｍ以上、かつ２０ｎｍ以下とすることを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein the thickness of the non-equilibrium layer is 2 nm or more and 20 nm or less. 前記強誘電体膜として、Ａサイトに配置される原子はＰｂを含み、Ｂサイトに配置される原子はＺｒ及びＴｉを含む膜を形成し、
前記非平衡層として、Ｚｒを、Ｚｒ及びＴｉについての平衡組成よりも過剰に含有する層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。 As the ferroelectric film, atoms arranged at the A site contain Pb, atoms arranged at the B site form a film containing Zr and Ti,
5. The method of manufacturing a semiconductor device according to claim 4, wherein a layer containing Zr in excess of the equilibrium composition of Zr and Ti is formed as the non-equilibrium layer.
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