JP5353929B2 - Display controller, display system, and display control method - Google Patents

Display controller, display system, and display control method Download PDF

Info

Publication number
JP5353929B2
JP5353929B2 JP2011065235A JP2011065235A JP5353929B2 JP 5353929 B2 JP5353929 B2 JP 5353929B2 JP 2011065235 A JP2011065235 A JP 2011065235A JP 2011065235 A JP2011065235 A JP 2011065235A JP 5353929 B2 JP5353929 B2 JP 5353929B2
Authority
JP
Japan
Prior art keywords
gradation
pulse
clock
register
setting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011065235A
Other languages
Japanese (ja)
Other versions
JP2011154392A (en
Inventor
清秀 友原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2011065235A priority Critical patent/JP5353929B2/en
Publication of JP2011154392A publication Critical patent/JP2011154392A/en
Application granted granted Critical
Publication of JP5353929B2 publication Critical patent/JP5353929B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display controller, a display system, and a display control method, attaining a desired gradation expression by allowing delicate gamma correction. <P>SOLUTION: The display controller 540 includes: a GCLK generation section 100 as a gradation clock generation unit which generates, within a prescribed period of time starting from a reference timing, a gradation clock having first to N-th (N is an integer of 2 or more) gradation pulses; a gradation pulse clock selection register 122 which specifies a reference clock for specifying, from a plurality of clocks having different frequencies, respective gradation pulses of the first to N-th gradation pulses; and gradation pulse setting register groups 120-1 to 120-N for setting each gradation pulse edge of the gradation pulses of the first to the N-th gradation pulses. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

本発明は、表示コントローラ、表示システム及び表示制御方法に関する。   The present invention relates to a display controller, a display system, and a display control method.

近年、ＥＬ（electroluminescence）素子を用いた表示デバイスが注目されている。特に有機材料の薄膜により形成されたＥＬ素子を有する有機ＥＬパネルは、自発光型であるためバックライトが不要となり広視野角を実現する。また、液晶パネルと比較すると高速応答であるため、簡素な構成でカラー動画表示を容易に実現できるようになる。   In recent years, display devices using EL (electroluminescence) elements have attracted attention. In particular, an organic EL panel having an EL element formed of a thin film of an organic material is a self-luminous type, so that a backlight is not required and a wide viewing angle is realized. In addition, since it has a higher response speed than a liquid crystal panel, a color moving image display can be easily realized with a simple configuration.

このような有機ＥＬパネルは、液晶パネルと同様に単純マトリクス型とアクティブマトリクス型とがある。単純マトリクス型の有機ＥＬパネルを駆動する場合、パルス幅変調（Pulse Width Modulation：以下、ＰＷＭと略す）により階調制御を行うことができる。   Such an organic EL panel is classified into a simple matrix type and an active matrix type similarly to the liquid crystal panel. When driving a simple matrix type organic EL panel, gradation control can be performed by pulse width modulation (hereinafter abbreviated as PWM).

特開平１１−７３１５９号公報Japanese Patent Laid-Open No. 11-73159

しかしながら、液晶パネルの製造技術に比べて有機ＥＬパネルの製造技術は成熟しておらず、製造ばらつきが大きい。そのため、いわゆる階調特性がばらつく。従って、液晶パネルの駆動と異なり、ＰＷＭによる階調制御を行っても所望の階調表現を実現できないことが多い。   However, the manufacturing technology of the organic EL panel is not mature as compared with the manufacturing technology of the liquid crystal panel, and the manufacturing variation is large. Therefore, so-called gradation characteristics vary. Therefore, unlike the driving of the liquid crystal panel, it is often impossible to realize a desired gradation expression even by performing gradation control by PWM.

その一方で、高精細な階調表現に対する市場の要求が強く、階調数を増加させたり、きめ細かく各階調を設定できるようにする必要がある。ＰＷＭによる階調制御を行おうとすると、階調データに対応したパルス幅を有するＰＷＭ信号を駆動信号として生成する。ところが、階調数の増加は階調クロックのパルス数を増加させ、きめ細かく各階調を設定するためには階調クロックのパルスの設定に必要な回路を増加させる。   On the other hand, there is a strong market demand for high-definition gradation expression, and it is necessary to increase the number of gradations and to set each gradation finely. When gradation control is performed by PWM, a PWM signal having a pulse width corresponding to gradation data is generated as a drive signal. However, the increase in the number of gradations increases the number of gradation clock pulses, and in order to set each gradation finely, the number of circuits required for setting the gradation clock pulses is increased.

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラ、表示システム及び表示制御方法を提供することにある。   The present invention has been made in view of the technical problems as described above, and an object of the present invention is to provide a display controller, a display system, and a display control capable of fine gamma correction and realizing a desired gradation expression. It is to provide a method.

また本発明の他の目的は、回路規模の増大を抑えつつ、階調数を増加させて高精細な階調表現に寄与できる表示コントローラ、表示システム及び表示制御方法を提供することにある。   Another object of the present invention is to provide a display controller, a display system, and a display control method capable of contributing to high-definition gradation expression by increasing the number of gradations while suppressing an increase in circuit scale.

更に本発明の他の目的は、回路規模の増大を抑えつつ、きめ細かい階調の設定が可能な表示コントローラ、表示システム及び表示制御方法を提供することにある。   Still another object of the present invention is to provide a display controller, a display system, and a display control method capable of finely setting gradations while suppressing an increase in circuit scale.

上記課題を解決するために本発明は、
パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
周波数の異なる複数のクロックの中から、前記第１〜第Ｎの階調パルスの各階調パルスを指定するための基準クロックが指定される階調パルスクロック選択レジスタと、
前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、
前記階調クロック生成部が、
前記基準クロックを単位として、前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定する表示コントローラに関係する。 In order to solve the above problems, the present invention
A display controller that outputs a gradation clock for specifying a changing point of a pulse width modulation signal,
A gray scale clock generating section for generating a gray scale clock having first to Nth (N is an integer of 2 or more) gray scale pulses within a predetermined period starting from a reference timing;
A grayscale pulse clock selection register for designating a reference clock for designating each grayscale pulse of the first to Nth grayscale pulses from a plurality of clocks having different frequencies;
A gradation pulse setting register group for setting an edge of each gradation pulse of the first to Nth gradation pulses;
The gradation clock generator is
Using the reference clock as a unit, the interval between the reference timing and the edge of the first gradation pulse, and the edge of the (i−1) th (2 ≦ i ≦ N, i is an integer) gradation pulse and the first gradation pulse. The present invention relates to a display controller that sets the interval between i and the edge of the gradation pulse based on the setting value of each register of the gradation pulse setting register group.

本発明によれば、パルス幅変調信号の変化点を特定するための階調クロックの各階調パルスのエッジのタイミングを個別に設定できるようになる。そのため、きめ細かいガンマ補正を実現できる。また、各階調パルスのエッジの設定単位となる基準クロックの周波数を異ならせることができるので、ガンマ補正を高精度行う場合には、より一層きめ細かく各階調を設定でき、ガンマ補正の精度が必要とされない場合には、低い周波数の金寿ロックで各階調を設定できるようになる。   According to the present invention, the timing of the edge of each gradation pulse of the gradation clock for specifying the changing point of the pulse width modulation signal can be set individually. Therefore, fine gamma correction can be realized. In addition, since the frequency of the reference clock, which is the unit for setting the edge of each gradation pulse, can be varied, when performing gamma correction with high accuracy, each gradation can be set more finely and gamma correction accuracy is required. If not, each gradation can be set with a low-frequency gold life lock.

また本発明は、
パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
前記第１〜第Ｎの階調パルスの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、ｑは整数）の階調パルスのうち１つの階調パルスを指定するための境界指定レジスタと、
前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、
前記階調クロック生成部が、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定し、
前記第ｐの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第ｑの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定する表示コントローラに関係する。 The present invention also provides
A display controller that outputs a gradation clock for specifying a changing point of a pulse width modulation signal,
A gray scale clock generating section for generating a gray scale clock having first to Nth (N is an integer of 2 or more) gray scale pulses within a predetermined period starting from a reference timing;
One gradation pulse among pth (1 ≦ p <N, p is an integer) to qth (p <q ≦ N, q is an integer) gradation pulses of the first to Nth gradation pulses. A boundary specification register to specify,
A gradation pulse setting register group for setting an edge of each gradation pulse of the first to Nth gradation pulses;
The gradation clock generator is
The interval between the reference timing and the edge of the first gradation pulse, and the edge of the (i−1) -th gradation pulse (2 ≦ i ≦ N, i is an integer) and the edge of the i-th gradation pulse Is set based on the setting value of each register of the gradation pulse setting register group,
The edge interval of each gradation pulse from the p-th gradation pulse to the gradation pulse designated by the boundary designation register is set in units of a first clock and designated by the boundary designation register. The present invention relates to a display controller that sets the interval between the edges of each gradation pulse from the gradation pulse to the qth gradation pulse in units of a second clock.

また本発明に係る表示コントローラでは、
前記境界指定レジスタにより、前記第１〜第Ｎの階調パルスの境界が指定される場合に、
周波数の異なる複数のクロックの中から前記第１又は第２のクロックを指定するための階調パルスクロック選択レジスタを含み、
前記階調クロック生成部が、
前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を前記第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎの階調パルスまでの各階調パルスのエッジの間隔を、前記第２のクロックを単位に設定することができる。 In the display controller according to the present invention,
When the boundary of the first to Nth gradation pulses is designated by the boundary designation register,
A gradation pulse clock selection register for designating the first or second clock from a plurality of clocks having different frequencies;
The gradation clock generator is
The edge interval of each gradation pulse from the first gradation pulse to the gradation pulse designated by the boundary designation register is set in units of the first clock and designated by the boundary designation register. The interval between the edges of each gradation pulse from the gradation pulse to the Nth gradation pulse can be set in units of the second clock.

上記のいずれかの発明においては、水平表示期間内に設定される階調クロックの階調パルスのエッジの間隔は、第２のクロック単位で設定された後、第１のクロック単位で設定される。そのためパルス幅変調信号のパルス幅が小さい範囲では、第１のクロック単位でパルス幅変調信号のパルス幅を定めることができる。またパルス幅変調信号のパルス幅が大きい範囲では、第２のクロック単位でパルス幅変調信号のパルス幅を定めることができる。   In any one of the above inventions, the interval between the grayscale pulse edges of the grayscale clock set in the horizontal display period is set in the second clock unit and then in the first clock unit. . Therefore, in the range where the pulse width of the pulse width modulation signal is small, the pulse width of the pulse width modulation signal can be determined in units of the first clock. Further, in the range where the pulse width of the pulse width modulation signal is large, the pulse width of the pulse width modulation signal can be determined in units of the second clock.

これにより、輝度の大きい範囲と小さい範囲とで階調パルスのエッジの間隔を、異なる周波数の基準クロックを単位に設定できるので、細かく設定する必要がある輝度の範囲のみ基準クロックの周波数を高くし、その必要がない輝度の範囲では基準クロックの周波数を低くできる。そのため回路規模の増大を抑えつつ、いわゆる階調特性に応じた高精度なガンマ補正を実現できる。   As a result, the interval between the edges of the grayscale pulse can be set in units of reference clocks with different frequencies between the high luminance range and the low luminance range, so that the frequency of the reference clock is increased only in the luminance range that needs to be set finely. The frequency of the reference clock can be lowered in the luminance range where it is not necessary. Therefore, high-precision gamma correction according to so-called gradation characteristics can be realized while suppressing an increase in circuit scale.

また本発明は、
パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルス又は第１〜第Ｍ（Ｍ＞Ｎ、Ｍは整数）を有する階調クロックを生成する階調クロック生成部と、
第１又は第２の階調数を指定するための階調数選択レジスタと、
前記階調クロックのＮ個の階調パルスの各階調パルスのエッジを設定するための第１〜第Ｎの階調パルス設定レジスタとを含み、
前記階調数選択レジスタにより前記第１の階調数が指定されたとき、
前記階調クロック生成部が、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定し、
前記階調数選択レジスタにより前記第２の階調数が指定されたとき、
前記階調クロック生成部が、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔及び第（ｊ−１）（２≦ｊ≦Ｍ、ｊは整数）及び第ｊの階調パルスのエッジの間隔のうち少なくとも２つの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの１つの階調パルス設定レジスタの設定値に基づいて設定する表示コントローラに関係する。 The present invention also provides
A display controller that outputs a gradation clock for specifying a changing point of a pulse width modulation signal,
A gray scale clock having first to Nth (N is an integer of 2 or more) grayscale pulses or first to Mth (M> N, M is an integer) is generated within a predetermined period starting from a reference timing. A gradation clock generator to
A gradation number selection register for designating the first or second gradation number;
First to Nth gradation pulse setting registers for setting the edge of each gradation pulse of the N gradation pulses of the gradation clock;
When the first gradation number is designated by the gradation number selection register,
The gradation clock generator is
The interval between the reference timing and the edge of the first gradation pulse, and the edge of the (i−1) -th gradation pulse (2 ≦ i ≦ N, i is an integer) and the edge of the i-th gradation pulse Is set based on the set value of the first to Nth gradation pulse setting registers,
When the second gradation number is designated by the gradation number selection register,
The gradation clock generator is
At least two of the interval between the reference timing and the edge of the first gradation pulse and the interval between the (j−1) th (2 ≦ j ≦ M, j is an integer) and the edge of the jth gradation pulse The present invention relates to a display controller that sets an interval based on a setting value of one gradation pulse setting register of the first to Nth gradation pulse setting registers.

本発明によれば、階調数を変化させた（増加させた）場合、１つの階調パルス設定レジスタにより、少なくとも２つの階調パルスのエッジを設定できるようになる。そのため、きめ細かくガンマ補正を実現するために階調パルス毎に階調パルス設定レジスタを設けなくて済み、回路規模の増加を防止できる。   According to the present invention, when the number of gradations is changed (increased), at least two gradation pulse edges can be set by one gradation pulse setting register. Therefore, it is not necessary to provide a gradation pulse setting register for each gradation pulse in order to realize fine gamma correction, and an increase in circuit scale can be prevented.

また本発明に係る表示コントローラでは、
前記第１〜第Ｎの階調パルス又は前記第１〜第Ｍの階調パルスのうち１つの階調パルスを指定するための境界指定レジスタを含み、
前記階調クロック生成部が、
前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎ又は第Ｍの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定することができる。 In the display controller according to the present invention,
A boundary designation register for designating one of the first to Nth gradation pulses or one of the first to Mth gradation pulses;
The gradation clock generator is
The edge interval of each gradation pulse from the first gradation pulse to the gradation pulse designated by the boundary designation register is set in units of the first clock, and the level designated by the boundary designation register is set. The interval between the edges of each gradation pulse from the adjustment pulse to the Nth or Mth gradation pulse can be set in units of the second clock.

また本発明に係る表示コントローラでは、
前記階調クロックが、前記基準タイミングを起点に前記第１の階調パルスから順番に階調パルスを有する場合に、
前記第１のクロックの周波数が、前記第２のクロックの周波数より高くてもよい。 In the display controller according to the present invention,
When the gradation clock has gradation pulses in order from the first gradation pulse starting from the reference timing,
The frequency of the first clock may be higher than the frequency of the second clock.

また本発明に係る表示コントローラでは、
前記第１のクロックが、システムクロックであり、
前記第２のクロックが、前記システムクロックを分周したドットクロックであってもよい。 In the display controller according to the present invention,
The first clock is a system clock;
The second clock may be a dot clock obtained by dividing the system clock.

上記のいずれかの発明によれば、輝度が大きい範囲で、周波数の低い第２のクロック単位で階調パルスの間隔を設定でき、例えば該間隔を設定するためのカウンタのビット数を削減できる等の回路規模の縮小化に寄与できるようになる。   According to any one of the above inventions, the interval between gradation pulses can be set in units of the second clock having a low frequency within a high luminance range. For example, the number of bits of the counter for setting the interval can be reduced. The circuit scale can be reduced.

また本発明は、
複数の走査線と、
複数のデータ線と、
各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
前記複数の走査線を走査する走査ドライバと、
階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、
上記のいずれか記載の表示コントローラとを含み、
前記表示コントローラが、
前記データドライバに対して前記階調クロックを供給し、
前記データドライバが、
前記階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて各データ線を駆動する表示システムに関係する。 The present invention also provides
A plurality of scan lines;
Multiple data lines,
A display panel in which each electroluminescent element includes a plurality of electroluminescent elements specified by any one of the plurality of scanning lines and any one of the plurality of data lines;
A scan driver for scanning the plurality of scan lines;
A data driver that drives the plurality of data lines based on a pulse width modulation signal that is pulse width modulated using gradation data;
Including any of the display controllers described above,
The display controller is
Supplying the gradation clock to the data driver;
The data driver is
The present invention relates to a display system that generates the pulse width modulation signal having a pulse width corresponding to the period of the number of grayscale clocks corresponding to the grayscale data, and drives each data line based on the pulse width modulation signal. To do.

本発明によれば、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラを含む表示システムを提供できる。   According to the present invention, it is possible to provide a display system including a display controller that enables fine gamma correction and realizes desired gradation expression.

また本発明によれば、回路規模の増大を抑えつつ、階調数を増加させて高精細な階調表現に寄与する表示コントローラを含む表示システムを提供できる。   According to the present invention, it is possible to provide a display system including a display controller that contributes to high-definition gradation expression by increasing the number of gradations while suppressing an increase in circuit scale.

更に本発明によれば、回路規模の増大を抑えつつ、きめ細かい階調の設定が可能な表示コントローラを含む表示システムを提供できる。   Furthermore, according to the present invention, it is possible to provide a display system including a display controller capable of finely setting gradations while suppressing an increase in circuit scale.

また本発明は、
階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
周波数の異なる複数のクロックの中から、基準タイミングを起点とする所定期間内に前記第１〜第Ｎの階調パルスの各階調パルスを指定するための基準クロックを指定し、
前記基準クロックを単位として、前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を設定して、前記階調クロックを生成し、
階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動する表示制御方法に関係する。 The present invention also provides
A display control method based on a pulse width modulation signal whose change point is specified by a gradation clock,
Designating a reference clock for designating each gradation pulse of the first to Nth gradation pulses within a predetermined period starting from the reference timing, from among a plurality of clocks having different frequencies,
Using the reference clock as a unit, the interval between the reference timing and the edge of the first gradation pulse, and the edge of the (i−1) th (2 ≦ i ≦ N, i is an integer) gradation pulse and the first gradation pulse. set the interval between the edge of the gradation pulse of i and generate the gradation clock;
Display control method for generating pulse width modulation signal having a pulse width corresponding to a period of the number of grayscale clocks corresponding to grayscale data and driving data lines of a display panel based on the pulse width modulation signal Related to.

また本発明は、
階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
基準タイミングを起点とする所定期間内に第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、ｑは整数）の階調パルスのうち１つの階調パルスを指定し、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を設定して前記階調クロックを生成し、
階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動し、
前記第ｐの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第ｑの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定する表示制御方法に関係する。 The present invention also provides
A display control method based on a pulse width modulation signal whose change point is specified by a gradation clock,
The p-th (1 ≦ p <N, p is an integer) to q-th (g) of the grayscale clock having the first to Nth (N is an integer of 2 or more) grayscale pulses within a predetermined period starting from the reference timing. p <q ≦ N, q is an integer) and designates one gradation pulse,
The interval between the reference timing and the edge of the first gradation pulse, and the edge of the (i−1) -th gradation pulse (2 ≦ i ≦ N, i is an integer) and the edge of the i-th gradation pulse To generate the gradation clock,
Generating the pulse width modulation signal having a pulse width corresponding to a period of the number of clocks of the gradation clock corresponding to the gradation data, and driving the data lines of the display panel based on the pulse width modulation signal;
The edge interval of each gradation pulse from the p-th gradation pulse to the gradation pulse designated by the boundary designation register is set in units of a first clock and designated by the boundary designation register. The present invention relates to a display control method in which the interval between the edges of each gradation pulse from the gradation pulse to the qth gradation pulse is set in units of a second clock.

また本発明に係る表示制御方法では、
前記階調クロックが、前記基準タイミングを起点に前記第１の階調パルスから順番に階調パルスを有する場合に、
前記第１のクロックの周波数が、前記第２のクロックの周波数より高くてもよい。 In the display control method according to the present invention,
When the gradation clock has gradation pulses in order from the first gradation pulse starting from the reference timing,
The frequency of the first clock may be higher than the frequency of the second clock.

また本発明に係る表示制御方法では、
前記第１のクロックが、システムクロックであり、
前記第２のクロックが、前記システムクロックを分周したドットクロックであってもよい。 In the display control method according to the present invention,
The first clock is a system clock;
The second clock may be a dot clock obtained by dividing the system clock.

また本発明は、
階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
第１又は第２の階調数を指定し、
前記第１の階調数を指定したときには、基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数、Ｎは２以上の整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定して、前記基準タイミングを起点とする所定期間内に、第１〜第Ｎの階調パルスを有する階調クロックを生成し、
前記第２の階調数を指定したときには、基準タイミングと前記第１の階調パルスのエッジとの間隔及び第（ｊ−１）（２≦ｊ≦Ｍ、Ｍ≧Ｎ、ｊ、Ｍは整数）及び第ｊの階調パルスのエッジの間隔のうち少なくとも２つの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの１つの階調パルス設定レジスタの設定値に基づいて設定して前記所定期間内に第１〜第Ｍの階調パルスを有する階調クロックを生成し、
前記第１又は第２の階調数にかかわらず、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動する表示制御方法に関係する。 The present invention also provides
A display control method based on a pulse width modulation signal whose change point is specified by a gradation clock,
Specify the first or second number of gradations,
When the first gradation number is designated, the interval between the reference timing and the edge of the first gradation pulse, and the (i−1) th (2 ≦ i ≦ N, i is an integer, N is 2 or more) An interval between the edge of the (integer) gradation pulse and the edge of the i-th gradation pulse is set based on the setting values of the first to Nth gradation pulse setting registers, and the reference timing is the starting point. A grayscale clock having first to Nth grayscale pulses is generated within a predetermined period,
When the second number of gradations is specified, the interval between the reference timing and the edge of the first gradation pulse and the (j−1) th (2 ≦ j ≦ M, M ≧ N, j, M are integers) ) And the edge interval of the j-th gradation pulse are set based on the setting value of one gradation pulse setting register of the first to N-th gradation pulse setting registers, and Generating a grayscale clock having first to Mth grayscale pulses within a predetermined period;
Regardless of the first or second gradation number, the pulse width modulation signal having a pulse width corresponding to a period of the number of gradation clocks corresponding to gradation data is generated, and the pulse width modulation signal is generated. The display control method for driving the data lines of the display panel based on the above.

本実施形態の表示システムの構成例のブロック図。1 is a block diagram of a configuration example of a display system according to an embodiment. 有機ＥＬ素子の構造の説明図。Explanatory drawing of the structure of an organic EL element. 図１のデータドライバの構成例のブロック図。FIG. 2 is a block diagram of a configuration example of a data driver in FIG. 1. 図１の走査ドライバの構成例のブロック図。FIG. 2 is a block diagram of a configuration example of a scan driver in FIG. 1. 有機ＥＬ素子の電気的な等価回路の一例を示す図。The figure which shows an example of the electrical equivalent circuit of an organic EL element. ディスチャージ動作の説明図。Explanatory drawing of discharge operation. 本実施形態における表示コントローラの構成の概要のブロック図。The block diagram of the outline | summary of a structure of the display controller in this embodiment. 図７のドライバ信号生成部の構成例のブロック図。FIG. 8 is a block diagram of a configuration example of a driver signal generation unit in FIG. 7. 本実施形態の第１の構成例のＧＣＬＫ生成部の構成例のブロック図。The block diagram of the structural example of the GCLK production | generation part of the 1st structural example of this embodiment. 第１〜第Ｎの階調パルス設定レジスタにより設定される階調クロックの説明図。Explanatory drawing of the gradation clock set by the 1st-Nth gradation pulse setting register. 有機ＥＬパネルの特性曲線を示す図。The figure which shows the characteristic curve of an organic electroluminescent panel. 本実施形態の第２の構成例のＧＣＬＫ生成部の構成例のブロック図。The block diagram of the structural example of the GCLK production | generation part of the 2nd structural example of this embodiment. 本実施形態における境界指定レジスタの説明図。Explanatory drawing of the boundary designation | designated register in this embodiment. 境界指定レジスタの設定値が有効なときの階調クロックの説明図。Explanatory drawing of a gradation clock when the set value of the boundary designation register is valid. 本実施形態の第３の構成例のＧＣＬＫ生成部の構成例のブロック図。The block diagram of the structural example of the GCLK production | generation part of the 3rd structural example of this embodiment. 階調数選択レジスタにより第２の階調数が指定された場合の説明図。Explanatory drawing when the 2nd gradation number is designated by the gradation number selection register. 階調数選択レジスタにより第２の階調数が指定されたときの階調クロックの説明図。Explanatory drawing of a gradation clock when the 2nd gradation number is designated by the gradation number selection register. 本実施形態の表示コントローラによって行われるＰＷＭの動作例のタイミング図。The timing diagram of the operation example of PWM performed by the display controller of this embodiment.

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.

１． 表示システム
図１に、本実施形態の表示システムの構成例のブロック図を示す。 1. Display System FIG. 1 is a block diagram showing a configuration example of a display system according to this embodiment.

表示システム５００は、有機ＥＬパネル（広義には表示パネル）５１０、データドライバ５２０、走査ドライバ５３０、表示コントローラ５４０を含む。なお表示システム５００にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また表示システム５００は、ホスト５５０を含むように構成してもよい。   The display system 500 includes an organic EL panel (display panel in a broad sense) 510, a data driver 520, a scan driver 530, and a display controller 540. Note that it is not necessary to include all these circuit blocks in the display system 500, and some of the circuit blocks may be omitted. The display system 500 may be configured to include the host 550.

有機ＥＬパネル５１０は単純マトリクス型である。図１では有機ＥＬパネル５１０の電気的な構成を示している。即ち、有機ＥＬパネル５１０は、複数の走査線（狭義には陰極）と、複数のデータ線（狭義には陽極）と、各走査線及び各データ線に接続される有機ＥＬ素子とを含む。   The organic EL panel 510 is a simple matrix type. FIG. 1 shows an electrical configuration of the organic EL panel 510. That is, the organic EL panel 510 includes a plurality of scanning lines (cathode in a narrow sense), a plurality of data lines (anode in a narrow sense), and an organic EL element connected to each scanning line and each data line.

より具体的には、有機ＥＬパネルは、ガラス基板に形成される。このガラス基板には、図１のＸ方向に複数配列されそれぞれＹ方向に伸びるデータ線ＤＬ１〜ＤＬｎ（ｎは２以上の整数）が形成される。また、このガラス基板の上には、データ線と交差するように、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線ＧＬ１〜ＧＬｍ（ｍは２以上の整数）が形成される。１画素がＲ成分、Ｇ成分、Ｂ成分の３つの色成分により構成される場合、Ｒ成分用のデータ線、Ｇ成分用のデータ線、及びＢ成分用のデータ線を１組として、有機ＥＬパネル５１０には、複数組のデータ線が配列される。   More specifically, the organic EL panel is formed on a glass substrate. A plurality of data lines DL1 to DLn (n is an integer of 2 or more) arranged in the X direction in FIG. 1 and extending in the Y direction are formed on the glass substrate. Also, a plurality of scanning lines GL1 to GLm (m is an integer of 2 or more) arranged in the Y direction in FIG. 1 and extending in the X direction are formed on the glass substrate so as to intersect the data lines. When one pixel is composed of three color components of R component, G component, and B component, the organic EL is made by combining the data line for R component, the data line for G component, and the data line for B component. A plurality of sets of data lines are arranged on the panel 510.

そしてデータ線ＤＬｊ（１≦ｊ≦ｎ、ｊは整数）と走査線ＧＬｋ（１≦ｋ≦ｍ、ｋは整数）との交差点に対応する位置に、有機ＥＬ素子が形成される。   An organic EL element is formed at a position corresponding to the intersection of the data line DLj (1 ≦ j ≦ n, j is an integer) and the scanning line GLk (1 ≦ k ≦ m, k is an integer).

図２に、有機ＥＬ素子の構造の説明図を示す。   FIG. 2 is an explanatory diagram of the structure of the organic EL element.

有機ＥＬ素子は、ガラス基板６００に、データ線として設けられる陽極６０２となる透明電極（例えばＩＴＯ（Indium Thin Oxide））が形成される。陽極６０２の上方には、走査線として設けられる陰極６０４が形成される。そして、陽極６０２と陰極６０４との間に、発光層等を含む有機層が形成される。   In the organic EL element, a transparent electrode (for example, ITO (Indium Thin Oxide)) serving as an anode 602 provided as a data line is formed on a glass substrate 600. A cathode 604 provided as a scanning line is formed above the anode 602. An organic layer including a light emitting layer and the like is formed between the anode 602 and the cathode 604.

有機層は、陽極６０２の上面に形成された正孔輸送層６０６と、正孔輸送層６０６の上面に形成された発光層６０８と、発光層６０８と陰極６０４との間に形成された電子輸送層６１０とを有する。   The organic layer includes a hole transport layer 606 formed on the upper surface of the anode 602, a light emitting layer 608 formed on the upper surface of the hole transport layer 606, and an electron transport formed between the light emitting layer 608 and the cathode 604. Layer 610.

データ線と走査線との間の電位差を与えると、即ち陽極６０２と陰極６０４との間に電位差を与えると、陽極６０２からの正孔と陰極６０４からの電子とが発光層６０８内で再結合する。このとき発生したエネルギーにより発光層６０８の分子が励起状態となり、基底状態に戻るときに放出されるエネルギーが光となる。この光は、透明電極で形成された陽極６０２とガラス基板６００とを通る。   When a potential difference between the data line and the scan line is applied, that is, when a potential difference is applied between the anode 602 and the cathode 604, holes from the anode 602 and electrons from the cathode 604 are recombined in the light emitting layer 608. To do. The energy generated at this time causes the molecules of the light emitting layer 608 to be in an excited state, and the energy released when returning to the ground state becomes light. This light passes through the anode 602 formed of a transparent electrode and the glass substrate 600.

図１において、データドライバ５２０は、階調データに基づいてデータ線に出力する。このときデータドライバ５２０は、階調データに対応したパルス幅を有するＰＷＭ信号を生成し、該ＰＷＭ信号に基づいて各データ線を駆動する。   In FIG. 1, the data driver 520 outputs to the data line based on the gradation data. At this time, the data driver 520 generates a PWM signal having a pulse width corresponding to the gradation data, and drives each data line based on the PWM signal.

走査ドライバ５３０は、複数の走査線を順次選択する。この結果、選択された走査線と交差するデータ線に接続される有機ＥＬ素子に電流が流れて発光する。   The scan driver 530 sequentially selects a plurality of scan lines. As a result, a current flows through the organic EL element connected to the data line intersecting with the selected scanning line to emit light.

表示コントローラ５４０は、中央処理装置（Central Processing Unit：ＣＰＵ）等のホスト５５０により設定された内容に従って、データドライバ５２０及び走査ドライバ５３０を制御する。より具体的には、表示コントローラ５４０は、データドライバ５２０に対して、例えば動作モードの設定を行うと共に、内部で生成した垂直同期信号ＹＤ、水平同期信号ＬＰ、ＰＷＭ信号を生成するための階調クロックＧＣＬＫ、ドットクロックＤＣＬＫ、ディスチャージ信号ＤＩＳ（広義にはブランキング調整信号）、及び階調データＤの供給を行う。垂直同期信号ＹＤにより、垂直走査期間が規定される。水平同期信号ＬＰにより、水平走査期間が規定される。   The display controller 540 controls the data driver 520 and the scan driver 530 according to the contents set by the host 550 such as a central processing unit (CPU). More specifically, the display controller 540 sets, for example, an operation mode for the data driver 520, and also generates gradations for generating a vertical synchronization signal YD, a horizontal synchronization signal LP, and a PWM signal generated internally. A clock GCLK, a dot clock DCLK, a discharge signal DIS (blanking adjustment signal in a broad sense), and gradation data D are supplied. A vertical scanning period is defined by the vertical synchronization signal YD. A horizontal scanning period is defined by the horizontal synchronization signal LP.

なお、データドライバ５２０、走査ドライバ５３０及び表示コントローラ５４０の一部又は全部を有機ＥＬパネル５１０上に形成してもよい。   Note that some or all of the data driver 520, the scan driver 530, and the display controller 540 may be formed on the organic EL panel 510.

１．１ データ線駆動回路
図３に、図１のデータドライバ５２０の構成例を示す。 1.1 Data Line Driver Circuit FIG. 3 shows a configuration example of the data driver 520 in FIG.

データドライバ５２０は、シフトレジスタ５２２、ラインラッチ５２４、ＰＷＭ信号生成回路５２６、駆動回路５２８を含む。   The data driver 520 includes a shift register 522, a line latch 524, a PWM signal generation circuit 526, and a drive circuit 528.

シフトレジスタ５２２は、各フリップフロップが各データ線に対応して設けられ、該各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からのドットクロックＤＣＬＫが共通に入力される。シフトレジスタ５２２の初段のフリップフロップには、表示コントローラ５４０から例えば４ビットの階調データが、ドットクロックＤＣＬＫに同期して入力される。そして、シフトレジスタ５２２は、ドットクロックＤＣＬＫに同期して、各階調データをシフトしながら取り込む。   The shift register 522 includes a plurality of flip-flops in which each flip-flop is provided corresponding to each data line, and the flip-flops are sequentially connected. The dot clock DCLK from the display controller 540 is input to each flip-flop in common. For example, 4-bit gradation data from the display controller 540 is input to the first flip-flop of the shift register 522 in synchronization with the dot clock DCLK. Then, the shift register 522 takes in each gradation data while shifting in synchronization with the dot clock DCLK.

ラインラッチ５２４は、シフトレジスタ５２２に取り込まれた１水平走査単位の階調データを、表示コントローラ５４０から供給される水平同期信号ＬＰに同期してラッチする。   The line latch 524 latches the grayscale data of one horizontal scan taken in the shift register 522 in synchronization with the horizontal synchronization signal LP supplied from the display controller 540.

ＰＷＭ信号生成回路５２６は、各データ線を駆動するためのＰＷＭ信号を生成する。より具体的には、ＰＷＭ信号生成回路５２６は、当該データ線に対応した階調データに基づいて、その変化点が階調クロックにより特定されるＰＷＭ信号を生成する。このＰＷＭ信号は、該階調データに対応した階調クロックＧＣＬＫのクロック数の期間に相当するパルス幅を有する。   The PWM signal generation circuit 526 generates a PWM signal for driving each data line. More specifically, the PWM signal generation circuit 526 generates a PWM signal whose change point is specified by a gradation clock based on the gradation data corresponding to the data line. This PWM signal has a pulse width corresponding to the period of the number of gradation clocks GCLK corresponding to the gradation data.

駆動回路５２８は、ＰＷＭ信号生成回路５２６によって生成された各ＰＷＭ信号に基づいて各データ線を駆動する。駆動回路５２８には、表示コントローラ５４０からのディスチャージ信号ＤＩＳが入力される。このディスチャージ信号ＤＩＳにより、水平同期信号ＬＰにより規定される水平走査期間内の水平表示期間が特定される。水平表示期間は、ディスチャージ信号ＤＩＳの立ち下がりエッジを起点とし、次のディスチャージ信号ＤＩＳの立ち上がりエッジを終点とする期間である。ディスチャージ信号ＤＩＳがＨレベルの期間内に、水平同期信号ＬＰのパルスが出力される。   The drive circuit 528 drives each data line based on each PWM signal generated by the PWM signal generation circuit 526. A discharge signal DIS from the display controller 540 is input to the drive circuit 528. By this discharge signal DIS, the horizontal display period within the horizontal scanning period defined by the horizontal synchronizing signal LP is specified. The horizontal display period is a period starting from the falling edge of the discharge signal DIS and starting from the rising edge of the next discharge signal DIS. The pulse of the horizontal synchronizing signal LP is output during the period when the discharge signal DIS is at the H level.

駆動回路５２８は、ディスチャージ信号ＤＩＳがＨレベルのときデータ線を接地電位に接続し、ディスチャージ信号ＤＩＳがＬレベルのとき各ＰＷＭ信号のパルス幅に対応した期間だけ各データ線に所定の電流を供給する。   The drive circuit 528 connects the data line to the ground potential when the discharge signal DIS is at the H level, and supplies a predetermined current to each data line only for a period corresponding to the pulse width of each PWM signal when the discharge signal DIS is at the L level. To do.

データドライバ５２０では、ディスチャージ信号ＤＩＳがＨレベルのとき、ラインラッチ５２４に次の水平走査期間の階調データをラッチすることで、書き換え途中の階調データによりデータ線を駆動してしまうことを回避できる。   In the data driver 520, when the discharge signal DIS is at the H level, the line data is latched by the line latch 524 in the next horizontal scanning period, thereby avoiding driving the data line with the gradation data being rewritten. it can.

１．２ 走査ドライバ
図４に、図１の走査ドライバ５３０の構成例を示す。 1.2 Scan Driver FIG. 4 shows a configuration example of the scan driver 530 of FIG.

走査ドライバ５３０は、シフトレジスタ５３２、駆動回路５３４を含む。   The scan driver 530 includes a shift register 532 and a drive circuit 534.

シフトレジスタ５３２は、各フリップフロップが各走査線に対応して設けられ、各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からの水平同期信号ＬＰが共通に入力される。そしてシフトレジスタ５３２の初段のフリップフロップには、表示コントローラ５４０からの垂直同期信号ＹＤが入力される。そしてシフトレジスタ５３２は、水平同期信号ＬＰに同期して、垂直同期信号ＹＤのパルスをシフトする。   The shift register 532 includes a plurality of flip-flops in which each flip-flop is provided corresponding to each scanning line and each flip-flop is sequentially connected. A horizontal synchronization signal LP from the display controller 540 is commonly input to each flip-flop. The vertical synchronization signal YD from the display controller 540 is input to the first flip-flop of the shift register 532. The shift register 532 shifts the pulse of the vertical synchronization signal YD in synchronization with the horizontal synchronization signal LP.

駆動回路５３４は、シフトレジスタ５３２の各フリップフロップの出力に基づいて各走査線に順次選択パルスを出力していく。駆動回路５３４には、表示コントローラ５４０からのディスチャージ信号ＤＩＳが入力される。駆動回路５３４は、ディスチャージ信号ＤＩＳがＨレベルのときすべての走査線を接地電位に接続し、ディスチャージ信号ＤＩＳがＬレベルのとき選択された走査線のみを接地電位に接続し、他の走査線を所定の電位に接続する。   The drive circuit 534 sequentially outputs a selection pulse to each scanning line based on the output of each flip-flop of the shift register 532. A discharge signal DIS from the display controller 540 is input to the drive circuit 534. The drive circuit 534 connects all scanning lines to the ground potential when the discharge signal DIS is at the H level, connects only the selected scanning line to the ground potential when the discharge signal DIS is at the L level, and connects the other scanning lines to the ground potential. Connect to a predetermined potential.

１．３ ディスチャージ動作
図５に、有機ＥＬ素子の電気的な等価回路図の一例を示す。 1.3 Discharge Operation FIG. 5 shows an example of an electrical equivalent circuit diagram of the organic EL element.

有機ＥＬ素子は、抵抗成分Ｒ１とダイオードＤ１とが直列接続され、ダイオードＤ１と並列に接続される寄生容量Ｃ１を含む構成と等価的に考えることができる。寄生容量Ｃ１は、陽極６０２と陰極６０４との間に電位差が与えられたときに接合面で形成された空乏層に相当する容量成分と考えることができる。このように、有機ＥＬ素子は、容量性の負荷と考えることができる。   The organic EL element can be considered equivalent to a configuration including a parasitic capacitance C1 in which a resistance component R1 and a diode D1 are connected in series and connected in parallel with the diode D1. The parasitic capacitance C1 can be considered as a capacitance component corresponding to a depletion layer formed at the junction surface when a potential difference is applied between the anode 602 and the cathode 604. Thus, the organic EL element can be considered as a capacitive load.

そのため表示システム５００では、ディスチャージ信号ＤＩＳを用いて有機ＥＬパネル５１０の有機ＥＬ素子のディスチャージ動作を行い、前の水平走査期間の影響を無くすことができる。   Therefore, in the display system 500, the discharge operation of the organic EL element of the organic EL panel 510 can be performed using the discharge signal DIS, and the influence of the previous horizontal scanning period can be eliminated.

図６に、ディスチャージ動作を説明するための説明図を示す。但し、図１に示す表示システムと同一部分には同一符号を付す。   FIG. 6 is an explanatory diagram for explaining the discharge operation. However, the same parts as those in the display system shown in FIG.

ディスチャージ信号ＤＩＳがＬレベルのとき、走査ドライバ５３０では、選択された走査線のみを接地電位にし、他の走査線を電位Ｖ−ＧＬに接続する。またデータドライバ５２０では、各ＰＷＭ信号に対応したパルス幅の期間だけ所定の電流をデータ線に供給する。この結果、選択された走査線に接続された有機ＥＬ素子に電流が流れる。   When the discharge signal DIS is at the L level, the scan driver 530 sets only the selected scan line to the ground potential and connects the other scan line to the potential V-GL. Further, the data driver 520 supplies a predetermined current to the data line only for a period of a pulse width corresponding to each PWM signal. As a result, a current flows through the organic EL element connected to the selected scanning line.

またディスチャージ信号ＤＩＳがＨレベルのとき、すべての走査線を接地電位に接続すると共に、すべてデータ線を接地電位に接続することで、各有機ＥＬ素子の両端の電位が等しくなり、有機ＥＬ素子のディスチャージが可能となる。   When the discharge signal DIS is at the H level, all the scanning lines are connected to the ground potential, and all the data lines are connected to the ground potential, so that the potentials at both ends of each organic EL element are equalized. Discharge is possible.

そして水平走査期間内の水平表示期間の長さを調整することで、有機ＥＬパネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。このようにディスチャージ信号ＤＩＳを用いてブランキング期間を調整することができ、ディスチャージ信号ＤＩＳをブランキング調整信号ということができる。   By adjusting the length of the horizontal display period within the horizontal scanning period, it is possible to prevent flickering depending on the type of the organic EL panel and manufacturing variations, and to adjust the luminance. Thus, the blanking period can be adjusted using the discharge signal DIS, and the discharge signal DIS can be referred to as a blanking adjustment signal.

２． 表示コントローラ
図７に、本実施形態における表示コントローラ５４０の構成の概要のブロック図を示す。 2. Display Controller FIG. 7 is a block diagram showing an outline of the configuration of the display controller 540 in this embodiment.

表示コントローラ５４０は、ホストインタフェース（InterFace：以下Ｉ／Ｆと略す）１０、ドライバＩ／Ｆ２０、フレームメモリ３０、制御部４０、設定レジスタ部５０を含む。   The display controller 540 includes a host interface (InterFace: hereinafter abbreviated as I / F) 10, a driver I / F 20, a frame memory 30, a control unit 40, and a setting register unit 50.

ホストＩ／Ｆ１０は、ホスト５５０とのインタフェース処理を行う。より具体的には、ホストＩ／Ｆ１０は、表示コントローラ５４０とホスト５５０との間のデータや各種制御信号の送受信の制御を行う。   The host I / F 10 performs interface processing with the host 550. More specifically, the host I / F 10 controls transmission / reception of data and various control signals between the display controller 540 and the host 550.

ドライバＩ／Ｆ２０は、データドライバ５２０及び走査ドライバ５３０とのインタフェース処理を行う。より具体的には、ドライバＩ／Ｆ２０は、表示コントローラ５４０とデータドライバ５２０及び走査ドライバ５３０との間のデータや各種制御信号の送受信の制御を行う。ドライバＩ／Ｆ２０は、データドライバ５２０及び走査ドライバ５３０に対する各種表示制御信号を生成するドライバ信号生成部２２を含む。ドライバ信号生成部２２は、設定レジスタ部５０の設定値に基づいて各種表示制御信号を生成する。   The driver I / F 20 performs interface processing with the data driver 520 and the scan driver 530. More specifically, the driver I / F 20 controls transmission / reception of data and various control signals between the display controller 540, the data driver 520, and the scanning driver 530. The driver I / F 20 includes a driver signal generation unit 22 that generates various display control signals for the data driver 520 and the scan driver 530. The driver signal generation unit 22 generates various display control signals based on the setting value of the setting register unit 50.

フレームメモリ３０は、ホストＩ／Ｆ１０を介してホスト５５０から供給される例えば１フレーム分の（１垂直走査分の）階調データを記憶する。設定レジスタ部５０の設定値は、ホストＩ／Ｆ１０を介してホスト５５０によって設定される。   The frame memory 30 stores, for example, gradation data for one frame (for one vertical scan) supplied from the host 550 via the host I / F 10. The setting value of the setting register unit 50 is set by the host 550 via the host I / F 10.

制御部４０は、ホストＩ／Ｆ１０、ドライバＩ／Ｆ２０、フレームメモリ３０及び設定レジスタ部５０の制御を司る。   The control unit 40 controls the host I / F 10, the driver I / F 20, the frame memory 30, and the setting register unit 50.

このような表示コントローラ５４０では、フレームメモリ３０から一定の読み出し周期で（例えば１／１６０秒ごとに）階調データが読み出され、該階調データがドライバＩ／Ｆ２０を介してデータドライバ５２０に対して出力される。そのため、フレームメモリ３０に対するホスト５５０からの階調データの書き込みタイミングと、該フレームメモリ３０からデータドライバ５２０への階調データの読み出しタイミングとは非同期である。このようなフレームメモリ３０に対するアクセス制御は、制御部４０のメモリコントローラ４２によって行われる。   In such a display controller 540, gradation data is read from the frame memory 30 at a constant reading cycle (for example, every 1/160 second), and the gradation data is transferred to the data driver 520 via the driver I / F 20. Are output. Therefore, the timing for writing gradation data from the host 550 to the frame memory 30 and the timing for reading gradation data from the frame memory 30 to the data driver 520 are asynchronous. Such access control to the frame memory 30 is performed by the memory controller 42 of the control unit 40.

図８に、ドライバ信号生成部２２の構成例のブロック図を示す。   FIG. 8 shows a block diagram of a configuration example of the driver signal generation unit 22.

ここでは、ドライバ信号生成部２２が、階調クロックＧＣＬＫ、ドットクロックＤＣＬＫ、垂直同期信号ＹＤ、水平同期信号ＬＰ、及びディスチャージ信号ＤＩＳを生成する場合について説明する。   Here, a case where the driver signal generation unit 22 generates the gradation clock GCLK, the dot clock DCLK, the vertical synchronization signal YD, the horizontal synchronization signal LP, and the discharge signal DIS will be described.

ドライバ信号生成部２２は、ＧＣＬＫ生成部１００（広義には階調クロック生成部）と、表示制御信号生成部１１０とを含む。ＧＣＬＫ生成部１００は、階調クロックＧＣＬＫを生成する。階調クロックＧＣＬＫは、水平表示期間内に複数個の階調パルスを有する。例えば階調クロックＧＣＬＫは、水平表示期間内にＮ（Ｎは２以上の整数）個の第１〜第Ｎの階調パルスを有する。或いは例えば階調クロックＧＣＬＫは、水平表示期間内にＭ個の第１〜第Ｍ（Ｍ＞Ｎ、Ｍは整数）の階調パルスを有する。階調クロックＧＣＬＫでは、基準タイミングが経過した後に、最初に第１の階調パルスが出力され、その後、順番に第２の階調パルス、・・・、第Ｎの階調パルスが出力されるものとする。また表示制御信号生成部１１０は、ドットクロックＤＣＬＫ、垂直同期信号ＹＤ、水平同期信号ＬＰ、及びディスチャージ信号ＤＩＳを生成する。   The driver signal generation unit 22 includes a GCLK generation unit 100 (a gradation clock generation unit in a broad sense) and a display control signal generation unit 110. The GCLK generation unit 100 generates a gradation clock GCLK. The gradation clock GCLK has a plurality of gradation pulses within the horizontal display period. For example, the grayscale clock GCLK has N (N is an integer of 2 or more) first to Nth grayscale pulses within the horizontal display period. Alternatively, for example, the gradation clock GCLK has M first to Mth (M> N, M is an integer) gradation pulses in the horizontal display period. In the gradation clock GCLK, after the reference timing has elapsed, the first gradation pulse is output first, and then the second gradation pulse,..., The Nth gradation pulse are output in order. Shall. The display control signal generation unit 110 generates a dot clock DCLK, a vertical synchronization signal YD, a horizontal synchronization signal LP, and a discharge signal DIS.

本実施形態の設定レジスタ部５０は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎ（広義には階調パルス設定レジスタ群）、階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４、階調数選択レジスタ１２６、ＤＣＬＫ設定レジスタ１３０、ＹＤ設定レジスタ１４０、ＬＰ設定レジスタ１５０、ＤＩＳ設定レジスタ１６０を含む。   The setting register unit 50 of this embodiment includes first to Nth gradation pulse setting registers 120-1 to 120-N (a gradation pulse setting register group in a broad sense), a gradation pulse clock selection register 122, and boundary designation. It includes a register 124, a gradation number selection register 126, a DCLK setting register 130, a YD setting register 140, an LP setting register 150, and a DIS setting register 160.

第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの各階調パルス設定レジスタは、例えば上記の階調クロックＧＣＬＫの第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するためのレジスタである。   The gradation pulse setting registers 1201 to 120-N of the first to Nth gradation pulse setting registers 1201 to 120N, for example, specify the edge of each gradation pulse of the first to Nth gradation pulses of the gradation clock GCLK. This is a register for setting.

階調パルスクロック選択レジスタ１２２は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎで設定される階調パルスのエッジの間隔を設定する単位となる基準クロックを選択するためのレジスタである。即ち、階調パルスクロック選択レジスタ１２２により、周波数の異なる複数のクロックの中から基準クロックを選択し、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎで設定される階調パルスのエッジの間隔が、該基準クロック単位で設定される。   The gradation pulse clock selection register 122 is for selecting a reference clock which is a unit for setting the edge interval of the gradation pulses set by the first to Nth gradation pulse setting registers 120-1 to 120-N. Register. That is, the grayscale pulse clock selection register 122 selects a reference clock from a plurality of clocks having different frequencies, and the grayscales set by the first to Nth grayscale pulse setting registers 120-1 to 120-N. An interval between pulse edges is set in units of the reference clock.

なお本実施形態では、階調パルスクロック選択レジスタ１２２は、周波数の異なる第１及び第２のクロックの中から基準クロックを選択するためのレジスタであるものとする。第１のクロックとして、表示コントローラ５４０の動作クロックであるシステムクロックＳＹＳＣＬＫを採用でき、第２のクロックとして１ドット分の階調データに同期して動作するドットクロックＤＣＬＫを採用できる。ドットクロックＤＣＬＫは、システムクロックＳＹＳＣＬＫを分周することで生成される。従って、第１のクロックの周波数は、第２のクロックの周波数より高い。   In this embodiment, the gradation pulse clock selection register 122 is a register for selecting a reference clock from first and second clocks having different frequencies. As the first clock, the system clock SYSCLK that is the operation clock of the display controller 540 can be adopted, and as the second clock, the dot clock DCLK that operates in synchronization with the gradation data for one dot can be adopted. The dot clock DCLK is generated by dividing the system clock SYSCLK. Therefore, the frequency of the first clock is higher than the frequency of the second clock.

水平表示期間内に階調クロックＧＣＬＫが第１〜第Ｎの階調パルスを有するものとすると、境界指定レジスタ１２４は、第１〜第Ｎの階調パルスの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、Ｍ、ｑは整数）の階調パルスのウチの１つの階調パルスを境界として指定するためのレジスタである。境界指定レジスタ１２４により指定された境界で、階調パルスのエッジの設定単位となる基準クロックの周波数を異ならせる。   Assuming that the grayscale clock GCLK has the first to Nth grayscale pulses within the horizontal display period, the boundary designation register 124 sets the pth (1 ≦ p <N, This is a register for designating one gradation pulse of the edge of the gradation pulse from p as an integer to the q-th (p <q ≦ N, M, q are integers) as a boundary. The frequency of the reference clock that is the setting unit of the edge of the grayscale pulse is made different at the boundary designated by the boundary designation register 124.

境界指定レジスタ１２４は、第ｐの階調パルスを固定して第ｑの階調パルスを指定することで、階調パルスの境界を指定できるようにしてもよいし、第ｑの階調パルスを固定して第ｐの階調パルスを指定することで、階調パルスの境界を指定できるようにしてもよい。本実施形態では、第１の階調パルスを固定して、第ｑの階調パルスを指定することで、階調パルスの境界を指定できるものとする。この場合、境界指定レジスタ１２４は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎで設定される第１〜第Ｎの階調パルスのエッジの間隔を、第１のクロック単位で設定されるパルス群、第２のクロック単位で設定されるパルス群に分割する境界を指定するためのレジスタと言うことができる。   The boundary designation register 124 may be configured so that the boundary of the gradation pulse can be designated by fixing the pth gradation pulse and designating the qth gradation pulse, or the qth gradation pulse can be designated. The boundary of the gradation pulse may be designated by specifying the p-th gradation pulse in a fixed manner. In the present embodiment, it is assumed that the boundary of the grayscale pulse can be specified by fixing the first grayscale pulse and specifying the qth grayscale pulse. In this case, the boundary designation register 124 sets the interval between the edges of the first to Nth gradation pulses set by the first to Nth gradation pulse setting registers 120-1 to 120-N as the first clock. It can be said to be a register for designating a boundary to be divided into a pulse group set in units and a pulse group set in second clock units.

階調数選択レジスタ１２６は、階調数を選択するためのレジスタである。本実施形態では、階調数選択レジスタ１２６により、階調クロックの階調パルス数を６３又は２５５に切り替えることができるようになっている。こうすることで、１ドット当たりの階調数を増加させることができるので、高精細な表現が可能となる。   The gradation number selection register 126 is a register for selecting the number of gradations. In this embodiment, the number of gradation pulses of the gradation clock can be switched to 63 or 255 by the gradation number selection register 126. By doing so, the number of gradations per dot can be increased, so that high-definition expression can be achieved.

ＤＣＬＫ設定レジスタ１３０は、ドットクロックＤＣＬＫの周波数、出力開始タイミング及び出力終了タイミングを設定するためのレジスタである。図８において、表示制御信号生成部１１０は、分周回路１１２を含むことができる。この場合、分周回路１１２は、ＤＣＬＫ設定レジスタ１３０の設定値に対応した分周比で、システムクロックＳＹＳＣＬＫを分周したドットクロックＤＣＬＫを生成する。そして、ＤＣＬＫ設定レジスタ１３０には、システムクロックＳＹＳＣＬＫの分周比に対応した設定値が設定される。従って、ＤＣＬＫ設定レジスタ１３０によりドットクロックＤＣＬＫの周波数を設定することができる。   The DCLK setting register 130 is a register for setting the frequency, output start timing, and output end timing of the dot clock DCLK. In FIG. 8, the display control signal generation unit 110 can include a frequency divider circuit 112. In this case, the frequency dividing circuit 112 generates a dot clock DCLK obtained by dividing the system clock SYSCLK at a frequency dividing ratio corresponding to the set value of the DCLK setting register 130. In the DCLK setting register 130, a setting value corresponding to the frequency division ratio of the system clock SYSCLK is set. Accordingly, the frequency of the dot clock DCLK can be set by the DCLK setting register 130.

ＹＤ設定レジスタ１４０は、垂直同期信号ＹＤの出力タイミングを設定するためのレジスタである。表示制御信号生成部１１０は、ＹＤ設定レジスタ１４０の設定値に基づいて垂直同期信号ＹＤを出力する。   The YD setting register 140 is a register for setting the output timing of the vertical synchronization signal YD. The display control signal generation unit 110 outputs the vertical synchronization signal YD based on the setting value of the YD setting register 140.

ＬＰ設定レジスタ１５０は、水平同期信号ＬＰの出力タイミングを設定するためのレジスタである。表示制御信号生成部１１０は、ＬＰ設定レジスタ１５０の設定値に基づいて水平同期信号ＬＰを出力する。   The LP setting register 150 is a register for setting the output timing of the horizontal synchronization signal LP. The display control signal generation unit 110 outputs the horizontal synchronization signal LP based on the set value of the LP setting register 150.

ＤＩＳ設定レジスタ１６０は、ディスチャージ信号ＤＩＳの立ち上がりタイミング及び立ち下がりタイミングや、その出力開始タイミングを設定するためのレジスタである。表示制御信号生成部１１０（広義にはブランキング調整信号生成部）は、ＤＩＳ設定レジスタ１６０の設定値に基づいてディスチャージ信号ＤＩＳを出力する。   The DIS setting register 160 is a register for setting the rising timing and falling timing of the discharge signal DIS and the output start timing thereof. The display control signal generation unit 110 (blanking adjustment signal generation unit in a broad sense) outputs the discharge signal DIS based on the set value of the DIS setting register 160.

なお図８において、設定レジスタ部５０は、これらすべてのレジスタを含まなくてもよい。設定レジスタ部５０では、例えば階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４、及び階調数選択レジスタ１２６の少なくとも１つが省略されてもよい。   In FIG. 8, the setting register unit 50 may not include all these registers. In the setting register unit 50, for example, at least one of the gradation pulse clock selection register 122, the boundary designation register 124, and the gradation number selection register 126 may be omitted.

図８のＧＣＬＫ生成部１００は、設定レジスタ部５０が含むレジスタの種類に応じた構成を採用できる。以下では、本実施形態におけるＧＣＬＫ生成部１００の種々の構成例について説明する。   The GCLK generation unit 100 in FIG. 8 can employ a configuration according to the type of register included in the setting register unit 50. Hereinafter, various configuration examples of the GCLK generation unit 100 in the present embodiment will be described.

２．１ 第１の構成例
図９に、本実施形態の第１の構成例におけるＧＣＬＫ生成部１００の構成例のブロック図を示す。なお図９において、図８と同一部分には同一符号を付し、適宜説明を省略する。 2.1 First Configuration Example FIG. 9 shows a block diagram of a configuration example of the GCLK generation unit 100 in the first configuration example of the present embodiment. In FIG. 9, the same parts as those in FIG.

第１の構成例では、設定レジスタ部５０は、例えば階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４、及び階調数選択レジスタ１２６のうち、境界指定レジスタ１２４及び階調数選択レジスタ１２６が省略された構成となっている。   In the first configuration example, the setting register unit 50 omits the boundary designation register 124 and the gradation number selection register 126 among the gradation pulse clock selection register 122, the boundary designation register 124, and the gradation number selection register 126, for example. It has been configured.

ＧＣＬＫ生成部１００は、レジスタ選択回路２００、選択制御回路２１０、クロック選択回路２２０、ＧＣＬＫパルス設定部２３０を含む。   The GCLK generation unit 100 includes a register selection circuit 200, a selection control circuit 210, a clock selection circuit 220, and a GCLK pulse setting unit 230.

レジスタ選択回路２００は、レジスタ選択信号ＲｅｇＳｅｌに基づいて、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの１つの設定値を出力する。選択制御回路２１０は、レジスタ選択信号ＲｅｇＳｅｌを生成する。   The register selection circuit 200 outputs one set value of the first to Nth gradation pulse setting registers 120-1 to 120-N based on the register selection signal RegSel. The selection control circuit 210 generates a register selection signal RegSel.

クロック選択回路２２０は、システムクロックＳＹＳＣＬＫ及びドットクロックＤＣＬＫのいずれかを、階調パルスクロック選択レジスタ１２２の設定値に基づいて選択し、基準クロックＳＣＬＫとして出力する。   The clock selection circuit 220 selects either the system clock SYSCLK or the dot clock DCLK based on the set value of the gradation pulse clock selection register 122 and outputs it as the reference clock SCLK.

ＧＣＬＫパルス設定部２３０は、間隔設定カウンタ２３２、比較器２３４、パルス発生回路２３６を含む。間隔設定カウンタ２３２は、ディスチャージ信号ＤＩＳ（又はディスチャージ信号ＤＩＳを生成するための内部信号）により初期化され、基準クロックＳＣＬＫに同期してカウント値をカウントアップ（又はカウンタダウン）する。比較器２３４は、間隔設定カウンタ２３２のカウント値とレジスタ選択回路２００の出力とを比較して、比較結果信号ＣｍｐＲｅｓを出力する。ここでレジスタ選択回路２００の出力は、レジスタ選択信号ＲｅｇＳｅｌに基づいて選択された階調パルス設定レジスタの設定値である。   The GCLK pulse setting unit 230 includes an interval setting counter 232, a comparator 234, and a pulse generation circuit 236. The interval setting counter 232 is initialized by the discharge signal DIS (or an internal signal for generating the discharge signal DIS), and counts up (or counts down) the count value in synchronization with the reference clock SCLK. The comparator 234 compares the count value of the interval setting counter 232 with the output of the register selection circuit 200 and outputs a comparison result signal CmpRes. Here, the output of the register selection circuit 200 is a set value of the gradation pulse setting register selected based on the register selection signal RegSel.

パルス発生回路２３６は、比較結果信号ＣｍｐＲｅｓに基づいてパルスを発生させる。より具体的には、パルス発生回路２３６は、比較結果信号ＣｍｐＲｅｓにより間隔設定カウンタ２３２のカウント値とレジスタ選択回路２００の出力とが一致していることが検出されたとき、パルスを発生させる。このパルスの幅は、システムクロックＳＹＳＣＬＫ、ドットクロックＤＣＬＫ又は基準クロックＳＣＬＫの１クロック周期分である。   The pulse generation circuit 236 generates a pulse based on the comparison result signal CmpRes. More specifically, the pulse generation circuit 236 generates a pulse when it is detected by the comparison result signal CmpRes that the count value of the interval setting counter 232 matches the output of the register selection circuit 200. The width of this pulse is one clock cycle of the system clock SYSCLK, the dot clock DCLK, or the reference clock SCLK.

比較結果信号ＣｍｐＲｅｓは、選択制御回路２１０にも供給される。比較結果信号ＣｍｐＲｅｓにより間隔設定カウンタ２３２のカウント値とレジスタ選択回路２００の出力とが一致していることが検出されたとき、選択制御回路２１０は、次の階調パルス選択レジスタを選択するようにレジスタ選択信号ＲｅｇＳｅｌを生成する。   The comparison result signal CmpRes is also supplied to the selection control circuit 210. When it is detected by the comparison result signal CmpRes that the count value of the interval setting counter 232 matches the output of the register selection circuit 200, the selection control circuit 210 selects the next gradation pulse selection register. A register selection signal RegSel is generated.

図１０に、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎにより設定される階調クロックＧＣＬＫの説明図を示す。図１０では、水平表示期間内の階調パルス数が６３の場合を示している。   FIG. 10 is an explanatory diagram of the gradation clock GCLK set by the first to Nth gradation pulse setting registers 120-1 to 120-N. FIG. 10 shows a case where the number of gradation pulses in the horizontal display period is 63.

第１の階調パルス設定レジスタ１２０−１は、水平表示期間の起点となる基準タイミングと、第１の階調パルスのエッジ（立ち上がりエッジ又は立ち下がりエッジ）との間隔ｔｗ１を設定するためのレジスタである。第２の階調パルス設定レジスタ１２０−２は、第１の階調パルスのエッジと、第２の階調パルスのエッジとの間隔ｔｗ２を設定するためのレジスタである。即ち、第ｉ（２≦ｉ≦Ｎ、ｉは整数）の階調パル設定レジスタは、第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔ｔｗｉを設定するためのレジスタである。   The first gradation pulse setting register 120-1 is a register for setting the interval tw1 between the reference timing that is the starting point of the horizontal display period and the edge (rising edge or falling edge) of the first gradation pulse. It is. The second gradation pulse setting register 120-2 is a register for setting an interval tw2 between the edge of the first gradation pulse and the edge of the second gradation pulse. That is, the i-th (2 ≦ i ≦ N, i is an integer) gradation pal setting register sets the interval twi between the edge of the (i−1) -th gradation pulse and the edge of the i-th gradation pulse. It is a register to do.

なお各階調パルス設定レジスタの設定値が「０」のとき、それ以降の階調パルスを発生させないようにすることもできる。例えば第１〜第Ｎの階調パルス設定レジスタのそれぞれにより、第１〜第Ｎの階調パルスのそれぞれのエッジが設定されるものとする。この場合に、第１０の階調パルス設定レジスタに「０」が設定されたとき、第１〜第９の階調パルスは第１〜第９の階調パルス設定レジスタの設定値に対応した間隔で設定され、第１０〜第Ｎの階調パルスは出力されない。従って、水平表示期間内にＮ個の階調パルスを有する階調クロックＧＣＬＫを発生させる場合に、第１〜第Ｌ（Ｌ＞Ｎ、Ｌは整数）の階調パルス設定レジスタを設け、第（Ｎ＋１）の階調パルス設定レジスタに「０」を設定し、第（Ｎ＋１）〜第Ｌの階調パルスを出力させないようにすることができる。   When the setting value of each gradation pulse setting register is “0”, it is possible to prevent generation of subsequent gradation pulses. For example, each edge of the first to Nth gradation pulses is set by each of the first to Nth gradation pulse setting registers. In this case, when “0” is set in the tenth gradation pulse setting register, the first to ninth gradation pulses are intervals corresponding to the set values of the first to ninth gradation pulse setting registers. The tenth to Nth gradation pulses are not output. Therefore, when the grayscale clock GCLK having N grayscale pulses is generated within the horizontal display period, the first to Lth (L> N, L is an integer) grayscale pulse setting registers are provided. It is possible to set “0” in the (N + 1) gradation pulse setting register so that the (N + 1) th to Lth gradation pulses are not output.

図９のＧＣＬＫ生成部１００は、水平表示期間の起点となる基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて設定した階調クロックＧＣＬＫを出力する。そして、各階調パルスのエッジが、システムクロックＳＹＳＣＬＫ又はドットクロックＤＣＬＫを単位に設定される。   The GCLK generation unit 100 in FIG. 9 includes the interval between the reference timing that is the starting point of the horizontal display period and the edge of the first gradation pulse, and the edge of the (i−1) -th gradation pulse and the i-th gradation. A gradation clock GCLK in which the interval from the pulse edge is set based on the setting values of the first to Nth gradation pulse setting registers 120-1 to 120-N is output. Then, the edge of each gradation pulse is set in units of the system clock SYSCLK or the dot clock DCLK.

このようにＧＣＬＫ生成部１００では、ＰＷＭ信号の変化点を特定するための階調クロックＧＣＬＫの各階調パルスのエッジのタイミングを個別に設定できる。そのため、図１１に示すような有機ＥＬパネル５１０の特性曲線１８０を補正するガンマ補正を実現し、例えばガンマ補正曲線１８２のような特性を得るように、きめ細かく制御できるようになる。また、ドットクロックＤＣＬＫよりも周波数の高いシステムクロックＳＹＳＣＬＫ単位でガンマ補正を実現できるため、より一層きめ細かく各階調を設定できるようになる。   As described above, the GCLK generating unit 100 can individually set the timing of the edge of each gradation pulse of the gradation clock GCLK for specifying the changing point of the PWM signal. Therefore, gamma correction for correcting the characteristic curve 180 of the organic EL panel 510 as shown in FIG. 11 is realized, and fine control can be performed so as to obtain a characteristic such as a gamma correction curve 182. In addition, since the gamma correction can be realized in units of the system clock SYSCLK having a higher frequency than the dot clock DCLK, each gradation can be set more finely.

２．２ 第２の構成例
図１２に、本実施形態の第２の構成例におけるＧＣＬＫ生成部１００の構成例のブロック図を示す。なお図１２において、図８又は図９と同一部分には同一符号を付し、適宜説明を省略する。 2.2 Second Configuration Example FIG. 12 shows a block diagram of a configuration example of the GCLK generation unit 100 in the second configuration example of the present embodiment. In FIG. 12, the same parts as those in FIG. 8 or FIG.

第２の構成例では、設定レジスタ部５０は、例えば階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４及び階調数選択レジスタ１２６のうち、階調数選択レジスタ１２６が省略された構成となっている。   In the second configuration example, the setting register unit 50 is configured such that, for example, the gradation number selection register 126 is omitted from the gradation pulse clock selection register 122, the boundary designation register 124, and the gradation number selection register 126. Yes.

第２の構成例におけるＧＣＬＫ生成部が第１の構成例におけるＧＣＬＫ生成部と異なる点は、選択制御回路３００が階調パルスクロック選択レジスタ１２２及び境界指定レジスタ１２４に基づいてレジスタ選択信号ＲｅｇＳｅｌを生成し、クロック選択回路２２０の選択制御を行う点である。   The difference between the GCLK generator in the second configuration example and the GCLK generator in the first configuration example is that the selection control circuit 300 generates the register selection signal RegSel based on the gradation pulse clock selection register 122 and the boundary designation register 124. However, the selection control of the clock selection circuit 220 is performed.

第２の構成例では、選択制御回路３００が、階調パルスクロック選択レジスタ１２２によりシステムクロックＳＹＳＣＬＫ単位で階調パルスのエッジを設定するように指定されたことを条件に、境界指定レジスタ１２４の設定値を有効にする。従って、階調パルスクロック選択レジスタ１２２によりドットクロックＤＣＬＫ単位で階調パルスのエッジを設定するように指定されたとき、選択制御回路３００は、境界指定レジスタ１２４の設定値を無効にする。   In the second configuration example, the setting of the boundary specification register 124 is performed on the condition that the selection control circuit 300 is specified by the gradation pulse clock selection register 122 to set the edge of the gradation pulse in units of the system clock SYSCLK. Enable the value. Therefore, when it is designated by the gradation pulse clock selection register 122 to set the edge of the gradation pulse in units of the dot clock DCLK, the selection control circuit 300 invalidates the setting value of the boundary designation register 124.

そして階調パルスクロック選択レジスタ１２２によりドットクロックＤＣＬＫ単位で設定するように指定されたとき、選択制御回路３００は、第１の構成例と同様にレジスタ選択信号ＲｅｇＳｅｌを生成する。また選択制御回路３００は、ドットクロックＤＣＬＫを選択するようにクロック選択回路２２０の選択制御を行う。   When the gradation pulse clock selection register 122 designates the dot clock DCLK to set, the selection control circuit 300 generates the register selection signal RegSel as in the first configuration example. The selection control circuit 300 performs selection control of the clock selection circuit 220 so as to select the dot clock DCLK.

一方、階調パルスクロック選択レジスタ１２２によりシステムクロックＳＹＳＣＬＫ単位で設定するように指定されたとき、選択制御回路３００は、第１の構成例と同様にレジスタ選択信号ＲｅｇＳｅｌを生成する。また選択制御回路３００は、第１の階調パルス（第ｐの階調パルス）から、境界指定レジスタ１２４により指定された階調パルスまでは、システムクロックＳＹＳＣＬＫを選択し、境界指定レジスタ１２４により指定された階調パルスから第ｑの階調パルスまでは、ドットクロックＤＣＬＫを選択するようにクロック選択回路２２０の選択制御を行う。   On the other hand, when it is specified by the gradation pulse clock selection register 122 to set in units of the system clock SYSCLK, the selection control circuit 300 generates the register selection signal RegSel as in the first configuration example. The selection control circuit 300 selects the system clock SYSCLK from the first gradation pulse (pth gradation pulse) to the gradation pulse designated by the boundary designation register 124, and designates it by the boundary designation register 124. From the gradation pulse to the q-th gradation pulse, selection control of the clock selection circuit 220 is performed so as to select the dot clock DCLK.

図１３に、本実施形態における境界指定レジスタ１２４の一例の説明図を示す。   FIG. 13 is an explanatory diagram showing an example of the boundary designation register 124 in the present embodiment.

なお図１３では、境界指定レジスタ１２４の設定値が有効な場合の設定例を示している。図１３では、境界指定レジスタ１２４に設定値「０」が設定されているときは、選択制御回路３００は、第１〜第６４の階調パルスをシステムクロックＳＹＳＣＬＫ単位で設定するようにレジスタ選択信号ＲｅｇＳｅｌを生成すると共に、クロック選択回路２２０の選択制御を行うことを示している。また、例えば境界指定レジスタ１２４に設定値「１」が設定されているときは、選択制御回路３００は、第１〜第５６の階調パルスをシステムクロックＳＹＳＣＬＫ単位で設定し、且つ第５７〜第６４の階調パルスをドットクロックＤＣＬＫ単位で設定するようにレジスタ選択信号ＲｅｇＳｅｌを生成すると共に、クロック選択回路２２０の選択制御を行うことを示している。   FIG. 13 shows a setting example when the setting value of the boundary specification register 124 is valid. In FIG. 13, when the set value “0” is set in the boundary designation register 124, the selection control circuit 300 sets the register selection signal so as to set the first to 64th gradation pulses in units of the system clock SYSCLK. It shows that RegSel is generated and selection control of the clock selection circuit 220 is performed. For example, when the set value “1” is set in the boundary designation register 124, the selection control circuit 300 sets the first to 56th gradation pulses in units of the system clock SYSCLK, and the 57th to 5th pulses. It shows that the register selection signal RegSel is generated so that 64 gradation pulses are set in units of the dot clock DCLK, and the selection control of the clock selection circuit 220 is performed.

これにより、階調パルスクロック選択レジスタ１２２によりシステムクロックＳＹＳＣＬＫ単位で設定するように指定された場合、ＧＣＬＫ生成部１００は、第１の階調パルス（第ｐの階調パルス）から、境界指定レジスタ１２４により指定された階調パルスまでの各階調パルスのエッジの間隔を、システムクロックＳＹＳＣＬＫ（第２のクロックより周波数が高い第１のクロック）を単位に設定する。そして、ＧＣＬＫ生成部１００は、境界指定レジスタ１２４により指定された階調パルスから第ｑの階調パルスまでの各階調パルスのエッジの間隔を、ドットクロックＤＣＬＫ（第１のクロックより周波数が低い第２のクロック）を単位に設定する。   Thereby, when it is specified by the gradation pulse clock selection register 122 to set in units of the system clock SYSCLK, the GCLK generation unit 100 starts from the first gradation pulse (pth gradation pulse) to the boundary designation register. The interval between the edges of each gradation pulse up to the gradation pulse specified by 124 is set in units of the system clock SYSCLK (the first clock having a higher frequency than the second clock). Then, the GCLK generating unit 100 determines the interval between the edges of each gradation pulse from the gradation pulse designated by the boundary designation register 124 to the q-th gradation pulse as a dot clock DCLK (a frequency lower than that of the first clock). 2 clocks).

図１４に、境界指定レジスタ１２４の設定値が有効なとき階調クロックＧＣＬＫの説明図を示す。   FIG. 14 is an explanatory diagram of the gradation clock GCLK when the set value of the boundary designation register 124 is valid.

図１４に示すように、水平表示期間内に設定される階調クロックＧＣＬＫの階調パルスのエッジの間隔は、システムクロックＳＹＳＣＬＫ単位で設定された後、ドットクロックＤＣＬＫ単位で設定される。所与の基準タイミングを基準に階調パルスのエッジまでの期間がＰＷＭ信号のパルス幅となる。そのためＰＷＭ信号のパルス幅が小さい範囲では、システムクロックＳＹＳＣＬＫ単位でＰＷＭ信号のパルス幅を定めることができ、ＰＷＭ信号のパルス幅が大きい範囲では、ドットクロックＤＣＬＫ単位でＰＷＭ信号のパルス幅を定めることができる。   As shown in FIG. 14, the interval between the gradation pulses of the gradation clock GCLK set within the horizontal display period is set in units of the system clock SYSCLK and then set in units of the dot clock DCLK. A period from the given reference timing to the edge of the gradation pulse is the pulse width of the PWM signal. Therefore, in the range where the pulse width of the PWM signal is small, the pulse width of the PWM signal can be determined in units of the system clock SYSCLK, and in the range where the pulse width of the PWM signal is large, the pulse width of the PWM signal can be determined in units of the dot clock DCLK. Can do.

ここで、図１１に示す特性図によれば、離散的な階調データにより特定される輝度（階調）を得るために、輝度が大きくなるほど階調パルスの間隔（階調クロックの刻み幅）を大きくする必要がある。即ち、第２の構成例によれば、階調クロックが有する複数の階調パルスのうち、輝度が小さい範囲では、階調パルスの間隔を細かく設定でき、輝度が大きい範囲では階調パルスの間隔を粗く設定できる。   Here, according to the characteristic diagram shown in FIG. 11, in order to obtain the luminance (gradation) specified by the discrete gradation data, the gradation pulse interval (gradation clock step size) increases as the luminance increases. Need to be larger. That is, according to the second configuration example, among the plurality of gradation pulses included in the gradation clock, the gradation pulse interval can be set finely in the range where the luminance is low, and the gradation pulse interval is set in the range where the luminance is high. Can be set coarsely.

こうすることで、もし輝度が大きい範囲で、周波数の高いシステムクロックＳＹＳＣＬＫ単位で階調パルスの間隔を設定した場合、該間隔を設定するためのカウンタのビット数が無駄に多くなってしまい、回路規模を増大させてしまう。これに対し、輝度が大きい範囲で、周波数の低いドットクロックＤＣＬＫ単位で階調パルスの間隔を設定することで、該間隔を設定するためのカウンタのビット数を削減でき、回路規模の縮小化に寄与できるようになる。   In this way, if the interval of the gradation pulses is set in units of the system clock SYSCLK having a high frequency in the range where the luminance is large, the number of bits of the counter for setting the interval becomes useless. Increase the scale. On the other hand, by setting the interval of the gradation pulse in units of the dot clock DCLK having a low frequency in the range where the luminance is high, the number of bits of the counter for setting the interval can be reduced, and the circuit scale can be reduced. You can contribute.

２．３ 第３の構成例
図１５に、本実施形態の第３の構成例におけるＧＣＬＫ生成部１００の構成例のブロック図を示す。なお図１５において、図８、図９又は図１２と同一部分には同一符号を付し、適宜説明を省略する。 2.3 Third Configuration Example FIG. 15 shows a block diagram of a configuration example of the GCLK generating unit 100 in the third configuration example of the present embodiment. In FIG. 15, the same parts as those in FIG. 8, FIG. 9, or FIG.

第３の構成例では、設定レジスタ部５０は、階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４及び階調数選択レジスタ１２６を含む。   In the third configuration example, the setting register unit 50 includes a gradation pulse clock selection register 122, a boundary designation register 124, and a gradation number selection register 126.

第３の構成例におけるＧＣＬＫ生成部が第２の構成例におけるＧＣＬＫ生成部と異なる点は、選択制御回路３１０が階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４及び階調数選択レジスタ１２６に基づいてレジスタ選択信号ＲｅｇＳｅｌを生成する点である。   The GCLK generation unit in the third configuration example is different from the GCLK generation unit in the second configuration example in that the selection control circuit 310 is based on the gradation pulse clock selection register 122, the boundary designation register 124, and the gradation number selection register 126. Thus, the register selection signal RegSel is generated.

第３の構成例では、階調数選択レジスタ１２６の設定値に応じて、ＧＣＬＫ生成部１００は、基準タイミングを起点とする所定期間内に、第１〜第Ｎの階調パルスを有する階調クロックＧＣＬＫ又は第１〜第Ｍ（Ｍ＞Ｎ、Ｍは整数）を有する階調クロックＧＣＬＫを生成する。このとき、第１〜第Ｎの階調パルスの各階調パルスのエッジは、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて定める。また第１〜第Ｍの階調パルスの各階調パルスのエッジもまた、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて定める。   In the third configuration example, according to the setting value of the gradation number selection register 126, the GCLK generation unit 100 has gradations having the first to Nth gradation pulses within a predetermined period starting from the reference timing. The grayscale clock GCLK having the clock GCLK or the first to Mth (M> N, M is an integer) is generated. At this time, the edge of each gradation pulse of the first to Nth gradation pulses is determined based on the set values of the first to Nth gradation pulse setting registers 120-1 to 120-N. Further, the edge of each gradation pulse of the first to Mth gradation pulses is also determined based on the set values of the first to Nth gradation pulse setting registers 120-1 to 120-N.

従って、ＧＣＬＫ生成部１００は、階調数選択レジスタ１２６により第１の階調数として「６４」が指定されたときには、基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて設定する。そしてＧＣＬＫ生成部１００は、こうして設定された第１〜第Ｎの階調パルスを有する階調クロックＧＣＬＫを生成する。   Accordingly, when “64” is designated as the first gradation number by the gradation number selection register 126, the GCLK generation unit 100 determines the interval between the reference timing and the edge of the first gradation pulse, and the (i -1) The interval between the edge of the gradation pulse (2 ≦ i ≦ N, i is an integer) and the edge of the i-th gradation pulse is set as the first to N-th gradation pulse setting registers 120-1 to 120-120. Set based on the set value of -N. The GCLK generation unit 100 generates a grayscale clock GCLK having the first to Nth grayscale pulses set in this way.

また、ＧＣＬＫ生成部１００は、階調数選択レジスタ１２６により第２の階調数として「２５６」が指定されたとき、基準タイミングと第１の階調パルスのエッジとの間隔、又は第（ｊ−１）（２≦ｊ≦Ｍ、ｊは整数）及び第ｊの階調パルスのエッジの間隔のうち、少なくとも２つの間隔を、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの１つの階調パルス設定レジスタの設定値に基づいて設定する。そしてＧＣＬＫ生成部１００は、こうして設定された第１〜第Ｍの階調パルスを有する階調クロックＧＣＬＫを生成する。こうすることで、Ｎ個の階調パルス設定レジスタにより、階調クロックＧＣＬＫの水平表示期間内のＭ個の階調パルスを設定できる。   In addition, when “256” is designated as the second gradation number by the gradation number selection register 126, the GCLK generation unit 100 determines the interval between the reference timing and the edge of the first gradation pulse, or the (j −1) (2 ≦ j ≦ M, j is an integer) and at least two intervals among the intervals of the edges of the j-th gradation pulse, the first to N-th gradation pulse setting registers 120-1 to 120-120. It is set based on the set value of one gradation pulse setting register of −N. The GCLK generation unit 100 generates a grayscale clock GCLK having the first to Mth grayscale pulses set in this way. In this way, M gradation pulses within the horizontal display period of the gradation clock GCLK can be set by the N gradation pulse setting registers.

図１６に、階調数選択レジスタ１２６により第２の階調数として「２５６」が指定された場合の説明図を示す。   FIG. 16 is an explanatory diagram when “256” is designated as the second gradation number by the gradation number selection register 126.

例えば第１〜第６４の階調パルス設定レジスタ１２０−１〜１２０−６４を有するものとすると、各階調パルス設定レジスタの設定値は、連続する４個又は３個の階調パルスのエッジを設定するために用いられる。即ち、第１の階調パルス設定レジスタ１２０−１の設定値は、階調クロックＧＣＬＫの水平表示期間内の第１〜第４の階調パルスのエッジを設定するために共通に用いられる。また第２の階調パルス設定レジスタ１２０−２の設定値は、階調クロックＧＣＬＫの水平表示期間内の第５〜第８の階調パルスのエッジを設定するために共通に用いられる。同様にして第６３の階調パルス設定レジスタ１２０−６３の設定値は、階調クロックＧＣＬＫの水平表示期間内の第２４９〜第２５２の階調パルスのエッジを設定するために共通に用いられる。そして、２５６階調を表現するためには階調パルス数が２５５である必要があるため、第６４の階調パルス設定レジスタ１２０−６４の設定値は、第２５３〜第２５５の階調パルスのエッジを設定するために共通に用いられる。   For example, if the first to 64th gradation pulse setting registers 120-1 to 120-64 are provided, the setting value of each gradation pulse setting register sets the edge of four or three consecutive gradation pulses. Used to do. That is, the setting value of the first gradation pulse setting register 120-1 is commonly used to set the edges of the first to fourth gradation pulses within the horizontal display period of the gradation clock GCLK. The set value of the second gradation pulse setting register 120-2 is commonly used to set the edges of the fifth to eighth gradation pulses within the horizontal display period of the gradation clock GCLK. Similarly, the setting value of the 63rd gradation pulse setting register 120-63 is commonly used to set the edges of the 249th to 252nd gradation pulses within the horizontal display period of the gradation clock GCLK. Since the number of gradation pulses needs to be 255 in order to express 256 gradations, the setting value of the 64th gradation pulse setting register 120-64 is the value of the 253rd to 255th gradation pulses. Commonly used to set edges.

図１７に、階調数選択レジスタ１２６により第２の階調数として「２５６」が指定されたときの階調クロックＧＣＬＫの説明図を示す。   FIG. 17 is an explanatory diagram of the gradation clock GCLK when “256” is designated as the second gradation number by the gradation number selection register 126.

図１７に示すように、階調クロックＧＣＬＫの水平表示期間内の階調パルスのうち、第１〜第４の階調パルスのエッジは、第１の階調パルス設定レジスタ１２０−１の設定値に基づいて設定される。また第５〜第８の階調パルスのエッジは、第２の階調パルス設定レジスタ１２０−２の設定値に基づいて設定される。同様に、第２４９〜第２５２の階調パルスのエッジは、第６３の階調パルス設定レジスタ１２０−６３の設定値に基づいて設定される。そして第２５３〜第２５５の階調パルスのエッジは、第６４の階調パルス設定レジスタ１２０−６４の設定値に基づいて設定される。   As shown in FIG. 17, among the grayscale pulses within the horizontal display period of the grayscale clock GCLK, the edges of the first to fourth grayscale pulses are set values of the first grayscale pulse setting register 120-1. Is set based on The edges of the fifth to eighth gradation pulses are set based on the setting value of the second gradation pulse setting register 120-2. Similarly, the edges of the 249th to 252nd gradation pulses are set based on the set value of the 63rd gradation pulse setting register 120-63. The edges of the 253rd to 255th gradation pulses are set based on the setting values of the 64th gradation pulse setting register 120-64.

こうすることで、第３の構成例では、階調数を増加させた場合に、１つの階調パルス設定レジスタにより少なくとも２つの階調パルスのエッジを設定できるようにした。そのため、階調パルス毎に階調パルス設定レジスタを設けなくて済み、回路規模の増加を防止できる。その一方で、階調数が増加した場合であっても、きめ細かくガンマ補正を実現できるという効果が得られる。   In this way, in the third configuration example, when the number of gradations is increased, at least two gradation pulse edges can be set by one gradation pulse setting register. Therefore, it is not necessary to provide a gradation pulse setting register for each gradation pulse, and an increase in circuit scale can be prevented. On the other hand, even when the number of gradations is increased, an effect that fine gamma correction can be realized is obtained.

また、階調パルスクロック選択レジスタ１２２により、各階調パルスの設定単位を細かくできるため、高精度な階調表現ができる。更に境界指定レジスタ１２４により階調パルスの境界を指定できるようにしたため、階調数が増加した場合であっても、輝度が大きい範囲で、周波数の低いドットクロックＤＣＬＫ単位で階調パルスの間隔を設定でき、該間隔を設定するためのカウンタのビット数を削減でき、回路規模の縮小化に寄与できる。   Further, since the setting unit of each gradation pulse can be made fine by the gradation pulse clock selection register 122, highly accurate gradation expression can be performed. Furthermore, since the boundary of the gradation pulse can be designated by the boundary designation register 124, even if the number of gradations is increased, the gradation pulse interval can be set in the dot clock DCLK unit having a low frequency within a high luminance range. The number of bits of the counter for setting the interval can be reduced, and the circuit scale can be reduced.

２．４ 動作例
図１８に、本実施形態の表示コントローラ５４０によって行われるＰＷＭの動作例のタイミング図を示す。図１８では、第１〜第３の構成例のいずれかにより生成された階調クロックＧＣＬＫを用いてＰＷＭ信号を生成するデータドライバ５２０の動作例のタイミング図を示している。 2.4 Operation Example FIG. 18 is a timing chart of an operation example of PWM performed by the display controller 540 of the present embodiment. FIG. 18 shows a timing diagram of an operation example of the data driver 520 that generates a PWM signal using the gradation clock GCLK generated by any one of the first to third configuration examples.

表示コントローラ５４０から垂直同期信号ＹＤのパルスが入力されると、１垂直走査期間が開始される。そして垂直同期信号ＹＤがＨレベルの期間に表示コントローラ５４０から水平同期信号ＬＰのパルスが入力されると、１水平走査期間が開始される。また表示コントローラ５４０からのディスチャージ信号ＤＩＳがＨレベルからＬレベルに変化するタイミングを基準タイミングとして、水平表示期間が開始される。水平表示期間は、次のディスチャージ信号ＤＩＳがＨレベルに変化するタイミングで終了する。   When a pulse of the vertical synchronization signal YD is input from the display controller 540, one vertical scanning period is started. When the pulse of the horizontal synchronization signal LP is input from the display controller 540 during the period in which the vertical synchronization signal YD is at the H level, one horizontal scanning period is started. Further, the horizontal display period is started with the timing at which the discharge signal DIS from the display controller 540 changes from the H level to the L level as a reference timing. The horizontal display period ends when the next discharge signal DIS changes to the H level.

水平表示期間では、表示コントローラ５４０が、ドットクロックＤＣＬＫを出力すると共に、該ドットクロックＤＣＬＫに同期して階調データを順次出力する。また、ＧＣＬＫ生成部１００は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて、階調クロックＧＣＬＫを水平表示期間内に出力する。   In the horizontal display period, the display controller 540 outputs the dot clock DCLK and sequentially outputs gradation data in synchronization with the dot clock DCLK. In addition, the GCLK generation unit 100 outputs the grayscale clock GCLK within the horizontal display period based on the set values of the first to Nth grayscale pulse setting registers 120-1 to 120-N.

表示コントローラ５４０からの階調データをシフトレジスタ５２２に取り込んだデータドライバ５２０は、ディスチャージ信号ＤＩＳがＨレベルの期間内に、水平同期信号ＬＰにより１水平走査単位の階調データをラインラッチ５２４にラッチする。従って、データドライバ５２０は、表示コントローラ５４０からの階調データが供給された水平走査期間の次の水平走査期間で、該階調データに対応したＰＷＭ信号ＰＷＭＧを生成する。図１８では、階調データが「２」であるため、ＰＷＭ信号ＰＷＭＧのパルス幅は、ディスチャージ信号ＤＩＳの立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。このように、階調クロックの階調パルス毎にその間隔を異ならせることができるため、きめ細かく設定可能な幅を有するＰＷＭ信号を生成することができる。   The data driver 520 that fetches the gradation data from the display controller 540 into the shift register 522 latches the gradation data in one horizontal scanning unit in the line latch 524 by the horizontal synchronization signal LP during the period when the discharge signal DIS is at the H level. To do. Therefore, the data driver 520 generates the PWM signal PWMG corresponding to the gradation data in the horizontal scanning period next to the horizontal scanning period in which the gradation data from the display controller 540 is supplied. In FIG. 18, since the gradation data is “2”, the pulse width of the PWM signal PWMG is a period from the falling edge of the discharge signal DIS to the edge of the second gradation pulse. In this way, since the interval can be varied for each gradation pulse of the gradation clock, a PWM signal having a finely settable width can be generated.

またディスチャージ信号ＤＩＳによりブランキング期間が調整され水平表示期間を可変とし、該水平表示期間内で階調パルスの間隔を異ならせることができる。これにより、有機ＥＬパネル５１０のサイズや有機ＥＬ素子の種類に応じて、ＰＷＭ信号のパルス幅を絶対値として設定できるため、所望の階調表現が容易となる。   Further, the blanking period is adjusted by the discharge signal DIS to make the horizontal display period variable, and the interval between the grayscale pulses can be varied within the horizontal display period. Thereby, the pulse width of the PWM signal can be set as an absolute value according to the size of the organic EL panel 510 and the type of the organic EL element, so that desired gradation expression can be easily performed.

なお図１８では、各階調パルスの立ち上がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとして説明したが、各階調パルスの立ち下がりで設定されるようにしてもよい。   In FIG. 18, the interval between the reference timing and the gradation pulse or the interval between the gradation pulses is set at the rising edge of each gradation pulse. However, the interval is set at the falling edge of each gradation pulse. It may be.

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の有機ＥＬパネルの駆動に適用されるものに限らず、液晶表示装置、プラズマディスプレイ装置の駆動に適用可能である。   The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention is not limited to being applied to driving the organic EL panel described above, but can be applied to driving liquid crystal display devices and plasma display devices.

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。   In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.

１０ ホストＩ／Ｆ、 ２０ ドライバＩ／Ｆ、 ２２ ドライバ信号生成部、
３０ フレームメモリ、 ４０ 制御部、 ４２ メモリコントローラ、
５０ 設定レジスタ部、 １００ ＧＣＬＫ生成部、 １１０ 表示制御信号生成部、
１１２ 分周回路、 １２０−１〜１２０−Ｎ 第１〜第Ｎの階調パルス設定レジスタ、１２２ 階調パルスクロック選択レジスタ、 １２４ 境界指定レジスタ、
１２６ 階調数選択レジスタ、 １３０ ＤＣＬＫ設定レジスタ、
１４０ ＹＤ設定レジスタ、 １５０ ＬＰ設定レジスタ、
１６０ ＤＩＳ設定レジスタ、 ２００ レジスタ選択回路、
２１０、３００、３１０ 選択制御回路、 ２２０ クロック選択回路、
２３０ ＧＣＬＫパルス設定部、 ２３２ 間隔設定カウンタ、 ２３４ 比較器、
２３６ パルス発生回路、 ５００ 表示システム、 ５１０ 有機ＥＬパネル、
５２０ データドライバ、 ５２２、５３２ シフトレジスタ、
５２４ ラインラッチ、 ５２６ ＰＷＭ信号生成回路、 ５２８、５３４ 駆動回路、５３０ 走査ドライバ、 ５４０ 表示コントローラ、 ５５０ ホスト、
ＤＣＬＫ ドットクロック、 ＤＩＳ ディスチャージ信号、
ＧＣＬＫ 階調クロック、 ＬＰ 水平同期信号、 ＳＹＳＣＬＫ システムクロック、ＹＤ 垂直同期信号 10 host I / F, 20 driver I / F, 22 driver signal generator,
30 frame memory, 40 control unit, 42 memory controller,
50 setting register unit, 100 GCLK generation unit, 110 display control signal generation unit,
112 frequency divider circuit, 120-1 to 120-N first to Nth gradation pulse setting register, 122 gradation pulse clock selection register, 124 boundary designation register,
126 gradation number selection register, 130 DCLK setting register,
140 YD setting register, 150 LP setting register,
160 DIS setting register, 200 register selection circuit,
210, 300, 310 selection control circuit, 220 clock selection circuit,
230 GCLK pulse setting unit, 232 interval setting counter, 234 comparator,
236 pulse generation circuit, 500 display system, 510 organic EL panel,
520 data driver, 522, 532 shift register,
524 line latch, 526 PWM signal generation circuit, 528, 534 drive circuit, 530 scan driver, 540 display controller, 550 host,
DCLK dot clock, DIS discharge signal,
GCLK gray scale clock, LP horizontal sync signal, SYSCLK system clock, YD vertical sync signal

Claims (6)

パルス幅変調信号の変化点を特定するための階調クロックとドットクロックとを出力する表示コントローラであって、
前記ドットクロックを含む表示制御信号を生成する表示制御信号生成部と、
基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
前記第１〜第Ｎの階調パルスの１つの階調パルスを指定するための境界指定レジスタと、
前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、
前記表示制御信号生成部は、前記表示コントローラの動作クロックとして入力されるシステムクロックを分周して前記ドットクロックを生成する分周回路を含み、
前記階調クロック生成部が、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定し、
前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、前記システムクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎの階調パルスまでの各階調パルスのエッジの間隔を、前記ドットクロックを単位に設定することを特徴とする表示コントローラ。 A display controller that outputs a gradation clock and a dot clock for specifying a change point of a pulse width modulation signal,
A display control signal generator for generating a display control signal including the dot clock;
A gray scale clock generating section for generating a gray scale clock having first to Nth (N is an integer of 2 or more) gray scale pulses within a predetermined period starting from a reference timing;
A boundary designation register for designating one gradation pulse of the first to Nth gradation pulses;
A gradation pulse setting register group for setting an edge of each gradation pulse of the first to Nth gradation pulses;
The display control signal generation unit includes a frequency dividing circuit that divides a system clock input as an operation clock of the display controller to generate the dot clock,
The gradation clock generator is
The interval between the reference timing and the edge of the first gradation pulse, and the edge of the (i−1) -th gradation pulse (2 ≦ i ≦ N, i is an integer) and the edge of the i-th gradation pulse Is set based on the setting value of each register of the gradation pulse setting register group,
The interval between the edges of each gradation pulse from the first gradation pulse to the gradation pulse designated by the boundary designation register is set in units of the system clock, and the level designated by the boundary designation register is set. A display controller characterized in that an interval between edges of each gradation pulse from the adjustment pulse to the Nth gradation pulse is set in units of the dot clock. 請求項１において、
前記境界指定レジスタにより、前記第１〜第Ｎの階調パルスの境界が指定される場合に、
前記システムクロック又は前記ドットクロックを指定するための階調パルスクロック選択レジスタを含み、
前記階調クロック生成部が、
前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を前記システムクロックを単位に設定すると共に、前記境界
指定レジスタにより指定された階調パルスから前記第Ｎの階調パルスまでの各階調パルスのエッジの間隔を、前記ドットクロックを単位に設定することを特徴とする表示コントローラ。 In claim 1,
When the boundary of the first to Nth gradation pulses is designated by the boundary designation register,
A gradation pulse clock selection register for designating the system clock or the dot clock;
The gradation clock generator is
The interval of the edge of each gradation pulse from the first gradation pulse to the gradation pulse designated by the boundary designation register is set in units of the system clock, and the gradation designated by the boundary designation register A display controller, wherein an interval between edges of each gradation pulse from a pulse to the Nth gradation pulse is set in units of the dot clock. 請求項１または２において、
前記ドットクロックの周波数を設定するドットクロック設定レジスタをさらに有し、
前記分周回路は、前記ドットクロック設定レジスタに設定された値に応じた分周比で前記システムクロックを分周することを特徴とする表示コントローラ。 In claim 1 or 2,
A dot clock setting register for setting the frequency of the dot clock;
The display controller, wherein the frequency dividing circuit divides the system clock by a frequency dividing ratio according to a value set in the dot clock setting register. 請求項１乃至３のいずれかにおいて、
前記境界指定レジスタは、複数の設定値を保持し、前記複数の設定値の各々に対応して、前記第１〜第Ｎの階調パルスの異なる１つの階調パルスが指定されることを特徴とする表示コントローラ。 In any one of Claims 1 thru | or 3,
The boundary designation register holds a plurality of setting values, and one gradation pulse different from the first to Nth gradation pulses is designated corresponding to each of the plurality of setting values. And display controller. 複数の走査線と、
複数のデータ線と、
各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
前記複数の走査線を走査する走査ドライバと、
階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、
請求項１乃至４のいずれか記載の表示コントローラとを含み、
前記表示コントローラが、
前記データドライバに対して前記階調クロックと前記ドットクロックとを供給し、
前記データドライバが、
前記ドットクロックに従って前記複数のデータ線分の前記階調データを転送するシフトレジスタと、前記階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成するパルス幅変調信号生成部と、該パルス幅変調信号に基づいて各データ線を駆動する駆動回路と、を含むことを特徴とする表示システム。 A plurality of scan lines;
Multiple data lines,
A display panel in which each electroluminescent element includes a plurality of electroluminescent elements specified by any one of the plurality of scanning lines and any one of the plurality of data lines;
A scan driver for scanning the plurality of scan lines;
A data driver that drives the plurality of data lines based on a pulse width modulation signal that is pulse width modulated using gradation data;
A display controller according to any one of claims 1 to 4,
The display controller is
Supplying the gradation clock and the dot clock to the data driver;
The data driver is
A shift register for transferring the gradation data for the plurality of data lines according to the dot clock; and the pulse width modulation signal having a pulse width corresponding to a period of the number of clocks of the gradation clock corresponding to the gradation data. A display system, comprising: a pulse width modulation signal generation unit that generates data; and a drive circuit that drives each data line based on the pulse width modulation signal. 階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
表示をコントロールするための動作クロックとして入力されるシステムクロックを分周してドットクロックを生成し、
基準タイミングを起点とする所定期間内に第１〜第Ｎ（Ｎは２以上の整数）のうち１つの階調パルスを指定し、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を設定して前記階調クロックを生成し、
前記ドットクロックに従ってシフトレジスタにて複数のデータ線分の階調データを転送し、前記階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動し、
前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、前記システムクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎの階調パルスまでの各階調パルスのエッジの間隔を、前記ドットクロックを単位に設定することを特徴とする表示制御方法。 A display control method based on a pulse width modulation signal whose change point is specified by a gradation clock,
Divide the system clock that is input as the operation clock to control the display to generate the dot clock,
Specify one gradation pulse among the first to Nth (N is an integer of 2 or more) within a predetermined period starting from the reference timing,
The interval between the reference timing and the edge of the first gradation pulse, and the edge of the (i−1) -th gradation pulse (2 ≦ i ≦ N, i is an integer) and the edge of the i-th gradation pulse To generate the gradation clock,
In accordance with the dot clock, grayscale data for a plurality of data lines is transferred by a shift register, and the pulse width modulation signal having a pulse width corresponding to a period of the number of clocks of the grayscale clock corresponding to the grayscale data. Generating and driving the data lines of the display panel based on the pulse width modulation signal,
The interval between the edges of each gradation pulse from the first gradation pulse to the gradation pulse designated by the boundary designation register is set in units of the system clock, and the level designated by the boundary designation register is set. A display control method, wherein an interval between edges of each gradation pulse from a tone pulse to the Nth gradation pulse is set in units of the dot clock.
JP2011065235A 2011-03-24 2011-03-24 Display controller, display system, and display control method Expired - Fee Related JP5353929B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011065235A JP5353929B2 (en) 2011-03-24 2011-03-24 Display controller, display system, and display control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011065235A JP5353929B2 (en) 2011-03-24 2011-03-24 Display controller, display system, and display control method

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005137458A Division JP4892864B2 (en) 2005-05-10 2005-05-10 Display controller, display system, and display control method

Publications (2)

Publication Number Publication Date
JP2011154392A JP2011154392A (en) 2011-08-11
JP5353929B2 true JP5353929B2 (en) 2013-11-27

Family

ID=44540338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011065235A Expired - Fee Related JP5353929B2 (en) 2011-03-24 2011-03-24 Display controller, display system, and display control method

Country Status (1)

Country Link
JP (1) JP5353929B2 (en)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6371889A (en) * 1986-09-16 1988-04-01 松下電器産業株式会社 Drive circuit for display device
JP3444926B2 (en) * 1993-07-19 2003-09-08 パイオニア株式会社 Display device gradation correction method
JP2988815B2 (en) * 1993-11-12 1999-12-13 シャープ株式会社 Liquid crystal drive
JPH0895531A (en) * 1994-09-22 1996-04-12 Casio Comput Co Ltd Liquid crystal display device
JPH0895530A (en) * 1994-09-22 1996-04-12 Casio Comput Co Ltd Liquid crystal display device
JP2001306021A (en) * 2000-04-18 2001-11-02 Victor Co Of Japan Ltd Matrix-type image display device
JP2002091379A (en) * 2000-09-20 2002-03-27 Tohoku Pioneer Corp Method for driving capacitive light emitting element display and control device therefor
JP2003173173A (en) * 2001-12-07 2003-06-20 Rohm Co Ltd Liquid crystal driving device
JP2003280605A (en) * 2002-03-25 2003-10-02 Kawasaki Microelectronics Kk Liquid crystal display driver
JP3744924B2 (en) * 2003-12-19 2006-02-15 セイコーエプソン株式会社 Display controller, display system, and display control method

Also Published As

Publication number Publication date
JP2011154392A (en) 2011-08-11

Similar Documents

Publication Publication Date Title
KR102651651B1 (en) Display Device and Driving Method Thereof
US7471270B2 (en) Display controller, display system, and display control method
US7471276B2 (en) Display controller, display system, and display control method
US8125422B2 (en) Scan driver, organic light emitting display using the same, and method of driving the organic light emitting display
US20150356925A1 (en) Display panel module, organic light-emitting diode (oled) display and method of driving the same
JP6772236B2 (en) Display device, data driver and gate driver
WO2019053769A1 (en) Display device and driving method thereof
JP3744924B2 (en) Display controller, display system, and display control method
US7545368B2 (en) Display controller, display system, and display control method
WO2016084544A1 (en) Pixel unit, display panel, and signal transmission method
US20100328364A1 (en) Method of driving light emitting device, light emitting device and electronic apparatus
JP2006208998A (en) Flat surface display device
US8866723B2 (en) Display device
JP4892864B2 (en) Display controller, display system, and display control method
JP2003036054A (en) Display device
JP5353929B2 (en) Display controller, display system, and display control method
JP4661329B2 (en) Display system, display controller, and display control method
JP2006308900A (en) Display controller, display system, and display control method
KR102051389B1 (en) Liquid crystal display device and driving circuit thereof
JP2004333911A (en) Method for driving electro-optic apparatus, electro-optic apparatus and electronic device
JP2006317535A (en) Display controller, display system, and display control method
KR100602355B1 (en) Data driving chip and light emitting driver
KR20060078588A (en) Organic electro-luminescence display
KR20220094669A (en) Display Device Including Data Driving Part And Gate Driving Part
KR100707621B1 (en) Single to differential converting circuit, differential to single converting circuit and bias circuit

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110415

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130528

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130730

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130812

R150 Certificate of patent or registration of utility model

Ref document number: 5353929

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees