JP5348238B2 - キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 244
- 238000004519 manufacturing process Methods 0.000 title claims description 81
- 230000007547 defect Effects 0.000 claims description 111
- 230000002950 deficient Effects 0.000 claims description 47
- 239000010409 thin film Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 34
- 238000001514 detection method Methods 0.000 claims description 33
- 239000010408 film Substances 0.000 claims description 25
- 238000012545 processing Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 18
- 239000002245 particle Substances 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 12
- 239000003550 marker Substances 0.000 claims description 12
- 230000010365 information processing Effects 0.000 claims description 11
- 235000012431 wafers Nutrition 0.000 description 31
- 230000015572 biosynthetic process Effects 0.000 description 19
- 238000005530 etching Methods 0.000 description 12
- 238000005259 measurement Methods 0.000 description 12
- 238000004458 analytical method Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000005457 optimization Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 4
- 239000010407 anodic oxide Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910002370 SrTiO3 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052788 barium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052712 strontium Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910003781 PbTiO3 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010252 TiO3 Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01L27/016—Thin-film circuits
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- H01L2924/0001—Technical content checked by a classifier
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Description
本発明は、薄膜キャパシタを製造するキャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体に関する。
半導体素子を搭載する実装基板は、ノイズを防止するために多数のキャパシタをLSI(Large Scale Integration)周辺に実装している。このLSIにクロック動作等による急激な負荷iがかかると、電源およびLSIの間の配線に存在する抵抗RとインダクタンスLとによって下記式(1)に相当する電圧降下ΔVが生じる。
ΔV=R×i−L×di/dt・・・・・・式(1)
Lの符号が−(マイナス)なのは、誘導起電力は瞬時に発生した電流を打ち消すように生じるからである。従って、配線のR、L、負荷変動diが大きいほど、また、変動時間dtが小さいほど、電圧降下ΔVが増加する。近年、LSIのクロック周波数が数百MHzを越えるような高速になってきている。すなわち、デジタル回路におけるパルス波形の立ち上がり時間trが負荷の変動時間dtと等価となり、クロック周波数が大きくなるほど立ち上がり時間trが短くなるため、電圧降下ΔVは大きくなる。
このような電圧降下ΔVを小さくするためには、LSIの電源ライン−グランドライン間に並列にキャパシタを接続することが有効である。このキャパシタを一般にデカップリングキャパシタと称する。LSIのクロック周波数が大きくなると、負荷変動の際に一時的に降下した電圧を電源から補償することは時間的に間に合わなくなるため、LSIの近くに接続したデカップリングキャパシタから電荷を供給することによってLSIの電圧降下を補償する。しかし、キャパシタの等価直列抵抗(ESR)、等価直列インダクタンス(ESL)及びキャパシタからLSIまでの配線抵抗R、配線インダクタンスL等の影響により、依然として上記式(1)のΔVが生じていた。
しかしながら、近年、クロック周波数がGHzのオーダーに達し、デカップリングキャパシタとLSI間の配線によるインダクタンスLが無視できなくなってきたという問題があった。そこで、上記問題を解決するため、Lを小さくするインターポーザ型キャパシタの技術が開示されている(例えば、特許文献1〜6)。図15は、特許文献3に記載のインターポーザ型キャパシタの構造を示している。
図15において、シリコン基板100は内部に導電体が充填された第1のスルーホール120aを有する。基板100を支持体110として、支持体110上には下部電極140と高誘電体膜160と上部電極180とが積層されてキャパシタを形成する。キャパシタの下部電極140はスルーホール120a内の導電体を介して電極パッド240aおよびバンプ電極280aに接続される。バンプ電極280aは回路基板の電源ラインに接続される。また、下部電極140は電極パッド210aを介してLSIの電源ラインに接続される。キャパシタの上部電極180はスルーホール120b内の導電体を介して電極パッド240bおよびバンプ電極280bに接続される。バンプ電極280bは回路基板のグランドラインに接続される。また、上部電極180は電極パッド210bを介してLSIのグランドラインに接続される。電極パッド210a、210b,240aおよび240bは保護膜200および220上に形成される。
図15において、シリコン基板100は内部に導電体が充填された第1のスルーホール120aを有する。基板100を支持体110として、支持体110上には下部電極140と高誘電体膜160と上部電極180とが積層されてキャパシタを形成する。キャパシタの下部電極140はスルーホール120a内の導電体を介して電極パッド240aおよびバンプ電極280aに接続される。バンプ電極280aは回路基板の電源ラインに接続される。また、下部電極140は電極パッド210aを介してLSIの電源ラインに接続される。キャパシタの上部電極180はスルーホール120b内の導電体を介して電極パッド240bおよびバンプ電極280bに接続される。バンプ電極280bは回路基板のグランドラインに接続される。また、上部電極180は電極パッド210bを介してLSIのグランドラインに接続される。電極パッド210a、210b,240aおよび240bは保護膜200および220上に形成される。
近年のLSIのGHzオーダーに達する高速化に対応できるだけのμFオーダーの高容量キャパシタを形成するためには、キャパシタはLSIの面積に近い面積が必要であり、それだけの大面積キャパシタを薄膜で形成するのは困難であるという問題があった。なぜなら、LSIサイズに近い大面積キャパシタを形成した場合、成膜工程におけるパーティクル発生等による誘電体膜への欠陥によりショートが発生するという問題があるためである。上記問題を解決するために、比較的大面積キャパシタを形成し易い陽極酸化膜を誘電体層としたキャパシタの技術が開示されている(例えば、特許文献7)。しかし、上記特許文献7の技術では、陽極酸化膜は比誘電率がペロブスカイト構造を有する酸化物薄膜に比べて小さいため、大容量化できないという問題があった。
他方、半導体デバイスの配線や拡散部の欠陥を検出する方法として抵抗変化を計測する方法が開示されており(例えば、特許文献8)、OBIRCH(Optical Beam Induced Resistance Change)等が実際に使用されている。OBIRCHは、半導体デバイスやキャパシタ完成品の不良解析に使用されていたものであるが、キャパシタの上部電極と下部電極間の短絡部検出にも使用できる。
しかし、上記特許文献1〜8記載の技術では、大面積の薄膜キャパシタを形成する場合には不良発生頻度が高くなるという問題があった。一方、陽極酸化膜を誘電体としたキャパシタでは低誘電率により高容量が得られないという問題があった。また、製造工程でキャパシタを修復する方法はなかった。
本発明はこのような実情を鑑みてなされたものであり、上記課題を解決し、歩留まりよく薄膜キャパシタを製造するキャパシタの製造方法、キャパシタ製造装置、プログラム及び記録媒体を提供することを目的とする。
本発明のキャパシタの製造方法は、基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する成膜工程と、前記キャパシタをキャパシタセルに分割する前にパーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含む欠陥部を検出する欠陥部検出工程と、欠陥部を除去する欠陥部除去工程とを有する。
本発明のキャパシタ製造装置は、キャパシタセルへの分割前のキャパシタの欠陥部を検出する欠陥部検出部と、欠陥部を除去する欠陥部除去部とを有し、キャパシタは基板と下部電極と薄膜誘電体と上部電極とから形成され、欠陥部はパーティクル部と、下部電極及び上部電極間の電気的短絡部とを含む。
本発明のプログラムは、基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する処理と、このキャパシタをキャパシタセルに分割する前に、パーティクル部と、下部電極及び上部電極間の電気的短絡部とを含む欠陥部を検出する処理と、欠陥部を除去する処理とをコンピュータに実行させる。
本発明の記録媒体は、上記プログラムを記録したコンピュータ読み取り可能な記録媒体である。
本発明によれば、歩留まりよく薄膜キャパシタを製造することが可能となる。
以下に本発明の実施形態について、図面を用いて詳細に説明する。尚、同要素には同符号を付し、説明を省略する。
(実施形態1)
図1は、本発明の実施形態1に係る薄膜キャパシタの製造方法例を示す。図示するように、本実施形態に係る薄膜キャパシタは、上部電極1、薄膜誘電体2、下部電極3、および基板4を有している。上部電極1の材質は、例えば、Pt、Ru、TiN、Au等が好適である。しかしながら、これらの材質に限定されるものではない。
図1は、本発明の実施形態1に係る薄膜キャパシタの製造方法例を示す。図示するように、本実施形態に係る薄膜キャパシタは、上部電極1、薄膜誘電体2、下部電極3、および基板4を有している。上部電極1の材質は、例えば、Pt、Ru、TiN、Au等が好適である。しかしながら、これらの材質に限定されるものではない。
薄膜誘電体2の材質は、例えば、高誘電率を有するペロブスカイト構造を含有した化合物が好適である。ペロブスカイト構造を含有する化合物としては、SrTiO3、SrTiO3のSrの一部をBaに置換した(Sr、Ba)TiO3又はPbTiO3やBaTiO3を骨格としてPb、Baサイト(Aサイト)の一部をSr、Ca、La等で置換することによってAサイトの平均原子価を2価にした複合ペロブスカイト化合物が好適である。また、上記化合物において、Ti(Bサイト)の一部をMg、W、Nb、Zr、Ni、Zn等で置換してBサイトの平均原子価を4価にした複合ペロブスカイト化合物も適用することできる。しかしながら、薄膜誘電体2はこれらの材質に限定されるものではない。また、薄膜誘電体2の製造方法も限定されないが、スパッタ法、CVD(Chemical Vapor Deposition)法又はゾルゲル法等が好適である。
下部電極3の材質は、基板4との密着性に優れ、薄膜誘電体2への拡散が少ない金属または合金が望ましく、例えば、絶縁基板側からTi、Cr、Ta、Mo等の活性金属、Pt、Ru、TiN、Au等の高バリア性金属の順で成膜するのが好適である。しかしながら、これらの材質に限定されるものではない。
基板4は、薄膜キャパシタを形成するためには表面の平滑度が高い基板4が望ましく、Si、GaAs等の半導体基板やガラス、サファイア、セラミックス、樹脂等の絶縁体基板が好適である。SiやGaAs等の半導体基板を用いる場合は、基板4の表面に絶縁層を形成することが望ましい。
(実施形態1)
本実施形態では、薄膜キャパシタの製造方法例について、図1を用いて説明する。初めに、図1の工程(a)に示すように、基板4にMIM(Metal Insulation Metal)構造となる下部電極3、薄膜誘電体2、上部電極1を成膜する。次に、図1の工程(c)に示すように、ウエハ全面において、パーティクル部5、又は上部電極1と下部電極3間の電気的短絡部等の欠陥部が存在するかを検出する。検出方法は限定されないが、例えば、OBIRCH等が好適である。光学的にパーティクル部を検出しても良いが、電気的短絡部を検出するにはOBIRCH等のレーザスキャン下での抵抗変化測定を利用するのが好ましい。抵抗測定では、図1の工程(b)に示すように、プロービングするためにウエハの端部において下部電極3を露出する部分を形成する必要がある。
本実施形態では、薄膜キャパシタの製造方法例について、図1を用いて説明する。初めに、図1の工程(a)に示すように、基板4にMIM(Metal Insulation Metal)構造となる下部電極3、薄膜誘電体2、上部電極1を成膜する。次に、図1の工程(c)に示すように、ウエハ全面において、パーティクル部5、又は上部電極1と下部電極3間の電気的短絡部等の欠陥部が存在するかを検出する。検出方法は限定されないが、例えば、OBIRCH等が好適である。光学的にパーティクル部を検出しても良いが、電気的短絡部を検出するにはOBIRCH等のレーザスキャン下での抵抗変化測定を利用するのが好ましい。抵抗測定では、図1の工程(b)に示すように、プロービングするためにウエハの端部において下部電極3を露出する部分を形成する必要がある。
次に、図1の工程(d)に示すように、ウエハ状態において、上記工程(b)で特定したパーティクル部5、又は上部電極1と下部電極3間の電気的短絡部等の欠陥部を局所的に除去する。除去する方法は限定しないが、レーザ、イオンビーム、電子ビーム、ウエットエッチング、ドリルやサンドブラスト等による機械的加工等が使用できる。特に、レーザによる加工が好適に用いられる。以上のような工程を経て、図1の工程(e)に示すようなキャパシタを得る。
上記図1の工程(d)に示した欠陥部の局所的な除去について、図2を用いて説明する。図2は、本実施形態に係る薄膜キャパシタの製造方法例を示す。
図2に示すように、MIMを成膜すると、まずプロービングをするか否かを判断する(ステップS201)。プロービングをする場合(ステップS201/YES)は、下部電極3を露出させるために、ウエハ端部を加工する(ステップS202)。プロービングをしない場合(ステップS201/NO)及び上記ステップS202においてウエハ端部を加工した後は、キャパシタの欠陥検出を行う(ステップS203)。キャパシタの欠陥検出は、例えば、OBIRCH等のレーザスキャン下での抵抗変化測定を利用して行う。
次に、上記ステップS203での検出結果から、キャパシタに欠陥があるか否かを判断する(ステップS204)。キャパシタに欠陥があった場合(ステップS204/YES)は、エッチングにより欠陥部を局所的に除去する(ステップS205)。そして、上記ステップS203の処理に移行し、上記ステップS203〜S205の処理を欠陥部がなくなるまで繰り返し行う。他方、欠陥部が無い場合(ステップS204/NO)には、キャパシタセルの製造に移行する。
以上、キャパシタ欠陥部の局所的除去について、キャパシタに欠陥部を検出すると、その都度欠陥部の局所除去を実行する例について説明した。一方、図3には、検出した欠陥部を一度記憶し、記憶した欠陥部をまとめて局所的に除去する方法例を示す。
図3に示すように、MIMを成膜すると、まずプロービングをするか否かを判断する(ステップS301)。プロービングをする場合(ステップS301/YES)は、下部電極3を露出させるために、ウエハ端部を加工する(ステップS302)。プロービングをしない場合(ステップS301/NO)及び上記ステップS302においてウエハ端部を加工した後は、キャパシタの欠陥検出を行う(ステップS303)。キャパシタの欠陥検出は、例えば、OBIRCH等のレーザスキャン下での抵抗変化測定を利用して行う。上記ステップS303における欠陥検出が、上記ステップS202の欠陥検出と異なるところは、キャパシタ全ての欠陥検出を一括で行い、欠陥部の位置データ等の欠陥部情報を保存する(ステップS304)ところである。
上記ステップS303における欠陥検出が終了すると、上記ステップS304で保存した欠陥部情報に基づいて、エッチングにより欠陥部を局所的に除去する(ステップSS305)。そして、キャパシタセルの製造に移行する。
本実施形態により、欠陥部の局所的な除去が可能であり、欠陥部を除去した後は所望の位置にキャパシタセルを形成することにより、不良のないキャパシタを形成することが可能となる。つまり、ウエハ上でMIM成膜後短絡等の欠陥部があった場合でも、その欠陥部をキャパシタセルに分割する前に局所的に除去することにより、その後のキャパシタセル形成において歩留り良く薄膜キャパシタを製造することが可能となる。
(実施形態2)
図4は、本発明の実施形態2に係る薄膜キャパシタのMIM成膜後のウエハ状態における欠陥部分析例を示す。図5及び図6は、本実施形態に係る薄膜キャパシタセルの形成例を示す。
図7は、本実施形態に係る薄膜キャパシタの製造方法例を示す。次に、薄膜薄膜キャパシタの製造方法例について、図4〜図7を用いて説明する。
図4は、本発明の実施形態2に係る薄膜キャパシタのMIM成膜後のウエハ状態における欠陥部分析例を示す。図5及び図6は、本実施形態に係る薄膜キャパシタセルの形成例を示す。
図7は、本実施形態に係る薄膜キャパシタの製造方法例を示す。次に、薄膜薄膜キャパシタの製造方法例について、図4〜図7を用いて説明する。
図4には、ウエハ全面にMIMキャパシタを形成し、上部電極1と下部電極3間の電気的短絡部6を検出した例を示している。図5には、アライメントマーク形成予定位置9を用いて、図4に示すキャパシタのウエハ中心にマスクを合わせて製造した場合のキャパシタセル位置を示す。図示するように、キャパシタチップ外周位置7の内部に位置するキャパシタセル形成予定位置8内に検出した短絡部6が存在するので、キャパシタセル形成後には不良となってしまう。
そこで、本実施形態に係る薄膜キャパシタの製造方法では、図4に示す短絡部6を検出した後、短絡部6の位置に基づいて形成するキャパシタセル位置を最適化し、最適化した位置にマスクを合わせてキャパシタセルを製造する。
図6は、最適化した位置にマスクを合わせてキャパシタセルを製造した例を示す。図5に示す場合とは異なり、形成したアライメントマーク12を用いて最適化した位置にマスクを合わせてキャパシタセルを製造した場合、短絡部6は修正したキャパシタセル形成位置11内に存在しない。この例ではマスク位置最適化後にキャパシタチップ外周位置10の内部に位置するキャパシタセル形成位置11(キャパシタセル)内に短絡部6が存在しない場合を挙げて説明したが、短絡部が存在してしまう場合においても、キャパシタセル内の短絡部を減少(最小化)することができ、キャパシタの歩留を向上することができる。また、上述したキャパシタの製造方法において、マスクを最適化後の位置に合わせるためにアライメントマーク12を形成することが有効である。
そこで、本実施形態に係る薄膜キャパシタの製造方法では、図4に示す短絡部6を検出した後、短絡部6の位置に基づいて形成するキャパシタセル位置を最適化し、最適化した位置にマスクを合わせてキャパシタセルを製造する。
図6は、最適化した位置にマスクを合わせてキャパシタセルを製造した例を示す。図5に示す場合とは異なり、形成したアライメントマーク12を用いて最適化した位置にマスクを合わせてキャパシタセルを製造した場合、短絡部6は修正したキャパシタセル形成位置11内に存在しない。この例ではマスク位置最適化後にキャパシタチップ外周位置10の内部に位置するキャパシタセル形成位置11(キャパシタセル)内に短絡部6が存在しない場合を挙げて説明したが、短絡部が存在してしまう場合においても、キャパシタセル内の短絡部を減少(最小化)することができ、キャパシタの歩留を向上することができる。また、上述したキャパシタの製造方法において、マスクを最適化後の位置に合わせるためにアライメントマーク12を形成することが有効である。
上述したキャパシタの製造方法について、図7を用いて説明する。MIMを成膜すると、まずプロービングをするか否かを判断する(ステップS701)。プロービングをする場合(ステップS701/YES)は、下部電極3を露出させるために、ウエハ端部を加工する(ステップS702)。プロービングをしない場合(ステップS701/NO)及び上記ステップS702においてウエハ端部を加工した後は、キャパシタの欠陥検出を行い(ステップS703)、検出した欠陥部の位置データ等の欠陥部情報を保存する(ステップS704)。ここで、上記ステップS703におけるキャパシタの欠陥検出は、例えば、OBIRCH等のレーザスキャン下での抵抗変化測定を利用して行う。
上記ステップS703における欠陥検出が終了すると、上記ステップS704で保存した欠陥部情報に基づいて、キャパシタセル内に欠陥部が存在しないように、ウエハ内のキャパシタセルの位置を最適化する(ステップS705)。そして、キャパシタセルの製造に移行する。
本実施形態により、ウエハ上でMIM成膜後に欠陥部を特定し、キャパシタセルを形成する位置であるキャパシタセル位置を最適化することにより、不良のないキャパシタを形成することが可能となる。つまり、薄膜キャパシタ製造の歩留を向上させることが可能となる。
(実施形態3)
図8は、本発明の実施形態3を示す。この図8は、上記実施形態2と同様にキャパシタセル位置を最適化し、マスク位置を最適化した後にも、キャパシタセル内に短絡部が存在する例を示す。図9は、図8の場合におけるキャパシタ製造方法を示す。図8及び図9を参照して、マスク位置を最適化した場合にもキャパシタセル形成位置内に欠陥部が存在する場合のキャパシタの製造方法例について説明する。
図8は、本発明の実施形態3を示す。この図8は、上記実施形態2と同様にキャパシタセル位置を最適化し、マスク位置を最適化した後にも、キャパシタセル内に短絡部が存在する例を示す。図9は、図8の場合におけるキャパシタ製造方法を示す。図8及び図9を参照して、マスク位置を最適化した場合にもキャパシタセル形成位置内に欠陥部が存在する場合のキャパシタの製造方法例について説明する。
MIMを成膜すると、まずプロービングをするか否かを判断する(ステップS901)。プロービングをする場合(ステップS901/YES)は、下部電極3を露出させるために、ウエハ端部を加工する(ステップS902)。プロービングをしない場合(ステップS901/NO)及び上記ステップS902においてウエハ端部を加工した後は、キャパシタの欠陥検出を行い(ステップS903)、検出した欠陥部の位置データ等の欠陥部情報を保存する(ステップS904)。ここで、上記ステップS903におけるキャパシタの欠陥検出は、例えば、OBIRCH等のレーザスキャン下での抵抗変化測定を利用して行う。
上記ステップS903における欠陥検出が終了すると、上記ステップS904で保存した欠陥部情報に基づいて、キャパシタセル内に欠陥部ができるだけ存在しないように、すなわち欠陥部の数が最小となるように、ウエハ内のキャパシタセル位置を最適化する(ステップS905)。
次に、キャパシタセル形成位置内に欠陥部が存在するか否かを判断する(ステップS906)。キャパシタセル内に欠陥があった場合(ステップS906/YES)は、エッチングにより欠陥部を局所的に除去する(ステップS907)。図8に、このようにしてエッチングにより除去された欠陥13を示す。この後に、キャパシタセルの製造に移行する。他方、欠陥部が無い場合(ステップS906/NO)には、上記実施形態2と同様に、キャパシタセルの製造に移行する。このように、上記図1で示した短絡部の部分的除去をキャパシタセル内部に対応する部分にだけ行えば、不良となるキャパシタセルをなくすことができる。
本実施形態により、ウエハ上でMIM成膜後に欠陥部を特定し、キャパシタセル位置を最適化し、さらにキャパシタセル位置最適化後にもキャパシタセル内に存在してしまう欠陥部のみを除去することにより、不良のないキャパシタを容易に形成することが可能となる。つまり、薄膜キャパシタ製造の歩留を向上させることが可能となる。
(実施形態4)
次に、本発明の実施形態4に係るキャパシタ製造装置について説明する。図10及び図11は、本実施形態に係るキャパシタ製造装置の概略構成例を示す。図10に示すように、本実施形態に係るキャパシタ製造装置20は、欠陥部検出部21、エッチング部22、を備えている。欠陥部検出部21は、短絡やパーティクル等の欠陥部を検出する。エッチング部22は、欠陥部検出部21が欠陥部を検出すると、その欠陥部を局所的にエッチングして除去する欠陥部除去部である。このように、本実施形態に係るキャパシタ製造装置20は、欠陥検出部と欠陥部除去部とを組み込んだ装置である。
次に、本発明の実施形態4に係るキャパシタ製造装置について説明する。図10及び図11は、本実施形態に係るキャパシタ製造装置の概略構成例を示す。図10に示すように、本実施形態に係るキャパシタ製造装置20は、欠陥部検出部21、エッチング部22、を備えている。欠陥部検出部21は、短絡やパーティクル等の欠陥部を検出する。エッチング部22は、欠陥部検出部21が欠陥部を検出すると、その欠陥部を局所的にエッチングして除去する欠陥部除去部である。このように、本実施形態に係るキャパシタ製造装置20は、欠陥検出部と欠陥部除去部とを組み込んだ装置である。
他方、図11に示すキャパシタ製造装置20は、上記図10に示すキャパシタ製造装置20の構成に加え、欠陥部情報記憶部23と情報処理部24とを備えている。欠陥部情報記憶部23は、欠陥部検出部21が検出した欠陥部の位置データ等の情報を記憶する。情報処理部24は、欠陥部情報記憶部23に記憶された欠陥部の情報に基づいて、キャパシタ形成位置の最適化処理を行う。図11に示すキャパシタ製造装置20では、欠陥部検出部21により検出した欠陥部の情報を欠陥部情報記憶部23に一旦全て記憶し、記憶された情報に基づいて情報処理部24によりキャパシタセル形成位置を最適化する。次に、キャパシタ製造装置20は、キャパシタ形成位置を最適化し、マスク位置を最適化した場合であってもキャパシタセル形成位置内に欠陥部が存在する場合には、エッチング部22により欠陥部を局所的にエッチング除去する。
尚、上述した何れのキャパシタ製造装置20においても欠陥検出部21は限定されず、光学検査等も適用できるが、OBIRCH分析による抵抗変化測定による短絡等の欠陥箇所特定が好適である。また、エッチング部22も限定されないが、レーザ加工が好適である。これらの装置を用いて、キャパシタセル形成後に欠陥部を検出及び除去することもできるが、ウエハ状態で欠陥部を修復する方が、工程時間を短くでき好適である。
本実施形態により、短い製造時間で、欠陥部が存在しないキャパシタを製造することが可能となる。また、ウエハ状態でMIM成膜後の薄膜キャパシタの欠陥部を局所的に除去することが可能となり、大面積キャパシタであっても、歩留りを向上することが可能となる。
(実施形態5)
図12及び図13は、本発明の実施形態5に係るキャパシタ製造装置の概略構成例を示す。図12に示すように、本実施形態に係るキャパシタ製造装置20は、欠陥部検出部21、欠陥部情報記憶部23、情報処理部24、マーカ部25、を備えている。マーカ部25は、アライメントマークを形成する。このキャパシタ製造装置を使用することにより、ウエハ状態において予めキャパシタセルを形成した後に不良となる部分を特定し、形成するキャパシタセルの位置を最適化することにより、キャパシタの歩留を向上することができる。
図12及び図13は、本発明の実施形態5に係るキャパシタ製造装置の概略構成例を示す。図12に示すように、本実施形態に係るキャパシタ製造装置20は、欠陥部検出部21、欠陥部情報記憶部23、情報処理部24、マーカ部25、を備えている。マーカ部25は、アライメントマークを形成する。このキャパシタ製造装置を使用することにより、ウエハ状態において予めキャパシタセルを形成した後に不良となる部分を特定し、形成するキャパシタセルの位置を最適化することにより、キャパシタの歩留を向上することができる。
他方、図13に示すキャパシタ製造装置20は、上記図12に示すキャパシタ製造装置20の構成に加え、エッチング部22を備えている。そのため、キャパシタセル位置最適化後にもキャパシタセル内に欠陥部がある場合には、その欠陥部を除去することができる。これにより、上記図12に示したキャパシタ製造装置よりもさらにキャパシタセルの歩留向上することができる。
尚、上述した何れのキャパシタ製造装置20においても欠陥部検出部21は限定されず、光学検査等も適用できるが、OBIRCH分析による抵抗変化測定による短絡等の欠陥箇所特定が好適である。マーカ部25によるアライメントマーク形成についても限定されないが、レーザによる加工が好適に用いられる。また、エッチング部22も限定されないが、レーザ加工が好適である。
本実施形態により、ウエハ状態でMIM成膜後の薄膜キャパシタの欠陥部特定に基づいて、自動的にキャパシタセル位置の最適化を行い、アライメントマークを形成することにより、結果的に薄膜キャパシタの歩留を向上することが可能となる。さらに、ウエハ状態でMIM成膜後の薄膜キャパシタの欠陥部特定に基づいて、自動的にキャパシタセル位置の最適化、アライメントマーク形成及びキャパシタセル内欠陥部の局所的除去を行うことができ、薄膜キャパシタの不良をほぼ無くすことが可能となる。これにより、パーティクル部又は上部電極と下部電極間の電気的短絡部等の欠陥部を含むウエハでも大面積キャパシタの歩留りを向上することが可能となる。
以下に、本発明の具体的な実施例について説明するが、本発明は以下の構成に限定されるものではない。
基板4として表面200nmの厚みで熱酸化膜を形成した4インチシリコンウエハを用い、下部電極3はウエハ側からTi、Ruの順でDCマグネトロンスパッタにより室温で成膜することにより得た。Ti、Ruの膜厚は、それぞれ50nm、100nmとした。続けて薄膜誘電体2としてMnを5%添加したSrTiO3(STO)をRFスパッタにより、400℃で100nmの厚みに成膜した。次に上部電極1として、RuをDCマグネトロンスパッタにより室温で100nmの厚みで成膜した。ここで室温とは、装置などを駆動していない状態における室内の温度を示している。
次に、ウエハ端部に1mm2のサイズで上部電極1と薄膜誘電体2をエッチングしてプロービング端子とした。さらに、ウエハ全面の下部電極3、上部電極1間をプロービングしてOBIRCH分析を行い、下部電極3と上部電極1間で短絡している部分を特定し、特定した短絡部分をレーザにより局所的に除去した。短絡部にはパーティクルが存在していたと考えられるが、レーザ加工後は上部電極1及び薄膜誘電体2の除去と下部電極のダメージのみが観察された。レーザ加工した箇所は18カ所に及んだ。レーザ加工後に再び下部電極と上部電極間の抵抗測定を行ったが、ウエハ全面での短絡が無くなったのを確認できた。
レーザ加工後のキャパシタを用いて、15mm2のキャパシタセルを16個製造した。その結果、いずれも2.9μF〜3.1μFの高容量が得られた。
図14を参照すると、キャパシタ製造装置20は、欠陥情報記憶部23、情報処理部24、赤外線走査部26、電流計測部27、加工レーザ部28、レーザマーカ部29、および制御部30を備えている。キャパシタ製造装置20は、上記図13で説明したキャパシタ装置の欠陥部検出部21としてOBIRCHを使用する。上記実施例と同様のMIMを4インチウエハに成膜し、図14に示す装置でアライメントの最適化と欠陥部の修復を行った。その結果、OBIRCHで検出された短絡箇所は15カ所、キャパシタセル位置最適化後修復のためレーザ加工した箇所は2カ所であり、キャパシタセル位置最適化後のレーザマーカによりアライメントマークを形成した。
次にアライメントマークを使用して上記実施例と同様に15mm2のキャパシタセルを16個製造した。その結果、不良セルはなく、容量3.0μF〜3.1μFを達成できた。
本実施例では、キャパシタ製造装置20が、欠陥部検出部21として赤外線走査部26及び電流計測部27、エッチング部22として加工レーザ部28、マーカ部25としてレーザマーカ部29を備えている。さらに、制御部30が、欠陥部情報記憶部23、情報処理部24、赤外線走査部26、電流計測部27、加工レーザ部28、およびレーザマーカ部29を制御することによりキャパシタセルを製造する例を示したが、これに限定されるものではない。
尚、各図のフローチャートに示す処理を、プログラムによりCPUで実行させることもできる。また、このプログラムを記録するコンピュータ読み取り可能な記録媒体としては、半導体記憶部や光学的及び/又は磁気的な記憶部等を用いることができる。このようなプログラム及び記録媒体を、前述した各実施形態とは異なる構成のシステム等で用い、そこのCPUで上記プログラムを実行させることにより、本発明と実質的に同じ効果を得ることができる。
以上好適な実施の形態に基づき具体的に説明したが、本発明は上述したキャパシタの製造方法、キャパシタ製造装置、プログラム及び記録媒体に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であるということは言うまでもない。
この出願は、2009年2月25日に出願された日本国出願特願2009−42210を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
本発明は、薄膜キャパシタを用いたキャパシタの製造に適用することができ、歩留まりよく薄膜キャパシタを製造することが可能となる。
1 上部電極
2 薄膜誘電体
3 下部電極
4 基板
6 短絡部
7 キャパシタチップ外周
8 キャパシタ形成予定位置
9 アライメントマーク形成予定位置
10 キャパシタチップ外周
11 キャパシタ形成位置
12 アライメントマーク
13 欠陥
14 MIM成膜ウエハ
20 欠陥部検出装置
21 欠陥部検出部
22 エッチング部
23 欠陥部情報記憶部
24 情報処理部
25 マーカ部
26 赤外線走査部
27 電流計測部
28 加工レーザ部
29 レーザマーカ部
30 制御部
100 基板
110 支持体
120a、120b スルーホール
140 下部電極
160 高誘電体膜
180 上部電極
200 保護膜
220 保護膜
210a、210b 電極パッド
240a、240b 電極パッド
280a、280b バンプ電極
2 薄膜誘電体
3 下部電極
4 基板
6 短絡部
7 キャパシタチップ外周
8 キャパシタ形成予定位置
9 アライメントマーク形成予定位置
10 キャパシタチップ外周
11 キャパシタ形成位置
12 アライメントマーク
13 欠陥
14 MIM成膜ウエハ
20 欠陥部検出装置
21 欠陥部検出部
22 エッチング部
23 欠陥部情報記憶部
24 情報処理部
25 マーカ部
26 赤外線走査部
27 電流計測部
28 加工レーザ部
29 レーザマーカ部
30 制御部
100 基板
110 支持体
120a、120b スルーホール
140 下部電極
160 高誘電体膜
180 上部電極
200 保護膜
220 保護膜
210a、210b 電極パッド
240a、240b 電極パッド
280a、280b バンプ電極
Claims (25)
- 基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する成膜工程と、
前記キャパシタをキャパシタセルに分割する前に、パーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含む欠陥部を検出する欠陥部検出工程と、
前記欠陥部を除去する欠陥部除去工程と、
を有するキャパシタの製造方法。 - 前記欠陥検出工程により検出された欠陥部の情報を記憶する欠陥部情報記憶工程をさらに有する請求項1記載のキャパシタの製造方法。
- 前記キャパシタセルを形成する位置であるキャパシタセル位置を調整するキャパシタセル位置調整工程をさらに有する請求項1又は2に記載のキャパシタの製造方法。
- 前記キャパシタセル位置調整工程により調整されたキャパシタセル位置にキャパシタセルを形成するためのマークを形成するマーク形成工程をさらに有する請求項3記載のキャパシタの製造方法。
- 前記マーク形成工程は、レーザ加工を用いてマークを形成する請求項4記載のキャパシタの製造方法。
- 前記欠陥部除去工程は、前記キャパシタセル位置を調整した後のキャパシタセル内の前記欠陥部を除去する請求項3から5の何れか1項に記載のキャパシタの製造方法。
- 前記キャパシタセル位置調整工程は、前記キャパシタセルに含まれる前記欠陥部が最小となるように、前記キャパシタセル位置を調整する請求項3から6の何れか1項に記載のキャパシタの製造方法。
- 前記欠陥部除去工程は、レーザ加工を用いて前記欠陥部を除去する請求項1から7の何れか1項に記載のキャパシタの製造方法。
- 前記欠陥部検出工程は、前記基板全面をレーザ走査し、前記下部電極及び前記上部電極間の抵抗変化測定により欠陥部を検出する請求項1から8の何れか1項に記載のキャパシタの製造方法。
- キャパシタセルへの分割前のキャパシタの欠陥部を検出する欠陥部検出部と、
前記欠陥部を除去する欠陥部除去部とを有し、
前記キャパシタは、基板上に積層された下部電極と薄膜誘電体と上部電極とによって形成され、
前記欠陥部は、パーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含むキャパシタ製造装置。 - 前記欠陥部検出部により検出された欠陥部の情報を記憶する欠陥部情報記憶部をさらに有し、
前記欠陥部除去部は、前記欠陥部情報記憶部に記憶された欠陥部の情報に基づいて欠陥部を除去する請求項10記載のキャパシタ製造装置。 - 前記キャパシタセルを形成する位置であるキャパシタセル位置を調整する情報処理部をさらに有する請求項10又は11に記載のキャパシタ製造装置。
- 前記情報処理部により調整されたキャパシタセル位置にキャパシタセルを形成するためのマークを形成するマーカ部をさらに有する請求項12記載のキャパシタ製造装置。
- 前記マーカ部は、レーザ加工である請求項13記載のキャパシタ製造装置。
- 前記欠陥部除去部は、前記情報処理部によりキャパシタセル位置を調整した場合に、前記キャパシタセル内に存在する前記欠陥部を除去する請求項12から14の何れか1項に記載のキャパシタ製造装置。
- 前記情報処理部は、前記キャパシタセルに含まれる前記欠陥部が最小となるように、前記キャパシタセル位置を調整する請求項12から15の何れか1項に記載のキャパシタ製造装置。
- 前記欠陥部除去部は、レーザ加工である請求項10から16の何れか1項に記載のキャパシタ製造装置。
- 前記欠陥部検出部は、前記基板全面をレーザ走査し、前記下部電極及び前記上部電極間の抵抗変化測定により欠陥部を検出する請求項10から17の何れか1項に記載のキャパシタ製造装置。
- 基板に下部電極と薄膜誘電体と上部電極とを成膜してキャパシタを形成する処理と、
前記キャパシタをキャパシタセルに分割する前に、パーティクル部と前記下部電極及び前記上部電極間の電気的短絡部とを含む欠陥部を検出する処理と、
前記欠陥部を除去する処理と、
をコンピュータに実行させるプログラム。 - 検出された前記欠陥部の情報を記憶する処理をコンピュータに実行させる請求項19記載のプログラム。
- 前記キャパシタセルを形成する位置であるキャパシタセル位置を調整する処理をコンピュータに実行させる請求項19又は20に記載のプログラム。
- 調整された前記キャパシタセル位置にキャパシタセルを形成するためのマークを形成する処理をコンピュータに実行させる請求項21記載のプログラム。
- 前記除去する処理は、前記キャパシタセル位置を調整した後のキャパシタセル内の前記欠陥部を除去するようにコンピュータに実行させる請求項21又は22に記載のプログラム。
- 前記調整する処理は、前記キャパシタセルに含まれる前記欠陥部を最小とするように、前記キャパシタセル位置を調整することをコンピュータに実行させる請求項21から23の何れか1項に記載のプログラム。
- 請求項19から24の何れか1項に記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011501474A JP5348238B2 (ja) | 2009-02-25 | 2010-02-12 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009042210 | 2009-02-25 | ||
JP2009042210 | 2009-02-25 | ||
JP2011501474A JP5348238B2 (ja) | 2009-02-25 | 2010-02-12 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
PCT/JP2010/000853 WO2010098026A1 (ja) | 2009-02-25 | 2010-02-12 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010098026A1 JPWO2010098026A1 (ja) | 2012-08-30 |
JP5348238B2 true JP5348238B2 (ja) | 2013-11-20 |
Family
ID=42665243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011501474A Expired - Fee Related JP5348238B2 (ja) | 2009-02-25 | 2010-02-12 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8621730B2 (ja) |
EP (1) | EP2402987A1 (ja) |
JP (1) | JP5348238B2 (ja) |
CN (1) | CN102326248B (ja) |
WO (1) | WO2010098026A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5809455B2 (ja) * | 2011-06-20 | 2015-11-10 | 三菱伸銅株式会社 | フィルムコンデンサ用金属蒸着フィルムの製造方法 |
KR20130046847A (ko) * | 2011-10-28 | 2013-05-08 | 삼성디스플레이 주식회사 | 표시기판 및 표시기판의 수리 방법 |
JP6158468B2 (ja) * | 2011-11-08 | 2017-07-05 | 富士電機株式会社 | 半導体装置の故障位置解析方法及び装置 |
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- 2010-02-12 EP EP10745913A patent/EP2402987A1/en not_active Withdrawn
- 2010-02-12 CN CN201080008852.5A patent/CN102326248B/zh not_active Expired - Fee Related
- 2010-02-12 WO PCT/JP2010/000853 patent/WO2010098026A1/ja active Application Filing
- 2010-02-12 JP JP2011501474A patent/JP5348238B2/ja not_active Expired - Fee Related
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WO2010098026A1 (ja) | 2010-09-02 |
EP2402987A1 (en) | 2012-01-04 |
CN102326248A (zh) | 2012-01-18 |
US20140068905A1 (en) | 2014-03-13 |
JPWO2010098026A1 (ja) | 2012-08-30 |
US20110302753A1 (en) | 2011-12-15 |
CN102326248B (zh) | 2014-06-25 |
US8621730B2 (en) | 2014-01-07 |
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Legal Events
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A621 | Written request for application examination |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |