JP5345596B2 - ソフトリカバリ挙動をもつサージ電流耐性半導体ダイオードおよび半導体ダイオードを製造する方法 - Google Patents

ソフトリカバリ挙動をもつサージ電流耐性半導体ダイオードおよび半導体ダイオードを製造する方法 Download PDF

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Description

ソフトリカバリ挙動を示し、高いサージ電流強度を有する半導体構造、特にダイオード構造、およびその製造方法の実施形態が以下で明記される。
例えば、モータ制御用の周波数変換器で使用される還流ダイオードでは、ターンオフまたは切替え中に、すなわち転流中に前記ダイオードがいわゆるソフトリカバリ挙動を有することが望ましい。対照的に、ターンオフ中にダイオードが電流および／または電圧のハードリカバリまたは振動挙動を有することはしばしば望ましくない。ダイオードのソフトリカバリ挙動を達成するために、ダイオード中の内部プラズマ分布、すなわち自由電荷キャリア（電子および正孔）の濃度の分布を、アノード側で低くなるように構成することができる。アノード側でのプラズマの低減は、例えば、Ｅｍｃｏｎダイオード（すなわち、エミッタ制御型ダイオード）、ＭＰＳダイオード（マージ型ＰｉＮショットキダイオード）、およびＣＡＬダイオード（制御型軸方向寿命ダイオード）で実現されている。しかし、アノード側でのプラズマの低減により、アノードエミッタ効率も低減される。
一方、一連の用途、特に牽引技術では、構成要素の高いサージ電流強度がさらに必要であることが認識されている。特に、比較的長い動作（例えば、短絡後の中間回路の再充電）の場合に、意図されていないが、しばしば避けられない特定動作状態において、高い過電流が、例えば、周波数変換器で入力側に生じることがある。高い阻止能力を有するパワーダイオードでは、これは、パワーダイオードが順方向の非常に高い電流を瞬間的に許容するべきであることを意味する。さらに、一般に、破壊されることなく定格電流の何倍にもなる電流から電子構成要素を切り離すことができることが期待される。厳しい局部加熱、いわゆるホットスポットによるダイオードの破壊も過電流条件下で防止されるべきである。さらに、切替え中のスイッチング損失はできるだけ低くなるように意図される。
しかし、上述のダイオード構造のアノード側でのプラズマ濃度の低減は、前述のように、アノードエミッタのアノードエミッタ効率の低下と同等である。これは過電流の場合により高い電圧降下をもたらし、したがって、ダイオードのサージ電流強度を損なう。
高いサージ電流強度を達成するために、ＳＰＥＥＤ構想が開発された（自動調整Ｐエミッタ効率ダイオード）。ｐエミッタ効率の低い低ドープｐ型アノードゾーンに、高電流の場合に電荷キャリアを注入する高ドープｐ＋型ゾーンが追加的に導入されており、これは、過電流の場合に電圧降下が少なくなるように意図されている。前記ＳＰＥＥＤダイオードはソフトリカバリ挙動および高いサージ電流強度の両方を有するものである。しかし、ＳＰＥＥＤダイオードは中程度のスイッチング条件下でさえ明らかに低い頑強性を示すことが判明している。
したがって、ｐ＋型ゾーンが高濃度ドープされる場合、逆リカバリ挙動は悪化する。一方、ｐ＋型ゾーンがそれほど高濃度ドープされず、および／またはそれらの水平面積比率が小さいままである場合、ソフトリカバリ挙動を維持することができるが、サージ電流強度の改善は中程度にすぎない。
これは、主として、非常に急激な転流の場合に重大問題となることがあり、動的アバランシェ降伏が生じることがあるが、それは、Ｓｐｅｅｄダイオードの低ｐドープ区域が部分的に正孔電流によって補償されるからである。さらに、有害フィラメントが生じることがあるカソード空乏ゾーンの形成が、一般に、高電流からのターンオフ中により急速に生じる。頑強なスイッチング挙動を同時に有するＳｐｅｅｄダイオードを製造しようとするすべての試みは今まで十分には成功していない。そのため、ＳＰＥＥＤ構想は今まで商業的に実施されていない。
さらなる変形は「エミッタスイッチ型ダイオード」である。それは、一続きの高ドープｐ＋型ゾーンおよび低ドープｐ型ゾーンからなる。低ドープｐ型ゾーンへの電流経路はＭＯＳチャネルによって制御される。正の制御電圧によって開かれるＭＯＳチャネルの場合には、電流は低ドープｐ型ゾーンを介する経路をとる。エミッタ効率は低く、アノード側のプラズマ濃度も低い。ゲートにおける正の電圧なしでは、高ｐ＋ドープゾーンだけが活性であり、エミッタ効率は高い。高いサージ電流強度およびソフトリカバリ挙動の両方をその場合には期待することができる。しかし、この構造の欠点は、高い製造費、さらに追加の電極における能動制御の必要性である。そのため、今まで、それは同様にまだ商業的に実現されていない。
これらおよびさらなる理由で、本発明が必要である。上述の問題は、請求項１、１５、２０、および３４に記載の半導体デバイス、および請求項３６、３９、および４１に記載の方法によって少なくとも部分的に緩和される。さらなる構成および利点は、従属請求項、図面、および説明から明らかである。
一実施形態によれば、バイポーラ半導体構成要素が提供される。半導体構成要素は、負荷ｐｎ接合、第１の水平表面、および第２の表面を有する半導体本体を含み、第２の表面は第１の表面と実質的に平行に広がる。第１の金属被覆が第１の表面上に配置され、第２の金属被覆が第２の表面上に配置される。第１の金属被覆から第２の金属被覆まで、少なくとも１つの電流経路が半導体本体においてｎドープゾーンのみを通って延びる。
さらなる実施形態によれば、動的アノードエミッタ効率を有する半導体ダイオードが提供される。半導体ダイオードは、ｎドープチャネルゾーンによって常に互いに離間される複数のｐドープアノードエミッタゾーンを有するアノード構造を含み、チャネルゾーンおよびアノードエミッタゾーンはアノード金属被覆とオーミック接触する。
さらなる実施形態によれば、アノード構造およびカソード構造を有する半導体ダイオードが提供される。アノード構造は、アノード金属被覆と、アノード金属被覆とオーミック接触する複数の相互に離間したｐドープアノードエミッタゾーンとを含む。カソード構造は、カソード金属被覆と、カソード金属被覆とオーミック接触するｎドープコンタクト領域と、コンタクト領域を介してカソード金属被覆に電気的に接続され、コンタクト領域よりも低い最大ドーパント濃度を有するｎドープバッファ領域と、さらに、コンタクト領域とバッファ領域との間に配置される少なくとも２つの相互に離間したｐドープアイランドゾーンとを含む。
さらなる実施形態によれば、バイポーラ半導体構成要素が提供される。半導体構成要素は、第１の水平表面および第２の表面を有する半導体本体を含み、第２の表面は第１の表面と実質的に平行に広がる。第１の金属被覆が第１の表面上に配置され、第２の金属被覆が第２の表面上に配置される。半導体構成要素は、第２の金属被覆とオーミック接触するｎドープされた第１の半導体領域と、互いに水平に離間され、第１の半導体領域と共に負荷ｐｎ接合を形成する少なくとも２つのｐドープされた第２の半導体領域と、さらに、半導体本体においてｎドープゾーンのみを通って第１の金属被覆から第２の金属被覆まで延びる少なくとも１つの電流経路であり、その電流経路の第１の区域が２つの近隣する第２の半導体領域間を延びる、少なくとも１つの電流経路とをさらに含む。
一実施形態によれば、半導体ダイオードを製造する方法が提供される。第１のステップは、第１の表面まで達する弱くｎドープされた第１の半導体ゾーンを有する半導体基板を用意するステップを含む。アクセプタイオンが第１の表面から全区域にわたって注入される。フォトパターン化マスクが第１の表面上に生成され、エッチングステップが実行される。引き続いて、ドナーイオンがマスクを通して注入される。マスクが除去され、高温ステップが行われる。
さらなる実施形態によれば、半導体ダイオードを製造する方法が提供される。第１のステップは、第１の表面まで達する弱くｎドープされた第１の半導体ゾーンを有する半導体基板を用意するステップを含む。ドナーイオンが第１の表面から全区域にわたって注入される。フォトパターン化マスクが第１の表面上に生成され、エッチングステップが実行される。引き続いて、アクセプタイオンがマスクを通して注入される。マスクが除去され、高温ステップが行われる。
さらなる実施形態によれば、半導体ダイオードを製造する方法が提供される。第１のステップは半導体基板を用意するステップを含む。半導体基板は、その半導体基板の第１の表面まで達するｎドープされた第１の半導体ゾーンを含む。半導体基板はｎドープコンタクト領域をさらに含み、ｎドープコンタクト領域は第２の反対表面まで達し、第１の半導体ゾーンよりも高い最大ドーパント濃度を有する。さらに、半導体基板はｎドープバッファ領域を含み、ｎドープバッファ領域は第１の半導体ゾーンとコンタクト領域との間に配置され、第１の半導体ゾーンの最大ドーパント濃度よりも高く、コンタクト領域の最大ドーパント濃度よりも低い最大ドーパント濃度を有する。半導体基板は、コンタクト領域とバッファ領域との間に配置される少なくとも２つの相互に離間したｐドープアイランドゾーンとをさらに含む。互いに離間される複数のｐドープアノードエミッタゾーンが、用意された半導体基板に生成される。アノード金属被覆が、アノードエミッタゾーンと電気接触して第１の表面上に生成され、カソード金属被覆が第２の表面上に生成される。
例示的実施形態が、添付図面を参照しながら非常に詳細に以下で説明される。
バイポーラ半導体構成要素の一実施形態を示す図である。 比較的低い逆電圧における図１からの半導体構成要素の空乏領域（空間電荷領域）の範囲を表す図である。 バイポーラ半導体構成要素のさらなる実施形態を示す図である。 バイポーラ半導体構成要素のさらなる実施形態を示す図である。 バイポーラ半導体構成要素のさらなる実施形態を示す図である。 基準ダイオードと比較した、図３および４に示されたバイポーラ半導体構成要素のシミュレートされた順方向特性曲線を示す図である。 基準ダイオードと比較した、図３および４に示されたバイポーラ半導体構成要素のシミュレートされた阻止性能を示す図である。 Ａは、定格電流密度で基準ダイオードと比較した、図３および４に示されたバイポーラ半導体構成要素のシミュレートされた垂直電荷キャリア分布を示す図である。Ｂは、１０倍の過電流で基準ダイオードと比較した、図３および４に示されたバイポーラ半導体構成要素のシミュレートされた垂直電荷キャリア分布を示す図である。 ＣＩＢＨカソード構造をもつ一実施形態による半導体ダイオードを示す図である。 ＣＩＢＨカソード構造をもつさらなる実施形態による半導体ダイオードを示す図である。 さらなる実施形態による図１０からの半導体ダイオードに対するオフ状態における電界強度Ｅを示す図である。 基準ダイオードと比較したダイオードのシミュレートした順方向特性曲線を示す図である。 基準ダイオードと比較したダイオードのシミュレートした順方向特性曲線を示す図である。 ターンオフ中のシミュレーションによる基準ダイオードと比較したダイオードの電界強度および電子密度を示す図である。 オン状態のシミュレーションによる基準ダイオードと比較したダイオードの電子密度を示す図である。 シミュレーションによる基準ダイオードと比較したダイオードのリカバリ挙動を示す図である。 バイポーラ半導体構成要素のさらなる実施形態を示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 一実施形態による製造方法のプロセスを示す図である。 さらなる実施形態による製造方法のプロセスを示す図である。
以下の説明に関して、異なる例示的実施形態の場合に、同一のまたは同様に働く機能要素または構造または半導体ゾーンは同じ参照記号を有し、以下に図示される異なる例示的実施形態におけるこれらの機能要素または構造または半導体ゾーンの説明は相互に交換可能であることを考慮すべきである。そうでないと言及されない限り、ここで説明される様々な例示的実施形態の特徴は互いに組み合わせることができることは明白である。
以下で、半導体基板としてシリコン基板が、またはシリコン（Ｓｉ）からなる半導体本体が、例のために基準としてしばしば使用されるが、下記の例示的実施形態を他の半導体基板に適用することもできることを指摘すべきである。そのような半導体基板のさらなる材料の例には、ほんのいくつかの例を挙げると、それらに限定はしないが、例えばゲルマニウム（Ｇｅ）などの元素体半導体材料と、例えば炭化硅素（ＳｉＣ）またはシリコンゲルマニウム（ＳＩＧｅ）などのＩＶ族からの化合物半導体材料と、例えば砒化ガリウム（ＧａＡｓ）、燐化ガリウム（ＧａＰ）、燐化インジウム（ＩｎＰ）、燐化インジウムガリウム（ＩｎＧａＰ）またはインジウムガリウム砒素燐（ＩｎＧａＡｓＰ）などの二元、三元、または四元ＩＩＩ−Ｖ族半導体材料と、例えばテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）などの二元または三元ＩＩ−ＶＩ族半導体材料とが含まれる。現在、ＳｉおよびＳｉＣ材料は主にパワー半導体用途で使用される。
半導体構成要素は、一般に、適切な場合、エピタキシャル層が施された半導体ウェハの形態の半導体基板をパターニングすることによって生成される。そのような半導体基板は、一般に、主表面または第１の表面（例えばウェハ上面または一番上のエピタキシャル層の外側上面）と、それと実質的に平行に広がる第２の表面（例えばウェハ下側）とを含む。
本説明および特許請求の範囲で使用される「水平の」という表現は、半導体基板の主表面と平行な向きを記述するものである。
本説明および特許請求の範囲で使用される「垂直の」という表現は、半導体基板の主表面に垂直に配置された向きを記述するものである。
したがって、本説明において、半導体基板の第２の表面は下部または後側表面によって形成されると見なされ、一方、第１の表面は、半導体基板の上部、前面、または主表面によって形成されると見なされる。したがって、本説明で使用される「の上に」および「の下に」という表現は、第１の（上部）表面および第２の（下部）表面によって規定された向きを考慮して、ある構造フィーチャの別の構造フィーチャに対する相対場所を記述する。
図において、相対ドーピング濃度は、しばしば、ドーピングタイプ（ｎまたはｐ）に追加される「−」または「＋」記号で示される。例として、「ｎ−」はｎ型ドーピング領域のドーピング濃度を下回るドーピング濃度を表示し、一方、「ｎ＋」型ドーピング領域は「ｎ」型ドーピング領域よりも高いドーピング濃度を有する。しかし、相対ドーピング濃度の表示は、そうでないと言及されない限り、同じ相対ドーピング濃度のドープ領域は同じ絶対ドーピング濃度を有しなければならないことを意味しない。例として、２つの異なるｎ＋型領域は異なる絶対ドーピング濃度を有することがある。同じことが、例えば、ｎ＋型領域およびｐ＋型領域にも当てはまる。
本説明は、特定のダイオードにおける、負荷ｐｎ接合、すなわち半導体構成要素の動作中整流接合であるｐｎ接合を有するバイポーラ半導体構成要素に関する。これは、個別の半導体構成要素、または例えば還流ダイオードのようなダイオードが他の半導体構造と一緒に集積化された半導体構成要素を含むことができる。本説明では、負荷ｐｎ接合の順方向および逆方向は、半導体構成要素のそれぞれ順方向および逆方向に対応し、またはこれらの方向を規定する。
本説明および特許請求の範囲において、「空乏可能領域」または「空乏可能ゾーン」という表現は、対応する半導体領域または対応する半導体ゾーンが、所与の閾値値を上回る印加逆電圧により半導体構成要素のオフ状態の間実質的に完全に空乏化されることを記述するものである。この目的のために、空乏可能領域のドーピング電荷がそれに応じて設定され、１つまたは複数の実施形態では、空乏可能領域は弱くドープされた領域である。オフ状態では、空乏可能領域は個々に接続されたゾーンを形成し、空間電荷領域とも呼ばれ、それによって、半導体構成要素に接続された２つの電極または金属被覆間の電流流れを防止することができる。
図１は、垂直断面で、半導体本体２０を有する半導体構成要素１００の第１の実施形態を示し、半導体本体２０の第１の表面１５上に第１の金属被覆８または第１の電極８、および半導体本体２０の第２の表面１６上に第２の金属被覆９または第２の電極９が全区域にわたって配置される。第１の表面１５に対する法線の方向は垂直方向ｚを規定する。半導体本体２０はｎドープされた第１の半導体領域１または半導体層１を含み、その中に、第１の金属被覆８とオーミック接触する２つのｐドープされた第２の半導体領域２が埋め込まれる。オーミック接触またはオーミック接続は対称な線形電流−電圧曲線によって特徴づけられる。本説明および特許請求の範囲において、「電気接触」および「電気接続」という表現はそれぞれオーミック接触およびオーミック接続を記述するものである。第２の半導体領域２が常に第１の金属被覆８とオーミック接触を形成するために、それらのドーピングが十分に高くなるように選択されるか、またはそれぞれ十分に高くｐドープされた追加のコンタクト領域（図示せず）が２つの半導体領域２の各々と第１の金属被覆８との間に配置されるべきである。図１の例示的実施形態では、第２の半導体領域２はｐ＋ドープされ、第１の金属被覆８と直接隣接する。半導体本体２０は、一般に、さらに、ｎドープされた第４の半導体領域４または半導体層４を含み、それは、第１の半導体領域１と第２の金属被覆９との間にオーミック接触を生成し、したがって、以後、ｎドープコンタクト領域４とも呼ばれる。第２の金属被覆９とｎドープコンタクト領域４との間にショトキー接触が形成されるのを避けるために、そのドーピングはやはり十分に高くなるように選ばれるべきである。金属被覆８および９は、純粋金属層、または合金からなる層、または例えばケイ化タングステンもしくは高ドープポリシリコンなどの金属導電性もしくは実質上金属導電性を有する層もしくはゾーンとすることができる。第２の半導体領域２は、第１の半導体領域１と共に互いに離間した２つの負荷ｐｎ接合１１を形成し、その結果、半導体構成要素１００はダイオードとして動作することができる。次に、第１および第２の金属被覆８、９はアノード８およびカソード９を構成し、第１の半導体領域１は、以後ドリフト領域１とも呼ばれるベース領域１を構成し、コンタクト領域４はカソードコンタクト領域４を構成し、第２の半導体領域２はｐドープアノードエミッタゾーン２を構成する。
しかし、これまで知られている半導体ダイオードとは対照的に、アノード８とカソード９との間に、半導体本体２０のｎドープゾーンのみ通って延びる電流経路があり、その結果、図１に示された順方向の全電流ＩＧは、負荷ｐｎ接合１１を介して流れる電流部分ＩＤと、ｎドープゾーンのみを通って流れる電流部分ＩＲに分割される。図１は、互いに水平方向に離間した２つのアノードエミッタゾーン２をもつ半導体構成要素を垂直断面図で示す。一実施形態では、アノードエミッタゾーン２は他のすべての垂直断面図においても互いに離間されており、すなわち互いに分離されるゾーンである。しかし、さらなる実施形態では、アノードエミッタゾーンは別々に接続され、特定の垂直断面図だけが互いに分離された２つ以上のアノードエミッタゾーン２を示す。したがって、負荷ｐｎ接合１１も別々に接続された区域によって形成するか、または互いに分離された複数の負荷ｐｎ接合１１で構成することができる。言い換えれば、半導体構成要素１００は、少なくとも１つの負荷ｐｎ接合１１と、ｎドープゾーンのみを貫通する少なくとも１つの電流経路とを含む。したがって、半導体構成要素１００の順方向に、全電流強度ＩＧまたは印加電圧に応じて、負荷ｐｎ接合１１を介するバイポーラ電流ＩＧに加えて単極電子電流ＩＲが流れ、所与の全電流強度ＩＧまたは印加電圧に対する単極電子電流ＩＲの割合は、ｎドープゾーンのみを延びる電流経路の抵抗Ｒとダイオード電流経路の抵抗との比に由来する。図１の例示的実施形態において、単極電流経路は、アノード８から、アノード８と近隣し、２つのアノードエミッタゾーン２とドリフト領域１またはベース領域１との間に配置されるｎドープコンタクトゾーン３、ドリフト領域１、ｎドープコンタクト領域４を介してカソード９まで延びる。コンタクトゾーン３は、一般に、半導体本体２０中にアノードエミッタゾーン２よりも垂直方向に深く達しない。したがって、浅いコンタクトゾーン３が一般に必要とされる。コンタクトゾーン３の垂直方向の範囲とアノードエミッタゾーン２の垂直方向の範囲の比は、例えば約１：１０から約１：３とすることができる。さらに、コンタクトゾーン３は、一般に、近隣するアノードエミッタゾーン２と共にそれぞれのｐｎ接合１２を形成する。一例示的実施形態では、コンタクトゾーン３のドーピングは、ドリフト領域１とアノード８との間にショトキー接触を形成しないように十分に高い。例として、ｎドープコンタクト領域４の最大ドーパント濃度およびｎドープコンタクトゾーン３の最大ドーパント濃度は共に約１０１９／ｃｍ３の値を超えることがある（ｎ＋型ドーピング）。対照的に、ドリフト領域１は、一般に、１０１５／ｃｍ３を下回る、ダイオード動作に好適な最大ドーパント濃度を有する（ｎ−型ドーピング）。
言い換えれば、アノード８およびカソード９は、一般に、アノード８とカソード９との間の十分に小さい電圧に対して半導体本体２０を介して互いにオーミック接触する。垂直断面において、近隣するアノードエミッタゾーン２間にあるｎドープゾーンは、単極電子電流が半導体構成要素１００の順方向に流れることができるｎドープチャネルを形成する。そのような半導体構成要素１００は以後ｎチャネルダイオードとも呼ばれる。非常に低い電圧では、すなわち、負荷ｐｎ接合１１で形成されたダイオード１１の閾値電圧未満の電圧では、順方向の電流は単極電子電流としても完全に流れることができる。本説明および特許請求の範囲において、「バイポーラ半導体構成要素」という表現は、負荷電流が、少なくとも比較的高い電流強度では、部分的に電子によって、部分的に正孔によって運ばれる、すなわちｐｎ接合を介して少なくとも部分的に流れる半導体構成要素を記述するものである。
明確にするために、図１では、図示された３つの単極電流経路のうちの１つだけ、および負荷ｐｎ接合１１を介して延びる２つのダイオード電流経路１４のうちの１つが、描かれ明示された。図１、ならびに半導体構成素の垂直断面図による以下の図は、一般に、これらの構成要素の一部だけを示す。特に、パワー半導体構成要素としての実施形態では、多種多様なそのような構造が存在することができ、すなわち、第２の半導体領域２またはアノードエミッタゾーン２は例えばグリッドを形成する。これは、棒形状アノードエミッタゾーン２の一次元グリッドとすることができる。この場合、コンタクトゾーン３は、一般に、それに対してオフセットされたグリッドを形成する。しかし、アノードエミッタゾーン２およびコンタクトゾーン３の両方と交差する水平断面では、アノードエミッタゾーン２は、２次元グリッドに、例えば正方形または六角形グリッドに配置することもできる。しかし、アノードエミッタゾーン２は３次元で接続されたゾーンとすること、およびコンタクトゾーン３は水平グリッドを形成することも可能である。さらに、各々がコンタクトゾーン３および隣接する空乏可能ゾーンから形成されるチャネルゾーンは、グリッド上に配置されて、連続的または大面積アノードエミッタゾーン２内の水平断面において互いに離間した例えば円形または多角形に区切られたゾーンを形成することができる。
一実施形態によれば、アノードエミッタゾーン２の最大ドーパント濃度は約５×１０１８／ｃｍ３よりも高く、すなわち、高ドープ（ｐ＋ドープ）である。関連する高いエミッタ効率γ＝ＩＨ／ＩＧ（正孔電流ＩＨによって構成された全電流ＩＧの割合）によって、そのようなダイオードは高い過電流強度を有する。しかし、一方では、絶えず高いエミッタ効率は、主として小電流の場合に、極めて過度な高い蓄積電荷をもたらすことになり、その蓄積電荷はターンオフ中にやはり低減されなければならず、したがって、特に高速ダイオードの場合には激しいリカバリ挙動、すなわち非ソフトリカバリ挙動を引き起こすことがある。ダイオードが順方向からターンオフされる、または逆方向に切り替えられる、すなわち転流される場合、時間ｔの関数としての電流Ｉはまずゼロ交差に達し、次に最大値に達する。次に、逆電流は阻止電流まで下がる。この降下が比較的遅く、厳しい振動または跳ね返りに関連しない場合、これはソフトリカバリ挙動と呼ばれる。一般に、ダイオードのリカバリ挙動の軟性はいわゆる柔軟度によって特徴づけることができ、柔軟度は、電流のゼロ交差での電流の転流速度ｄＩ／ｄｔと最大逆電流に達した後の電流の最大転流速度の比の絶対値に対応する。０．８よりも大きい柔軟度が、通常、ソフトリカバリ挙動にとって必要である。
ｎドープゾーンだけを通って延びる、アノード８とカソード９との間の追加の電流経路を実現すると、比較的低い電流密度のエミッタ効率γが低減され、したがってソフトリカバリ挙動が可能になる。そのため、ダイオード動作において、図１からのバイポーラ半導体構成要素１００は、高い過電流頑強性およびターンオフプロセス中のソフトリカバリ挙動の両方を示す。より低い電流密度では、エミッタ効率は電子電流の注入によって低減される。エミッタ効率γが電流密度で変化する方法は、半導体ゾーンの形状、構成、およびドーピング比によって設定することができる。したがって、例えば水平断面でのアノードエミッタゾーン２の面積比率によって単極電流割合を設定することが可能である。水平断面でのアノードエミッタゾーン２の面積比率は、一般に、最大で約９０％から約９８％である。しかし、上述の「エミッタスイッチ型ダイオード」とは対照的に、エミッタ効率γの制御は外部制御および追加電極を必要とせず、これにより、半導体構成要素１００の製造および動作の両方が簡単になる。
水平断面でのアノードエミッタゾーン２の面積比率が比較的低く、すなわち約５０％から約９０％であり、ｎチャネルゾーンの面積比率が対応して高い場合、ｎチャネルダイオード１００の順電圧は、０．７Ｖの閾値電圧（シリコンの場合）の通例の値を下回ることもある。ｎチャネルゾーンおよびアノードエミッタゾーン２の面積比率の規定の値は、一般に、負荷電流を運ぶまたは切り替える半導体構成要素１００のその部分に関連するが、オプションのエッジ終端構造は、一般に、ここでは考慮されていない。
そのようなｎチャネルダイオード１００は、例えばスイッチモード電源のＰＦＣ段階（「力率補償」または「力率修正」を表す）の例えば入力整流器段階用の電源システムダイオードとして使用することができる。その結果、入力整流器の損失の大部分は避けることができ、同時に、例えば、閃光による電源システム側の過電圧に関連する、またはターンオン過電圧に関連する十分に高い過電流強度を保証することが可能である。
ドリフトゾーン１の所与のｎ−型ドーピングでは、ｎドープチャネルは、一般に、ダイオードの所与の順電圧（シリコンの場合、例えば０．７Ｖ）に対して、定格電流、例えば７０％〜８０％の電子電流割合を構成し、したがって、エミッタ効率が低減されるように計算される。例えばサージ電流条件下で生じる高電流密度において、ｎドープチャネルを介して通る全電流の割合は、もはや、抵抗Ｒおよびｐｎ接合１１の接合電圧に起因する電流の割合よりも有意に高くない。したがって、電子電流の割合は高電流で減少し、エミッタ効率は高電流で高くなる。
したがって、図１からのバイポーラ半導体構成要素１００は、動的アノードエミッタ効率、すなわち目標とした方法で負荷電流密度によって制御されたアノードエミッタ効率を有する半導体ダイオード１００として動作することができ、半導体構成要素１００は、常に１つまたは複数のｎドープゾーン３、１あるいはｎチャネルゾーンによって互いに離間される複数のｐドープアノードエミッタゾーン２を有するアノード構造である。アノード構造は、前記エミッタ効率が小さい電流密度で低く、大きい電流密度で十分高くなるように、一般的に電流密度に依存する方法でエミッタ効率を制御する。エミッタ効率が電流増加につれて増加する範囲は、特に、ｐドープアノードエミッタゾーン２を遮断するｎ型ゾーン間の水平距離によって、しかし、さらにある程度それの横方向の範囲によって制御することができる。図１からのバイポーラ半導体構成要素１００は、別個のダイオード、および他の構成要素と集積化されたダイオードの両方として使用することができる。さらに、図示されている、ｎチャネルによって自動制御されるｐ型エミッタ構造はＩＧＢＴまたはサイリスタのエミッタ構造としても使用することができる。
オフ状態の場合に電界が突抜け現象を起こすことができないために、およびバイポーラ半導体構成要素１００が逆方向の電流を効果的に阻止することができるために、垂直断面において近隣するアノードエミッタゾーン２間の最小水平距離ｄは、それが、例えば約１μｍ未満またはアノードエミッタゾーン２の最大範囲Ｌの約１０％未満となるように過度に大きくないように選ばれるべきである。これは、図２を参照してより詳細に説明される。
図２は、比較的低い逆電圧での図１からの半導体構成要素１００の阻止挙動を図示する。半導体構成要素１００の計画的使用に応じて、半導体構成要素１００は、カソード９とアノード８との間の正の設定値電圧Ｕｓまで逆方向の電流を阻止するべきである。この場合、設定値電圧Ｕｓは、低電圧ダイオードの場合の数１０Ｖから高電圧ダイオードの場合の数千ボルトまでとすることができる。そのとき、半導体ゾーン１〜３の形状およびドーピングは、一般に、逆方向に、閉じた空乏領域１０または空間電荷領域１０がアノード８とカソード９との間に形成され、それによって電流流れが防止されるように選ばれるべきである。図２において、空乏領域１０は点線で始まり、極めて高いドーピングのために、上部の方では、アノードエミッタゾーン２の負荷ｐｎ接合１１の直上で、およびコンタクトゾーン３のｎ−／ｎ＋接合１９の直下で終わる。しかし、明確にするために、空間電荷領域１０の上限は図２に示されていない。図２の空乏領域１０は比較的低い逆電圧に対応する。逆電圧が増加するにつれて、空間電荷領域１０は、特に、カソードコンタクト領域４とドリフト領域１との間の境界の方向に、ドリフト領域１の中に拡大する。言い換えれば、それぞれの空乏可能ゾーン１８ａは、垂直断面において近隣するアノードエミッタゾーン２間に位置し、オフ状態の場合前記空乏可能ゾーンは空乏領域１０の部分ゾーンである。空乏可能ゾーン１８ａおよび隣接するコンタクトゾーン３は、一緒に、一般に、近隣するアノードエミッタゾーン２間にｎドープチャネル領域１８を形成する。
したがって、図１に図示されたように、単極電子電流ＩＲが順方向に流れる電流経路の第１の区域または上部区域は２つの水平に近隣するアノードエミッタゾーン２間を流れる。第１の区域は、一般に、近隣するアノードエミッタゾーン２によって水平に区切られた空乏可能ゾーン１８ａを含む。
図３は、垂直断面で、図１の実施形態と同様の実施形態による半導体構成要素１００の阻止挙動を図示する。図１からの半導体構成要素１００とは対照的に、アノードエミッタゾーン２は各々連続的なサブ領域２ａを含み、そこでは、ドーパント濃度がアノードエミッタゾーン２の残りの部分のゾーンよりも高いか、またはアノードエミッタゾーン２の隣接する部分ゾーンよりも高い。ｐドープサブ領域２ａは、垂直方向に、アノードエミッタゾーン２間の横方向距離ｄが最も小さいところに位置する。その結果、空乏可能ゾーン１８ａは、カソード９とアノード８との間の非常に低い正の電圧で既に空乏化されている。アノードエミッタゾーン２のドーパント濃度はその最大値に達し、またはしたがって、例えば垂直方向にアノードエミッタゾーン２の中心において最大値に達する。
図４は、垂直断面で、図３の実施形態と同様の実施形態による半導体構成要素１００の阻止挙動を図示する。図４のバイポーラ半導体構成要素１００のアノードエミッタゾーン２は、水平に連続的なサブ領域２ａの代わりに、常に２つのサブ領域２ａを有し、そこでは、ドーパント濃度がアノードエミッタゾーン２の残りの部分のゾーンよりも高いか、またはアノードエミッタゾーン２の隣接する部分ゾーンよりも高い。前と同じように、ｐドープサブ領域２ａは、垂直方向に、アノードエミッタゾーン２間の横方向距離ｄが最も小さいところに位置し、常に、サブ領域２ａのうちの１つはそれぞれ左側および右側の空乏可能領域１８ａまたは空乏可能ゾーン１８ａに隣接し、その結果として、空乏可能ゾーン１８ａは、図１からの半導体構成要素１００と比較して、カソード９とアノード８との間の非常に低い正の電圧でやはり完全に空乏化される。アノードエミッタゾーン２のドーパント濃度は、一般に、アノードエミッタゾーン２が水平方向の最大範囲Ｌを有する（または互いに最小の水平距離ｄである）水平面に最大値を有する。言い換えれば、第２の半導体領域２のドーパント濃度は、垂直方向において、第２の半導体領域２が互いに最小距離ｄである水平面に対応する垂直深さで最大値を有することができる。さらに、逆電流の増加は、チャネルゾーン１８の空乏可能ゾーン１８ａの局所キャリア寿命低減によって打ち消すことができる。
バイポーラ半導体構成要素１００のさらなる実施形態が図５を参照しながら説明される。図示の垂直断面図で分かるように、アノードエミッタゾーン２の残りの隣接する部分と比較してドーパント濃度が増加したｐドープサブ領域２ａがアノード金属被覆８と直接接触して位置する。この場合、アノードエミッタゾーン２のドーパント濃度は、一般に、アノード８で最大値を有し、それによって、特に良好な電気接触を生成することができる。図３および４の実施形態はそれぞれ図５の実施形態と組み合わせることができる、すなわち、アノードエミッタゾーン２のドーパント濃度は、アノード８で、および空乏可能ゾーン１８ａに隣接するサブ領域２ａで最大値を有することができることは明白である。サブ領域２ａは、追加の注入によって、またはアノードエミッタゾーン２の注入中にドーパント最大値の位置を選ぶことによって形成することができる。言い換えれば、第２の半導体領域２のドーパント濃度は、垂直方向において、第２の半導体領域２が互いに最小距離ｄにある水平面に対応する垂直深さで絶対最大値または局所最大値を有することができる。
図６は、連続的なｐ型エミッタを有する基準ダイオードと比較した、図３および４に示されたバイポーラ半導体構成要素１００の順方向特性曲線（順電圧ＵＦの関数としての相対電流）を示し、曲線ｃ１はアノードで２．４×１０１７ｃｍ−３の最大ドーパント濃度を有する基準ダイオードに対応し、曲線ｃ３はドーパント濃度が垂直方向にアノードエミッタゾーン２の中央において１０１９ｃｍ−３の最大値に達する（図３の実施形態に対応する）、約１μｍだけ互いに離間したアノードエミッタゾーン２を有するｎ−チャネルダイオードに対応し、曲線ｃ３１はドーパント濃度がアノード金属被覆８において５×１０１８ｃｍ−３の最大値に達する（図４の実施形態に対応する）、約１μｍだけ互いに離間したアノードエミッタゾーン２を有するｎ−チャネルダイオードに対応する。曲線ｃ１、ｃ３、およびｃ３１の比較から明らかになるように、負荷電流の２倍より高い電流では、極めて小さい電圧が低下し、したがって、構成要素はより少ない程度に負荷をかけられるので、ｎチャネルダイオードは比較のダイオードよりも極めて高いサージ電流強度を有する。さらなるシミュレーション（図示せず）によれば、約５００ｎｍから約１μｍの近隣するアノードエミッタゾーン２間の最小距離を有するｎ−チャネルダイオードは、一般に、比較のダイオードと比較して極めて高いサージ電流強度を示す。
しかし、図７の対応する曲線によれば、３つのダイオードの阻止能力は同じ程度に良好である。したがって、ｎチャネルダイオードの空乏可能ゾーンは、（少なくとも、恐らく実行された転流プロセスの結果として逆電流が下がった後）ダイオードの逆方向にｎドープチャネルゾーンを通る電流を効果的に防止する。
図８は、基準ダイオードと比較した、図３および４に示されたバイポーラ半導体構成要素１００の順方向の垂直電荷キャリア分布（電子濃度ｎｅ）に基づいて、ここで考慮中のｎチャネルダイオードがソフトリカバリダイオードとしても設計することができる、すなわち、ソフトリカバリ挙動を示すこともできることを示す。この目的のために、アノード側（図８Ａおよび８Ｂの左側）の電荷キャリア濃度は常にカソード側のもの未満であるべきである。この状況はｎチャネルダイオードの場合でも努力される（曲線記号は図５および６の記号に対応する）。アノード側の電荷キャリア分布が低い場合、これは低い逆電流ピークをもたらし、所望のソフトリカバリ挙動に寄与する。さらに、同時に、その結果として蓄積電荷の発生が少ない。しかし、基準ダイオードの場合には、そのような電荷キャリア分布は、定格電流の何倍もの電流において順電圧の増加をもたらす。しかし、追加のｎドープチャネルにより、今では、通常負荷ｐｎ接合（基準ダイオード）とは対照的に、高いエミッタ効率のために残りのｐ型ゾーンを設計し、したがって、図６で分かるように、それにもかかわらずより低い順電圧ＵＦを得ることが可能である。
ここで考慮中のｎチャネルダイオードの機能が、アノードでのｐ型エミッタのエミッタ効率に関するモデルに基づいて以下で説明される。ｐ型エミッタでは、エミッタ効率γは、
<img src="form01.gif">
で定義され、ここで、ｊｐは正孔の電流密度であり、ｊは全電流密度である。したがって、高いエミッタ効率（γ→１）では、ｊの一部ｊｐはできるだけ高くなるように意図される。そのとき、ｊ＝ｊｎ＋ｊｐが当てはまる。したがって、式（１）は、
<img src="form02.gif">
に変形される。
これは、高いエミッタ効率での電子電流ｊｎの割合は対応して小さくなければならないことを意味する。ソフトリカバリ挙動では、アノード側（図８Ａおよび８Ｂの左側）の電荷キャリアプロファイルをできるだけ低くするために、γは、定格電流の範囲であるが、特に小さい電流の場合に、比較的小さくする、すなわち約０．４から約０．６であるべきである。以下の考察で、簡単な方法では、ｐｎ接合でのポテンシャル上昇は０．７Ｖであり、電流密度により変化しないこと、すなわち、ｐｎ接合でのポテンシャル上昇の電流密度への比較的低い依存性を無視することを仮定する。そのとき、定格電流の半分では、例えば、電子電流の割合は４０％とするべきである。そのとき、定格電流の半分では、エミッタ効率は０．４である。純粋な電子電流はチャネルを介して流れるはずである。ｎチャネルを介して流れる電流の抵抗Ｒ（または複数の個々のチャネルによって形成された並列回路の抵抗Ｒ）は、ｎドープゾーンのドーピング、それらの深さ、および横方向の範囲に由来する。抵抗Ｒは、定格電流の半分および順方向の０．７Ｖ電圧で、全電流の４０％がｎチャネルを介して流れるように選ばれる。そのとき、全電流が増加する場合でも、チャネルを介する電流は一定のままである。したがって、γは定格電流では０．８、定格電流の２倍では０．９、定格電流の１０倍では０．９８である。高効率で設計されたエミッタの場合には、高電流ではオージェ再結合などの効果およびさらなる効果がエミッタ効率を低下させるが、これは、ｎチャネルダイオードのエミッタ効率が、非常に強力なエミッタにより通常のｐｎダイオードの効率の０．９８倍に対応することに関して何も変化させない。
次に、リカバリ挙動は、特に、非常に厳しいスイッチング条件下で、すなわち電流の高転流速度下で半導体本体に追加のカソード構造化を行うことによってさらに改善できることが以下で示される。
図９は、垂直断面における構造化したカソードエミッタをもつ一実施形態による半導体ダイオード１００を示す。図９の半導体ダイオード１００は図１に示された構造と同様であるが、さらに、ｎドープバッファ領域６がドリフト領域１とコンタクト領域４との間に配置され、互いに離間した複数のｐドープアイランドゾーン５がコンタクト領域４とバッファ領域６との間に配置される。一般に、アイランドゾーン５の最大ドーパント濃度は約５×１０１６ｃｍ−３から５×１０１９ｃｍ−３であり、バッファ領域６の最大ドーパント濃度はドリフト領域１の最大ドーパント濃度とコンタクト領域４の最大ドーパント濃度との間にある。非常に厳しいスイッチング条件下で、そのようなカソード構造は、正孔の注入による破壊的カソードフィラメントの形成を防止することができる。このカソード構造は以後ＣＩＢＨ構造（「裏面正孔の制御注入構想」）とも呼ばれる。さらに、リカバリプロセスの軟性はＣＩＢＨ構造の集積化によってさらに改善することができる。
一般に、この目的のために、アイランドゾーン５間の水平距離ｃは約１μｍから約３μｍであり、水平断面におけるアイランドゾーン５の面積比率は約９２％と約９８％との間にある。さらに、アイランドゾーン５の垂直方向の範囲ｈは、一般に、約０．５μｍ超および約３μｍ未満であり、したがって、従来のＣＩＢＨ構造と異なる。
図１０は、垂直断面におけるＣＩＢＨカソード構造をもつさらなる実施形態による半導体ダイオード１００を示す。図９のｎチャネルアノード構造の代わりに、図１０のアノードエミッタは通常のＳＰＥＥＤダイオードの場合におけるように具現される。これは、アノード構造は連続的なｐドープエミッタゾーン７を有し、その中にアノードエミッタゾーン２が埋め込まれ、それはアノード金属被覆８と電気接触し、ドリフト領域１に隣接し、それの最大ドーパント濃度がアノードエミッタゾーン２の最大ドーパント濃度を下回ることを意味する。この構造の場合には、負荷ｐｎ接合１１はエミッタゾーン７とドリフト領域１との間に形成される。図１０の半導体ダイオード１００は、高いサージ電流頑強性およびソフトリカバリ挙動によっても特徴づけられる。アイランドゾーン５の寸法取りおよびドーピングは、一般に、図９を参照しながら説明された方法で選ばれるべきである。バッファゾーン６の寸法取りも同様に両方の構造のために選ばれるべきである。これは、図１１を参照しながら図１０からの半導体ダイオード１００について例としてより詳細に説明される。
図１１は、オフ状態の場合における図１０からの半導体ダイオードに対する図中の垂直破線ｓに沿った電界強度Ｅを示す。さらなる実施形態によれば、バッファゾーン６の垂直方向の範囲は、オフ状態の場合の電界がアノードエミッタゾーン２とアイランドゾーン５との間のゾーンで実質的に完全に降下し、アイランドゾーン５に達しないように寸法決めされる。一般に、アイランドゾーン５の前、すなわちその上の約１μｍから約３０μｍのオフ状態の場合の電界の大きさは実質的に０である、すなわち平均電界強度より数桁低い。さらに、意外にも、Ｓｐｅｅｄ構造をもつダイオードの頑強性は、さらに、カソードＣＩＢＨ構造によって強烈に改善することができることが判明した。Ｓｐｅｅｄ構造の場合には、動的なだれが、好ましくは、ｐ＋ドープゾーンで生じる。これは、電流フィラメント、さらにカソード側の電流フィラメントの生成を促進する。カソードＣＩＢＨ構造のない通常のＳＰＥＥＤダイオードでは、これは破壊の原因になることが多い。さらに、カソードＣＩＢＨ構造の集積化により、カソードＣＩＢＨ構造のないＳＰＥＥＤダイオードの場合のようにソフトリカバリ挙動のための最大可能スイッチング電圧を大々的に低減する必要なしに、基本ドーピングを低減することができる。その結果、今では宇宙放射により耐性のあるダイオードを実現することもできる。
一般に、バッファゾーン６の垂直方向の範囲は約１０μｍから約１００μｍである。
図９および１０からの半導体ダイオードの共通の特徴は、電流密度または電流強度に依存する方法で自動制御されるアノードエミッタ効率を有し、カソードＣＩＢＨ構造を有する半導体ダイオードとして要約することもできる。この場合、自動制御されるアノードエミッタ効率を実現するアノード構造は、アノード金属被覆８と、アノード金属被覆８とオーミック接触する複数の相互に離間したｐドープアノードエミッタゾーン２とを含む。カソードＣＩＢＨ構造は、カソード金属被覆９と、カソード金属被覆９とオーミック接触するｎドープコンタクト領域４と、ｎドープコンタクト領域４を介してカソード金属被覆９に電気的に接続され、コンタクト領域４よりも低い最大ドーパント濃度を有するｎドープバッファ領域６と、さらに、コンタクト領域４とバッファ領域６との間に配置される少なくとも２つの相互に離間したｐドープアイランドゾーン５とを含む。
次に、デバイスシミュレーションの結果が図１２から１５を参照しながら説明される。この場合、ｃ０で指定された曲線は連続的なｐ型エミッタおよびカソードＣＩＢＨ構造を有するダイオードに対応し、ｃ１で指定された曲線はカソードＣＩＢＨ構造なしで連続的なｐ型エミッタを有する基準ダイオードに対応し、ｃ２で指定された曲線はカソードＣＩＢＨ構造のないＳＰＥＥＤダイオードに対応し、ｃ３で指定された曲線はカソードＣＩＢＨ構造のないｎチャネルダイオード（図１に示された構造に対応する）に対応し、ｃ４で指定された曲線はカソードＣＩＢＨ構造を有するｎチャネルダイオード（図９に示された構造に対応する）に対応し、ｃ５で指定された曲線はカソードＣＩＢＨ構造を有するＳＰＥＥＤダイオード（図１０に示された構造に対応する）に対応する。
図１２Ａおよび１２Ｂ、さらに１３Ａおよび１３Ｂは、ダイオードの順方向特性曲線（順電圧ＵＦの関数としての電流強度／定格電流強度）を示し、図１２Ａおよび図１３Ａは、常に小さい順方向電圧ＵＦにおける関連する図１２Ｂおよび図１３Ｂからの拡大した抜粋を示す。図１２Ａおよび１２Ｂにおいて、カソードＣＩＢＨ構造を有するＳＰＥＥＤダイオード（曲線ｃ５）が通常のＳＰＥＥＤダイオード（カソードＣＩＢＨ構造なし、曲線ｃ２）および基準ダイオード（曲線ｃ１）と比較される。一般に、カソードＣＩＢＨ構造のないｓｐｅｅｄダイオードは、最も高い可能なサージ電流頑強性を示す、すなわち例えば、基準ダイオードと比較して、定格電流の２０倍でダイオードの両端の最も小さいあり得る電圧降下δＵ２０Ｉｎが生じるように最適化される。図１２Ｂから集約することができるように、カソードＣＩＢＨ構造を有するＳＰＥＥＤダイオードは、最適化された通常ｓｐｅｅｄダイオードと比べて同じ程度の良好なサージ電流頑強性を有する。
図１３Ａおよび図１３Ｂにおいて、ダイオードパラメータは、順方向特性曲線が定格電流Ｉｎにおいて交差するように選ばれた。これらの条件下で、カソードＣＩＢＨ構造を有するｎチャネルダイオード（曲線ｃ４）は、基準ダイオードと比較して電圧降下δＵ２０Ｉｎの最も大きい低減を示し、それに続いて、カソードＣＩＢＨ構造のないｎチャネルダイオード（曲線ｃ３）、およびカソードＣＩＢＨ構造のないＳＰＥＥＤダイオード（曲線ｃ２）がある。
図１４は、基準ダイオードのターンオフの後およびプラズマ排出直前の順方向の特性曲線に関して図１２で互いに比較したダイオードの電界強度（実線）およびダイオードの電子密度（破線）を示す。理想的には、プラズマは全ターンオフプロセスの間カソードに接したままであり、それは、唯一カソードＣＩＢＨ構造を有するＳＰＥＥＤダイオードの場合（曲線ｃ５）、および、カソードＣＩＢＨ構造を有するｎチャネルダイオードの曲線（図示せず）の場合である。そうでない場合には、アノードおよびカソード側で形成される空間電荷領域が互いに衝突する場合、厳しいリカバリ挙動が生じることがある。さらに、そのとき、フィラメントはカソード側に形成される空間電荷領域に形成されることがあり、それにより、フィラメントがダイオードの熱破壊を引き起こすことがある。これは、カソードＣＩＢＨ構造によって防止されるか、または少なくとも大幅に低減される。
図１５は、定格電流（下方の曲線）および２０倍の過電流（上方の曲線）でのオン状態のシミュレーションによる、連続的ｐ型エミッタおよびカソードＣＩＢＨ構造を有するダイオード（曲線ｃ０）および基準ダイオード（曲線ｃ１）と比較したカソードＣＩＢＨ構造を有するＳＰＥＥＤダイオード（曲線ｃ５）の電子密度を示し、カソードＣＩＢＨ構造を有するＳＰＥＥＤダイオードの実線曲線および破線曲線はそれぞれアノードエミッタゾーン２と交差する垂直断面線および交差しない垂直断面線に対応する。定格電流では、ほぼ同じ量のプラズマが存在し、したがって順電圧は同様に高いが、カソードＣＩＢＨ構造を有するｓｐｅｅｄダイオードは過電流の場合極めて高いプラズマ濃度を有し、したがって図示の他の比較のダイオードと比較して向上した頑強性を有する。
最後に、図１６は、シミュレーションによる基準ダイオードと比較したダイオードの動的リカバリ挙動（時間の関数としての電流および電圧）を図示する。図示の厳しいスイッチング条件下で（図示の時間セグメントは約５μｓである）、連続的なｐ型エミッタおよびカソードＣＩＢＨ構造を有するダイオード（曲線ｃ０）、カソードＣＩＢＨ構造を有するＳＰＥＥＤダイオード（曲線ｃ５）、およびさらに、明確にするために示されていないＣＩＢＨ構造を有するｎチャネルダイオードだけが振動せず、したがって所望のソフトリカバリ挙動を示す。
図１７は、さらなる実施形態による垂直断面図での半導体ダイオード１００を示す。半導体ダイオード１００はアノード構造およびカソード構造を含む。アノード構造はアノード金属被覆８と、アノード金属被覆８とオーミック接触する複数の相互に離間したｐドープアノードエミッタゾーン２とを含む。カソード構造は、カソード金属被覆９と、常にｐドープゾーン５によって互いに離間される複数のｎドープカソードエミッタゾーン４とを含み、ｐドープゾーン５およびカソードエミッタゾーン４はカソード金属被覆９とオーミック接触する。ｐドープゾーン５は、ターンオフ中に正孔を注入することによって電流遮断を抑制する制御を行う。この目的のために、一般的に高ドープされたｐ＋型ゾーン５はカソードエミッタゾーン４よりも浅くすることもできる。さらに、カソードエミッタゾーン４を介してカソード金属被覆９に電気的に接続され、カソードエミッタゾーン４よりも低い最大ドーパント濃度を有するｎドープバッファ領域６と、さらに、その上に配置され、アノードエミッタゾーン２とｐｎ接合１１を形成するドリフト領域１とを、カソード構造は含む。
ソフトリカバリ挙動を有する頑強なバイポーラ半導体構成要素、特にダイオードの製造プロセスが以下で説明される。
図１８から２３は、垂直断面図における一実施形態による製造方法のプロセスを図示する。この場合、図１８は、第１の表面１５まで達する弱くｎドープされた第１の半導体ゾーン１を有する半導体基板２０を示す。一般に、半導体基板２０はｎドープコンタクト領域４をさらに含み、それは、第２の反対表面１６まで達し、第１の半導体ゾーン１よりも高い最大ドーパント濃度を有する。半導体基板２０は単結晶基板とすることができる。しかし、半導体基板２０は単結晶ベース基板３０およびその上に形成された少なくとも１つのエピタキシャル層４０を含むことも可能である。１つまたは複数のエピタキシャル層の堆積中にドーピング濃度を予め設定することが可能であるので、エピタキシャル層は、材料のバックグラウンドドーピングを設定するときしばしばより大きな自由を与える。第１の表面１５から、アクセプタイオン、例えばホウ素イオンが、全域様式で、すなわちマスクしない様式で注入される。その結果、非常に高濃度ｐドープされた層２ｃが第１の表面１５の下に形成される。その後、フォトパターン化マスク１７が第１の表面１５上に形成される。得られた半導体構造が図１９に図示される。次に、異方性エッチングステップが行われ、その結果、非常に高濃度ｐドープされた層２ｃは、互いに水平方向に離間した複数のゾーンに分割される。これに続いて、図２０に示されるように、マスク１７を通したドナーイオン、例えば燐、アンチモン、または砒素イオンによる注入ステップがある。その結果、例えば自己整列方法で、相互に離間した非常に高濃度ｎドープされたゾーン３ｃが、垂直方向で下におよび水平方向でゾーン２ｃ間に形成される。これが図２１に図示される。その後、マスク１７は除去され、半導体基板２０の深さにおよび半導体基板２０内にドーパントを分散して組み込むために必要な高温ステップが実行される。その結果、ｐドープされた第２の半導体領域２およびｎドープコンタクトゾーン３が形成され、それが図２２に図示される。必要に応じて、ドナー注入が実行される前に、ｐドープゾーンに熱押し込みステップを既に受けさせておくことができる。その後、第１の金属被覆８またはアノード金属被覆８が、例えば堆積によって、アノードエミッタゾーン２と電気接触して第１の表面１５上に生成され、第２の金属被覆９またはカソード金属被覆９が、例えば堆積によって、コンタクト領域４と電気接触して第２の表面１６上に生成される。得られた半導体構造１００が図２３に概略的に図示される。それは図１に示された半導体構造１００と同様であり、同様にダイオードとして動作することができる。代替として、ｐドープゾーンは、適切な押し込みステップと組み合わせて、アクセプタのマスクされた注入およびドナーの相補的にマスクされた注入によって生成することもできる。
図２４から２６は、さらなる実施形態による製造方法のプロセスを図示する。図２２に示された半導体構造１００から進めて、さらなるフォトパターン化マスク１７ｉを第１の表面１５上に生成することができ、そこを通してアクセプタイオン、例えばホウ素、ガリウム、またはアルミニウムイオンが注入される。さらなるマスク１７ｉは、マスク１７に対する実質的に逆のマスクに対応することができる。これが図２４に図示される。それによって、第２の半導体ゾーンのドーピングプロファイルは横方向におよび／または水平方向に変更することができる。例として、こうして、図２５に図示されるように、ドーパント濃度が増加したサブ領域２ａを第２の半導体領域２に生成することが可能である。その後、図２３を参照しながら説明されたように、さらなる熱処理ステップを行うことができ、アノードおよびカソード金属被覆を形成することができる。得られた半導体構造１００が図２６に概略的に図示される。それは図３に示された半導体構造１００と同様であり、同様にダイオードとして動作することができる。
図２７から３１は、一実施形態による製造方法のプロセスを図示する。図２７は、第１の表面１５まで達する弱くｎドープされた第１の半導体ゾーン１を有する半導体基板２０を示す。一般に、半導体基板２０はやはりｎドープコンタクト領域４を含み、それは第２の反対表面１６まで達し、第１の半導体ゾーン１よりも高い最大ドーパント濃度を有する。図２７に示されるように、次に、ドナーイオン、例えば燐、アンチモン、または砒素イオンが第１の表面１５を通して全域様式で注入される。これは、第１の表面１５から半導体基板２０内に達する連続的な非常に高くドープされた層３ｃの形成をもたらす。次に、フォトパターン化マスク１７が第１の表面１５上に生成され、それは図２８に図示される。マスク１７を通した異方性エッチングステップによって、層３ｃは互いに離間したゾーン３ｃに分割される。その後、マスク１７は除去され、アクセプタイオン、例えばホウ素イオンが全域様式で第１の表面１５から注入される。これが図２９に図示される。アクセプタイオンによる注入ステップは、図３０に図示されるように、垂直方向で下におよび横方向で離間したゾーン３ｃ間に互いに離間した非常に高濃度ｐドープされたゾーン２ｃを生じさせる。次に、深さにドーパントを分散し、半導体基板２０にドーパントを組み込むための高温ステップを実行することができ、図２３を参照しながら既に説明したように、アノードおよびカソード金属被覆を形成することができる。得られた半導体構造１００が図３１に概略的に図示される。それは図１および２３に示された半導体構造１００と同様であり、同様にダイオード１００として動作することができる。適宜、図２４および２５を参照しながら説明したように、第２の半導体ゾーン２のドーピングプロファイルは、追加のマスクされた注入ステップによって設定することができる。
次に、製造方法のさらなるプロセスが図３２を参照しながら説明される。図３２は、半導体基板２０の第１の表面１５まで達するｎドープされた第１の半導体ゾーン１を有するバイポーラ半導体構成要素１００を示す。半導体構成要素１００はｎドープコンタクト領域４をさらに有し、それは、半導体基板２０の第２の反対表面１６まで達し、第１の半導体ゾーン１よりも高い最大ドーパント濃度を有する。さらに、第１の半導体ゾーン１とコンタクト領域４との間に配置され、第１の半導体ゾーン１の最大ドーパント濃度よりも高く、コンタクト領域４の最大ドーパント濃度よりも低い最大ドーパント濃度を有するｎドープバッファ領域６を、半導体基板２０は含む。さらに、半導体基板２０は、コンタクト領域４とバッファ領域６との間に配置される複数の互いに離間したｐドープアイランドゾーン５を含む。そのような構造は、適切なエピタキシステップおよび／または注入ステップによって生成することができる。その後、互いに離間した複数のｐドープアノードエミッタゾーン２が第１の表面１５から生成され、アノード金属被覆８が、アノードエミッタゾーン２と電気接触して第１の表面１５上に形成され、カソード金属被覆９が第２の表面１６上に形成される。
一実施形態では、アノードエミッタゾーン２が互いに離間したｐｎ接合１１を第１の半導体ゾーン１と共に形成し、それにより、図９に示されるような半導体構成要素１００がもたらされるように、アノードエミッタゾーン２は生成される。
代替実施形態では、連続的なｐドープエミッタゾーン７が第１の表面１５から第１の半導体ゾーン１にさらに生成され、そのエミッタゾーンは第１の表面１５まで達し、アノードエミッタゾーン２の最大ドーパント濃度よりも低い最大ドーパント濃度を有し、そのエミッタゾーン中にアノードエミッタゾーン２が埋め込まれる。これにより、図１０に示されたような半導体構成要素１００がもたらされる。
上述の説明、特許請求の範囲、およびさらに図面で開示された特徴は、例示的実施形態の実現のために個別におよび任意の所望の組合せで使用することができる。
（参考文献）
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ＤＥ００００１００４８８５７Ａ１
ＤＥ １０３６１１３６ Ｂ４
１ 第１の半導体領域、第１の半導体層、ベース領域、ドリフト領域、ドリフトゾーン、第１の半導体ゾーン
２ 第２の半導体領域、アノードエミッタゾーン、第２の半導体ゾーン
２ａ サブ領域
２ｃ ｐドープされた層、ｐドープされたゾーン
３ コンタクトゾーン
３ｃ ｎドープされたゾーン
４ 第４の半導体領域、第４の半導体層、コンタクト領域、カソードコンタクト領域、カソードエミッタゾーン
５ アイランドゾーン
６ バッファ領域、バッファゾーン
７ エミッタゾーン
８ 第１の金属被覆、第１の電極、アノード
９ 第２の金属被覆、第２の電極、カソード
１０ 空乏領域、空間電荷領域
１１ 負荷ｐｎ接合、ダイオード
１２ ｐｎ接合
１４ ダイオード電流経路
１５ 表面
１６ 反対表面
１７、１７ｉ フォトパターン化マスク、マスク
１８ ｎドープチャネル領域
１８ａ 空乏可能ゾーン、空乏可能領域
１９ ｎ−／ｎ＋接合
２０ 半導体本体、半導体基板
３０ 単結晶ベース基板
４０ エピタキシャル層
１００ 半導体構成要素、バイポーラ半導体構成要素、ｎチャネルダイオード、半導体ダイオード、半導体構造

Claims (37)

  1. 第１の水平表面（１５）、前記第１の表面（１５）と実質的に平行に広がる第２の表面（１６）、および少なくとも１つの負荷ｐｎ接合（１１）を有する半導体本体（２０）と、
    前記第１の表面（１５）上に配置された第１の金属被覆（８）と、
    前記第２の表面（１６）上に配置された第２の金属被覆（９）と、
    前記半導体本体（２０）においてｎドープゾーンのみを通って前記第１の金属被覆（８）から前記第２の金属被覆（９）まで延びる少なくとも１つの電流経路と
    を含み、
    前記半導体本体（２０）において、ｎドープされた第１の半導体領域（１）が前記第２の金属被覆（９）とオーミック接触するように配置されており、前記半導体本体（２０）において互いに水平方向に離間した複数のｐドープされた第２の半導体領域（２）が前記第１の表面（１５）に垂直な断面内に配置されており、第２の半導体領域は前記第１の金属被覆（８）とオーミック接触し、それらは各々前記垂直断面において前記第１の半導体領域（１）と共に負荷ｐｎ接合（１１）を形成しており、ｎドープチャネルゾーン（１８）が前記垂直断面において近隣する第２の半導体領域（２）間に配置されており、前記電流経路が前記チャネルゾーンを通って延び、
    前記第２の半導体領域（２）のドーパント濃度が、前記第２の半導体領域（２）が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、
    バイポーラ半導体構成要素（１００）。
  2. 前記第２の半導体領域（２）が５×１０１８／ｃｍ３を超える最大ドーパント濃度を有する、請求項１に記載のバイポーラ半導体構成要素（１００）。
  3. 前記第１の半導体領域（１）が１０１５／ｃｍ３を下回る最大ドーパント濃度を有する、請求項１または２に記載のバイポーラ半導体構成要素（１００）。
  4. 正の電圧差が前記第２の金属被覆（９）と前記第１の金属被覆（８）との間に印加されるとき、２つの金属被覆（８、９）を互いに電気的に絶縁する空間電荷領域（１０）が形成されるように、近隣する第２の半導体領域（２）が、前記第１の表面（１５）と平行に延びる方向に沿って、最小距離ｄにある、請求項１ないし３のいずれか一項に記載のバイポーラ半導体構成要素（１００）。
  5. 前記距離ｄが約１μｍ未満である、請求項４に記載のバイポーラ半導体構成要素（１００）。
  6. 前記距離ｄが、前記第１の表面（１５）と平行に延びる方向に、前記第２の半導体領域（２）の最大範囲Ｌの１０％未満である、請求項４または５に記載のバイポーラ半導体構成要素（１００）。
  7. 前記第１の表面（１５）と平行に広がる断面における前記第２の半導体領域（２）の面積比率が約９０％から約９８％である、請求項１ないし６のいずれか一項に記載のバイポーラ半導体構成要素（１００）。
  8. 前記第２の半導体領域（２）のドーパント濃度が前記第１の金属被覆（８）で最大値を有する、請求項１ないし７のいずれか一項に記載のバイポーラ半導体構成要素（１００）。
  9. 前記第２の半導体領域（２）がグリッドを形成する、請求項１ないし８のいずれか一項に記載のバイポーラ半導体構成要素（１００）。
  10. 前記電流経路が前記負荷ｐｎ接合（１１）と並列に接続されている、請求項１ないし９のいずれか一項に記載のバイポーラ半導体構成要素（１００）。
  11. 前記半導体構成要素がパワー半導体構成要素である、請求項１ないし１０のいずれか一項に記載のバイポーラ半導体構成要素（１００）。
  12. 前記半導体構成要素がダイオード、サイリスタ、またはＩＧＢＴである、請求項１ないし１１のいずれか一項に記載のバイポーラ半導体構成要素（１００）。
  13. 動的アノードエミッタ効率を有する半導体ダイオード（１００）であって、ｎドープチャネルゾーン（１８）によってそれぞれが互いに離間された複数のｐドープアノードエミッタゾーン（２）を含むアノード構造を含み、
    前記ｐドープアノードエミッタゾーン（２）に接するアノード金属被覆（８）と、前記ｐドープアノードエミッタゾーン（２）と共に負荷ｐｎ接合（１１）を形成するドリフト領域（１）とをさらに含み、
    前記半導体本体（２０）において、
    前記ｎドープされたドリフト領域（１）がカソード金属被覆（９）とオーミック接触するように配置されており、
    前記ｐドープアノードエミッタゾーン（２）が前記アノード金属被覆（８）の表面（１５）に垂直な断面内に配置されており、
    ｐドープアノードエミッタゾーンは前記アノード金属被覆（８）とオーミック接触し、
    それらは各々前記垂直断面において前記ドリフト領域（１）と共に負荷ｐｎ接合（１１）を形成しており、
    前記ｎドープチャネルゾーン（１８）が前記垂直断面において近隣する前記ｐドープアノードエミッタゾーン（２）間に配置されており、
    前記電流経路が前記チャネルゾーンを通って延び、
    前記ｐドープアノードエミッタゾーン（２）のドーパント濃度が、前記ｐドープアノードエミッタゾーン（２）が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、
    半導体ダイオード（１００）。
  14. 前記ｐドープアノードエミッタゾーン（２）が５×１０１８／ｃｍ３を超える最大ドーパント濃度を有する、請求項１３に記載の半導体ダイオード（１００）。
  15. 前記ｎドープチャネルゾーン（１８）がｎドープコンタクトゾーン（３）を含み、前記コンタクトゾーン（３）が、前記アノード金属被覆（８）と、常に２つの近隣するアノードエミッタゾーン（２）と、前記ドリフト領域（１）との間に配置されており、５×１０１８／ｃｍ３を超える最大ドーパント濃度を有する、請求項１３または１４に記載の半導体ダイオード（１００）。
  16. 前記ｎドープチャネルゾーン（１８）が、２つの近隣するアノードエミッタゾーン（２）の間に配置されているｎドープチャネル領域（１８ａ）であって、前記半導体ダイオードの逆方向に空乏化されるｎドープチャネル領域（１８ａ）を含む、請求項１３ないし１５のいずれか一項に記載の半導体ダイオード（１００）。
  17. カソード金属被覆（９）と、前記カソード金属被覆（９）と電気接触するｎドープコンタクト領域（４）と、前記コンタクト領域（４）を介して前記カソード金属被覆（９）に電気的に接続され、前記コンタクト領域（４）よりも低い最大ドーパント濃度を有するｎドープバッファ領域（６）と、互いに離間され、前記コンタクト領域（４）と前記バッファ領域（６）との間に配置され、５×１０１６／ｃｍ３を超える最大ドーパント濃度を有する少なくとも２つのｐドープアイランドゾーン（５）とを含むカソード構造をさらに含む、請求項１３ないし１６のいずれか一項に記載の半導体ダイオード（１００）。
  18. アノード金属被覆（８）と、前記アノード金属被覆（８）とオーミック接触する複数の相互に離間したｐドープアノードエミッタゾーン（２）とを含むアノード構造と、
    カソード金属被覆（９）と、前記カソード金属被覆（９）とオーミック接触するｎドープコンタクト領域（４）と、前記コンタクト領域（４）を介して前記カソード金属被覆（９）に電気的に接続され、前記コンタクト領域（４）よりも低い最大ドーパント濃度を有するｎドープバッファ領域（６）と、互いに離間され、前記コンタクト領域（４）と前記バッファ領域（６）との間に配置される少なくとも２つのｐドープアイランドゾーン（５）とを含むカソード構造と、
    前記アノード構造と前記カソード構造との間に配置されたｎドープドリフト領域（１）とを含み、
    前記ｎドープドリフト領域（１）が前記カソード金属被覆（９）とオーミック接触するように配置されており、
    前記ｐドープアノードエミッタゾーン（２）が前記アノード金属被覆（８）の表面（１５）に垂直な断面内に配置されており、
    前記ｐドープアノードエミッタゾーンは前記アノード金属被覆（８）とオーミック接触し、
    それらは各々前記垂直断面において前記ｎドープドリフト領域（１）と共に負荷ｐｎ接合（１１）を形成しており、
    ｎドープチャネルゾーン（１８）が前記垂直断面において近隣する前記ｐドープアノードエミッタゾーン（２）間に配置されており、
    前記電流経路が前記チャネルゾーンを通って延び、
    前記ｐドープアノードエミッタゾーン（２）のドーパント濃度が、前記ｐドープアノードエミッタゾーン（２）が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、半導体ダイオード（１００）。
  19. 前記アノードエミッタゾーン（２）が５×１０１８／ｃｍ３を超える最大ドーパント濃度を有する、請求項１８に記載の半導体ダイオード（１００）。
  20. 前記ｎドープドリフト領域（１）の最大ドーパント濃度が前記バッファ領域（６）の最大ドーパント濃度未満である、請求項１８または１９に記載の半導体ダイオード（１００）。
  21. 前記アノード構造が、前記アノード金属被覆（８）と電気接触するｐドープエミッタゾーン（７）をさらに含み、前記ｐドープエミッタゾーン（７）の中には前記アノードエミッタゾーン（２）が埋め込まれており、前記ｐドープエミッタゾーン（７）の最大ドーパント濃度が前記アノードエミッタゾーン（２）の最大ドーパント濃度未満である、請求項１８ないし２０のいずれか一項に記載の半導体ダイオード（１００）。
  22. 前記アノードエミッタゾーン（２）がそれぞれ前記ドリフト領域（１）と共に負荷ｐｎ接合（１１）を形成する、請求項２０に記載の半導体ダイオード（１００）。
  23. 前記アノード構造がｎドープコンタクトゾーン（３）をさらに含み、前記コンタクトゾーン（３）が、常に２つの近隣するアノードエミッタゾーン（２）と、前記アノード金属被覆（８）と、ドリフト領域（１）との間に配置されており、ｎドープコンタクトゾーン（３）の最大ドーパント濃度がドリフト領域（１）の最大ドーパント濃度よりも高い、請求項２２に記載の半導体ダイオード（１００）。
  24. 前記アイランドゾーン（５）の最大ドーパント濃度が約５×１０１６／ｃｍ３から５×１０１９／ｃｍ３である、請求項１８ないし２３のいずれか一項に記載の半導体ダイオード（１００）。
  25. 前記アノード金属被覆（８）および前記カソード金属被覆（９）が互いに実質的に平行な平面内に配置されている、請求項１８ないし２４のいずれか一項に記載の半導体ダイオード（１００）。
  26. 前記平行な平面と平行な方向の前記アイランドゾーン（５）間の距離が約１μｍから約３μｍである、請求項２５に記載の半導体ダイオード（１００）。
  27. 前記平行な平面に垂直な方向の前記アイランドゾーン（５）の範囲が約０．５μｍから約３μｍである、請求項２５または２６に記載の半導体ダイオード（１００）。
  28. 電界が、オフ状態の場合に、前記アノードエミッタゾーン（２）と前記アイランドゾーン（５）との間のゾーンに完全に含まれて、前記アイランドゾーン（５）に達しないように、前記平行な平面に垂直な方向の前記バッファゾーン（６）の範囲が寸法決めされている、請求項２５ないし２７のいずれか一項に記載の半導体ダイオード（１００）。
  29. 前記バッファゾーン（６）の範囲が約１０μｍから約１００μｍである、請求項２８に記載の半導体ダイオード（１００）。
  30. 前記アイランドゾーン（５）の前の約１μｍから約３０μｍのオフ状態の場合の前記電界の大きさが実質的に０である、請求項２８または２９に記載の半導体ダイオード（１００）。
  31. 前記アノード金属被覆（８）と平行に広がる断面における前記アイランドゾーン（５）の面積比率が約９２％から約９８％である、請求項１８ないし３０のいずれか一項に記載の半導体ダイオード（１００）。
  32. 第１の水平表面（１５）、および前記第１の表面（１５）と実質的に平行に広がる第２の表面（１６）を有する半導体本体（２０）と、
    前記第１の表面（１５）上に配置された第１の金属被覆（８）と、
    前記第２の表面（１６）上に配置された第２の金属被覆（９）と、
    前記第２の金属被覆（９）とオーミック接触するように前記半導体本体（２０）中に配置されたｎドープされた第１の半導体領域（１）と、
    前記半導体本体（２０）中で互いに水平に離間するように配置され、前記第１の半導体領域（１）と共に負荷ｐｎ接合を形成する少なくとも２つのｐドープされた第２の半導体領域（２）と、
    前記半導体本体（２０）においてｎドープゾーンのみを通って前記第１の金属被覆（８）から前記第２の金属被覆（９）まで延びる少なくとも１つの電流経路であり、前記電流経路の第１の区域が２つの近隣する第２の半導体領域（２）間に延びている、少なくとも１つの電流経路と
    を含み、
    前記半導体本体（２０）において、
    前記ｎドープされた第１の半導体領域（１）が前記第２の金属被覆（９）とオーミック接触するように配置されており、
    前記半導体本体（２０）において互いに水平方向に離間した複数のｐドープされた第２の半導体領域（２）が前記第１の表面（１５）に垂直な断面内に配置されており、
    第２の半導体領域は前記第１の金属被覆（８）とオーミック接触し、
    それらは各々前記垂直断面において前記第１の半導体領域（１）と共に負荷ｐｎ接合（１１）を形成しており、
    ｎドープチャネルゾーン（１８）が前記垂直断面において近隣する前記第２の半導体領域（２）間に配置されており、
    前記電流経路が前記チャネルゾーンを通って延び、
    前記第２の半導体領域（２）のドーパント濃度が、前記第２の半導体領域（２）が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有する、バイポーラ半導体構成要素（１００）。
  33. 前記第１の区域が、近隣する第２の半導体領域（２）によって水平に区切られた空乏可能ゾーン（１８ａ）を有する、請求項３２に記載のバイポーラ半導体構成要素（１００）。
  34. 半導体ダイオード（１００）を製造する方法であって、
    第１の表面（１５）まで達する弱くｎドープされた第１の半導体ゾーン（１）を有する半導体基板（２０）を用意するステップと、
    アクセプタイオンを前記第１の表面（１５）から全区域にわたって注入するステップと、
    オプションの第１の高温ステップを実行するステップと、
    前記第１の表面（１５）上にフォトパターン化マスク（１７）を生成するステップと、
    エッチングステップを実行するステップと、次いで、
    前記マスク（１７）を通してドナーイオンを注入するステップと、
    前記マスク（１７）を除去するステップと、
    第２の高温ステップを実行して、ｐドープされた第２の半導体領域（２）を形成するステップと
    前記第１の表面（１５）上にさらなるフォトパターン化マスク（１７ｉ）を生成するステップと、
    前記第２の半導体領域（２）のドーパント濃度が、前記第２の半導体領域（２）が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有するように、前記さらなるマスク（１７ｉ）を通してドナーイオンを注入するステップと、
    を含む、方法。
  35. 前記さらなるマスク（１７ｉ）が、前記マスク（１７）とは実質的に逆のマスクに対応する、請求項３４に記載の方法。
  36. 半導体ダイオード（１００）を製造する方法であって、
    第１の表面（１５）まで達する弱くｎドープされた第１の半導体ゾーン（１）を有する半導体基板（２０）を用意するステップと、
    ドナーイオンを前記第１の表面（１５）を通して全区域にわたって注入するステップと、
    前記第１の表面（１５）上にフォトパターン化マスク（１７）を生成するステップと、
    エッチングステップを実行するステップと、次いで、
    前記マスク（１７）を除去するステップと、
    アクセプタイオンを前記第１の表面（１５）から前記全区域にわたって注入するステップと、
    高温ステップを実行して、ｐドープされた第２の半導体領域（２）を形成するステップと、
    前記第１の表面（１５）上にさらなるフォトパターン化マスク（１７ｉ）を生成するステップと、
    前記第２の半導体領域（２）のドーパント濃度が、前記第２の半導体領域（２）が互いに最小距離にある前記水平面に対応する垂直深さで、垂直方向における最大値を有するように、前記さらなるマスク（１７ｉ）を通してドナーイオンを注入するステップと、
    を含む、方法。
  37. 前記第１の表面（１５）上に第１の金属被覆（８）を生成するステップと、
    前記第１の表面（１５）の反対に配置される第２の表面（１６）上に、第２の金属被覆（９）を生成するステップと
    をさらに含む、請求項３６に記載の方法。
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