JP5334087B2 - 速度判定方法、速度判定回路および速度判定装置 - Google Patents
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請求項2にかかる発明は、入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別する速度判定方法において、前記入力信号から前記入力信号に含まれる、前半のパターンと、該前半のパターンに対して反転した後半のパターンとで1周期となる固有のプリアンブル信号のパターン周期の2分の1の奇数倍に相当する遅延差をもつ2つの信号を生成し、該2つの信号の論理の不一致を比較し、該不一致の比較信号を積分し、該積分得られた信号を閾値と比較して判定結果を出力することを特徴とする。
請求項3にかかる発明の速度判定回路は、入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別する速度判定方法の実施に使用する速度判定回路であって、前記入力信号から前記入力信号に含まれる固有のプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ2つの信号を生成する遅延手段と、該遅延手段から出力する前記2つの信号の論理を比較する一致検出手段と、該一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする。
請求項4にかかる発明の速度判定回路は、入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別する速度判定方法の実施に使用する速度判定回路であって、前記入力信号から前記入力信号に含まれる、前半のパターンと、該前半のパターンに対して反転した後半のパターンとで1周期となる固有のプリアンブル信号のパターン周期の2分の1の奇数倍に相当する遅延差をもつ2つの信号を生成する遅延手段と、該遅延手段から出力する前記2つの信号の論理を比較する不一致検出手段と、該不一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする。
請求項5にかかる発明は、請求項3又は4に記載の速度判定回路において、前記積分手段は、判定しようとする伝送速度の信号のプリアンブル信号受信時間に相当する積分時定数が設定されていることを特徴とする。
請求項6にかかる発明の速度判定装置は、共通の入力端子に請求項3、4又は5に記載の速度判定回路を複数個接続し、各速度判定回路が各々有する前記遅延差、前記積分手段の積分時定数を異なる値とすることで、複数の速度の判定を可能としたことを特徴とする。
請求項7にかかる発明の速度判定装置は、請求項3、4、5又は6に記載の速度判定回路の判定結果を記憶する記憶回路を備え、該記憶回路は判定結果が変更になるまで前の判定結果を保持することを特徴とする。
請求項8にかかる発明は、請求項6を引用する請求項7に記載の速度判定装置において、使用する複数の速度判定回路のうち、2以上の速度判定回路が自己が担当する伝送速度であると同時に判定したとき、該2以上の速度判定回路のうち、最も高速な信号の判定を担当する速度判定回路の判定を優先することを特徴とする。
請求項9にかかる発明は、請求項7に記載の速度判定装置において、請求項3に記載の1つの速度判定回路を低速信号の速度判定回路とし、請求項4に記載の1つの速度判定回路を高速信号の速度判定回路として、各々共通の入力端子に接続し、前記請求項3に記載の速度判定回路の判定出力信号を立ち上がりエッジ部にパルス幅圧縮するパルス圧縮手段を設けたことを特徴とする。
図1に本発明の第1の実施例の速度判定回路の構成を示す。図中の符号は、1は入力端子、2、3は遅延素子、4は一致検出回路(排他的否定論理和回路)、5は終端回路、6は積分回路(時定数はτ0)、7は比較回路、8は電源もしくは接地、9は参照電位入力端子、10は出力端子、を示す(図中のアルファベットの説明は図2の説明文に記載)。本実施例では簡単のために、伝送される信号の速度は高低の2種類とする。
図3に本発明の第2の実施例の速度判定回路の構成を示す。図中、図1と同様のものは同じ符号で示し、11、12は遅延素子、13は積分回路(時定数はτ1)、を示す。本実施例においても、伝送される信号の速度は高低の2種類とする。図3の構成は図1の構成とほぼ同一で、遅延素子11,12の遅延時間差が低速信号のプリアンブル信号のパターン周期の整数倍の長さに調整されている点が異なる。図中、便宜上、遅延素子11と12の両方を接続した例を示したが、一方の遅延素子の遅延が前記整数倍の長さと等しければ、どちらか一方の遅延素子のみでも構わない。また、遅延素子11,12の入力側端子は入力端子1に接続されている例を示したが、各々が物理的に分離されていても良い。また、同相入力信号でなく差動入力信号を入力する際には、一致検出回路4を排他的論理和回路に変更すれば同様の効果が得られる。積分回路13は、比較回路7に積分回路13の時定数(τ1)と同等の応答速度のものを使用すれば、省略可能である。
図5に本発明の第3の実施例の速度判定装置の構成を示す。図中、図1と同様のものは同じ符号で示し、14,15は本発明の第1実施例もしくは第2実施例の速度判定回路、16はリセットセット・フリップフロップ回路(RS−FF)、17は反転出力端子、を示す。図6は第3実施例の動作を示すタイムチャートで、図中の符号は図5に記載の同一の符号で示したノードの電位を示す。速度判定回路14、15がそれぞれ異なる速度の信号を判定する回路であるとする(図6では14が低速信号の速度判定回路)。各々の速度判定回路14,15が判定信号として各々の速度の信号のプリアンブル部でパルス信号を出力した場合、図6に示すような信号が出力端子10および反転出力端子17に得られ、フリップフロップ16で保持される。この出力信号でどちらの速度の信号が入力されているか判定できる。
図7に本発明の前記第3実施例の誤動作を示すタイムチャートを示す。図中、図6と同様のものは同じ符号を示し、18は誤動作部分、を示す。前述したように、信号と信号の間に低速信号のプリアンブル長より長い無信号状態が存在する場合、無信号部分に判定結果のパルスを出力する可能性がある。この場合、フリップフロップ回路16のS端子とR端子に同時に“1”が入力される「禁止入力」となるため、誤動作の可能性がある。
図12に、本発明の第5実施例の速度判定回路の構成を示す。図中、図1と同様のものは同じ符号で示し、24,25は遅延素子、26は不一致検出回路(排他的論理和回路)、を示す。第4実施例までは一致検出回路4を用いていたため、プリアンブルよりも長い同符号連続や無信号状態に対し一致検出回路4が“1”の同符号連続を出力し、誤判定の原因になっていた。この問題を解決するために、本回路では遅延素子24と25によって生じる遅延時間差を、本回路に入力される高速信号のプリアンブル信号のパターン周期の2分の1の奇数倍の長さに調整している。
図14に本発明の第6実施例の速度判定回路の構成を示す。図中、図3、図12と同様のものは同じ符号で示し、27,28は遅延素子、を示す。本実施例は第5実施例(図12)と同様に、第2実施例(図3)において一致検出回路4を使用することによって生じる誤判定の課題を解決したもので、本回路では遅延素子27と28によって生じる遅延時間差D3を、本回路に入力される低速信号のプリアンブル信号のパターン周期の2分の1の奇数倍の長さに調整している。この回路が有効に動作する条件は、低速信号のプリアンブル信号パターンが、第5実施例(図12)と同様に、その周期の半分のところで極性反転し、前半のパターンの反転符号が後半のパターンとなっていることである。
図16に本発明の第7実施例の速度判定装置の構成を示す。図中、図5と同様のものは同じ符号で示し、29、30は本発明の第5実施例(図12)もしくは第6実施例(図14)の速度判定回路、を示す。図17は第7実施例の動作を示すタイムチャートで、図中の符号は図16に記載の同一の符号で示したノードの電位を示す。速度判定回路29、30がそれぞれ異なる速度の信号を判定する回路であるとする(図16では29が低速信号の判定回路)。各々の速度判定回路が判定信号として各々の速度の信号のプリアンブル部にパルス信号を出力した場合、図17に示すような信号が出力端子10および反転出力端子17に得られる。この出力信号でどちらの速度の信号が入力されているか判定できる。本実施例は第4実施例のような長い無信号状態に対する誤判定が生じないことが分かる。
図18に本発明の第8実施例の速度判定装置の構成を示す。図中の符号は図5および図16と同様のものを示す。本実施例では、第1実施例(図1)の判定回路15と第6実施例(図14)の判定回路29を用いた。図19に示すように、速度判定回路29の出力が入力するS端子には誤判定を生じないので、第4実施例(図8)の効果と同様の効果が得られ、組み合わせて動作させた場合でも誤判定が生じないことが分かる。
図20に本発明の第9実施例の速度判定装置の構成を示す。図中、図18と同様のものは同じ符号で示し、31は否定回路、32、33は遅延素子、34は論理積回路、を示す。本実施例では、第2実施例(図3)の速度判定回路14と第5実施例(図12)の速度判定回路30を用いた。速度判定回路14は、長い無信号状態や同符号連続、低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍である場合に誤判定を生じる。本実施例は遅延素子32、33によって一定の遅延時間差(フリップフロップ16が反応可能な時間差)を生じさせ、論理積回路34で速度判定回路14の出力パルスを立ち上がりエッジ部のみを残して前記遅延時間差の幅に圧縮することで誤判定を回避している。図21のタイムチャートから明らかなように、誤判定が生じないことが分かる。
図22に本発明の第10実施例の速度判定装置の構成を示す。図中、図18と同様のものは同じ符号で示し、35,36,37は本発明の第1実施例(図1)もしくは第2実施例(図3)もしくは第5実施例(図12)もしくは第6実施例(図14)の速度判定回路、38は論理和回路、39,40,41は出力端子、42,43,44は反転出力端子、を示す。本実施例では、3つ以上の速度判定回路の組み合わせを示す。各速度判定回路35,36,37が誤動作を起こさない条件化での仕様を前提としたとき、第3実施例(図5)の2つの速度判定回路を用いた実施例は、図22のように複数個の判定回路を用いたものに拡張できる。各フリップフロップ16のR端子へは、S端子に入力される速度判定回路以外の速度判定回路出力の論理和を入力すれば、各フリップフロップ16の出力信号から伝送速度を判定できる。
図23に本発明の第11実施例の速度判定装置の構成を示す。図中、図22と同様のものは同じ符号で示し、45、46、47は本発明の第1実施例(図1)もしくは第2実施例(図3)の速度判定回路、48,49,50は遅延素子、を示す。一致判定を用いた第1実施例や第2実施例の速度判定回路を複数用いる場合には、第4実施例(図8)に示した回路を拡張して、本実施例のような構成をとれば良い。複数の速度判定回路45,46,47の出力するパルスの立ち下がりエッジを遅延素子48,49,50を用いて揃えるとともに、複数の速度判定回路45,46,47が同時に“1”を出力する場合に、その中で最も高速な信号の速度判定回路の出力を“1”とし、残りを強制的に“0”にすれば禁止入力を回避できる。図23では、符号47が最も高速な信号を判定する速度判定回路で、符号45が最も低速な信号を判定する速度判定回路である。低速の速度判定回路45は、中速の速度判定回路46と高速の速度判定回路47の出力の否定論理和をとりさらに速度判定回路45の判定出力との論理積をとった信号を判定出力とし、中速の速度判定回路46は、高速の速度判定回路47の出力の否定をとりさらに速度判定回路46の判定出力との論理積をとった信号を判定出力とする。つまり、特定の速度判定回路は、判定する速度よりも高速な信号を判定する全ての速度判定回路の出力の否定論理和をとり、当該特定の速度判定回路の判定出力との論理積を取った信号を判定出力とすればよい。
図24に本発明の第12実施例の速度判定装置の構成を示す。図中、図20および図23と同様のものは同じ符号で示し、51,53は本発明の第5実施例(図12)もしくは第6実施例(図14)の速度判定回路、52は本発明の第1実施例(図1)もしくは第2実施例(図3)の速度判定回路、を示す。一致判定を用いた第1実施例や第2実施例の速度判定回路を1つだけ用い、それ以外の速度判定回路は全て第5実施例もしくは第6実施例の速度判定回路で構成された場合、本実施例の構成を用いれば、第9実施例(図20)と同様の効果が得られる。
以上説明した各実施例では、便宜上、高速信号と低速信号で同一のプリアンブルパターンを用いたが、必ずしも同一である必要はない。また、遅延素子は遅延を与えるものであれば遅延回路でも伝送線路等でも良く、回路構成や材料に依らない。記憶回路にリセットセット・フリップフロップ回路を用いた例や、禁止入力を回避する論理回路を用いた例を示したが、同様の動作をする論理回路であれば別の構成の回路を用いても同様の効果が得られる。回路構成を示す図中、便宜上、要素回路のインターフェイスをシングルエンド構成で示したが、差動インターフェイスでも構わない。特に、分岐後に否定回路を用いている部分は、差動出力インターフェイスを用いて否定回路を省略可能である。
Claims (9)
- 入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別する速度判定方法において、
前記入力信号から前記入力信号に含まれる固有のプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ2つの信号を生成し、該2つの信号の論理の一致を比較し、該一致の比較信号を積分し、該積分で得られた信号を閾値と比較して判定結果を出力することを特徴とする速度判定方法。 - 入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別する速度判定方法において、
前記入力信号から前記入力信号に含まれる、前半のパターンと、該前半のパターンに対して反転した後半のパターンとで1周期となる固有のプリアンブル信号のパターン周期の2分の1の奇数倍に相当する遅延差をもつ2つの信号を生成し、該2つの信号の論理の不一致を比較し、該不一致の比較信号を積分し、該積分得られた信号を閾値と比較して判定結果を出力することを特徴とする速度判定方法。 - 入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別する速度判定方法の実施に使用する速度判定回路であって、
前記入力信号から前記入力信号に含まれる固有のプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ2つの信号を生成する遅延手段と、該遅延手段から出力する前記2つの信号の論理を比較する一致検出手段と、該一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする速度判定回路。 - 入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別する速度判定方法の実施に使用する速度判定回路であって、
前記入力信号から前記入力信号に含まれる、前半のパターンと、該前半のパターンに対して反転した後半のパターンとで1周期となる固有のプリアンブル信号のパターン周期の2分の1の奇数倍に相当する遅延差をもつ2つの信号を生成する遅延手段と、該遅延手段から出力する前記2つの信号の論理を比較する不一致検出手段と、該不一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする速度判定回路。 - 請戎項3又は4に記載の速度判定回路において、
前記積分手段は、判定しようとする伝送速度の信号のプリアンブル信号受信時間に相当する積分時定数が設定されていることを特徴とする速度判定回路。 - 共通の入力端子に請求項3、4又は5に記載の速度判定回路を複数個接続し、各速度判定回路が各々有する前記遅延差、前記積分手段の積分時定数を異なる値とすることで、複数の速度の判定を可能としたことを特徴とする速度判定装置。
- 請求項3、4、5又は6に記載の速度判定回路の判定結果を記憶する記憶回路を備え、該記憶回路は判定結果が変更になるまで前の判定結果を保持することを特徴とする速度判定装置。
- 請求項6を引用する請求項7に記載の速度判定装置において、
使用する複数の速度判定回路のうち、2以上の速度判定回路が自己が担当する伝送速度であると同時に判定したとき、該2以上の速度判定回路のうち、最も高速な信号の判定を担当する速度判定回路の判定を優先することを特徴とする速度判定装置。 - 請求項7に記載の速度判定装置において、
請求項3に記載の1つの速度判定回路を低速信号の速度判定回路とし、請求項4に記載の1つの速度判定回路を高速信号の速度判定回路として、各々共通の入力端子に接続し、前記請求項3に記載の速度判定回路の判定出力信号を立ち上がりエッジ部にパルス幅圧縮するパルス圧縮手段を設けたことを特徴とする速度判定装置。
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