JP5331998B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は不揮発性半導体記憶装置に関し、特に、抵抗値の変化によってデータを記憶するトンネル磁気抵抗素子を用いた不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある（たとえば特許文献１および非特許文献１参照）。

このＭＲＡＭでは、ワード線およびディジット線とビット線との交差部にトンネル磁気抵抗素子およびトランジスタを含むメモリセルが配置される。トンネル磁気抵抗素子の一方電極はビット線に接続され、その他方電極はトランジスタを介して接地され、トランジスタのゲートはワード線に接続される。書込動作時は、ディジット線に磁場印加電流を流すとともに、書込データに応じた極性の書込電流をビット線に流しトンネル磁気抵抗素子を高抵抗状態または低抵抗状態にする。読出動作時は、ワード線を選択レベルにしてトランジスタを導通させ、ビット線からトンネル磁気抵抗素子およびトランジスタを介して流出する電流を検出して、記憶データを読み出す。

また、いわゆる折り返しビット線構成を採用したＭＲＡＭもある。このＭＲＡＭでは、各行に対応して２本のワード線が設けられる。同じ行の隣接する２つのメモリセルのうちの一方のメモリセルは、対応の２本のワード線のうちのいずれか一方のワード線と対応のビット線との交点に配置され、他方のメモリセルは他方のワード線と対応のビット線との交点に配置される。このＭＲＡＭでは、２本のビット線に発生した同相ノイズを除去してデータ読出を正確に行なうことができる。
米国特許第７，０１９，３７０号明細書 2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture

このようなＭＲＡＭでは、ポリ−シリコン製のワード線の上方にメタル杭打ちワード線を形成し、ワード線とメタル杭打ちワード線を複数箇所で接続することにより、配線抵抗を低減させてワード線電位の立ち上がり時間を低減させ、読出動作の高速化を図っている。

また、ディジット線には所定の書込電流Ｉ_ＤＬを流す必要があるので、電源電圧ＶＤＤを書込電流Ｉ_ＤＬで除算した値ＶＤＤ／Ｉ_ＤＬよりもディジット線の抵抗値Ｒ_ＤＬが小さくなるように、ディジット線の長さを制限する必要がある。この対策として、メモリアレイを複数のメモリブロックに分割し、各メモリブロックにディジット線を設け、複数のメモリブロックに共通のメインディジット線を設け、メインディジット線とブロック選択信号でディジット線を制御する方法、すなわちディジット線を階層化する方法がある（図９参照）。

しかし、メタル杭打ちワード線とメインディジット線の両方を採用すると、配線層の数が増加し、工程数が増加し、製造コストが高くなるという問題がある。

それゆえに、この発明の主たる目的は、配線層の数が少ない不揮発性半導体記憶装置を提供することである。

この発明の一実施例による不揮発性半導体記憶装置は、複数のメモリブロックに分割されたメモリアレイを備えたものである。各メモリブロックは、複数行複数列に配置され、各々が抵抗値の変化によってデータを記憶するトンネル磁気抵抗素子を含む複数のメモリセルと、それぞれ複数行に対応して設けられた複数組の２本のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含む。同じ行の隣接する２つのメモリセルのうちの一方のメモリセルは、対応の２本のワード線のうちのいずれか一方のワード線と対応のビット線との交点に配置され、他方のメモリセルは対応の２本のワード線のうちの他方のワード線と対応のビット線との交点に配置されている。複数のメモリブロックはワード線の延在方向に配列されている。この不揮発性半導体記憶装置は、さらに、２本の杭打ちワード線と、行デコーダと、列デコーダと、ディジット線駆動回路と、ビット線駆動回路とを備える。２本の杭打ちワード線は、各行に対応して複数のメモリブロックに共通に設けられ、それぞれ対応の各組の２本のワード線に接続される。行デコーダは、行アドレス信号に従って、複数行のうちのいずれかの行と、その行に属する２本の杭打ちワード線のうちのいずれかの杭打ちワード線を選択し、選択した杭打ちワード線を選択レベルにする。列デコーダは、列アドレス信号に従って、複数のビット線のうちのいずれかのビット線を選択する。ディジット線駆動回路は、各ディジット線に対応して設けられ、書込動作時に、対応の行の２本の杭打ちワード線のうちのいずれか一方の杭打ちワード線が選択レベルにされたことに応じて対応のディジット線に磁場印加電流を流す。ビット線駆動回路は、書込動作時に、列デコーダによって選択されたビット線に書込電流を流す。

この不揮発性半導体記憶装置では、杭打ちワード線を介してディジット線駆動回路を制御するので、メインディジット線が不要となり、配線層数が少なくて済む。

図１は、この発明の一実施の形態によるＭＲＡＭデバイスの全体構成を示すブロック図である。図１において、このＭＲＡＭデバイスは、メモリアレイ１、行デコーダ２、ドライブ回路３、列デコーダ４、読出／書込制御回路５，６、およびコントロール回路７を備える。

メモリアレイ１は、複数のメモリブロックＭＢに分割されている。各メモリブロックＭＢは、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、各行に対応して設けられたディジット線ＤＬおよび一対のワード線ＷＬと、各列に対応して設けられたビット線ＢＬとを含む。各ディジット線ＤＬの一方端には、電源電圧ＶＤＤが印加されている。

また、複数のメモリブロックＭＢはワード線ＷＬの延在方向に配列されている。複数のメモリブロックＭＢに共通に、複数のメタル杭打ちワード線ＭＷＬと複数のソース線ＳＬが設けられている。各メタル杭打ちワード線ＭＷＬは、各ワード線ＷＬに対応して複数のメモリブロックＭＢに共通に設けられており、対応の各ワード線ＷＬに複数箇所で接続されている。また、複数のソース線ＳＬは、複数行の間および両側に配置されており、各ソース線ＳＬは接地されている。

各メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。各行において、複数のトンネル磁気抵抗素子ＴＭＲは対応のディジット線ＤＬに沿って配置されている。

各奇数行において、各奇数列のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの一方（図中上側）のソース線ＳＬに接続され、そのゲートは対応の１対のワード線ＷＬのうちの一方（図中上側）のワード線ＷＬに接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介して対応のビット線ＢＬに接続される。

各奇数行において、各偶数列のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの他方（図中下側）のソース線ＳＬに接続され、そのゲートは対応の１対のワード線ＷＬのうちの他方（図中下側）のワード線ＷＬに接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介して対応のビット線ＢＬに接続される。

各偶数行において、各奇数列のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの一方（図中下側）のソース線ＳＬに接続され、そのゲートは対応の１対のワード線ＷＬのうちの一方（図中下側）のワード線ＷＬに接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介して対応のビット線ＢＬに接続される。

各偶数行において、各偶数列のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの他方（図中上側）のソース線ＳＬに接続され、そのゲートは対応の１対のワード線ＷＬのうちの他方（図中上側）のワード線ＷＬに接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介して対応のビット線ＢＬに接続される。

つまり、このメモリブロックＭＢでは、隣接する２本のビット線ＢＬと１本のワード線ＷＬとの交差部に１つのメモリセルＭＣが配置され、各ビット線ＢＬに略同数のメモリセルＭＣが接続されており、折返しビット線構造が実現されている。

トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。すなわちトンネル磁気抵抗素子ＴＭＲは、図３に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的大きな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的小さな値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ“１”およびデータ“０”にそれぞれ対応付けられる。

データ書込時は、図３に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ディジット線ＤＬに磁場印加電流Ｉ_ＤＬが流されるとともにビット線ＢＬに書込電流Ｉ_Ｗが流される。自由磁化膜ＶＬの磁化方向は、磁場印加電流Ｉ_ＤＬおよび書込電流Ｉ_Ｗの方向の組合せによって決定される。

図４は、データ書込時における電流Ｉ_ＤＬ，Ｉ_Ｗと磁界の関係を示す図である。図４を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れる磁場印加電流Ｉ_ＤＬによって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる書込電流Ｉ_Ｗによって生じる磁界Ｈ（ＢＬ）を示している。

自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

データ読出時は、図５に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介してソース線ＳＬ（接地電位ＶＳＳのライン）に電流Ｉ_Ｓが流れる。この電流Ｉ_Ｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉ_Ｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。

図６（ａ）は図２に示したメモリブロックＭＢのレイアウトを示す平面図であり、図６（ｂ）はメモリブロックＭＢの断面図である。図６（ａ）（ｂ）において、半導体基板８の表面に、複数のワード線ＷＬが所定の間隔で形成される。各ワード線ＷＬは、ポリ−シリコンで帯状に形成され、図中Ｙ方向に延在する。複数のワード線ＷＬは、２本ずつグループ化されており、各グループの２本のワード線ＷＬは隣接する２つのメモリセル行にそれぞれ対応する。

各グループの２本のワード線ＷＬをマスクとして半導体基板８の表面に不純物が注入されて複数対のアクセストランジスタＡＴＲが形成される。たとえば、奇数番のワード線グループでは、各奇数番のメモリセル列に対応して１対のアクセストランジスタＡＴＲが形成され、偶数番のワード線グループでは、各偶数番のメモリセル列に対応して１対のアクセストランジスタＡＴＲが形成される。２本のワード線ＷＬの間の不純物領域が２つのアクセストランジスタＡＴＲのソースＳとなり、２本のワード線ＷＬの両側の不純物領域が２つのアクセストランジスタＡＴＲのドレインＤとなる。

各メモリセル行において、複数のアクセストランジスタＡＴＲのソースＳの上方に、第１メタル層を用いてソース線ＳＬが形成される。各ソース線ＳＬは、所定の幅を有し、帯状に形成され、図中Ｙ方向に延在する。各アクセストランジスタＡＴＲのソースＳは、コンタクトホール（図示せず）を介して上方のソース線ＳＬに接続される。

各ワード線ＷＬの上方に第２メタル層を用いてメタル杭打ちワード線ＭＷＬが形成され、各メタル杭打ちワード線ＭＷＬはコンタクトホール（図示せず）によって対応のワード線ＷＬに接続される。

各ソース線ＳＬおよび２本のメタル杭打ちワード線ＭＷＬの上方に、第３メタル層を用いてディジット線ＤＬが形成される。各ディジット線ＤＬの上方において、各メモリセル列に対応して、第４メタル層を用いて矩形の電極ＥＬが形成される。各電極ＥＬの一方端部は、対応のディジット線ＤＬの一方側（図では左側）のアクセストランジスタＡＴＲのドレインＤの上方まで延びており、コンタクトホールＣＨを介してそのドレインＤに接続される。

また、対応のディジット線ＤＬの上方であって、各電極ＥＬの他方端部の表面には、トンネル磁気抵抗素子ＴＭＲが形成される。各メモリセル列の複数のトンネル磁気抵抗素子ＴＭＲの上に、第５メタル層を用いてビット線ＢＬが形成されている。なお、基板８とビット線ＢＬの間には絶縁層９が充填されている。

図１に戻って、行デコーダ２は、アドレス信号ＡＤＤに含まれる行アドレス信号ＲＡに従って、メモリアレイ１の複数行のうちのいずれかの行と、その行の２本のメタル杭打ちワード線ＭＷＬのうちのいずれか１本のメタル杭打ちワード線ＭＷＬを選択し、選択したメタル杭打ちワード線ＭＷＬを選択レベルの「Ｈ」レベルにする。ドライブ回路３は、データ書込時に、行デコーダ２によって選択された行のディジット線ＤＬに磁場印加電流Ｉ_ＤＬを流す。

列デコーダ４は、アドレス信号ＡＤＤに含まれる列アドレス信号ＣＡに従って、メモリアレイ１の複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢの複数のビット線ＢＬのうちのいずれかｉ本（ただし、ｉは自然数である）のビット線を選択する。読出／書込制御回路５，６は、データ書込時は、外部から与えられた書込データ信号Ｄ１〜Ｄｉに従って、列デコーダ４によって選択されたｉ本のビット線ＢＬの各々に書込電流Ｉ_Ｗを流し、ｉ個のメモリセルＭＣの各々にデータ信号を書込む。また、読出／書込制御回路５，６は、データ読出時は、列デコーダ４によって選択されたｉ本のビット線ＢＬの各々に流れる電流Ｉｓを検出し、検出結果に応じた論理のデータ信号Ｑ１〜Ｑｉを外部に出力する。コントロール回路７は、外部コマンド信号ＣＭＤに従ってＭＲＡＭデバイス全体を制御する。

以下、この発明の特徴となるデータ書込方法について説明する。図７は、このＭＲＡＭのデータ書込に関連する部分を示す回路ブロック図である。図７において、メモリアレイ１は、複数のメモリブロックＭＢ１，ＭＢ２，…に分割されている。メモリブロックＭＢ１，ＭＢ２，…の各々の構成は、図２で説明した通りである。図７では説明および図面の簡単化のため、メモリブロックＭＢ１，ＭＢ２，…の各々のうちの４つのメモリセルＭＣ１〜ＭＣ４のみが示されている。

メモリブロックＭＢ１は、２行２列に配置された４つのメモリセルＭＣ１〜ＭＣ４と、第１メモリセル行に対応して設けられたディジット線ＤＬ１および一対のワード線ＷＬ１，ＷＬ２と、第２メモリセル行に対応して設けられたディジット線ＤＬ２および一対のワード線ＷＬ３，ＷＬ４と、第１メモリセル列に対応して設けられたビット線ＢＬ１と、第２メモリセル列に対応して設けられたビット線ＢＬ２とを含む。ディジット線ＤＬ１，ＤＬ２の各々の一方端には、電源電圧ＶＤＤが印加されている。

また、複数のメモリブロックＭＢ１，ＭＢ２，…に共通に、４本のメタル杭打ちワード線ＭＷＬ１〜ＭＷＬ４と３本のソース線ＳＬが設けられている。メタル杭打ちワード線ＭＷＬ１〜ＭＷＬ４は、それぞれワード線ＷＬ１〜ＷＬ４に対応して設けられており、各メタル杭打ちワード線ＭＷＬは対応の各ワード線ＷＬに複数箇所で接続されている。また、３本のソース線ＳＬは、２つのメモリセル行の間および両側に配置されており、各ソース線ＳＬは接地されている。

メモリセルＭＣ１〜ＭＣ４の各々は、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。各メモリセル行において、２つのトンネル磁気抵抗素子ＴＭＲは対応のディジット線ＤＬに沿って配置されている。

メモリセルＭＣ１のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの一方（図中上側）のソース線ＳＬに接続され、そのゲートはワード線ＷＬ１に接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介してビット線ＢＬ１に接続される。

メモリセルＭＣ２のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの他方（図中下側）のソース線ＳＬに接続され、そのゲートはワード線ＷＬ２に接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介してビット線ＢＬ２に接続される。

メモリセルＭＣ３のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの一方（図中下側）のソース線ＳＬに接続され、そのゲートはワード線ＷＬ４に接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介してビット線ＢＬ１に接続される。

メモリセルＭＣ４のアクセストランジスタＡＴＲのソースは対応の２本のソース線ＳＬのうちの他方（図中上側）のソース線ＳＬに接続され、そのゲートはワード線ＷＬ３に接続され、そのドレインは対応のトンネル磁気抵抗素子ＴＭＲを介してビット線ＢＬ２に接続される。

複数のメモリブロックＭＢ１，ＭＢ２，…に対応してそれぞれディジット線駆動回路ＤＤ１，ＤＤ２，…が設けられる。ディジット線駆動回路ＤＤ１，ＤＤ２，…は、それぞれ書込ブロック選択信号ＷＥＢ１，ＷＥＢ２，…が活性化レベルの「Ｈ」レベルにされたことに応じて活性化され、行デコーダ２によって選択された行のディジット線ＤＬに磁場印加電流Ｉ_ＤＬを流す。

すなわち、ディジット線駆動回路ＤＤ１は、各メモリセル行に対応して設けられたＯＲゲート１０、ＡＮＤゲート１１、およびＮチャネルＭＯＳトランジスタ１２を含む。第１メモリセル行では、ＯＲゲート１０の２つの入力ノードは、それぞれメタル杭打ちワード線ＭＷＬ１，ＭＷＬ２に接続される。ＡＮＤゲート１１の２つの入力ノードは、それぞれ書込ブロック選択信号ＷＥＢ１とＯＲゲート１０の出力信号とを受ける。ＮチャネルＭＯＳトランジスタ１２は、ディジット線ＤＬ１の他方端と接地電位ＶＳＳのラインとの間に接続され、そのゲートはＡＮＤゲート１１の出力信号を受ける。

書込ブロック選択信号ＷＥＢ１が活性化レベルの「Ｈ」レベルにされ、かつ２本のメタル杭打ちワード線ＭＷＬ１，ＭＷＬ２のうちのいずれか１つのメタル杭打ちワード線ＭＷＬが活性化レベルの「Ｈ」レベルにされると、ＡＮＤゲート１１の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ１２が導通し、ディジット線ＤＬ１に磁場印加電流Ｉ_ＤＬが流れる。

第２メモリセル行では、書込ブロック選択信号ＷＥＢ１が活性化レベルの「Ｈ」レベルにされ、かつ２本のメタル杭打ちワード線ＭＷＬ３，ＭＷＬ４のうちのいずれか１つのメタル杭打ちワード線ＭＷＬが活性化レベルの「Ｈ」レベルにされると、ＡＮＤゲート１１の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ１２が導通し、ディジット線ＤＬ２に磁場印加電流Ｉ_ＤＬが流れる。

ディジット線駆動回路ＤＤ２，…は、書込ブロック選択信号ＷＥＢ１の代わりに書込ブロック選択信号ＷＥＢ２，…が与えられる点を除けば、ディジット線駆動回路ＤＤ１と同じである。なお、ディジット線駆動回路ＤＤ１，ＤＤ２，…は、図１のドライブ回路３に含まれる。また、書込ブロック選択信号ＷＥＢ１，ＷＥＢ２，…は、外部コマンド信号ＣＭＤと列アドレス信号ＣＡに基づいてコントロール回路７、列デコーダ４、および読出／書込制御回路５，６で生成される。

また、メモリブロックＭＢ１，ＭＢ２，…の各々のビット線ＢＬ１，ＢＬ２，…に対応して、それぞれドライバＤ１ａ，Ｄ１ｂ；Ｄ２ａ，Ｄ２ｂ；…が設けられる。ドライバＤ１ａ，Ｄ２ａ，…の入力ノードにはそれぞれドライバ制御信号φ１ａ，φ２ａ，…が与えられ、それらの出力ノードはそれぞれビット線ＢＬ１，ＢＬ２，…の一方端に接続される。ドライバＤ１ｂ，Ｄ２ｂ，…の入力ノードにはそれぞれドライバ制御信号φ１ｂ，φ２ｂ，…が与えられ、それらの出力ノードはそれぞれビット線ＢＬ１，ＢＬ２，…の他方端に接続される。

たとえば、メモリセルＭＣ１またはＭＣ３にデータ“０”を書き込む場合は、ドライバ制御信号φ１ａ，φ１ｂをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにして、ドライバＤ１ａの出力ノードからビット線ＢＬ１を介してドライバＤ１ｂの出力ノードに書込電流Ｉ_Ｗを流す。また、メモリセルＭＣ１またはＭＣ３にデータ“１”を書き込む場合は、ドライバ制御信号φ１ａ，φ１ｂをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにして、ドライバＤ１ｂの出力ノードからビット線ＢＬ１を介してドライバＤ１ａの出力ノードに書込電流Ｉ_Ｗを流す。このとき、データ書込を行なわない列に対応する制御信号φ２ａ，φ２ｂ，…はともに「Ｌ」レベルにされ、ビット線ＢＬ２，…はともに「Ｌ」レベル（接地電位ＶＳＳ）にされる。

なお、ドライバＤ１ａ，Ｄ１ｂ；Ｄ２ａ，Ｄ２ｂ；…は、図１の読出／書込制御回路５，６に含まれる。また、ドライバ制御信号φ１ａ，φ２ａ，…；φ１ｂ，φ２ｂ，…は、外部コマンド信号ＣＭＤと列アドレス信号ＣＡに基づいてコントロール回路７、列デコーダ４、および読出／書込制御回路５，６で生成される。

また、行アドレス信号ＲＡ０〜ＲＡ８のうちの信号ＲＡ０と、書込許可信号ＷＥとがＥＸ−ＯＲゲート１３に入力され、ＥＸ−ＯＲゲート１３の出力信号が行デコーダ２に与えられる。したがって、信号ＷＥが非活性化レベルの「Ｌ」レベルにされる読出動作時には、信号ＲＡ０は行デコーダ２にそのまま入力され、信号ＷＥが活性化レベルの「Ｈ」レベルにされる書込動作時には、信号ＲＡ０は反転されて行デコーダ２に入力される。

たとえば、行デコーダ２に与えられる信号ＲＡ０が「Ｈ」レベルの場合は、複数のメタル杭打ちワード線ＭＷＬ１，ＭＷＬ２，…のうちの奇数番のメタル杭打ちワード線ＭＷＬ１，ＭＷＬ３，…が選択され、残りの行アドレス信号ＲＡ１〜ＲＡ８によって奇数番のメタル杭打ちワード線ＭＷＬ１，ＭＷＬ３，…のうちのいずれか１本のメタル杭打ちワード線ＭＷＬが選択される。

また、行デコーダ２に与えられる信号ＲＡ０が「Ｌ」レベルの場合は、複数のメタル杭打ちワード線ＭＷＬ１，ＭＷＬ２，…のうちの偶数番のメタル杭打ちワード線ＭＷＬ２，ＭＷＬ４，…が選択され、残りの行アドレス信号ＲＡ１〜ＲＡ８によって偶数番のメタル杭打ちワード線ＭＷＬ２，ＭＷＬ４，…のうちのいずれか１本のメタル杭打ちワード線ＭＷＬが選択される。

したがって、読出動作時は、外部行アドレス信号ＲＡ０〜ＲＡ８によって指定されるメタル杭打ちワード線（たとえばＭＷＬ１）がそのまま選択されるが、書込動作時には、外部行アドレス信号ＲＡ０〜ＲＡ８によって指定される行（たとえば第１メモリセル行）に対応する２本のメタル杭打ちワード線（この場合はＭＷＬ１，ＭＷＬ２）のうちの外部アドレス信号ＲＡ０〜ＲＡ８によって指定されない方のメタル杭打ちワード線（たとえばＭＷＬ２）が選択される。

これは、たとえばメモリセルＭＣ１のデータを読み出したい場合は、メタル杭打ちワード線ＭＷＬ１を「Ｈ」レベルにしてメモリセルＭＣ１のアクセストランジスタＡＴＲを導通させる必要があるのに対し、メモリセルＭＣ１にデータを書込む場合は、メタル杭打ちワード線ＭＷＬ１を「Ｌ」レベルにしてメモリセルＭＣ１のアクセストランジスタＡＴＲを非導通に維持しながら、メタル杭打ちワード線ＭＷＬ２を「Ｈ」レベルにしてデジット線ＤＬ１に磁場印加電流Ｉ_ＤＬを流すためである。

次に、このＭＲＡＭの書込動作について説明する。図７中のメモリブロックＭＢ１のメモリセルＭＣ４が外部行アドレス信号ＲＡ０〜ＲＡ８および外部列アドレス信号ＣＡによって指定されたものとする。書込許可信号ＷＥが活性化レベルの「Ｈ」レベルにされ、ＥＸ−ＯＲゲート１３によって信号ＲＡ０が反転されて行デコーダ２に入力される。

外部行アドレス信号ＲＡ０〜ＲＡ８そのものは、メモリセルＭＣ４に対応するメタル杭打ちワード線ＭＷＬ３を指定するが、信号ＲＡ０が反転されるので、行デコーダ２によってメタル杭打ちワード線ＭＷＬ４が選択レベルの「Ｈ」レベルにされる。また、書込ブロック選択信号ＷＥＢ１が選択レベルの「Ｈ」レベルにされる。これにより、ディジット線駆動回路ＤＤ１の第２メモリセル行に対応するＮチャネルＭＯＳトランジスタ１２が導通し、メモリブロックＭＢ１のディジット線ＤＬ２に磁場印加電流Ｉ_ＤＬが流れる。

また、外部列アドレス信号ＣＡおよび書込データ信号Ｄに従って、たとえばドライバ制御信号φ２ａ，φ２ｂがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、ビット線ＢＬ２に書込電流Ｉ_Ｗが流されてメモリセルＭＣ４にデータ信号Ｄが書き込まれる。このとき、メモリセルＭＣ４のアクセストランジスタＡＴＲは非導通にされているので、ビット線ＢＬ２からメモリセルＭＣ４を介してソース線ＳＬに電流が漏れることはない。一方、メモリセルＭＣ３のアクセストランジスタＡＴＲは導通するが、ドライバ制御回路φ１ａ，φ１ｂがともに「Ｌ」レベルにされてビット線ＢＬ１が「Ｌ」レベルにされるので、ビット線ＢＬ１からメモリセルＭＣ３を介してソース線ＳＬに電流が流れることはない。

図８は、このＭＲＡＭの動作を例示するタイムチャートである。図８において、時刻ｔ０において書込許可信号ＷＥが活性化レベルの「Ｈ」レベルに立ち上げられ、書込動作が開始される。このとき、図７中のメモリブロックＭＢ１のメモリセルＭＣ２が外部行アドレス信号ＲＡ０〜ＲＡ８および外部列アドレス信号ＣＡによって指定されたものとする。書込許可信号ＷＥが「Ｈ」レベルにされているので、ＥＸ−ＯＲゲート１３によって信号ＲＡ０が反転されて行デコーダ２に入力される。

外部行アドレス信号ＲＡ０〜ＲＡ８そのものは、メモリセルＭＣ２に対応するメタル杭打ちワード線ＭＷＬ２を指定するが、信号ＲＡ０が反転されるので、行デコーダ２によってメタル杭打ちワード線ＭＷＬ１（すなわちワード線ＷＬ１）が選択レベルの「Ｈ」レベルにされる。また、書込ブロック選択信号ＷＥＢ１が選択レベルの「Ｈ」レベルにされる。ディジット線駆動回路ＤＤ１の第１メモリセル行に対応するＮチャネルＭＯＳトランジスタ１２が導通し、メモリブロックＭＢ１のディジット線ＤＬ１に磁場印加電流Ｉ_ＤＬ１が流れる。

また、外部列アドレス信号ＣＡおよび書込データ信号Ｄに従って、たとえばドライバ制御信号φ２ａ，φ２ｂがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、ビット線ＢＬ２に書込電流＋Ｉ_Ｗが流されてメモリセルＭＣ２にデータ“１”が書き込まれる。ドライバ制御信号φ２ａ，φ２ｂがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、ビット線ＢＬ２に書込電流−Ｉ_Ｗが流された場合は、メモリセルＭＣ２にデータ“０”が書き込まれる。

このとき、メモリセルＭＣ２のアクセストランジスタＡＴＲは非導通にされているので、ビット線ＢＬ２からメモリセルＭＣ２を介してソース線ＳＬに電流が漏れることはない。一方、メモリセルＭＣ１のアクセストランジスタＡＴＲは導通するが、ドライバ制御回路φ１ａ，φ１ｂがともに「Ｌ」レベルにされてビット線ＢＬ１が「Ｌ」レベルにされるので、ビット線ＢＬ１からメモリセルＭＣ１を介してソース線ＳＬに電流が流れることはない。

次に、時刻ｔ１において、外部行アドレス信号ＲＡ０〜ＲＡ８のうちの信号ＲＡ０のみが反転されて「Ｌ」レベルに立ち下げられると、外部行アドレス信号ＲＡ０〜ＲＡ８そのものは、メモリセルＭＣ１に対応するメタル杭打ちワード線ＭＷＬ１を指定するが、信号ＲＡ０が反転されるので、行デコーダ２によってメタル杭打ちワード線ＭＷＬ２（すなわちワード線ＷＬ２）が選択レベルの「Ｈ」レベルにされる。また、書込ブロック選択信号ＷＥＢ１が選択レベルの「Ｈ」レベルに維持され、メモリブロックＭＢ１のディジット線ＤＬ１の磁場印加電流Ｉ_ＤＬ１が維持される。

また、外部列アドレス信号ＣＡおよび書込データ信号Ｄに従って、たとえばドライバ制御信号φ１ａ，φ１ｂがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、ビット線ＢＬ２に書込電流＋Ｉ_Ｗが流されてメモリセルＭＣ１にデータ“１”が書き込まれる。ドライバ制御信号φ１ａ，φ１ｂがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、ビット線ＢＬ２に書込電流−Ｉ_Ｗが流された場合は、メモリセルＭＣ１にデータ“０”が書き込まれる。

このとき、メモリセルＭＣ１のアクセストランジスタＡＴＲは非導通にされているので、ビット線ＢＬ１からメモリセルＭＣ１を介してソース線ＳＬに電流が漏れることはない。一方、メモリセルＭＣ２のアクセストランジスタＡＴＲは導通するが、ドライバ制御回路φ２ａ，φ２ｂがともに「Ｌ」レベルにされてビット線ＢＬ２が「Ｌ」レベルにされるので、ビット線ＢＬ２からメモリセルＭＣ２を介してソース線ＳＬに電流が流れることはない。

次いで、時刻ｔ２において書込許可信号ＷＥが非活性化レベルの「Ｌ」レベルに立ち上げられ、読出動作が開始される。信号ＷＥが「Ｌ」レベルにされると、書込ブロック選択信号ＷＥＢ１が「Ｌ」レベルにされてディジット線駆動回路ＤＤ１が非活性化され、ディジット線ＤＬ１の電流が遮断される。また、時刻ｔ２において、外部行アドレス信号ＲＡ０〜ＲＡ８のうちの信号ＲＡ０のみが反転されて「Ｈ」レベルに立ち上げられるが、信号ＷＥが「Ｌ」レベルにされたので、ワード線ＷＬ２が「Ｈ」レベルに維持され、メモリセルＭＣ２のアクセストランジスタＡＴＲが導通状態に維持される。

また、ビット線ＢＬ１，ＢＬ２は、図示しない読出回路に接続される。読出回路は、ビット線ＢＬ２に所定の読出電圧を与えてメモリセルＭＣ２に流れる電流Ｉ_Ｓを検出する。また、ビット線ＢＬ１にはダミーメモリセル（図示せず）が接続されており、読出回路は、ビット線ＢＬ１に所定の読出電圧を与えてダミーメモリセルに流れるリファレンス電流Ｉ_Ｒを検出する。読出回路は、メモリセルＭＣ２に流れる電流Ｉ_Ｓとダミーメモリセルに流れるリファレンス電流Ｉ_Ｒとの大小を比較し、比較結果に応じた論理レベルの読出データ信号を出力する。

次いで、時刻ｔ３において、外部行アドレス信号ＲＡ０〜ＲＡ８のうちの信号ＲＡ０のみが反転されて「Ｌ」レベルに立ち上げられると、ワード線ＷＬ１が「Ｈ」レベルに立ち上げられ、メモリセルＭＣ１のアクセストランジスタＡＴＲが導通状態にされる。

上記読出回路は、ビット線ＢＬ１に所定の読出電圧を与えてメモリセルＭＣ１に流れる電流Ｉ_Ｓを検出する。また、ビット線ＢＬ２にはダミーメモリセル（図示せず）が接続されており、読出回路は、ビット線ＢＬ２に所定の読出電圧を与えてダミーメモリセルに流れるリファレンス電流Ｉ_Ｒを検出する。読出回路は、メモリセルＭＣ１に流れる電流Ｉ_Ｓとダミーメモリセルに流れるリファレンス電流Ｉ_Ｒとの大小を比較し、比較結果に応じた論理レベルの読出データ信号を出力する。

図９は、この実施の形態の比較例を示す回路ブロック図であって、図７と対比される図である。図９を参照して、このＭＲＡＭが図７のＭＲＡＭと異なる点は、それぞれディジット線ＤＬ１，ＤＬ２，…に対応して複数のメモリブロックＭＢ１，ＭＢ２，…に共通にメインディジット線ＭＤＬ１，ＭＤＬ２，…が設けられ、ＯＲゲート１０およびＥＸ−ＯＲゲート１３が除去されている点である。ＡＮＤゲート１１の一方入力ノードは、ＯＲゲート１０の出力信号を受ける代わりに、対応の行のメインディジット線ＭＤＬに接続される。

また、信号ＲＡ０，ＷＥは、行デコーダ２に直接入力される。行デコーダ２は、書込動作時は、行アドレス信号ＲＡ０〜ＲＡ８によって指定された行のメインディジット線（たとえばＭＤＬ１）を選択レベルの「Ｈ」レベルにする。たとえば、書込ブロック選択信号ＷＥＢ１が選択レベルの「Ｈ」レベルにされると、メモリブロックＭＢ１の第１メモリセル行のディジット線ＤＬ１に磁場印加電流ＩＤＬが流れる。この状態で、第１メモリセル列のビット線ＢＬ１に書込電流Ｉ_Ｗが流されると、メモリセルＭＣ１にデータ信号が書き込まれる。

また、行デコーダ２は、読出動作時には、行アドレス信号ＲＡ０〜ＲＡ８によって指定された行のメタル杭打ちワード線（たとえばＭＷＬ１）を選択レベルの「Ｈ」レベルにする。これにより、メモリセルＭＣのアクセストランジスタＡＴＲが導通する。読出回路（図示せず）は、ビット線ＢＬ１からメモリセルＭＣ１を介してソース線ＳＬに流れる電流Ｉ_Ｓと、ビット線ＢＬ２からダミーメモリセル（図示せず）に流れるリファレンス電流Ｉ_Ｒとを比較し、比較結果に応じた論理レベルのデータ信号を出力する。

図１０（ａ）（ｂ）は、図９に示したＭＲＡＭのメモリブロックＭＢのレイアウトおよび断面形状を示す図であって、図６（ａ）（ｂ）と対比される図である。図１０（ａ）（ｂ）を参照して、このＭＲＡＭでは、２本のメタル杭打ちワード線ＭＷＬとディジット線ＤＬの間に、メインディジット線ＭＤＬが追加されている。したがって、比較例のＭＲＡＭでは、実施の形態のＭＲＡＭに比べて、メインディジット線ＭＤＬの分だけメタル層の数が増加してしまう。逆に、実施の形態のＭＲＡＭでは、比較例のＭＲＡＭよりもメタル層の数が少なくて済む。したがって、製造工程が少なくなり、製造コストの低減化を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態によるＭＲＡＭの全体構成を示すブロック図である。 図１に示したメモリブロックの構成を示す回路図である。 図２に示したメモリセルの構成および書込動作を示す図である。 図３に示したトンネル磁気抵抗素子の特性を説明するための図である。 図３に示したメモリセルの読出動作を示す図である。 図２に示したメモリブロックのレイアウトおよび断面形状を示す図である。 図１〜図６に示したＭＲＡＭのデータ書込に関連する部分を示す回路ブロック図である。 図１〜図７に示したＭＲＡＭの動作を例示するタイムチャートである。 実施の形態の比較例を示す回路ブロック図である。 図９に示したＭＲＡＭのメモリブロックのレイアウトおよび断面形状を示す図である。

符号の説明

１ メモリアレイ、２ 行デコーダ、３ ドライブ回路、４ 列デコーダ、５，６ 読出／書込制御回路、７ コントロール回路、ＭＢ メモリブロック、ＭＣ メモリセル、ＴＭＲ トンネル磁気抵抗素子、ＡＴＲ アクセストランジスタ、Ｓ ソース、Ｄ ドレイン、ＷＬ ワード線、ＭＷＬ メタル杭打ちワード線、ＤＬ ディジット線、ＭＤＬ メインディジット線、ＳＬ ソース線、ＢＬ ビット線、ＥＬ 電極、ＦＬ 固定磁化膜、ＴＢ トンネル絶縁膜、ＶＬ 自由磁化膜、８ 半導体基板、９ 絶縁層、１０ ＯＲゲート、１１ ＡＮＤゲート、１２ ＮチャネルＭＯＳトランジスタ、１３ ＥＸ−ＯＲゲート、ＤＤ１，ＤＤ２ ディジット線駆動回路、Ｄ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ ドライバ。

Claims (4)

1. 複数のメモリブロックに分割されたメモリアレイを備え、
   各メモリブロックは、複数行複数列に配置され、各々が抵抗値の変化によってデータを記憶するトンネル磁気抵抗素子を含む複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数組の２本のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含み、
   同じ行の隣接する２つのメモリセルのうちの一方のメモリセルは、対応の２本のワード線のうちのいずれか一方のワード線と対応のビット線との交点に配置され、他方のメモリセルは対応の２本のワード線のうちの他方のワード線と対応のビット線との交点に配置され、
   前記複数のメモリブロックは前記ワード線の延在方向に配列され、
   さらに、各行に対応して前記複数のメモリブロックに共通に設けられ、それぞれ対応の各組の２本のワード線に接続された２本の杭打ちワード線と、
   行アドレス信号に従って、前記複数行のうちのいずれかの行と、その行に属する２本の杭打ちワード線のうちのいずれかの杭打ちワード線を選択し、選択した杭打ちワード線を選択レベルにする行デコーダと、
   列アドレス信号に従って、前記複数のビット線のうちのいずれかのビット線を選択する列デコーダと、
   各ディジット線に対応して設けられ、書込動作時に、対応の行の２本の杭打ちワード線のうちのいずれか一方の杭打ちワード線が前記選択レベルにされたことに応じて対応のディジット線に磁場印加電流を流すディジット線駆動回路と、
   前記書込動作時に、前記列デコーダによって選択されたビット線に書込電流を流すビット線駆動回路とを備える、不揮発性半導体記憶装置。
2. 各メモリセルは前記トンネル磁気抵抗素子とトランジスタを含み、
   各トランジスタは、対応のビット線と基準電位のラインとの間に対応の抵抗体記憶素子と直列接続され、対応のワード線が前記選択レベルにされたことに応じて導通し、
   前記行アドレス信号は、前記複数行のうちのいずれかの行を選択するための第１の副行アドレス信号と、同じ行の２本のワード線のうちのいずれかのワード線を選択するための１ビットの第２の副行アドレス信号とを含み、
   さらに、前記行アドレス信号を受け、読出動作時は前記行アドレス信号を前記行デコーダにそのまま通過させ、前記書込動作時は、前記第１の副行アドレス信号を前記行デコーダにそのまま通過させるとともに、前記第２の副行アドレス信号の論理レベルを反転させて前記行デコーダに与えるゲート回路と、
   前記読出動作時に、前記列デコーダによって選択されたビット線を介して、前記行デコーダによって選択された杭打ちワード線に対応するメモリセルの記憶データを読み出す読出回路とを備える、請求項１に記載の不揮発性半導体記憶装置。
3. 前記ビット線駆動回路は、前記書込動作時に、前記行デコーダによって前記選択レベルにされた杭打ちワード線に対応する各トランジスタに接続された各ビット線に前記基準電位を与える、請求項２に記載の不揮発性半導体記憶装置。
4. 前記列デコーダは、前記列アドレス信号に従って、前記複数のメモリブロックのうちのいずれかのメモリブロックと、そのメモリブロックに属する前記複数のビット線のうちのいずれかのビット線を選択し、
   前記ディジット線駆動回路は、対応のメモリブロックが前記列デコーダによって選択され、かつ対応の行の２本の杭打ちワード線のうちのいずれか一方の杭打ちワード線が前記選択レベルにされたことに応じて対応のディジット線に前記磁場印加電流を流す、請求項１から請求項３までのいずれかに記載の不揮発性半導体記憶装置。

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