JP5331998B2 - 不揮発性半導体記憶装置 - Google Patents
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Claims (4)
- 複数のメモリブロックに分割されたメモリアレイを備え、
各メモリブロックは、複数行複数列に配置され、各々が抵抗値の変化によってデータを記憶するトンネル磁気抵抗素子を含む複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数組の2本のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含み、
同じ行の隣接する2つのメモリセルのうちの一方のメモリセルは、対応の2本のワード線のうちのいずれか一方のワード線と対応のビット線との交点に配置され、他方のメモリセルは対応の2本のワード線のうちの他方のワード線と対応のビット線との交点に配置され、
前記複数のメモリブロックは前記ワード線の延在方向に配列され、
さらに、各行に対応して前記複数のメモリブロックに共通に設けられ、それぞれ対応の各組の2本のワード線に接続された2本の杭打ちワード線と、
行アドレス信号に従って、前記複数行のうちのいずれかの行と、その行に属する2本の杭打ちワード線のうちのいずれかの杭打ちワード線を選択し、選択した杭打ちワード線を選択レベルにする行デコーダと、
列アドレス信号に従って、前記複数のビット線のうちのいずれかのビット線を選択する列デコーダと、
各ディジット線に対応して設けられ、書込動作時に、対応の行の2本の杭打ちワード線のうちのいずれか一方の杭打ちワード線が前記選択レベルにされたことに応じて対応のディジット線に磁場印加電流を流すディジット線駆動回路と、
前記書込動作時に、前記列デコーダによって選択されたビット線に書込電流を流すビット線駆動回路とを備える、不揮発性半導体記憶装置。 - 各メモリセルは前記トンネル磁気抵抗素子とトランジスタを含み、
各トランジスタは、対応のビット線と基準電位のラインとの間に対応の抵抗体記憶素子と直列接続され、対応のワード線が前記選択レベルにされたことに応じて導通し、
前記行アドレス信号は、前記複数行のうちのいずれかの行を選択するための第1の副行アドレス信号と、同じ行の2本のワード線のうちのいずれかのワード線を選択するための1ビットの第2の副行アドレス信号とを含み、
さらに、前記行アドレス信号を受け、読出動作時は前記行アドレス信号を前記行デコーダにそのまま通過させ、前記書込動作時は、前記第1の副行アドレス信号を前記行デコーダにそのまま通過させるとともに、前記第2の副行アドレス信号の論理レベルを反転させて前記行デコーダに与えるゲート回路と、
前記読出動作時に、前記列デコーダによって選択されたビット線を介して、前記行デコーダによって選択された杭打ちワード線に対応するメモリセルの記憶データを読み出す読出回路とを備える、請求項1に記載の不揮発性半導体記憶装置。 - 前記ビット線駆動回路は、前記書込動作時に、前記行デコーダによって前記選択レベルにされた杭打ちワード線に対応する各トランジスタに接続された各ビット線に前記基準電位を与える、請求項2に記載の不揮発性半導体記憶装置。
- 前記列デコーダは、前記列アドレス信号に従って、前記複数のメモリブロックのうちのいずれかのメモリブロックと、そのメモリブロックに属する前記複数のビット線のうちのいずれかのビット線を選択し、
前記ディジット線駆動回路は、対応のメモリブロックが前記列デコーダによって選択され、かつ対応の行の2本の杭打ちワード線のうちのいずれか一方の杭打ちワード線が前記選択レベルにされたことに応じて対応のディジット線に前記磁場印加電流を流す、請求項1から請求項3までのいずれかに記載の不揮発性半導体記憶装置。
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