以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
図1を参照して、半導体装置101は、入力信号処理部65と、ハイサイド駆動部62と、ローサイド駆動部64と、電界効果トランジスタTr1,Tr2,Tr12とを備える。
電界効果トランジスタTr1,Tr2はノーマリーオン型であり、たとえばGaN電界効果トランジスタである。電界効果トランジスタTr12はノーマリーオフ型であり、たとえば絶縁ゲート型電界効果トランジスタである。
カスコード接続された電界効果トランジスタTr2,Tr12の組は、ノーマリーオフ型の1つのトランジスタのように動作する。また、電源電圧VHのレベルは、たとえば400Vである。電源電圧VCCのレベルは、たとえば15Vである。
入力信号処理部65は、半導体装置101外部から受けた信号に基づいてスイッチング制御信号を出力する。すなわち、入力信号処理部65は、半導体装置101外部から受けた信号を半導体装置101内部において取り扱いしやすい信号に変換する前処理を行なう。
ハイサイド駆動部62は、入力信号処理部65から受けたスイッチング制御信号に基づいて駆動信号を出力する。また、ハイサイド駆動部62は、レベルシフタも兼ねており、ハイサイド駆動部62から出力される駆動信号は、入力信号処理部65から出力されたスイッチング制御信号の基準電圧をシフトした信号となる。
ローサイド駆動部64は、入力信号処理部65から受けたスイッチング制御信号に基づいて駆動信号を出力する。
これらの駆動信号によって半導体装置101のハイサイドがオンするとき、電界効果トランジスタTr1がオンし、また、電界効果トランジスタTr2およびTr12で構成されるトランジスタがオフする。このとき、出力電圧VAのレベルは電源電圧VHとなる。
また、これらの駆動信号によって半導体装置101のローサイドがオンするとき、電界効果トランジスタTr1がオフし、また、電界効果トランジスタTr2およびTr12で構成されるトランジスタがオンする。このとき、出力電圧VAのレベルはゼロボルトとなる。
すなわち、電界効果トランジスタTr1は、ハイサイド駆動部からの駆動信号により制御されて出力ノードNOUTに対し電源電圧VHの供給をオン/オフする第1のスイッチング機能部に対応する。第1のスイッチング機能部の動作はノーマリーオン型のスイッチング機能に相当する。また、カスコード接続された電界効果トランジスタTr2とTr12の組み合わせ回路は、ローサイド駆動部からの駆動信号により制御されて出力ノードに対し接地電位の供給をオン/オフする第2のスイッチング機能部に対応する。第2のスイッチング機能部の動作はノーマリーオフ型のスイッチング機能に相当する。
ハイサイド駆動部62、電界効果トランジスタTr1および電界効果トランジスタTr2はGaNプロセスによって製造された半導体チップ71に含まれている。なお、ローサイド出力に用いる電界効果トランジスタTr2はこの半導体チップ71に含めずに別の半導体チップ上に形成することも可能である。しかしながら、上記のように同一の半導体チップ71上に形成する方が、部品点数が減ることで半導体装置を小型化することができる。
入力信号処理部65およびローサイド駆動部64はCMOSプロセスによって製造された半導体チップ72に含まれている。また特に好ましい実施形態においては、電界効果トランジスタTr12も半導体チップ72上に搭載される。
電界効果トランジスタTr1およびTr2の接続ノードである出力ノードNOUTには図示しない負荷が結合される。出力ノードNOUTにおける電圧が負荷への出力電圧となる。
入力信号処理部65は、接地電圧を基準電圧として動作し、電源電圧VHより低くかつ接地電圧より高い電源電圧VCCを動作電源電圧として動作する。ハイサイド駆動部62は、入力信号処理部65および出力ノードNOUTに結合されている。また、ハイサイド駆動部62は、電界効果トランジスタTr1への駆動信号を出力ノードNOUTの電位に応じてシフトさせる、すなわち、電界効果トランジスタTr1への駆動信号のレベルを出力ノードNOUTの電位に応じて制御する。これにより、電界効果トランジスタTr1のゲート−ソース間に過剰な電位差が与えられて電界効果トランジスタTr1が破壊されることを防ぎつつ、電界効果トランジスタTr1を駆動する。ローサイド駆動部64は、接地電圧を基準電圧として動作し、電源電圧VCCを動作電源電圧として動作する。
図2は、本発明の第1の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
図2を参照して、半導体装置101は、さらに、ダイオードD16,D17を備える。ハイサイド駆動部62は、電界効果トランジスタTr3〜Tr6と、抵抗R1,R2と、キャパシタC1と、ダイオードD2とを含む。
電界効果トランジスタTr3〜Tr6はノーマリーオン型であり、たとえばGaN電界効果トランジスタである。また、電界効果トランジスタTr1〜Tr3,Tr4,Tr6は、たとえば、ゲート−ソース間の耐圧が30V(ボルト)以下であり、ゲート−ドレイン間の耐圧が600V以上であり、電流駆動能力の高い高駆動GaN電界効果トランジスタである。また、電界効果トランジスタTr5は、たとえば、ゲート−ソース間の耐圧およびゲート−ドレイン間の耐圧がいずれも600V以上である両側高耐圧GaN電界効果トランジスタである。
ダイオードD2は、制御信号S5を受けるアノードと、抵抗R1の第1端、抵抗R2の第1端、電界効果トランジスタTr5のドレインおよびキャパシタC1の第1端に結合されたカソードとを有する。電界効果トランジスタTr3は、抵抗R1の第2端に結合されたドレインと、接地ノードに結合されたソースと、制御信号S2を受けるゲートとを有する。電界効果トランジスタTr4は、抵抗R2の第2端に結合されたドレインと、たとえば−10Vである固定電圧VN1が供給されるノードに結合されたソースと、制御信号S3を受けるゲートとを有する。電界効果トランジスタTr5は、ダイオードD2のカソードに結合されたドレインと、ソースと、抵抗R2の第2端および電界効果トランジスタTr4のドレインに結合されたゲートとを有する。電界効果トランジスタTr6は、電界効果トランジスタTr5のソースに結合されたドレインと、たとえば−5Vである固定電圧VN2が供給されるノードに結合されたソースと、制御信号S4を受けるゲートとを有する。
電界効果トランジスタTr1は、たとえば400Vである電源電圧VHが供給されるノードに結合されたドレインと、キャパシタC1の第2端および出力ノードNOUTに結合されたソースと、電界効果トランジスタTr5のソースおよび電界効果トランジスタTr6のドレインに結合されたゲートとを有する。ダイオードD16は、電界効果トランジスタTr1のドレインに結合されたカソードと、電界効果トランジスタTr1のソースに結合されたアノードとを有する。電界効果トランジスタTr2は、出力ノードNOUTに結合されたドレインと、ソースと、接地ノードに結合されたゲートとを有する。電界効果トランジスタTr12は、電界効果トランジスタTr2のソースに結合されたドレインと、接地ノードに結合されたソースと、制御信号S1を受けるゲートとを有する。ダイオードD17は、電界効果トランジスタTr2のドレインに結合されたカソードと、電界効果トランジスタTr12のソースに結合されたアノードとを有する。
また、ハイサイド駆動部62は、キャパシタC1の第2端、電界効果トランジスタTr1のソースおよび電界効果トランジスタTr2のドレインの結合ノードであるノードaと、ダイオードD2のカソード、抵抗R1の第1端、抵抗R2の第1端、電界効果トランジスタTr5のドレインおよびキャパシタC1の第1端の結合ノードであるノードbと、抵抗R2の第2端、電界効果トランジスタTr4のドレインおよび電界効果トランジスタTr5のゲートの結合ノードであるノードcと、電界効果トランジスタTr5のソース、電界効果トランジスタTr6のドレインおよび電界効果トランジスタTr1のゲートの結合ノードであるノードdとを有する。
半導体装置101の出力信号が論理ローレベルから論理ハイレベルへ切り替わる時、および論理ハイレベルから論理ローレベルへ切り替わる時に、キャパシタC1の両端に適当な電位差が与えられる。
すなわち、論理ローレベルから論理ハイレベルへの切り替え時には、まず電界効果トランジスタTr12がオンしてノードaの電位がほぼ接地電位である状態において、制御信号S5からの電圧をノードbに与え、ノードbの電位Vbとノードaの電位VaとがVb≧Vaとなるようにしておく。この状態で電界効果トランジスタTr12をオフし、さらに電界効果トランジスタTr5をオンさせることによりノードbの電荷の一部がノードdへ移動し、ノードdの電位が上昇して電界効果トランジスタTr1がオンする。ノードaの電位が上昇すると、キャパシタC1を介してノードbの電位が突き上げられる。これに伴い、電界効果トランジスタTr5を介してノードdの電位も上昇するので、結局、出力ノードNOUTの電位に応じたレベルを有する駆動信号を電界効果トランジスタTr1に与えることができる。
一方、論理ハイレベルから論理ローレベルへの切り替え時には、まず電界効果トランジスタTr1がオンしてノードaの電位がほぼ電源電圧VHである状態において、抵抗R1及び電界効果トランジスタTr3を用いてノードbの電荷を適宜排出し、ノードbの電位を若干低下させてVb<Vaとする。この状態で電界効果トランジスタTr5をオンさせることにより、ノードdの電荷の一部がノードbへ移動してノードdの電位も若干低下し、Vd<Vaとなることで電界効果トランジスタTr1がオフする。電界効果トランジスタTr12をオンする等によりノードaの電位が低下すると、キャパシタC1を介してノードbの電位も引き下げられる。これに伴い、電界効果トランジスタTr5を介してノードdの電位も低下する。したがって、電界効果トランジスタTr1のオフ状態を保ちつつ、さらに電界効果トランジスタTr1のゲート(ノードd)とソース(ノードa)との間に過剰な電位差が生じて破壊することを防ぎつつ、論理ローレベルへの切り替えを実現できる。すなわち、出力ノードNOUTの電位に応じたレベルを有する駆動信号を電界効果トランジスタTr1に与えることができる。
図3は、本発明の第1の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
図4〜図7は、本発明の第1の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。図8〜図11は、本発明の第1の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。図4〜図11において、矢印の向きおよび太さはそれぞれ電流の向きおよび大きさを示している。
図3を参照して、半導体装置101の出力信号は所定周期で論理ハイレベル(ハイレベル出力)および論理ローレベル(ローレベル出力)を繰り返す。
まず、半導体装置101の出力信号が論理ローレベルから論理ハイレベルへ遷移する動作について説明する。
図3および図4を参照して、時刻t1において、制御信号S1は10Vに設定され、制御信号S2は−10Vに設定され、制御信号S3は−15Vに設定され、制御信号S4は−5Vに設定され、制御信号S5は−5Vに設定される。このとき、制御信号S1によって電界効果トランジスタTr12はオンし、ノードaの電位は0Vになる。また、制御信号S3によって電界効果トランジスタTr4はオフし、ノードbおよびcの電位は−5Vになり、電界効果トランジスタTr5はオンする。また、制御信号S4によって電界効果トランジスタTr6がオンすることにより、ノードdの電位は−5Vに固定される。これにより、電界効果トランジスタTr1はオフする。したがって、出力ノードNOUTから負荷へ論理ローレベルの信号が出力される。出力ノードNOUT側すなわち負荷から電界効果トランジスタTr2およびTr12を介して接地ノードとの間が通電状態となっている。
図3および図5を参照して、次に、時刻t2〜時刻t3において制御信号S3は−10Vに設定され、時刻t3〜時刻t4において制御信号S4は−10Vに設定され、時刻t3〜時刻t4において制御信号S5は15Vに設定される。このとき、制御信号S4によって電界効果トランジスタTr6がオフする。また、制御信号S3によって電界効果トランジスタTr4がオンする。抵抗R2よりも電界効果トランジスタTr4の電流駆動能力の方が高く設定されていることにより、ノードcの電位は固定電圧VN1にほぼ一致し、ノードcの電位は−10Vになる。これにより、電界効果トランジスタTr5はオフする。また、制御信号S5によってダイオードD2のアノードからカソードの方向に電流が流れ、ノードbは15Vにチャージされる。この間、出力ノードNOUT側すなわち負荷から電界効果トランジスタTr2およびTr12を介して接地ノードへ電流が流れる。半導体装置101の出力信号は論理ローレベルに維持される。
図3および図6を参照して、次に、時刻t4〜時刻t5において制御信号S1は0Vに設定され、時刻t5〜時刻t6において制御信号S3は−15Vに設定される。このとき、制御信号S1によって電界効果トランジスタTr12がオフする。また、制御信号S3によって電界効果トランジスタTr4がオフすることにより、ノードbから抵抗R2を介して電流が流れ、ノードcの電位が上昇する。これにより、電界効果トランジスタTr5がオンし、ノードbから電界効果トランジスタTr5を通して電流が流れ、ノードc,dの電位が上昇する。ノードdの電位が電界効果トランジスタTr1の閾値を越えると、電界効果トランジスタTr1がオンし、電源電圧VHが供給されるノードから電界効果トランジスタTr1を通してノードaへ電流が流れる。
図3および図7を参照して、時刻t6以降において、電界効果トランジスタTr1がオンしていることからノードaの電位が電源電圧VHの電位たとえば400Vへ上昇する。すなわち、出力ノードNOUTから負荷へ論理ハイレベルの信号が出力される。また、ノードaの電位が400Vへ向かって上昇することにより、ノードaの電位がキャパシタC1を介してノードbの電位を突上げ、ノードbの電位も上昇する。さらに抵抗R2を介してノードbからノードcへ電流が流れるため、ノードcの電位もまた上昇し、電界効果トランジスタTr5のオン状態は維持される。電界効果トランジスタTr5によってノードbとノードdが導通されているため、ノードbの電位の上昇とともにノードdの電位も上昇する。したがって、電界効果トランジスタTr1のオン状態は維持され、半導体装置101の出力信号は論理ハイレベルに維持される。
次に、半導体装置101の出力信号が論理ハイレベルから論理ローレベルへ遷移する動作について説明する。
図3および図8を参照して、時刻t8〜時刻t9において制御信号S3は−10Vに設定され、時刻t7〜時刻t8において制御信号S5は−5Vに設定される。このとき、電界効果トランジスタTr1がオンしていることからノードaの電位は400Vを維持している。そして、制御信号S3によって電界効果トランジスタTr4がオンし、ノードbから抵抗R2および電界効果トランジスタTr4を通して接地ノードへ電流が流れる。抵抗R2を通して流れる電流よりも電界効果トランジスタTr4を通して流れる電流の方が非常に大きくなることから、ノードcの電位が低下する。これにより、電界効果トランジスタTr5はオフする。半導体装置101の出力信号は論理ハイレベルに維持される。
図3および図9を参照して、次に、時刻t9〜時刻t10において制御信号S2は0Vに設定される。このとき、制御信号S2によって電界効果トランジスタTr3がオンし、これにより、ノードbから抵抗R1を介して接地ノードへ電流が流れ、ノードbの電位が徐々に低くなり、380V程度まで低下する。半導体装置101の出力信号は論理ハイレベルに維持される。
図3および図10を参照して、次に、時刻t13〜時刻t14において制御信号S2は−10Vに設定され、時刻t10〜時刻t11において制御信号S3は−15Vに設定される。このとき、制御信号S2によって電界効果トランジスタTr3がオフする。また、制御信号S3によって電界効果トランジスタTr4がオフし、これにより、ノードbから抵抗R2を介して流れる電流によってノードcの電位が上昇する。これにより、電界効果トランジスタTr5がオンし、ノードdからノードbへ電界効果トランジスタTr5を通して電流が流れる。そうすると、ノードb,c,dの電位がたとえば390V程度になり、400Vであるノードaの電位よりも低くなるため、電界効果トランジスタTr1がオフする。半導体装置101の出力信号は論理ハイレベルに維持される。
図3および図11を参照して、次に、時刻t15〜時刻t16において制御信号S1は10Vに設定される。このとき、制御信号S1によって電界効果トランジスタTr12はオンし、ノードaの電位が0Vに低下する。そして、ノードaの電位低下により、キャパシタC1を介してノードbの電位が低下する。ここで、電界効果トランジスタTr5がオンしていることから、ノードbの電位とノードdの電位がほぼ等しく、かつノードbおよびノードdの電位よりもノードaの電位のほうが高い状態を維持しながら、すなわち電界効果トランジスタTr1のオフ状態を維持しながら、ノードb,dがたとえば−5V程度へ低下する。この間、ノードdとノードa、つまり電界効果トランジスタTr1のゲートとソースの間に、電界効果トランジスタTr1の耐圧を超えるような電圧差が発生することがなく、デバイスの破壊も防ぐことができる。またノードcも、抵抗R2を介してノードbと導通していることにより、ノードb,dと同程度の電圧へ低下する。そして、出力ノードNOUT側すなわち負荷から電界効果トランジスタTr2およびTr12を介して接地ノードへ電流が流れる、すなわち出力ノードNOUTから負荷へ論理ローレベルの信号が出力される。
その後、時刻t17〜時刻t18において制御信号S4が−5Vに設定され、電界効果トランジスタTr6がオンしてノードdの電位が電位VN2となる。
ここで、半導体装置101では、論理ローレベルから論理ハイレベルへ遷移する際にノードbの電位を上昇させるための回路すなわちキャパシタC1によって構成される回路を、論理ハイレベルから論理ローレベルへ遷移する際にノードbの電位を低下させるための回路としても使用することができる。これにより、回路の簡易化を図ることができる。
また、レベルシフト回路の機能も有するハイサイド駆動部62をたとえばMOSトランジスタで構成すると、通常、多数のMOSトランジスタ、たとえば70個程度のMOSトランジスタが必要となってしまう。しかしながら、ハイサイド駆動部62では、GaN電界効果トランジスタを用いることにより、トランジスタを4個とし、素子数を大幅に減らすことができる。これにより、パワー半導体素子とこのパワー半導体素子を駆動するためのドライバとを小面積で同一基板上に形成することができ、製造コストを低減することができる。
図12は、電源装置401の構成を示す図である。
図12では、半導体装置101が駆動する負荷として、出力ノードNOUTに結合された電源装置401が示されている。
電源装置401では、トランスの巻き線比が1:0.133に設定されており、デューティ1/2で、400Vの電源電圧VHによって27Vの直流電圧がノードLOUTから出力される。
図13は、半導体装置101における各ノードの電位のシミュレーション結果を示す図である。図14は、図13において点線で囲まれたノードaの電位が論理ローレベルから論理ハイレベルへ遷移する際の各ノードの電位を詳細に示す図である。図15は、図13において点線で囲まれたノードaの電位が論理ハイレベルから論理ローレベルへ遷移する際の各ノードの電位を詳細に示す図である。図13〜図15は、半導体装置が立ち上げられた直後の初期状態を示している。
図13を参照して、ノードaの電位すなわち半導体装置101の出力電圧レベルは、所定周期で論理ハイレベルおよび論理ローレベルを繰り返していることが分かる。
図14を参照して、タイミングT1において、電界効果トランジスタTr4がオンすることにより、ノードcの電位が低下する。次に、タイミングT2において、制御信号S5が15Vに設定されることにより、ノードbの電位が15Vにチャージされる。次に、タイミングT3において、電界効果トランジスタTr12がオフする。次に、タイミングT4において、電界効果トランジスタTr4がオフすることにより、ノードcの電位が上昇する。タイミングT4から少し遅れて電界効果トランジスタTr1がオンすることにより、ノードa,b,c,dの電位が上昇する。
図15を参照して、タイミングT11において、制御信号S5が−5Vに設定される。次に、タイミングT12において、電界効果トランジスタTr4がオンすることにより、ノードcの電位が急降下し、電界効果トランジスタTr5がオフする。なお、本シミュレーションでは、図2に示す回路と異なり、ノードcの電位を−10Vではなく0Vまで低下させているが、電界効果トランジスタTr5がオフするようなレベルまでノードcの電位を低下させればよい。次に、タイミングT13において、電界効果トランジスタTr3がオンすることにより、ノードbの電位が緩やかに低下する。次に、タイミングT14において、電界効果トランジスタTr4がオフすることにより、ノードcの電位が急上昇する。ノードcの電位が上昇して電界効果トランジスタTr5がオンすることにより、ノードb,c,dの電位が徐々に等しくなる。次に、タイミングT15において、電界効果トランジスタTr3がオフする。次に、タイミングT16において、電界効果トランジスタTr12がオンすることにより、ノードa,b,c,dの電位が低下する。次に、タイミングT17において、電界効果トランジスタTr6がオンするが、すでにノードdの電位は−5Vになっているので、電位変動は生じない。
図16は、半導体装置101における各ノードの電位のシミュレーション結果を示す図である。図17は、図16において点線で囲まれたノードaの電位が論理ローレベルから論理ハイレベルへ遷移する際の各ノードの電位を詳細に示す図である。図18は、図16において点線で囲まれたノードaの電位が論理ハイレベルから論理ローレベルへ遷移する際の各ノードの電位を詳細に示す図である。図16〜図18は、半導体装置が立ち上げられて動作が安定した後の定常状態を示している。ここでは、図13〜図15と異なる点について説明する。
図17を参照して、ノードa,b,c,dの電位が上昇するタイミングは、初期状態(図14)よりも早い。ノードcは他のノードよりも遅れて上昇している。すなわち、電界効果トランジスタTr5がオンする前にノードa,b,dの電位が上昇している。これは、ノードa,b,dの電位が、電界効果トランジスタTr1からの電流ではなく、負荷からの電流によって上昇しているからである。
図18を参照して、タイミングT14において、電界効果トランジスタTr4がオフすることにより、ノードcの電位が急上昇する。ノードcの電位が上昇してからノードa,b,c,dの電位が低下するタイミングが初期状態(図15)と比べて早くなっている。タイミングT15において、電界効果トランジスタTr3がオフするときには、すでにノードa,b,c,dの電位は低下し始めている。タイミングT16において、電界効果トランジスタTr12がオンするときには、ノードa,b,c,dの電位の低下は完了している。
図19は、電源装置の出力電圧のシミュレーション結果を示す図である。
図19を参照して、電源装置401は、半導体装置101によって駆動されることにより、出力電圧が約1ミリ秒で27Vまで立ち上がっており、良好な特性が得られていることが分かる。
ここで、出力パワートランジスタである電界効果トランジスタTr1,Tr2のドライブ能力が、負荷回路を駆動するのに十分でないと、負荷回路が正常に動作しない。
一方、電界効果トランジスタTr1,Tr2の容量が大きいと、正常動作させるためにはハイサイド駆動部63およびローサイド駆動部64における各素子の容量を大きくする必要があり、消費電力が多くなってしまう。
半導体装置101では、電界効果トランジスタTr1,Tr2として、高ドライブ能力および低容量のGaNトランジスタを用いることにより、回路全体の容量を抑えて低消費電力の回路を得ることができる。
さらに、半導体装置101では、ハイサイド駆動部63においてもGaNトランジスタを用いることにより、パワートランジスタ、ハイサイドロジックおよびレベルシフタを同一基板上に形成することができるため、素子数が少なく、安価に製造が可能となる。また、インピーダンス成分を極力排除することにより、高速で安定な動作が可能となる。
また、半導体装置101の立ち上げ直後からしばらくは、電界効果トランジスタTr1,Tr12のオン/オフの遷移タイミングと、負荷出力の論理ローレベルおよび論理ハイレベル間の遷移タイミングとが合わない時間帯がある。これは、特に半導体装置101の立ち上げ初期において、負荷である電源装置401の共振動作が半導体装置101の出力信号の論理ローレベルおよび論理ハイレベルの切り替わりタイミングと安定的に同期しないためである。このため、電界効果トランジスタTr1,Tr2,Tr12のドライブ能力が足りないと、負荷の流す電流によって過剰な電流がこれらの電界効果トランジスタに流され、これらの電界効果トランジスタが破壊されてしまう恐れがある。具体的にはたとえば、負荷の流す電流によって、電界効果トランジスタTr1がオンしている最中にも関わらずノードaの電位が接地電位付近にまで低下したり、電界効果トランジスタTr12がオンしている最中にも関わらずノードaの電位が400V付近にまで上昇したりする場合がある。このような場合、電界効果トランジスタTr1あるいはTr2が、オン状態においてソース−ドレイン間に400Vあるいはそれに近い高電圧が印加される短絡状態に晒されることとなり、破壊されてしまう可能性がある。
一方、電界効果トランジスタTr1のゲート幅を大きくするほど、ノードbの電位を上昇させるためのキャパシタC1も大きい容量のものが必要となる。キャパシタC1の容量を大きくすると、時刻t9〜時刻t10の期間においてノードbの電位を低下させる際の消費電力が大きくなる。
しかしながら、半導体装置101では、GaN電界効果トランジスタを用いることにより、トランジスタのゲート容量を抑えつつドライブ能力を上げることができるので、キャパシタC1を小さくすることができる。これにより、時刻t9〜時刻t10の期間において消費されるエネルギーを小さくすることができるため、結果的に回路の効率を高めることができる。
また、半導体装置101では、電界効果トランジスタTr2よりも電界効果トランジスタTr1のゲート幅を小さく設定してもよい。このように、電界効果トランジスタTr1の容量を小さくすることにより、キャパシタC1および電界効果トランジスタTr5の容量を小さくすることができる。そして、抵抗R1および電界効果トランジスタTr3を介したノードbの電位引き下げ速度が上がり、相対的に抵抗R1を大きくすることができる。また、ノードaの電位変動がスムーズになるため、電界効果トランジスタTr3をオンする期間を短くできることから、抵抗R1の消費電力を低減することができる。
電界効果トランジスタTr1,Tr2のゲート幅をより小さくすることにより、デバイスサイズも小さくなり、チップ面積も削減できることになるため、製造コストを下げることができる。このため、半導体装置101の正常動作および信頼性を損なわない範囲で、ゲート幅はなるべく小さく設定することが好ましい。正常動作および信頼性を確保するのに必要な電界効果トランジスタTr1のゲート幅は、電界効果トランジスタTr2に必要とされるゲート幅よりも小さくすることができる。すなわち電界効果トランジスタTr1のゲート幅を電界効果トランジスタTr2のゲート幅よりも小さく設定することは、チップ面積削減によるコスト削減の効果がある。なお、図13〜図19のシミュレーションでは、電界効果トランジスタTr1と電界効果トランジスタTr2のゲート幅の比率を2:3としている。
図20は、本発明の第1の実施の形態に係る電界効果トランジスタTr1の断面図である。
図20を参照して、電界効果トランジスタTr1は、たとえば窒化ガリウムHFET(Hetero Structure Field Effect Transistor)である。
電界効果トランジスタTr1は、シリコン基板91と、バッファ層92と、GaN層93と、AlGaN層94と、SiN層95と、ゲート電極ELGと、ソース電極ELSと、ドレイン電極ELDとを有する。なお、シリコン基板91は、他の材料を用いたエピタキシャル成長用基板であってもよい。すなわち、エピタキシャル成長によって基板上に半導体層が形成される基板であればよい。
バッファ層92は、たとえばAlGaN層であり、シリコン基板91の主表面上に形成されている。GaN層93は、バッファ層92上に形成されている。AlGaN層94は、GaN層93上に形成されている。
ソース電極ELSおよびドレイン電極ELDは、AlGaN層94上に形成され、AlGaN層94と電気的に接続されている。ソース電極ELSおよびAlGaN層94によって抵抗接合が形成されている。ドレイン電極ELDおよびAlGaN層94によって抵抗接合が形成されている。
ゲート電極ELGは、AlGaN層94上に形成され、AlGaN層94と電気的に接続されている。ゲート電極ELGおよびAlGaN層94によってショットキー接合が形成されている、すなわちゲート電極ELGおよびAlGaN層94に跨ってショットキーバリアダイオードが形成されている。
なお、ショットキー接合に限らず、ゲート電極としてp型AlGaN層を用いることにより、ゲート電極とAlGaN層94との間にPN接合を形成したPN接合ゲート構造としてもよい。
SiN層95は、ゲート電極ELGの一部とAlGaN層94とに挟まれるようにAlGaN層94上に形成され、かつ電界効果トランジスタTr1における各層の延在方向においてソース電極ELSおよびドレイン電極ELDとゲート電極ELGとの間に設けられている。また、AlGaN層94とGaN層93とのヘテロ接合界面近傍に高濃度の2次元電子ガス(2DEG)96が形成される。
このように、電界効果トランジスタTr1は、非絶縁ゲートを有し、ゲート電極ELGおよびAlGaN層94に跨ってショットキーバリアダイオードが形成されているため、電界効果トランジスタTr1の各電極の電位関係によってはドレイン電極ELDからゲート電極ELGへゲートリーク電流IGLが流れる場合がある。このゲートリーク電流IGLは、たとえば10uA〜100uAオーダである。
電界効果トランジスタTr2,Tr3,Tr4,Tr6の構成は電界効果トランジスタTr1と同様であるため、ここでは詳細な説明を繰り返さない。
電界効果トランジスタTr1および電界効果トランジスタTr2のゲート幅は同程度としてもよいが、電界効果トランジスタTr1のゲート幅を電界効果トランジスタTr2のゲート幅よりも小さく、たとえば、電界効果トランジスタTr2のゲート幅に対し電界効果トランジスタTr1のゲート幅を2/3程度にすることが好ましい。電界効果トランジスタTr3,Tr4,Tr6は、より小さいドライブ能力でも動作可能であることから、たとえば電界効果トランジスタTr1のゲート幅の1/30〜1/500などのゲート幅になるように適宜設計すればよい。後に説明する電界効果トランジスタTr5も同様である。
図21は、通常のGaNトランジスタの構造を概略的に示す図である。図22は、両側高耐圧のGaNトランジスタの構造を概略的に示す図である。
図21を参照して、通常のパワーデバイスは、図20に示す電界効果トランジスタTr1,Tr2,Tr3,Tr4,Tr6のように、ゲート電極ELGとドレイン電極ELDとを離して設けることにより、ゲートおよびドレイン間において高い耐圧を実現している一方、ドライブ能力を高めるためにゲート電極ELGとソース電極ELSとを近づけて設けているため、耐圧が低い。
図22を参照して、電界効果トランジスタTr5は、パワーデバイスのような高いドライブ能力は必要とせず、その代わり、ソースおよびゲート間においても高い耐圧が必要となる。これは、前述のように、ゲート電圧が0Vとなり、かつソース電圧が電源電圧VHとなるタイミングが存在するからである。このため、電界効果トランジスタTr5では、ソース電極ELSとゲート電極ELGとドレイン電極ELDとがたとえば等間隔で設けられている。なお、電界効果トランジスタTr5のその他の構造は、図20に示す構造と同様である。
また、電界効果トランジスタTr1,Tr2,Tr5以外のトランジスタは、図21に示す構造および図22に示す構造のどちらでもよいが、図21に示す構造の方が低抵抗であるため好ましい。
図23は、電界効果トランジスタTr5の変形例の構造を概略的に示す図である。
図23を参照して、電界効果トランジスタTr5は、図22に示す構造の代わりに、2つの通常のGaNトランジスタの低耐圧側同士を接続した構造を有してもよい。
図24は、本発明の第1の実施の形態に係る半導体装置の構造を示す図である。
図24を参照して、半導体装置101では、たとえば、MCM(マルチチップモジュール)等の高密度実装技術によって製造される。
より詳細には、基板B上に感光性ポリイミド樹脂層RSが形成され、感光性ポリイミド樹脂層RSにおいて金属配線LNが設けられている。
半導体チップ71および半導体チップ72は半田バンプSBPを有している。半導体チップ71および半導体チップ72は、半田バンプSBPが加熱されて基板Bに接着することにより、基板Bに実装されている。このように、高密度実装技術を採用することにより、配線長を短くすることができるため、インダクタ成分を大幅に低減することができる。
半導体チップ72における入力信号処理部65および半導体チップ71におけるハイサイド駆動部62は、金属配線LNを介して接続されている。
特許文献1に記載の構成では、高耐圧MOSFETを他の回路とは別のプロセスによって製造して他の回路に外付けすることから、高耐圧MOSFETのゲート容量が大きい上にワイヤボンドのインダクタ成分が加わり、大きなノイズが発生してしまう。
これに対して、本発明の第1の実施の形態に係る半導体装置では、ハイサイド駆動部62においてGaN電界効果トランジスタを用いている。GaN電界効果トランジスタのゲート容量は高耐圧MOSと比較して極めて小さいため、ハイサイド駆動部62と他の回路とを金属配線LNを介して接続した場合でも、ノイズを最低限度に抑制することができる。
なお、半導体装置101の製造において高密度実装技術を用いず、たとえば半導体チップ71および半導体チップ72を異なる基板に設けてもよい。この場合、入力信号処理部65およびハイサイド駆動部62は、異なる基板間でワイヤボンド等を介して接続される。このように、入力信号処理部65とハイサイド駆動部62とをワイヤボンド等によって接続した場合でも、ハイサイド駆動部62においてGaN電界効果トランジスタを用いることにより、ノイズを最低限度に抑制することができる。
特許文献1に記載の構成では、電界効果トランジスタTr1,Tr2に対応するものとしてパワーMOSFETが用いられており、電界効果トランジスタTr3〜Tr6に対応するものとして「LDMOS」と呼ばれる横型の高耐圧MOSトランジスタが用いられている。パワーMOSFETおよび高耐圧MOSFETを一体形成することは困難であるため、特許文献1に記載の構成ではプロセスコストが増大してしまう。
これに対し、本発明の第1の実施の形態に係る半導体装置では、ハイサイド駆動部62、電界効果トランジスタTr1および電界効果トランジスタTr2は半導体チップ71に含まれている。すなわち、ハイサイド駆動部62においてノーマリーオン型のGaN電界効果トランジスタを用いることにより、パワー半導体素子として用いられる電界効果トランジスタTr1およびTr2と高耐圧トランジスタとして用いられる電界効果トランジスタTr3〜Tr6とを同一基板上に形成することができる。したがって、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。
また、半導体装置101では、その入力電圧範囲をたとえば0V〜20Vとしながら、出力電圧範囲をたとえば0V〜400Vとすることができる。これにより、ハイサイドドライバを制御するためのロジック回路は、一般的なMOSプロセスで製造可能となるため、製造コストを低減することができる。本発明の第1の実施の形態に係る半導体装置では、入力信号処理部65およびローサイド駆動部64は半導体チップ72に含まれている。すなわち、電界効果トランジスタTr1およびTr2ならびにハイサイド駆動部62以外の回路である制御ロジックがCMOSプロセスのみを用いて一体形成されている。これにより、製造コストをさらに低減することができる。
また特に好ましくは、電界効果トランジスタTr12も半導体チップ72上に形成することにより、部品点数をさらに減らして低コスト化できる。さらに、ローサイド駆動部64と電界効果トランジスタTr12との間の配線長を短くできるので、インダクタ成分等に起因するノイズを低減することができ、信頼性を高めることができる。
半導体装置101では、高駆動GaN電界効果トランジスタおよび高耐圧GaN電界効果トランジスタが同一基板上に形成されている。このような構成により、パワー半導体素子とこのパワー半導体素子を駆動するためのドライバとを同一基板上に一体的に形成することができるため、ノイズを低減し、信頼性を高めることができる。
また、GaN電界効果トランジスタは高速動作すなわち高速にスイッチングさせることが可能であるが、高速スイッチングに伴ってノイズが増加する。しかしながら、半導体装置101では、パワー半導体素子とこのパワー半導体素子を駆動するためのドライバとを同一基板上に一体的に形成することができるため、配線容量を低減し、高速スイッチングに伴うノイズ増加を抑制することができる。
すなわち、電界効果トランジスタTr1およびTr2とハイサイド駆動部62とを一体形成することにより、電界効果トランジスタTr1およびTr2とハイサイド駆動部62とをそれぞれ接続する配線の長さを短くすることができるため、配線のインダクタ成分等に起因するノイズを低減することができる。したがって、信頼性の高いドライバを得ることができる。
なお、本発明の第1の実施の形態に係る半導体装置では、ハイサイド駆動部62は電界効果トランジスタTr6を含む構成であるとしたが、これに限定するものではない。半導体装置101の電源立ち上げ開始時に出力ノードNOUTの電位を論理ローレベルから開始する場合、電界効果トランジスタTr1をオフするためにノードdを電界効果トランジスタTr1の閾値電圧以下である負電圧とする必要があるが、電界効果トランジスタTr6を用いる代わりにたとえば、制御信号S3を−10Vに設定して電界効果トランジスタTr4をオンすることにより、固定電圧VN1によってノードb,c,dの電位を負電圧に下げることも可能である。半導体装置101がいったん論理ハイレベルを出力した後は、論理ローレベルに移行する際に、ノードdの電位はノードaよりも低い状態(電界効果トランジスタTr1がオフ状態)で論理ハイレベルから論理ローレベルに移行し、最終的に制御信号S5によってノードb,c,dが−5Vに制御される。このため、電界効果トランジスタTr6を削除して制御信号S4および固定電圧VN2を不要とし、回路および制御の簡易化を図る構成であってもよい。ただし、ハイサイド駆動部62が電界効果トランジスタTr6を含む構成は、ノードdの電位を直接制御する手段が得られるため、制御性が高まり、ノイズ等にも強くなることから、好ましい構成である。
また、本発明の第1の実施の形態に係る半導体装置では、電圧VN1を−10Vの固定電圧とし、電圧VN2を−5Vの固定電圧としたが、実際にはこれらの電圧を常時与える必要はない。少なくとも、電界効果トランジスタTr4、Tr6がオンしている間にこれらの電圧がそれぞれ印加されていればよく、それ以外の時間帯は電圧VN1,VN2を接地電位とするか、あるいは電圧VN1,VN2に対応するノードをフローティング状態として構わない。また特に、−10Vの電圧VN1は、図3のタイミングチャートにおいて、少なくとも、ローレベル出力からハイレベル出力に切り替わる際(図3では時刻t2〜時刻t6の間)のみ印加されていればよく、それ以外の時間帯は、時刻t8〜時刻t11を含めて、電圧VN1を接地電位とすることもできる。この場合、時刻t8〜時刻t11の間に与えるべき制御信号S3の電圧レベルは、電界効果トランジスタTr4をオンさせるため、たとえば0Vに設定するとよい。図13〜図19で示したシミュレーションにおいても、この電圧印加方法を採用している。
また、このように制御信号S3として1周期あたり2回のパルスを与える代わりに、電界効果トランジスタTr4、及び制御信号S3のノードを2つ並列して設置し、一方を時刻t2〜時刻t6、他方を時刻t8〜時刻t11にオンさせることにより同様の制御を行なうこともできる。
また、本発明の第1の実施の形態に係る半導体装置では、ダイオードD17のアノードを接地ノードに接続していたが、たとえば電界効果トランジスタTr12が内蔵ダイオードを有する場合には、電界効果トランジスタTr12と電界効果トランジスタTr2との間のノードに接続することもできる。
なお、上記実施形態においては、ハイサイド駆動部からの駆動信号を受けて出力ノードNOUTへの出力を制御する第1のスイッチング機能部として、ノーマリーオン型の電界効果トランジスタTr1を用い、また、ローサイド駆動部からの駆動信号を受けて出力ノードNOUTへの出力を制御する第2のスイッチング機能部として、ノーマリーオン型の電界効果トランジスタTr2とノーマリーオフ型の電界効果トランジスタTr12とをカスコード接続した構成を用いている。ここで、第2のスイッチング機能部として、ノーマリーオン型の電界効果トランジスタTr2のみを用いることも可能である。この場合、電界効果トランジスタTr2のドレインを出力ノードNOUTに接続し、ソースを接地電位ノードに接続し、ゲートをローサイド駆動部からの制御信号S1の信号線に接続するとともに、制御信号S1の電圧レベルを電界効果トランジスタTr2のしきい値に合わせて適宜下げればよい。たとえば図3において、10Vおよび0Vに設定される制御信号S1を、それぞれ0Vおよび−10Vなどに設定することにより、上記実施形態と同様に半導体装置を動作させることができる。この場合、ノーマリーオン型の電界効果トランジスタTr12を省略できるので部品点数を削減できる。しかしながら、第1のスイッチング機能部および第2のスイッチング機能部がともにノーマリーオン型のスイッチとなるため、万が一、トラブルにより駆動信号が停止した場合、第1のスイッチング機能部および第2のスイッチング機能部がともにオン状態となり、電源電圧VHの供給ノードから接地ノードへの貫通電流パスが生じて、大電流による大きな発熱を起こし、種々の不具合の原因になりうる。これに対し上記実施形態では、カスコード接続により第2のスイッチング機能部をノーマリーオフ型のスイッチとしているため、駆動信号が停止した場合にも貫通電流パスが生じることを防止できる。このため、フェイルセーフの観点からは、ノーマリーオフ型の電界効果トランジスタTr12を用いてカスコード接続を採用した上記実施形態の方が、より好ましい。
図25は、本発明の第1の実施の形態に係る電子機器の構成を示す図である。
図25を参照して、電子機器301は、たとえば冷蔵庫であり、冷媒を圧縮するためのコンプレッサ部201と、冷蔵室202と、冷凍室203と、野菜室204とを備える。
図26は、本発明の第1の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。
図26を参照して、コンプレッサ部201は、交流電圧供給部165と、モータ160と、コンプレッサ170とを含む。交流電圧供給部165は、コイル120と、ダイオード部130と、コンデンサ140と、インバータ部150と、ベースドライバ180と、電圧検出器190と、マイクロプロセッサ200とを含む。インバータ部150は、パワー半導体素子151〜156と、パワー半導体素子151〜156とそれぞれ並列に接続された複数のダイオードとを含む。ベースドライバ180およびパワー半導体素子151〜156は、半導体装置101に相当する。
ダイオード部130は、交流電源110からコイル120を介して受けた交流電圧を全波整流する。コンデンサ140は、ダイオード部130によって整流された交流電圧を平滑化する。インバータ部150におけるパワー半導体素子151〜156は、ベースドライバ180から受けた駆動信号に基づいてスイッチングすることにより、コンデンサ140によって平滑化された直流電圧を交流電圧に変換してモータ160のU相、V相、W相のコイルに供給する。モータ160は、インバータ部150から供給された交流電圧に基づいて回転し、コンプレッサ170を駆動する。電圧検出器190は、インバータ部150からモータ160に供給される交流電圧を検出する。マイクロプロセッサ200は、電圧検出器190による交流電圧の検出結果に基づいて、制御信号をベースドライバ180へ出力する。ベースドライバ180は、マイクロプロセッサ200から受けた制御信号に基づいて駆動信号を生成する。
通常、冷蔵庫では、600V程度の耐圧を有し、かつ出力電流が5A程度のIGBT(Insulated Gate Bipolar Transistor)が用いられる。電子機器301では、パワー半導体素子151〜156として従来用いられているIGBTの代わりに電界効果トランジスタTr1,Tr2,Tr12を用いている。
なお、本発明の第1の実施の形態に係る電子機器は冷蔵庫であるとしたが、これに限定するものではない。負荷と、この負荷に交流電圧を供給するための交流電圧供給部とを備え、この交流電圧供給部が半導体装置101を含む電子機器であればよい。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてノーマリーオフ型の電界効果トランジスタを使用した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図27は、本発明の第2の実施の形態に係る半導体装置の構成を示す図である。
図27を参照して、半導体装置102は、本発明の第1の実施の形態に係る半導体装置と比べて、ハイサイド駆動部62の代わりにハイサイド駆動部63を備え、電界効果トランジスタTr1,Tr2,Tr12の代わりに電界効果トランジスタTr21,Tr22を備える。
電界効果トランジスタTr21,Tr22はノーマリーオフ型であり、たとえばGaN電界効果トランジスタである。
ハイサイド駆動部63、電界効果トランジスタTr21および電界効果トランジスタTr22はGaNプロセスによって製造された半導体チップ71に含まれている。
入力信号処理部65およびローサイド駆動部64はCMOSプロセスによって製造された半導体チップ72に含まれている。
電界効果トランジスタTr21およびTr22の接続ノードである出力ノードNOUTには図示しない負荷が結合される。出力ノードNOUTにおける電圧が負荷への出力電圧となる。
入力信号処理部65は、接地電圧を基準電圧として動作し、電源電圧VHより低くかつ接地電圧より高い電源電圧VCCを動作電源電圧として動作する。ハイサイド駆動部63は、出力ノードNOUTに結合され、出力ノードNOUTの電圧すなわち出力電圧VAを基準電圧として動作し、(出力電圧VA+電源電圧VCC)を動作電源電圧として動作する。ローサイド駆動部64は、接地電圧を基準電圧として動作し、電源電圧VCCを動作電源電圧として動作する。
図28は、本発明の第2の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
図28を参照して、ハイサイド駆動部63は、電界効果トランジスタTr13〜Tr16と、抵抗R11と、キャパシタC11,C14と、ダイオードD11,D12とを含む。
電界効果トランジスタTr13〜Tr16はノーマリーオフ型であり、たとえばGaN電界効果トランジスタである。また、電界効果トランジスタTr14,Tr16,Tr21,Tr22は、たとえば、ゲート−ソース間の耐圧が30V(ボルト)以下であり、ゲート−ドレイン間の耐圧が600V以上であり、電流駆動能力の高い高駆動GaN電界効果トランジスタである。また、電界効果トランジスタTr13,Tr15は、たとえば、ゲート−ソース間の耐圧およびゲート−ドレイン間の耐圧がいずれも600V以上である高耐圧GaN電界効果トランジスタである。
ダイオードD11は、入力信号処理部65からの制御信号S11を受けるアノードと、カソードとを有する。抵抗11は、ダイオードD11のカソードに結合された第1端と、第2端とを有する。電界効果トランジスタTr14は、抵抗11の第2端に結合されたドレインと、接地ノードに結合されたソースと、入力信号処理部65からの制御信号S12を受けるゲートとを有する。電界効果トランジスタTr13は、ダイオードD11のカソードに結合されたドレインと、電界効果トランジスタTr21のゲートに結合されたソースと、抵抗11の第2端および電界効果トランジスタTr14のドレインに結合されたゲートとを有する。電界効果トランジスタTr15は、電界効果トランジスタTr21のゲートに結合されたドレインと、出力ノードNOUTに結合されたソースと、ゲートとを有する。キャパシタC11は、ダイオードD11のカソードに結合された第1端と、出力ノードNOUTに結合された第2端とを有する。キャパシタC14は、入力信号処理部65からの制御信号S13を受ける第1端と、電界効果トランジスタTr15のゲートに結合された第2端とを有する。ダイオードD12は、たとえばツェナーダイオードであり、電界効果トランジスタTr15のゲートに結合されたカソードと、電界効果トランジスタTr15のソースに結合されたアノードとを有する。電界効果トランジスタTr16は、電界効果トランジスタTr15のゲートに結合されたドレインと、接地ノードに結合されたソースと、入力信号処理部65からの制御信号S14を受けるゲートとを有する。
電界効果トランジスタTr21は、たとえば400Vである電源電圧VHが供給されるノードに結合されたドレインと、キャパシタC1の第2端および出力ノードNOUTに結合されたソースと、電界効果トランジスタTr13のソースおよび電界効果トランジスタTr15のドレインに結合されたゲートとを有する。ダイオードD16は、電界効果トランジスタTr21のドレインに結合されたカソードと、電界効果トランジスタTr21のソースに結合されたアノードとを有する。電界効果トランジスタTr22は、出力ノードNOUTに結合されたドレインと、接地ノードに結合されたソースと、入力信号処理部65からの制御信号S15を受けるゲートとを有する。ダイオードD17は、電界効果トランジスタTr22のドレインに結合されたカソードと、電界効果トランジスタTr22のソースに結合されたアノードとを有する。
なお上記において、ダイオードD12としてツェナーダイオードを用いているのは、電界効果トランジスタTr15として絶縁ゲート型電界効果トランジスタを用いた場合、ソースおよびドレインに対してゲート電極の電位が高い正の電位となるとゲート絶縁膜が絶縁破壊する恐れがあるためである。すなわち電界効果トランジスタTr15において、ソースおよびドレインの電位に対してゲート電極の電位が所定電圧以上高くならないようにするための機能を持たせることを目的としている。ハイサイド駆動部63がこの機能を備えていれば他の構成をとることも可能である。たとえば、ダイオードD12として通常のダイオードを用いるとともに、複数のダイオードを直列接続した回路(以下、直列ダイオード回路とも称する。)を、ダイオードD12に対し逆方向に並列に接続(すなわち直列ダイオード回路のアノード側をダイオードD12のカソードと接続し、直列ダイオード回路のカソード側をダイオードD12のアノード側と接続)してもよい。電界効果トランジスタTr15のゲート電位が、ソースおよびドレインの電位に対して高くなり、直列ダイオード回路のしきい値に達すると、直列ダイオード回路がオンし、所定電圧以上の電位差となることを防ぐことができる。ただし、本実施形態のようにダイオードD12としてツェナーダイオードを用いれば、このような直列ダイオード回路は不要となり、部品点数を減らすことができる。
また、電界効果トランジスタTr15として、絶縁ゲート型ではなく、ショットキーゲート構造あるいはPN接合ゲート構造の電界効果トランジスタを用いる場合には、ゲート電位がソースおよびドレイン電位に対し、所定電圧以上に高くなると、ゲートからソースおよびドレインへ電流が流れ、過剰な電位差が生じることが防止される。すなわち、電界効果トランジスタTr15自体が、ソースおよびドレインの電位に対してゲート電極の電位が所定電圧以上高くならないようにするための機能を有していることになる。この場合、ダイオードD12は通常のダイオードを用いることができる。
図29は、本発明の第2の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
図30および図31は、本発明の第2の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。図32および図33は、本発明の第2の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。図30〜図33において、矢印の向きおよび太さはそれぞれ電流の向きおよび大きさを示している。また、図30〜図33は、半導体装置が立ち上げられた直後の初期状態を示している。
まず、初期状態において、半導体装置102の出力信号が論理ローレベルから論理ハイレベルへ遷移する動作について説明する。
図29および図30を参照して、時刻t1において、制御信号S11は0Vに設定され、制御信号S12は20Vに設定され、制御信号S13は0Vに設定され、制御信号S14は20Vに設定され、制御信号S15は20Vに設定される。このとき、制御信号S12によって電界効果トランジスタTr14はオンし、制御信号S14によって電界効果トランジスタTr16はオンし、制御信号S15によって電界効果トランジスタTr22はオンする。そうすると、出力ノードNOUTから負荷へ論理ローレベルの信号が出力される。出力ノードNOUT側すなわち負荷から電界効果トランジスタTr22を介して接地ノードへ電流が流れる。
次に、時刻t2〜時刻t3において、制御信号S11は20Vに設定される。これにより、ノードbから抵抗R11、ノードcおよび電界効果トランジスタTr14を介して接地ノードへ電流が流れる。このとき、ノードbの電位Vbは20Vであり、ノードcの電位Vcは0Vであり、ノードdの電位Vdは0Vであり、ノードeの電位Veは0Vである。
図29および図31を参照して、次に、時刻t3〜時刻t4において、制御信号S14は0Vに設定され、制御信号S15は0Vに設定される。このとき、制御信号S14によって電界効果トランジスタTr16はオフし、制御信号S15によって電界効果トランジスタTr22はオフする。
次に、時刻t4〜時刻t5において、制御信号S12は0Vに設定される。このとき、制御信号S12によって電界効果トランジスタTr14はオフする。そうすると、ノードbからノードcへ電流が流れてノードcの電位Vcが上昇し、電界効果トランジスタTr13がオンする。また、ノードbに充電されていた20V相当の電荷がノードdへ流れ込み、ノードdの電位Vdが上昇する。ノードdの電位Vdが上昇することにより、電界効果トランジスタTr21がオンする。これにより、電源電圧VHが供給されるノードからノードaに電流が流れ、ノードaの電位Vaが上昇する。
ノードaの電位Vaが上昇すると、ノードaからキャパシタC1を介してノードbへの電位突き上げが発生し、ノードbの電位Vbが上昇する。すなわち、ノードbの電位VbはVaよりも高い電位を維持して上昇する。そして、ノードcは抵抗R1を介してノードbと接続されているため、ノードVcの電位VcはおおよそVc≒Vbを維持して上昇する。Vc≒Vbであるので、電界効果トランジスタTr13がオンし続け、ノードdとノードbとが電界効果トランジスタTr13を介して導通している。このため、ノードdの電位Vdも電位Vb,Vcの上昇に追随して上昇する。結局、電位Vb,Vc,Vdは電位Vaよりも高い電位を維持しながら電位Vaとともに上昇することで、電界効果トランジスタTr21がオンし続け、電源電圧VHが供給されるノードとノードaとが導通し、電源電圧VHがノードaへ供給される。すなわち、出力ノードNOUTから負荷へ論理ハイレベルの信号が出力される。また、ノードeの電位Veはノードaの電位Vaとほぼ等しくなる。そして、時刻t6〜時刻t7において、制御信号S11は0Vに設定される。
次に、初期状態において、半導体装置102の出力信号が論理ハイレベルから論理ローレベルへ遷移する動作について説明する。
図29および図32を参照して、時刻t5〜時刻t8において、電界効果トランジスタTr21がオンしているので、ノードaの電位Vaおよびノードeの電位Veはたとえば400Vであり、ノードbの電位Vbおよびノードdの電位Vdはノードaおよびノードeより高い電位、たとえば約10V高い約410Vである。
次に、時刻t8〜時刻t9において、制御信号S12が20Vに設定される。これにより、電界効果トランジスタTr14がオンし、ノードbから電界効果トランジスタTr14を介して接地ノードへ電流が流れ、ノードcの電位Vcが0Vになる。そうすると、電界効果トランジスタTr13がオフする。
次に、時刻t9〜時刻t10において、制御信号S13が20Vに設定される。これにより、キャパシタC14を介してノードeの電位が突き上げられ、ノードeの電位Veが電位Va=400Vを超える値、たとえば約410Vとなる。これにより、電界効果トランジスタTr15がオンするため、ノードdとノードaとが導通し、ノードdとノードaとがほぼ同電位となる。これにより、電界効果トランジスタTr21がオフする。
図29および図33を参照して、時刻t10〜時刻t11において、制御信号S15が20Vに設定される。これにより、電界効果トランジスタTr22がオンする。そうすると、ノードaの電位Vaが0Vとなり、出力ノードNOUTから負荷へ論理ローレベルの信号が出力される。出力ノードNOUT側すなわち負荷から電界効果トランジスタTr22を介して接地ノードへ電流が流れる。この際、オン状態にある電界効果トランジスタTr15を介してノードdとノードaが電気的に接続されているため、ノードaの電位低下に伴いノードdの電位も低下し、電界効果トランジスタTr21のオフ状態が保たれる。また、ノードaの電位Vaが低下し、ノードeの電位Veとの差がツェナーダイオードD12のツェナー降伏電圧に達すると、ノードeからノードaへ電流が流れ、電位Vaの低下に伴い電位Veも低下していく。これにより、ノードeとノードaの電位差を適当な電位差に抑えることができるため、電界効果トランジスタTr15のゲート絶縁膜の破壊を防ぐことができる。
次に、時刻t12〜時刻t13において、制御信号S13が0Vに設定され、制御信号S14が20Vに設定される。これにより、電界効果トランジスタTr15がオフし、電界効果トランジスタTr16がオンする。そうすると、ノードeの電位Veが0Vになる。ノードc,d,eの電位Vc,Vd,Veはいずれも0Vになる。
図34〜図37は、本発明の第2の実施の形態に係る半導体装置の出力信号が論理ローレベルから論理ハイレベルへ遷移する際の回路の状態を時系列的に示す図である。図38〜図41は、本発明の第2の実施の形態に係る半導体装置の出力信号が論理ハイレベルから論理ローレベルへ遷移する際の回路の状態を時系列的に示す図である。図34〜図41において、矢印の向きおよび太さはそれぞれ電流の向きおよび大きさを示している。また、図34〜図41は、半導体装置が立ち上げられて動作が安定した後の定常状態を示している。
まず、定常状態において、半導体装置102の出力信号が論理ローレベルから論理ハイレベルへ遷移する動作について説明する。
図29および図34を参照して、時刻t13〜時刻t14において、制御信号S11は0Vに設定され、制御信号S12は20Vに設定され、制御信号S13は0Vに設定され、制御信号S14は20Vに設定され、制御信号S15は20Vに設定されている。このとき、制御信号S12によって電界効果トランジスタTr14はオンし、制御信号S14によって電界効果トランジスタTr16はオンし、制御信号S15によって電界効果トランジスタTr22はオンしている。このとき、出力ノードNOUTから負荷へ論理ローレベルの信号が出力される。出力ノードNOUT側すなわち負荷から電界効果トランジスタTr22を介して接地ノードへ電流が流れる。また、ノードa,b,c,d,eの電位はいずれも0Vである。ただし厳密には、前回の論理ハイレベル出力時に充電した際の電荷が残っており、ノードbの電位が数V程度残っている場合があるが、この場合も回路動作上、問題はない。この場合は、ノードbから抵抗R11、ノードcおよび電界効果トランジスタTr14を介して接地ノードへ若干の電流が流れる。
図29および図35を参照して、次に、時刻t14〜時刻t15において、制御信号S11は20Vに設定される。これにより、ノードbの電位Vbは約20Vとなる。また、電界効果トランジスタTr14がオン状態であるため、ノードbから抵抗R11、ノードcおよび電界効果トランジスタTr14を介して接地ノードへ若干の電流が流れる。たとえば抵抗R11として10kΩの抵抗を用いた場合、およそ2mAの電流が流れる。この時、抵抗R11よりも電界効果トランジスタTr14の電流駆動能力を高く設定することにより、ノードcの電位は0Vのままとなり、引き続き電界効果トランジスタTr13はオフ状態にある。
図29および図36を参照して、次に、時刻t15〜時刻t16において、制御信号S14は0Vに設定され、制御信号S15は0Vに設定される。このとき、制御信号S14によって電界効果トランジスタTr16はオフし、制御信号S15によって電界効果トランジスタTr22はオフする。これにより、負荷から電界効果トランジスタTr22を介して接地ノードへ電流が流れなくなる。
一方、負荷からノードaへは電流が流れ続けるため、まだ電界効果トランジスタTr21がオンしていないにも関わらず、ノードaの電位Vaの上昇が始まる。そうすると、ノードaがキャパシタC1を介してノードbの電位を突き上げ、ノードbの電位Vbが上昇する。すなわち、ノードbの電位Vbはノードaの電位Vaよりも高い状態を維持して上昇する。ただし、前述のようにノードbから電界効果トランジスタTr14を通して接地ノードへ電流が漏れている事などのために、電位Vbと電位Vaとの差は20V未満となる。ここで、ノードcの電位Vcは0Vのままなので、電界効果トランジスタTr13はオフしている。
また、ノードaからダイオードD12を介してノードeへ電流が流れ、ノードeの電位Veが上昇し、ノードaの電位Vaとほぼ等しくなる。これにより、電界効果トランジスタTr15がオンし、ノードaから電界効果トランジスタTr15を介してノードdへ電流が流れ、ノードaの電位上昇に伴いノードdの電位も上昇する。すなわち、電界効果トランジスタTr15は、論理ハイレベルから論理ローレベルへ遷移する際に用いられるのに加えて、論理ローレベルから論理ハイレベルへ遷移する際にも用いられる。
図29および図37を参照して、次に、時刻t16〜時刻t17において、制御信号S12は0Vに設定される。このとき、制御信号S12によって電界効果トランジスタTr14はオフする。そうすると、ノードbからノードcに流れる電流により、ノードcの電位Vcが上昇し、電界効果トランジスタTr13がオンする。また、これにより電界効果トランジスタTr13を介してノードbからノードdへ電流が流れる。特に、この電界効果トランジスタTr13がオンするタイミングは、ノードaの電位Vaが負荷からの電流によって400Vに到達した後となるように、時刻t16を設定することが好ましい(負荷からの電流によって電位Vaが400Vまで上昇すると、ダイオードD16がオンして電流は電源電圧VHのノードへ流れるため、電位Vaは400Vを超えては上昇しない)。結局、ノードcが抵抗R11によってノードbに接続されているため電界効果トランジスタTr13はオン状態にあり、Vb=Vc=Vdへと近づく。時刻t14〜時刻t15においてノードbに20V充電したことにより、ノードbの電位はVa=400Vよりも高い値、たとえば410V程度となる。Vd=Vb>Vaが維持されるため、電界効果トランジスタTr21がオンし続け、電源電圧VHが供給されるノードとノードaとが導通し、電源電圧VHがノードaへ供給される。すなわち、出力ノードNOUTから負荷へ論理ハイレベルの信号が出力される。また、ノードeの電位Veはノードaの電位Vaと等しくなる。そして、時刻t18〜時刻t19において、制御信号S11は0Vに設定される。
次に、定常状態において、半導体装置102の出力信号が論理ハイレベルから論理ローレベルへ遷移する動作について説明する。
図29および図38を参照して、時刻t17〜時刻t20において、電界効果トランジスタTr21がオンしているので、ノードaの電位Vaおよびノードeの電位Veは400Vであり、ノードbの電位Vbおよびノードdの電位Vdはノードaおよびノードeよりたとえば10V高い410Vである。
次に、時刻t20〜時刻t21において、制御信号S12が20Vに設定される。これにより、電界効果トランジスタTr14がオンし、ノードbから電界効果トランジスタTr14を介して接地ノードへ電流が流れ、ノードcの電位Vcが0Vになる。そうすると、電界効果トランジスタTr13がオフする。また、ノードbの電位Vbが徐々に低下する。
次に、図29および図39を参照して、時刻t21〜時刻t22において、制御信号S13が20Vに設定される。これにより、ノードeの電位VeがキャパシタC14を介してS13によって突き上げられて上昇する。これにより、電界効果トランジスタTr15がオンするため、ノードdとノードaとが導通し、ノードdとノードaとがほぼ同電位となる。これにより、電界効果トランジスタTr21がオフする。
ここで、ノードaから負荷へ電流が流れ続けているため、電界効果トランジスタTr22がオフしているにも関わらず、ノードaの電位Vaの低下が始まる。電界効果トランジスタTr15がオンしているため、ノードaの電位Vaの低下により、ノードdの電位Vdも低下し、また、キャパシタC11を介してノードbの電位Vbも低下する。また、電位Vaが低下しVe−VaがツェナーダイオードD12のツェナー降伏電圧に達すると、ノードeからノードaへ電流が流れ、電位Vaの低下に伴い電位Veも低下していく。これにより、ノードeとノードaの電位差を適当な電位差に抑えることができるため、電界効果トランジスタTr15のゲート絶縁膜の破壊を防ぐことができる。やがて、負荷への電流が流れ続けることにより、電位Vaが接地電圧にまで低下する(このとき図29に示したダイオードD17がオンし、接地ノードから負荷への電流経路が生じるため、電位Vaは接地電位より下がることはない)。
次に、図29および図40を参照して、時刻t22〜時刻t23において、制御信号S15が20Vに設定される。このタイミングは、電位Vaが接地電位まで低下した後となるように調整することが好ましい。これにより、電界効果トランジスタTr22がオンする。そうすると、ノードaから電界効果トランジスタTr22を介して接地ノードへ電流が流れ、出力ノードNOUTから負荷へ論理ローレベルの信号が出力される。出力ノードNOUT側すなわち負荷から電界効果トランジスタTr22を介して接地ノードへ電流が流れる。このとき、電界効果トランジスタTr15がオンしているため、ノードdの電位Vdも低下する。ノードa,c,dの電位は0Vになる。また、キャパシタC1を介してノードaがノードbの電位を引き下げ、ノードbの電位も数Vにまで低下する。
次に、図29および図41を参照して、時刻t24〜時刻t25において、制御信号S13が0Vに設定され、制御信号S14が20Vに設定される。これにより、オンした電界効果トランジスタTr16によってノードeが接地電位になり、電界効果トランジスタTr15がオフする。すなわち、ノードa,c,d,eの電位がいずれも0Vになる。また、ノードbに残った電荷は、半導体装置102の出力信号が次に論理ローレベルから論理ハイレベルへ遷移する動作になるまでゆっくり低下する。
なお、本発明の第2の実施の形態に係る半導体装置では、論理ハイレベル出力から論理ローレベル出力に切り替える際に制御信号S12を20Vとしてから(図29のt8〜t9等)、再び論理ハイレベル出力に切り替えるまでの間(図29のt16〜t17)、制御信号S12として20Vを印加し続け、電界効果トランジスタTr14をオンさせ続けている。しかしながら、必ずしもこのタイミング制御を採用する必要はなく、たとえば、ノードcの電位Vcが0Vとなった時点で制御信号S12を0Vとして電界効果トランジスタTr14をオフしてもよい。
半導体装置102では、電界効果トランジスタTr21およびTr22の両方がオンしないように制御されるため、電界効果トランジスタTr21およびTr22を通して貫通電流が流れることを防ぐことができる。
特許文献1に記載の構成では、電界効果トランジスタTr21,Tr22に対応するものとしてパワーMOSFETが用いられており、電界効果トランジスタTr13〜Tr16に対応するものとして「LDMOS」と呼ばれる横型の高耐圧MOSトランジスタが用いられている。パワーMOSFETおよび高耐圧MOSFETを一体形成することは困難であるため、特許文献1に記載の構成ではプロセスコストが増大してしまう。
これに対し、本発明の第2の実施の形態に係る半導体装置では、ハイサイド駆動部63、電界効果トランジスタTr21および電界効果トランジスタTr22は半導体チップ71に含まれている。すなわち、ハイサイド駆動部63においてノーマリーオフ型のGaN電界効果トランジスタを用いることにより、パワー半導体素子として用いられる電界効果トランジスタTr21およびTr22と高耐圧トランジスタとして用いられる電界効果トランジスタTr13〜Tr16とを同一基板上に形成することができる。したがって、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。
また、半導体装置102では、その入力電圧範囲をたとえば0V〜20Vとしながら、出力電圧範囲をたとえば0V〜400Vとすることができる。これにより、ハイサイドドライバを制御するためのロジック回路は、一般的なMOSプロセスで製造可能となるため、製造コストを低減することができる。すなわち、本発明の第2の実施の形態に係る半導体装置では、入力信号処理部65およびローサイド駆動部64は半導体チップ72に含まれている。すなわち、電界効果トランジスタTr21およびTr22ならびにハイサイド駆動部63以外の回路である制御ロジックがCMOSプロセスのみを用いて一体形成されている。これにより、製造コストをさらに低減することができる。
本実施形態では、電界効果トランジスタTr21およびTr22としてノーマリーオフ型のトランジスタを用いているため、仮に何らかのトラブルにより、ハイサイド駆動部及びローサイド駆動部からの駆動信号が停止しても、電源電圧VHを供給する電源から接地ノードへの貫通パスが生じないため、フェイルセーフの観点から好ましい形態である。
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第3の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてノーマリーオフ型の電界効果トランジスタを追加した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図42は、本発明の第3の実施の形態に係る半導体装置の構成を示す図である。
図42を参照して、半導体装置103は、半導体装置101と比べて、さらに、電界効果トランジスタTr11を備える。
電界効果トランジスタTr11はノーマリーオフ型であり、たとえば絶縁ゲート型電界効果トランジスタである。
カスコード接続された電界効果トランジスタTr1,Tr11の組は、ノーマリーオフ型の第1のスイッチング機能部として、1つのトランジスタのように動作する。
ハイサイド駆動部62からの駆動信号およびローサイド駆動部64からの駆動信号によって半導体装置103のハイサイドがオンするとき、電界効果トランジスタTr1およびTr11で構成されるトランジスタがオンし、また、電界効果トランジスタTr2およびTr12で構成されるトランジスタがオフする。このとき、出力電圧VAのレベルは電源電圧VHとなる。
また、これらの駆動信号によって半導体装置103のローサイドがオンするとき、電界効果トランジスタTr1およびTr11で構成されるトランジスタがオフし、また、電界効果トランジスタTr2およびTr12で構成されるトランジスタがオンする。このとき、出力電圧VAのレベルはゼロボルトとなる。
ハイサイド駆動部62、電界効果トランジスタTr1および電界効果トランジスタTr2はGaNプロセスによって製造された半導体チップ71に含まれている。なお、ローサイド出力に用いる電界効果トランジスタTr2はこの半導体チップ71に含めずに別の半導体チップ上に形成することも可能である。しかしながら、上記のように同一の半導体チップ71上に形成する方が、部品点数が減ることで半導体装置を小型化することができる。
入力信号処理部65およびローサイド駆動部64はCMOSプロセスによって製造された半導体チップ72に含まれている。特に好ましい実施形態としては、電界効果トランジスタTr11,Tr12も半導体チップ72に含まれる。
図43は、本発明の第3の実施の形態に係るハイサイド駆動部、および半導体装置の出力段の構成を示す図である。
図43を参照して、電界効果トランジスタTr1は、たとえば400Vである電源電圧VHが供給されるノードに結合されたドレインと、電界効果トランジスタTr11のドレインに結合されたソースと、キャパシタC1の第2端および出力ノードNOUTに結合されたゲートとを有する。電界効果トランジスタTr11は、電界効果トランジスタTr1のソースに結合されたドレインと、キャパシタC1の第2端および出力ノードNOUTに結合されたソースと、電界効果トランジスタTr5のソースおよび電界効果トランジスタTr6のドレインに結合されたゲートとを有する。ダイオードD16は、電界効果トランジスタTr1のドレインに結合されたカソードと、電界効果トランジスタTr11のソースに結合されたアノードとを有する。電界効果トランジスタTr2は、出力ノードNOUTに結合されたドレインと、ソースと、接地ノードに結合されたゲートとを有する。電界効果トランジスタTr12は、電界効果トランジスタTr2のソースに結合されたドレインと、接地ノードに結合されたソースと、制御信号S1を受けるゲートとを有する。ダイオードD17は、電界効果トランジスタTr2のドレインに結合されたカソードと、電界効果トランジスタTr12のソースに結合されたアノードとを有する。
また、ハイサイド駆動部62は、キャパシタC1の第2端、電界効果トランジスタTr11のソースおよび電界効果トランジスタTr2のドレインの結合ノードであるノードaと、ダイオードD2のカソード、抵抗R1の第1端、抵抗R2の第1端、電界効果トランジスタTr5のドレインおよびキャパシタC1の第1端の結合ノードであるノードbと、抵抗R2の第2端、電界効果トランジスタTr4のドレインおよび電界効果トランジスタTr5のゲートの結合ノードであるノードcと、電界効果トランジスタTr5のソース、電界効果トランジスタTr6のドレインおよび電界効果トランジスタTr11のゲートの結合ノードであるノードdとを有する。
半導体装置103の各種動作は、半導体装置101と同様であるため、ここでは詳細な説明を繰り返さない。
半導体装置103では、電界効果トランジスタTr11の閾値電圧の極性が正であることから、負電圧の使用を減らすことができる。これにより、入力信号処理部65の構成を簡略化することができる。具体的には、半導体装置101では、たとえば、固定電圧VN1を−10Vとし、固定電圧VN2を−5Vとし、制御信号S2の電圧レベルを0Vおよび−10Vとし、制御信号S3の電圧レベルを−10Vおよび−15Vとし、制御信号S4の電圧レベルを−5Vおよび−10Vとし、制御信号S5の電圧レベルを15Vおよび−5Vとした。
これに対して、半導体装置103では、図43に示すように、たとえば、固定電圧VN1を−5Vとし、固定電圧VN2を0Vとし、制御信号S2の電圧レベルを0Vおよび−5Vとし、制御信号S3の電圧レベルを−5Vおよび−10Vとし、制御信号S4の電圧レベルを0Vおよび−5Vとし、制御信号S5の電圧レベルを15Vおよび0Vとすることができる。すなわち、各負電圧の絶対値を半導体装置101よりも低くすることができるため、回路をより簡略にすることが可能である。
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第3の実施の形態に係る半導体装置では、第1の実施の形態に係る半導体装置と同様に、パワー半導体素子として用いられる電界効果トランジスタTr1およびTr2と高耐圧トランジスタとして用いられる電界効果トランジスタTr3〜Tr6とを同一基板上に形成することができるため、パワー半導体素子を駆動するためのドライバを低コストで得ることができる。
なお、電界効果トランジスタTr11およびTr12が内蔵ダイオードを有する場合には、ダイオードD16およびD17のアノードは、それぞれ電界効果トランジスタTr11およびTr12のドレインと接続してもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。