JP5320607B2 - 内部電圧発生回路 - Google Patents

Description

この発明は、集積回路装置内部で利用される内部電圧を発生する内部電圧発生回路に関し、特に、内部電圧の温度補償機能を有する内部電圧発生回路の構成に関する。

半導体素子の動作特性は、温度依存性を有し、また、抵抗素子の抵抗値にも温度依存性が存在する。このような半導体素子および抵抗素子などの能動素子および受動素子を用いて回路を構成した場合、回路の動作特性に温度依存性が生じ、所望の特性を安定に得ることができなくなる場合が生じる。たとえば、不揮発性メモリにおいては、電荷蓄積層に電荷を蓄積して情報を記憶する。この電荷の移動速度は、温度依存性があり、温度が上昇すると、格子振動などの影響により、電荷の移動速度が低下する。したがって、この場合、一定の時間内に十分な電荷を移動させることができなくなり、データ書込／消去／保持特性が劣化する場合が生じる。

このような素子特性の温度依存性を補償し、広範囲に亘って安定な動作特性を得るために、一般に、温度依存性を有する内部電圧を生成し、回路特性劣化を抑制することが行なわれる。すなわち、内部電源電圧などの内部電圧に温度補償を行なって、温度依存性をもたせる。この温度補償を行うために、温度センサーを利用して、半導体集積回路装置が形成される半導体チップの温度を検出し、その検出温度に従って電圧レベルまたは回路動作特性を変更する。

このような温度検出回路の構成の一例が、特許文献１（特開２００７−１９２７１８号公報）、特許文献２（特開２００５−１６９９２号公報）および特許文献３（特開２００４−８５３８４号公報）に示されている。特許文献１（特開２００７−１９２７１８号公報）においては、温度に依存しない電圧と温度に依存する電圧とを生成し、これらの温度に依存する電圧と温度に依存しない電圧とを差分しかつ増幅して第２の温度依存電圧を生成する。この第２の温度依存電圧を温度に依存しない基準電圧と比較し、この比較結果に基づいて温度を示す信号を活性化する（温度に依存しない電圧を参照して、第２の温度依存電圧をアナログ／デジタル変換する）。

特許文献１においては、この温度依存電圧の電源電圧および製造プロセスに対する依存性をなくし、温度等に依存させることにより、プロセスばらつきおよび電源電位変動の影響を受けることなく、安定にチップ温度を検出することを図る。この特許文献１においては、一実施の形態として、温度検出結果に従って、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のリフレッシュ間隔が調整され、高温時にはリフレッシュ間隔が短くされ、低温時にはリフレッシュ間隔が長くされる。

特許文献２（特開２００５−１６９９２号公報）は、温度測定精度を改善することを目的とする温度検出装置を開示している。すなわち、定電流およびＮ倍定電流供給時のダイオード接続されたバイポーラトランジスタのベース−エミッタ間電圧の差分値を求め、この差分値により、温度を検出する。差分値は、定電流およびＮ倍定電流をデジタル値に変換して生成される。

特許文献２においては、Ｎ倍定電流を生成するために、Ｎ個のトランジスタに並列に、それぞれ定電流源からの定電流を供給して、定電流およびＮ倍定電流の整合性を改善することを図る。

特許文献３（特開２００４−８５３８４号公報）は、レベルがプログラム可能な基準電圧を生成し、この基準電圧に応じた電流をダイオード素子に流しダイオード素子の降下電圧をボルテージフォロワにより生成してアナログ電圧を生成する。このアナログ電圧をＡ／Ｄ変換回路によりデジタル値に変換する。このＡ／Ｄ変換回路においては、カウンタのカウント値により調整されるデジタル電圧をアナログ電圧と比較器で比較し、その比較結果に基づいてカウント値がレジスタに格納される。比較結果により求められた温度情報がレジスタに格納され、外部のＣＰＵに伝送されて、温度補償が行われる。

この特許文献３は、電気光学素子などの動作環境温度に依存して動作特性（透過率等）が異なるため、この環境温度に対応した電圧を印加するために、製造プロセスおよび温度の影響を抑制して、温度補償を高精度で行なうことを図る。
特開２００７−１９２７１８号公報 特開２００５−１６９９２号公報 特開２００４−８５３８４号公報

内部電圧の温度補償を行なう場合、この内部電圧の補償範囲が小さい場合には、回路動作上問題は生じない。この内部電圧は中心値に対応して各回路の動作特性が設定され、たとえばＭＯＳトランジスタが安定に動作させることができる。しかしながら、この内部電圧の温度補償を大きく行ない、その電圧範囲が広く、電圧が温度に依存して大きく変化する場合には、ＭＯＳトランジスタの動作条件が厳しくなる問題が生じる。たとえば、内部電源電圧の温度補償を大きくした場合、ＭＯＳトランジスタのゲート−ソース間電圧がそのしきい値電圧近傍となり、ＭＯＳトランジスタを安定に動作させることができず、回路の安定動作を保障することができなくなる。また、温度依存電圧を生成する増幅器においても、感度が悪い動作領域で動作する場合が生じ、正確に温度補償された電圧を生成することができなくなる。

上述の特許文献１においては、チップ温度をデジタル値として求めて出力しており、この検出デジタル値（デジタル変換された温度）情報に対しさらに温度補償を行なう構成は示されていない。すなわち、特許文献１においては、この検出温度をデジタル値に変換し、そのデジタル温度値に従って、ＤＲＡＭのリフレッシュ間隔を調整しているだけである。内部電源電圧が温度依存性を有する場合において、この温度検出部の動作特性を補償する構成および動作の安定化については何ら教示も示唆もしていない。

特許文献２は、ＮＰＮバイポーラトランジスタを用いて温度測定をより高精度に行なうことを目的としており、この検出温度を示すデジタル値を、どのように利用するかについては何ら開示していない。また、検出温度に応じて大きな温度依存性を有する電圧を生成する場合の、回路動作の安定化および温度依存電圧の精度保障を行う構成については，何ら教示も示唆もしていない。

特許文献３においては、プログラム可能なレベルを有する基準分割電圧に応じた電流をダイオード素子に流し、このダイオード素子の降下電圧をボルテージフォロアを用いてアナログ電圧に変換し、このアナログ電圧をデジタル値に変換して、外部のＣＰＵ（中央演算処理装置）に伝達する。ＣＰＵにおいて、このデジタル温度情報に従って、必要な温度補償を行なっている。しかしながら、この特許文献３においても、プログラム可能なレベルの基準電圧の生成部および内部電圧生成部において、その基準分割電圧および内部電圧が温度依存性を有し、温度に応じて電圧レベルが変化する場合の、これらの電圧を生成する回路の動作特性の変動については何ら考察していない。また、このデジタル変換された電圧（温度）情報を用いて、どのように内部電圧の温度補償を行なうかについての構成は示されていない。

それゆえ、この発明の目的は、内部電圧の広い温度範囲に亘る温度補償を高精度で行なうことのできる内部電圧発生回路を提供することである。

この発明に係る内部電圧発生回路は、温度依存性を有しない参照電圧から温度依存性を有する基準電圧を生成し、この基準電圧をデジタル値にアナログ／デジタル変換回路により変換する。このアナログ／デジタル変換回路の出力デジタル値を、生成する内部電圧のレベルを規定する基本デジタル値と加算し、その加算結果をデジタル／アナログ変換し、アナログ変換値に基づいて必要な内部電圧を生成する。

基準電圧発生回路は、温度依存性を有しない参照電圧から温度依存性を有する基準電圧を生成する回路を含む。

電源回路は、温度依存性を有しない参照電圧に対応する電圧を第１電源ノードに生成する内部電源と、第１電源ノードと第２電源ノードとの電圧を抵抗分割して複数レベルの分圧電圧を生成する抵抗分圧回路と、該加算回路からの出力デジタル値に従って複数レベルの分圧電圧を選択して前記アナログ変換電圧を生成する選択回路とを備える。

温度依存性を有する基準電圧をアナログ／デジタル変換し、基準デジタル値と加算する。デジタル値の加算値を利用しているため、内部電圧の温度補償によりアナログ回路の動作条件が厳しくなるのは回避することができ、広い範囲に亘る温度特性を有する電源電圧（内部電圧）を制御性よく安定に発生することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う内部電圧発生回路を含む半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置１は、内部電圧ＶＣＰＰの所望電圧レベルを規定する基本電圧コード（デジタル値）ＴＮ＿ＶＲＥＦ＜４：０＞を生成するレベル設定回路２と、温度に依存しない参照電圧ＶＯＵＴ１６を生成する参照電圧発生回路４と、これらの基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞および参照電圧ＶＯＵＴ１６に従って内部電圧ＶＣＰＰを生成する内部電圧発生回路６を含む。内部電圧発生回路６が内部電源線９上に内部電圧ＶＣＰＰを生成し、この内部電圧ＶＣＰＰが、内部電圧使用回路８により使用される。

レベル設定回路２は、内部電圧ＶＣＰＰの用途に応じて、必要とされる電圧レベルを規定する基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞を生成する。この基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞は、内部電圧使用回路８における内部電圧ＶＣＰＰの用途に応じて一意的に定められる。

参照電圧発生回路４は、一例として、正の温度特性および負の温度特性を有するトランジスタ素子等を利用して、温度依存性を有しない所定電圧レベルの参照電圧ＶＯＵＴ１６を生成する。

内部電圧発生回路６は、その構成は、以後に詳細に説明するが、以下の処理を実行する。すなわち、参照電圧ＶＯＵＴ１６に温度特性を付加して、温度依存性を有する基準電圧を生成する。この温度依存性を有する基準電圧を、デジタル情報に変換し、生成したデジタル基準電圧を基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞と加算する。このデジタル加算値に対してデジタル／アナログ変換を行ない、アナログ変換値に基いて内部電圧ＶＣＰＰを生成する。

内部電圧発生回路６においては、デジタル加算を行なうことにより、内部で温度特性が付加された基準電圧の温度補償範囲（電圧変化範囲）を小さくし、基準電圧を安定にかつ正確に生成する。その小さくされた温度補償範囲を、加算操作により大きくすることができ、安定に参照電圧に対して、広い電圧範囲の温度特性を安定にかつ制御性よく付加することができる。

内部電圧使用回路８は、この内部電圧ＶＣＰＰを使用する回路であればよく、たとえばフラッシュメモリなどにおいて、この内部電圧ＶＣＰＰが消去／書込電圧の場合、消去／書込モードに応じて選択フラッシュメモリセルに、消去／書込電圧を供給する。

なお、上述の構成において、レベル設定回路２が内部電圧発生回路６と同一チップ上に集積化されるとして示している。このレベル設定回路は、例えば、フラッシュメモリにおいて動作モードに応じて内部動作制御を行うとともに内部電圧のレベルを設定する制御回路に含まれていてもよい。

図２は、図１に示す内部電圧発生回路６の構成の一例を概略的に示す図である。図２において、内部電圧発生回路６は、温度依存性を有するアナログ内部基準電圧ＶＲＥＦ１６を生成する温度特性付加回路１０と、アナログ内部基準電圧ＶＲＥＦ１６を４ビットデジタル値ＴＮ＿ＶＲＦＡＤ＜３：０＞に変換するアナログ／デジタル変換回路１２と、基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞とデジタル変換された基準電圧値（以下、デジタル基準電圧コードと称す）ＴＮ＿ＶＲＦＡＤ＜３：０＞とを加算する加算回路１４と、加算回路１４の出力デジタル値（対象基準電圧コードと以下称す）ＴＮ＿ＶＲＥＦ２＜４：０＞および参照電圧ＶＯＵＴ１６に従って内部電圧（内部電源電圧）ＶＣＰＰを生成する内部電源回路１６とを含む。

温度特性付加回路１０は、図１に示す参照電圧発生回路４からの温度依存性のない参照電圧ＶＯＵＴ１６に温度特性を付加して、温度依存性を有する内部基準電圧ＶＲＥＦ１６を生成する。内部基準電圧ＶＲＥＦ１６の温度依存性は小さく、電圧変化範囲は小さく、安定に温度特性付加回路１０を動作させることができる。

Ａ／Ｄ変換回路１２は、通常のアナログ／デジタル変換回路の構成を有し、温度特性付加回路１０からのアナログ内部基準電圧ＶＲＥＦ１６をアナログ／デジタル変換（Ａ／Ｄ変換）して、４ビットのデジタル基準電圧情報ＴＮ＿ＶＲＦＡＤ＜３：０＞を生成する。

加算回路１４は、通常のデジタル加算回路の構成を有し、図１に示すレベル設定回路２からの基準電圧コード情報ＴＮ＿ＶＲＥＦ＜４：０＞とＡ／Ｄ変換回路１２からのデジタル基準電圧情報ＴＮ＿ＶＲＦＡＤ＜３：０＞とをデジタル加算して、所望の温度依存性を有する基準電圧に対応する５ビットデジタル対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞を生成する。このデジタル加算により、広範囲に変化する温度補償値を有する基準電圧を生成することができる。

内部電源回路１６は、デジタル／アナログ変換機能を有し、対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞に基いて、対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞が有する温度依存性の大きな内部電圧（内部電源電圧）ＶＣＰＰを生成する。

内部電源回路１６は、加算回路１４からの下位４ビット基準電圧コードＴＮ＿ＶＲＥＦ２＜３：０＞をアナログ値に変換するＤ／Ａ変換回路２２を含み、内部基準電圧ＶＲＥＦ１６のオフセット電圧ＶＲＥＦＯＳを生成するオフセット電圧生成回路２０と、オフセット電圧生成回路２０からのオフセット電圧ＶＲＥＦＯＳと加算回路１４からの基準電圧最上位コードビットＴＮ＿ＶＲＥＦ２＜４＞とに従ってチャージポンプ動作を行なって内部電圧ＶＣＰＰを生成するチャージポンプ電圧発生回路２４を含む。

オフセット電圧生成回路２０は、参照電圧ＶＯＵＴ１６に応じた電圧を、４ビットコードＴＮ＿ＶＲＥＦ２＜３：０＞に従って抵抗分割して、アナログ電圧を生成してオフセット電圧ＶＲＥＦＯＳを生成する。したがって、このオフセット電圧ＶＲＥＦＯＳは、加算回路１４により、基準電圧ＶＲＥＦ１６と同様の温度特性が付加されることになり、温度に依存した電圧変化範囲を有する所望の電圧レベルの温度補償されたオフセット電圧ＶＲＥＦＯＳが生成される。

チャージポンプ電圧発生回路２４は、内部電圧ＶＣＰＰの電圧レベルをモニタするモニタ回路を含み、そのモニタレベルを、温度範囲に応じて調整する。このモニタレベルの調整が、コードビットＴＮ＿ＶＲＥＦ２＜４＞およびオフセット電圧ＶＲＥＦＯＳに従って行なわれる。

チャージポンプ動作により生成される内部電圧ＶＣＰＰの電圧レベルは、ｎ・ＶＯＵＴ１６＋ＶＲＥＦＯＳのレベルに設定され、オフセット電圧ＶＲＥＦＯＳの電圧（温度）依存性が、生成される内部電圧ＶＣＰＰに反映される。ｎは、チャージポンプ電圧発生回路２４に含まれるモニタ回路（レベル検出回路）の分圧比である（内部電圧の分圧電圧のレベルを、参照電圧ＶＯＵＴ１６と比較して、内部電圧ＶＣＰＰのレベルを調整する）。

図３は、図２に示す温度特性付加回路１０およびＡ／Ｄ変換回路１２の生成する基準電圧ＶＲＥＦ１６およびデジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞の対応を概略的に示す図である。図３において、横軸に温度Ｔａを示し、縦軸に電圧Ｖを示す。温度Ｔａの範囲は−４０℃から１６０℃であり、基準電圧ＶＲＥＦ１６の電圧範囲は１．３５Ｖから２．００Ｖである。室温ＲＴにおいては、基準電圧ＶＲＥＦ１６は１．６０Ｖに設定される。この図３に示すような基準電圧ＶＲＥＦ１６を利用することにより、基準電圧ＶＲＥＦ１６は、２００℃の温度変化に対して０．６５Ｖ変化するだけであり、３ｍＶ／℃の正の温度補償を行なうことができる。

図３に示すように、基準電圧ＶＲＥＦ１６を、２．００Ｖから１．３５Ｖの範囲を０．０５Ｖのステップで区切り、各電圧レベルに対し基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞が割当てられ、具体的にコード０からＦ（１６進表示ｈ）が各電圧レベルに割当てられる。基準電圧ＶＥＲＦ１６は、直線的に変化する。生成される基準電圧ＶＲＥＦ１６は、その電圧変化範囲が１．３５Ｖから２．００Ｖであり、温度補償範囲が比較的小さく、十分余裕をもって生成することができる。

図４は、図２に示す温度特性付加回路１０の構成の一例を示す図である。図４において、温度特性付加回路１０は、電源ノードに結合され、カレントミラー段を構成するＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＰＱ２と、参照電圧ＶＯＵＴ１６と基準電圧ＶＲＥＦ１６を差動増幅するＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２と、活性化信号ＤＥＴＯＮに従って温度特性付加回路１０を能動化するＮチャネルＭＯＳトランジスタＮＱ３を含む。

ＰチャネルＭＯＳトランジスタＰＱ１は、電源ノードと内部ノードＮＤ１の間に接続され、そのゲートが内部ノードＮＤ１に接続される。ＰチャネルＭＯＳトランジスタＰＱ２は、電源ノードと内部ノード（内部出力ノード）ＮＤ３の間に接続されかつそのゲートが内部ノードＮＤ１に接続される。ＮチャネルＭＯＳトランジスタＮＱ１は、内部ノードＮＤ１およびＮＤ２の間に接続されかつそのゲートに参照電圧ＶＯＵＴ１６を受ける。ＮチャネルＭＯＳトランジスタＮＱ２は、内部出力ノードＮＤ３および内部ノードＮＤ２の間に接続されかつそのゲートが内部出力ノードＮＤ３に接続される。

ＭＯＳトランジスタＮＱ１およびＮＱ２は、それぞれ、互いに異なるチャネル幅Ｗ１およびＷ２に設定され、ＮチャネルＭＯＳトランジスタＮＱ２のゲート（ノードＮＤ３）から基準電圧ＶＲＥＦ１６が生成される。

ＭＯＳトランジスタＮＱ３は、ノードＮＤ１と接地ノードの間に接続され、活性化信号ＤＥＴＯＮの活性化時、導通し、電源ノードから接地ノードに電流が流れる経路を形成する。

この活性化信号ＤＥＴＯＮは、図示しない制御回路から動作モードに応じて生成される。この動作モードは、内部電圧ＶＣＰＰを使用する動作モードであり、例えば、フラッシュメモリにおいて内部電圧が消去用高電圧の時には、消去モードが指定されたときに活性化される。また、この活性化信号ＤＥＴＯＮは、この内部電圧発生回路を含む半導体集積回路装置がイネーブル状態の間常時活性状態にあってもよい。内部電圧ＶＣＰＰが使用される動作モード時において、この活性化信号ＤＥＴＯＮが活性状態にあればよい。

図４に示す温度特性付加回路１０において、ＭＯＳトランジスタＰＱ１が、カレントミラー段のマスタを構成し、ＭＯＳトランジスタＮＱ１へ電流を供給する。ＭＯＳトランジスタＮＱ１は、そのゲートに与えられる参照電圧ＶＯＵＴ１６の電圧レベルに応じた電流を駆動する。カレントミラーにより、ＭＯＳトランジスタＰＱ１およびＮＱ１を流れる電流のミラー電流が、ＭＯＳトランジスタＰＱ２からＭＯＳトランジスタＮＱ２へ供給される。ＭＯＳトランジスタＮＱ２は、ゲートおよびドレインが相互接続されており、電流／電圧変換素子として動作し、ＭＯＳトランジスタＰＱ２から供給される電流に応じた電圧レベルに、基準電圧ＶＲＥＦ１６のレベルを設定する。ＭＯＳトランジスタＮＱ１およびＮＱ２は、それぞれチャネル幅がＷ１およびＷ２であり、互いに異なるチャネル幅に設定され、Ｗ１≠Ｗ２である。

今、説明を簡単にするために、ＭＯＳトランジスタＮＱ１は飽和領域で動作し、動作時電流Ｉ１を流すとする。ＭＯＳトランジスタＮＱ１を流れる電流Ｉ１は、ＭＯＳトランジスタＰＱ１から供給され、そのミラー電流が、ＭＯＳトランジスタＰＱ２からＭＯＳトランジスタＮＱ２に供給される。ＭＯＳトランジスタＰＱ１およびＰＱ２はサイズ（チャネル幅とチャネル長の比）が同じであり、ミラー比は１であるとする。この条件において、ＭＯＳトランジスタＮＱ１およびＮＱ２をそれぞれ流れる電流Ｉ１およびＩ２は次式で表わされる。

Ｉ１∝β１（ＶＯＵＴ１６−Ｖｔｈ）＾２、
Ｉ２∝β２（ＶＲＥＦ１６−Ｖｔｈ）＾２．
ここで、β１およびβ２は、それぞれ、ＭＯＳトランジスタＮＱ１およびＮＱ２のチャネル幅およびチャネル長の比に比例する定数である。また、記号＾は、べき乗を示す。

ここで、ミラー比ｍが、１であり、Ｉ１およびＩ２について次式が満たされる。
Ｉ２＝ｍ・Ｉ１＝Ｉ１
これらの式から、次式が導き出される。

ＶＲＥＦ１６＝Ａ・ＶＯＵＴ１６＋（１−Ａ）Ｖｔｈ、
Ａ＝（ｍ・Ｗ１／Ｗ２）＾（１／２）＝（Ｗ１／Ｗ２）＾（１／２）・・・（１）
ＭＯＳトランジスタＮＱ１およびＮＱ２のしきい値はともに等しくＶｔｈとしている。上式（１）において、右辺第１項は、定数である。右辺第２項において、ＭＯＳトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈは、負の温度依存性を有しており、温度上昇とともに小さくなる。したがって、上式（１）において、係数Ａを、１よりも大きな値に設定することにより、すなわち、チャネル幅Ｗ１およびＷ２について、Ｗ１＞Ｗ２の関係を満たすようにＭＯＳトランジスタＮＱ１およびＮＱ２を形成することにより、基準電圧ＶＲＥＦ１６に、比較的大きな正の温度依存性を持たせることができる。

また、しきい値電圧Ｖｔｈは、一般に、Ｖｔｈ０−ｋ・Ｔで表わされ、絶対温度Ｔに対して直線的に変化する。ここで、Ｖｔｈ０は、絶対零度におけるしきい値電圧を示し、ｋは、しきい値電圧の温度係数である。したがって、１．３５Ｖから２．００Ｖの範囲の温度依存性を有する電圧を、制御性よく温度に対して直線的に変化するように生成することができる。

また、図４に示す温度特性付加回路１０において、電源電圧ＶＣＣが３Ｖ系電源電圧の場合、その電圧範囲としては、３Ｖから３．６Ｖが許容される。従って、基準電圧ＶＲＥＦ１６が、１．３５Ｖから２．０Ｖの間で変化しても、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２のゲート−ソース間電圧としては、１Ｖ程度は確保でき、十分にこれらのＭＯＳトランジスタを安定に動作させることができ、安定に基準電圧ＶＲＥＦ１６を生成することができる。

図５は、図２に示すＡ／Ｄ変換回路１２の構成の一例を概略的に示す図である。図５において、Ａ／Ｄ変換回路１２は、基準電源線３１上の変換基準電圧ＶＲを分圧する抵抗分圧回路３０と、この抵抗分圧回路３０の出力電圧Ｖｄｉｖと参照電圧ＶＯＵＴ１６とを比較し、その比較結果に応じた信号を出力する比較器３２と、比較器３２の出力信号に従って電源ノードから基準電源線３１に電流を供給するＰチャネルＭＯＳトランジスタ３４と、変換基準電圧ＶＲを用いて、基準電圧ＶＲＥＦ１６をアナログ／デジタル変換するＡ／Ｄ変換部３６を含む。

抵抗分圧回路３０は、基準電源線３１と接地ノードとの間に直列に接続される抵抗素子３９ａおよび３９ｂを含む。これらの抵抗素子３９ａおよび３９ｂの接続ノードから分圧電圧Ｖｄｉｖが生成される。

比較器３２は、参照電圧ＶＯＵＴ１６と分圧電圧Ｖｄｉｖの差に応じた信号を出力し、参照電圧ＶＯＵＴ１６の電圧レベルが、分圧電圧Ｖｄｉｖよりも高い場合には、ローレベルの信号を出力し、ＭＯＳトランジスタ３４のコンダクタンスを上昇させ、変換基準電圧ＶＲのレベルを上昇させる。一方、参照電圧ＶＯＵＴ１６が、分圧電圧Ｖｄｉｖよりも低い場合には、比較器３２はハイレベルの信号を出力し、ＭＯＳトランジスタ３４のコンダクタンスを低下させる（オフ状態に設定する）。したがって、基準電源線３１上の変換基準電圧ＶＲは、分圧電圧Ｖｄｉｖと参照電圧ＶＯＵＴ１６とが等しくなるような電圧レベルに設定される。比較器３２、ＭＯＳトランジスタ３４および抵抗分圧回路３０を利用することにより、変換基準電圧ＶＲを、参照電圧ＶＯＵＴ１６に応じた、温度依存性を有することのない所望の電圧レベルの電圧に設定する。

Ａ／Ｄ変換部３６は、変換基準電圧ＶＲを動作電源電圧として用いて、基準電圧ＶＲＥＦ１６のアナログ／デジタル変換操作を行なう構成であればよく、逐次比較型および並列比較型のいずれの構成のアナログ／デジタル変換器が用いられてもよい。また、キャパシタの積分操作を利用する積分型Ａ／Ｄ変換部であってもよく、また、積分型の二重積分型アナログ／デジタル変換器であってもよい。この二重積分型構成の場合、特に、変換基準電圧ＶＲを利用することは要求されない（基準電圧ＶＲＥＦ１６により充電されたキャパシタの放電時間を、カウンタでカウントするため）。

これにより、温度依存性を有する基準電圧ＶＲＦ１６を、正確にアナログ／デジタル変換を行なって、基準電圧ＶＲＥＦ１６に対応するデジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞を生成することができる。

図６は、図２に示すオフセット電圧発生回路２０の構成の一例を概略的に示す図である。図６において、オフセット電圧生成回路２０は、基準電源ノード４０上の電圧ＶＤと参照電圧ＶＯＵＴ１６とを比較する比較器４１と、比較器４１の出力信号に従って電源ノードから基準電源ノード４０へ電流を供給するＰチャネルＭＯＳトランジスタ４２と、Ｄ／Ａ変換回路２２とを含む。Ｄ／Ａ変換回路２２において基準電源ノード４０からの電圧ＶＤを利用してアナログ候補電圧を生成し、加算回路からの対象基準電圧コードＴＮ＿ＶＲＥＦ２＜３：０＞に従って候補電圧の１つを選択し、アナログオフセット電圧ＶＲＥＦＯＳを生成する。

基準電源ノード４０の電圧ＶＤが、参照電圧ＶＯＵＴ１６よりも高いときには、比較器４１の出力信号がハイレベルとなり、ＭＯＳトランジスタ４２のコンダクタンスが低下し、電圧ＶＤのレベルを低下させる。一方、参照電圧ＶＯＵＴ１６の電圧レベルが、電圧ＶＤよりも高い場合には、比較器４１の出力信号がローレベルとなり、ＭＯＳトランジスタ４２のコンダクタンスが上昇し、電圧ＶＤの電圧レベルが上昇する。したがって、基準電源ノード４０の電圧ＶＤは、参照電圧ＶＯＵＴ１６と同一電圧レベルに設定される。比較器４１およびＭＯＳトランジスタ４２を利用することにより、基準電源ノード４０に対する電流供給量を大きくする（参照電圧ＶＯＵＴ１６を生成する回路の出力インピーダンスが大きく、その電流供給量（駆動力）が小さいため）。

Ｄ／Ａ変換回路２２は、基準電源ノード４０の電圧ＶＤを抵抗分割する分圧回路４３と、この抵抗分圧回路４３の出力電圧ＶＯＵＴ１−ＶＯＵＴ１５の１つの対象基準電圧コードＴＮ＿ＶＲＥＦ２＜３：０＞に従って選択して、オフセット電圧ＶＲＥＦＯＳを生成するセレクタ４４を含む。

この分圧回路４３により、１５ステップの電圧が、抵抗分圧により生成され、セレクタ４４において、対象基準電圧コードＴＮ＿ＶＲＥＦ２＜３：０＞をデコードし、そのデコード結果に従って１つの分圧電圧を選択することにより、オフセット電圧ＶＲＥＦＯＳが生成される。

なお、図２に示す加算回路１４の構成としては、単に５ビットデジタル加算を行うことのできる回路であればよい。

図７は、図２に示すチャージポンプ電圧発生回路２４の構成の一例を概略的に示す図である。図７において、チャージポンプ電圧発生回路２４は、活性化時、チャージポンプ動作により内部電源電圧ＶＣＰＰを生成するチャージポンプ５０と、図２に示す加算回路１４からの最上位デジタルコードビットＴＮ＿ＶＲＥＦ２＜４＞をデコードするデコーダ５２と、デコーダ５２の出力ビットＶＲＥＦＢ＜０＞およびＶＲＥＦＢ＜１＞に従って内部電源電圧ＶＣＰＰを分圧するデバイダ５４と、デバイダ５４の出力分圧電圧Ｖｃｄと参照電圧ＶＯＵＴ１６とに従ってチャージポンプ５０の動作を制御するディテクタ５６を含む。

チャージポンプ５０は、活性化時、キャパシタのチャージポンプ動作を利用して電荷を移動させることにより、内部電圧（内部電源電圧）ＶＣＰＰを生成する。

デコーダ５２は、対象基準電圧コードビットＴＮ＿ＶＲＥＦ２＜４＞の論理値“０”および“１”に従って、デコードビットＶＲＥＦＢ＜０＞およびＶＲＥＦＢ＜１＞の一方を“１”（Ｈレベル）に設定し、他方を“０”（Ｌレベル）に設定する。

デバイダ５４は、５つのＰチャネルＭＯＳトランジスタＰＴ１−ＰＴ５と、２つのＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２を含む。ＭＯＳトランジスタＰＴ１は、入力ノードＮＤ１０と内部ノードＮＤ１１の間に接続され、そのゲートが内部ノードＮＤ１１に接続される。ＭＯＳトランジスタＰＴ２は、入力ノードＮＤ１０と内部出力ノードＮＤ１２の間に接続され、かつそのゲートが内部ノードＮＤ１１に接続される。ＭＯＳトランジスタＰＴ１およびＰＴ２はカレントミラー段を構成し、同じ大きさの電流を流す（ミラー比が１の場合）。

ＭＯＳトランジスタＰＴ３およびＮＴ１は、入力ノードＮＤ１０と接地ノード（ＶＳＳ）の間に直列に接続され、ＭＯＳトランジスタＰＴ４およびＮＴ２が、内部ノードＮＤ１１と接地ノードの間に直列に接続される。ＭＯＳトランジスタＰＴ３およびＰＴ４のゲートへ、オフセット電圧ＶＲＥＦＯＳが与えられる。ＭＯＳトランジスタＮＴ１およびＮＴ２のゲートへは、それぞれデコーダ５２からのデコードビットＶＲＥＦＢ＜０＞およびＶＲＥＦＢ＜１＞が与えられる。

ＰチャネルＭＯＳトランジスタＰＴ３およびＰＴ４は、対応のＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２の導通時、オフセット電圧ＶＲＥＦＯＳと内部電圧ＶＣＰＰの電圧差に応じた電流を流す。この場合、デコードビットＶＲＥＦＢ＜０＞およびＶＲＥＦＢ＜１＞に従って、ＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２の一方が導通状態、他方が非導通状態であり、したがって、ＭＯＳトランジスタＰＴ３およびＰＴ４の一方に電流が流れる。

ＰチャネルＭＯＳトランジスタＰＴ５は、内部出力ノードＮＤ１２と接地ノードの間に接続され、そのゲートが接地ノードに接続される。したがって、ＰチャネルＭＯＳトランジスタＰＴ５は、抵抗素子として機能し、ＭＯＳトランジスタＰＴ２から供給される電流を電圧に変換して、分圧電圧Ｖｃｄを生成する。

ディテクタ５６は、分圧電圧Ｖｃｄと参照電圧ＶＯＵＴ１６を比較する比較器５７で構成される。この比較器５７は、参照電圧ＶＯＵＴ１６が、分圧電圧Ｖｃｄよりも高いときには、ポンプ活性化信号ＰＭＯＮを活性化し、チャージポンプ５０にポンプ動作を行なわせ、内部電圧ＶＣＰＰの電圧レベルを上昇させる。一方、分圧電圧Ｖｃｄが参照電圧ＶＯＵＴ１６よりも高い場合には、比較器５７は、ポンプ活性化信号ＰＭＯＮを非活性化し、チャージポンプ５０のポンプ動作を停止させる。したがって、このチャージポンプ５０が生成する内部電圧ＶＣＰＰは、参照電圧ＶＯＵＴ１６と分圧電圧Ｖｃｄとが等しい電圧レベルとなる電圧レベルに設定される。

以下、デバイダ５４の動作について簡単に説明する。デコーダ５２からのデジタルコードビットＶＲＥＦＢ＜０＞が“１”であり、ＭＯＳトランジスタＮＴ１が導通状態のときを考える。参照電圧ＶＯＵＴ１６は、温度に依存しない一定の電圧（たとえば１．６Ｖ）である。

この場合、ＭＯＳトランジスタＰＴ３が、オフセット電圧ＶＲＥＦＯＳに応じた電流を、入力ノードＮＤ１０から接地ノードへ放電する。このとき、ＭＯＳトランジスタＰＴ１、ＰＴ４およびＮＴ２の経路には電流は流れない（ＭＯＳトランジスタＮＴ２は非導通状態）。しかしながら、ＭＯＳトランジスタＰＴ１は、ゲートおよびドレインが相互接続されており、ダイオードモードで動作し、そのしきい値電圧の絶対値に等しい電圧降下を生じた状態に内部ノードＮＤ１１を維持する。したがって、ＭＯＳトランジスタＰＴ２からＭＯＳトランジスタＰＴ５に対しても電流が流れ、内部出力ノードＮＤ１２の分圧電圧Ｖｃｄの電圧がＭＯＳトランジスタＰＴ５の抵抗モード動作により生成される。

分圧電圧Ｖｃｄが参照電圧ＶＯＵＴ１６よりも低い場合には、比較器５７の出力するポンプ活性化信号ＰＭＯＮがＨレベルであり、チャージポンプ５０がポンプ動作を行なって、内部電源電圧ＶＣＰＰの電圧レベルを上昇させる。一方、分圧電圧Ｖｃｄが参照電圧ＶＯＵＴ１６よりも低くなると、比較器５７の出力信号はＬレベルとなり、ポンプ活性化信号ＰＭＯＮが非活性化され、チャージポンプ５０がポンプ動作を停止する。したがって、内部電圧ＶＣＰＰの電圧レベルは、分圧電圧Ｖｃｄが参照電圧ＶＯＵＴ１６に等しい電圧レベルとなる。この場合、ＭＯＳトランジスタＰＴ２およびＰＴ３がともに内部入力ノードＮＤ１０にソースが結合されており、したがって、内部電圧ＶＣＰＰから供給される内部入力ノードＮＤ１０からＭＯＳトランジスタＰＴ２およびＰＴ５を介して流れる電流およびＭＯＳトランジスタＰＴ３を介して流れる電流は、互いに等しくなる。したがって、ＭＯＳトランジスタＰＴ３のゲート−ソース間電圧は、ＭＯＳトランジスタＰＴ５のゲート−ソース間電圧、すなわち分圧電圧Ｖｃｄと同じであり、したがって、定常状態においては、内部電圧ＶＣＰＰは、オフセット電圧ＶＲＥＦＯＦと参照電圧ＶＯＵＴ１６の和（ＶＲＥＦＯＳ＋ＶＯＵＴ１６）となる。ここで、ＭＯＳトランジスタＰＴ１−ＰＴ５の電流駆動力がすべて等しい（チャネル幅とチャネル長の比は等しい）とし、また、そのしきい値電圧の絶対値も等しいとしている。

一方、デコーダ５２からのデコードビットＶＲＥＦＢ＜１＞が“１”のＨレベルとなると、ＭＯＳトランジスタＮＴ２が導通状態、ＭＯＳトランジスタＮＴ１が非導通状態となる。この場合には、内部入力ノードＮＤ１０からＭＯＳトランジスタＰＴ１、ＰＴ４、およびＮＴ２を介して電流が流れる経路が形成され、一方、ＭＯＳトランジスタＰＴ３およびＮＴ１の電流が流れる経路は遮断される。ＭＯＳトランジスタＰＴ１およびＰＴ４には同じ大きさの電流が流れるため、ＭＯＳトランジスタＰＴ４およびＰＴ１のゲート−ソース間電圧は等しくなる。ＭＯＳトランジスタＰＴ１およびＰＴ２は、同一の大きさの電流を流すため、ＭＯＳトランジスタＰＴ５のゲート−ソース間電圧は、ＭＯＳトランジスタＰＴ１およびＰＴ４のゲートーソース間電圧に等しくなる。従って、定常状態においては、内部電源電圧ＶＣＰＰは、ＶＲＥＦＯＳ＋２・ＶＯＵＴ１６となる。

したがって、このデコーダ５２において、対象基準電圧コードビットＴＮ＿ＶＲＥＦ２＜４＞をデコードし、そのデコード結果に従ってＭＯＳトランジスタＮＴ１およびＮＴ２の一方を導通状態および他方を非導通状態として、電流が流れる経路における電圧降下量を調整することにより、内部電圧（内部電源電圧）ＶＣＰＰは、参照電圧ＶＯＵＴ１６から２・ＶＯＵＴ１６＋ＶＲＥＦＯＳの間にまで、オフセット電圧ＶＲＥＦＯＳ、すなわち基準電圧ＶＲＥＦ１６に従って変化させることができる。参照電圧ＶＯＵＴが１、６Ｖのとき、オフセット電圧ＶＲＥＦＯＳが、温度に応じて０．０Ｖから１．５Ｖまで変化する場合、内部電圧は、１．６Ｖから４．７Ｖの間で変化させることができる。実使用時には、以下に説明するように、基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞のオフセットにより、オフセット電圧ＶＲＥＦＯＳの電圧変化範囲は、制限され、応じて、内部電圧ＶＣＰＰの電圧範囲も制限される。

最大４．７Ｖの内部電圧が生成される場合においても、ディテクタ５４において、ＭＯＳトランジスタＰＴ１−ＰＴ５のゲート−ソース間に印加される電圧は、トランジスタが安定に動作する電圧範囲（そのしきい値電圧の絶対値よりも十分大きな電圧レベル）であり、安定に内部電圧ＶＣＰＰを分圧して分圧電圧Ｖｃｄを生成することができる。

図８は、対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞と内部電圧ＶＣＰＰとオフセット電圧ＶＲＥＦＯＳの対応関係を一覧して示す図である。図８においては、温度Ｔａが室温ＲＴのときに内部電圧ＶＣＰＰの電圧レベルを２．７Ｖに設定する場合の、温度Ｔａが−４０℃から１６０℃の間で変化する際の対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞の値を示している。基本電圧コードＴＮ＿ＶＲＥＦ＜３：０＞によるオフセットのため、実使用時においては、オフセット電圧ＶＲＥＦＯＳが、０．０Ｖとなることはない。

基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞は、以下のように設定する。デジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞は、電圧範囲が１．３５Ｖから２．００Ｖの基準電圧ＶＲＥＦ１６に対してＡ／Ｄ変換を行って生成しており、コート値が、０ｈからＦｈまで変化する。一方、対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞は、図８に示すように、００ｈから１Ｆｈまで変化する。室温ＲＴで基準電圧ＶＲＥＦ１６が１．６０Ｖとなるときののデジタル基準電圧ＴＮ＿ＶＲＦＡＤ＜３：０＞の値５ｈのとき（図３参照）、室温ＲＴでの４ビット対象基準電圧コードＴＮ＿ＶＲＥＦ２＜３：０＞が、図８に示すように、値Ｂｈとなるように基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞を生成する。

この基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞の加算により、デジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞のコード値がシフトされる。これにより、図３に示す基準電圧ＶＲＥＦ１６を、６ｈシフトさせることができ、図８において、０６ｈから１５ｈの範囲の温度特性を有する内部電圧ＶＣＰＰを生成することができる。この電圧変化範囲を外挿して図８に示すコードＴＮ＿ＶＲＥＦ＜４：０＞、オフセット電圧ＶＲＥＦＯＳおよび内部電圧ＶＣＰＰの値が設定される。基準電圧ＶＲＥＦ１６に従って、基本電圧コードＴＮ＿ＶＲＥＦ＜３：０＞によりオフセットされた範囲で内部電圧ＶＣＰＰおよびオフセット電圧ＶＲＥＦＯＳが変化する。図８においては、内部電圧ＶＣＰＰが、−４０℃における２．２Ｖから１６０℃における３．７Ｖの範囲で変化する領域が使用される。

図８において、デジタルコードＴＮ＿ＶＲＥＦ２＜４：０＞が００ｈ（１６進）から０Ｆｈ（１６進）の範囲において、オフセット電圧ＶＲＥＦＯＳが０．０から１．５Ｖまで、０．１Ｖのステップで順次増分される。応じて、内部電圧ＶＣＰＰが、参照電圧ＶＯＵＴ１６＝１．６Ｖに設定されているため、参照電圧ＶＯＵＴ１６から０．１Ｖのステップで順次増分される。この範囲においては、ビットＴＮ＿ＶＲＥＦ＜４＞は“０”であり、図７に示すデコードビットＶＲＥＦＢ＜０＞が“１”であり、ＭＯＳトランジスタＰＴ３により、その内部電圧（内部電源電圧）ＶＣＰＰのレベルが設定される。

一方、コードＴＮ＿ＶＲＥＦ２＜４：０＞が１０ｈ（１６進）から１Ｆｈ（１６進）の範囲においても、オフセット電圧ＶＲＥＦＯＳは、下位４ビットコードＴＮ＿ＶＲＥＦ２＜３：０＞により規定されるため、０．０Ｖから１．５Ｖの範囲になり、０．１Ｖのステップで順次増分される。下位３ビットＴＮ＿ＶＲＥＦ２＜３：０＞の値が、内部電圧ＶＣＰＰが１．６Ｖから３．１Ｖの範囲のときと同じ値をとるためである。一方、このときには、最上位のコードビットＴＮ＿ＶＲＥＦ２＜４＞が“１”となり、応じて、図７に示すデコードビットＶＲＥＦＢ＜１＞が“１”となる。したがって、ＭＯＳトランジスタＰＴ４およびＮＴ２により、内部電圧ＶＣＰＰに対して、さらに、参照電圧ＶＯＵＴ１６の値がオフセットされるため、この範囲において、内部電圧ＶＣＰＰが、３．２Ｖから４．７Ｖの範囲まで、０．１Ｖのステップで順次増分される。

使用される内部電圧ＶＣＰＰの電圧範囲は、基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞の値に応じて、図８に示すコード表において適宜変更することができる。いずれの電圧範囲においても、図８に示すように、２００℃の温度範囲で１．５Ｖ電圧変化を生じさせることができ、７．５ｍＶ／℃の大きな温度特性を有する電圧を生成することができる。また、対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞をデジタル／アナログ変換してオフセット電圧を生成しており、温度に対して直線的に変化するオフセット電圧を生成することができ、応じて、内部電圧ＶＣＰＰを温度に応じて直線的に電圧レベルを変化させることができる。

内部電圧ＶＣＰＰは、２．２Ｖから３．７Ｖの範囲で温度に応じて変化し、また、内部電圧ＶＣＰＰとしては、最大４．７Ｖの電圧を生成することが可能である。しかしながら、使用される内部電圧ＶＣＰＰの電圧範囲がいずれであっても、オフセット電圧ＶＲＥＦＯＳは、０．０Ｖから１．５Ｖの範囲であり、また、オフセット電圧ＶＲＥＦＯＳの基準となる基準電圧ＶＲＥＦ１６は、１．３５Ｖから２．００Ｖまで変化するだけである。したがって、温度特性付加回路およびオフセット電圧生成回路、および内部電圧ＶＣＰＰを発生するチャージポンプ電圧発生回路において、ＭＯＳトランジスタを安定に動作させることができ、所望の比較的大きな温度特性を有する内部電源電圧を制御性よく発生することができる。また応じて、この内部電圧を使用する回路の動作特性を広い温度範囲に亘って安定に維持させることができる。

なお、上述の説明においては、基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞が５ビット構成であり、一方、Ａ／Ｄ変換回路は、４ビットのデジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞を生成している。これにより、最終の温度補償対象基準電圧コード情報として、５ビット情報ＴＮ＿ＶＲＥＦ２＜４：０＞が生成されている。しかしながら、これは、生成される温度補償された電圧の範囲および電圧ステップ値に応じてこれらのビット数は適宜定められればよい。

また、上述の説明においてはオフセット電圧ＶＲＥＦＯＳに基いて内部電圧ＶＣＰＰを生成している。しかしながら、対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞の全ビットをデジタル／アナログ変換して内部電圧が生成されてもよく、また、このデジタル／アナログ変換された電圧に従って内部電圧（内部電源電圧）が、生成されてもよい（内部電圧とデジタル／アナログ変換電圧との比較により、内部電圧のレベルが設定される）。この場合においても、温度特性を有する内部電圧を、高精度で、小さな温度特性を有する低い基準電圧から生成することができる。

以上のように、この発明の実施の形態１に従えば、温度特性を有する電圧をデジタル変換した後、基準コード情報とこのデジタル情報とを加算して、最終の温度依存デジタルコード情報を生成し、最終的にこのデジタルコード情報に依存するアナログ電圧を生成している。したがって、構成要素のＭＯＳトランジスタの動作範囲を、安定に動作する範囲に設定して内部電圧発生回路を動作させることができ、安定にかつ高精度で温度補償された内部電圧を発生することができる。

［実施の形態２］
図９は、この発明の実施の形態２に従う内部電圧発生回路の要部の構成を概略的に示す図である。図９に示す構成においては、Ａ／Ｄ変換回路１２と加算回路１４との間にシフタ６０が設けられる。このシフタ６０は、Ａ／Ｄ変換回路１２の出力するデジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞に対して１ビット右または左シフト操作を実行する。これにより、Ａ／Ｄ変換回路１２の出力コードＴＮ＿ＶＲＦＡＤ＜３：０＞の乗算または除算を実行する。シフタ６０からのシフトコードＳＨＡＤが、加算回路１４へ与えられ、基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞と加算される。

図９に示す内部電圧発生回路の温度特性付加回路１０、Ａ／Ｄ変換回路１２および加算回路１４の構成ならびに残りの内部電圧発生回路の構成要素は、実施の形態１の場合と同様であり、対応する部分には同一参照番号を付して、その詳細説明は省略する。

図１０は、この発明の実施の形態２におけるシフタ６０の１ビット右シフトおよび１ビット左シフト動作時のシフト後のコードＳＨＡＤとＡ／Ｄ変換回路１２の出力値ＴＮ＿ＶＲＦＡＤ＜３：０＞と基準電圧ＶＲＥＦ１６の対応を一覧にして示す図である。

図１０において、シフタ６０が１ビット右シフト動作を行なった場合、Ａ／Ｄ変換回路１２の出力値ＴＮ＿ＶＲＦＡＤ＜３：０＞が２で除算されるため、シフトコードＳＨＡＤは、値０ｈから７ｈを取り、基本電圧コードに対するオフセット値として、コードＴＮ＿ＶＲＦＡＤ＜３：０＞の変化範囲０ｈ−Ｆｈの２分の１の範囲の電圧変化範囲を得ることができる。

一方、シフタ６０が１ビット左シフト動作を行なった場合、シフト後のビット値ＳＨＡＤとして、０ｈから１Ｅｈまで生成することができ、２倍の電圧補償範囲を得ることができる。この１ビット左シフト後の、５ビットシフトデータＳＨＡＤ＜４：０＞を利用することにより、基本電圧コードＴＮ＿ＶＲＥＦ＜３：０＞に対して参照電圧ＶＯＵＴ１６の２倍のシフト電圧を付加することが可能となる。

図１１は、この発明の実施の形態２におけるオフセット電圧ＶＲＥＦＯＳ、内部電圧ＶＣＰＰ、および加算後の対象基準電圧コードＴＮ＿ＶＲＥＦ２＜４：０＞の対応を一覧して示す図である。図１１においては、温度Ｔａが−４０℃から１６０℃におけるチューニングコード（対象基準電圧コード）ＴＮ＿ＶＲＥＦ２＜４：０＞の範囲を示す。温度Ｔａが、室温ＲＴのとき、内部電圧ＶＣＰＰは、２．７Ｖに設定される。

図１１においては、左１ビットシフト演算を行なう場合、デジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞は、００ｈから１Ｅｈの間でステップ２で変化することができる。従って、基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞との加算により、温度Ｔａが−４０℃から１６０℃において，内部電圧ＶＣＰＰは、１．７Ｖから４．７Ｖの範囲の温度特性を有することができる。基本電圧コードＴＮ＿ＶＲＥＦ＜３：０＞は、室温時のオフセット電圧ＶＲＥＦＯＳの値１．１Ｖを生じるように、基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞の値を設定する。

一方、１ビット右シフトを行なった場合、デジタル基準電圧コードＴＮ＿ＶＲＦＡＤ＜３：０＞は、０ｈから７ｈの範囲内においてステップ１で変化する。基本電圧コードＴＮ＿ＶＲＥＦ＜４：０＞との加算により、オフセット電圧ＶＲＥＦＯＳの変化範囲を、０．０Ｖから０．７Ｖの範囲から室温ＲＴを含む範囲にシフトさせ、内部電圧ＶＣＰＰを、２．５Ｖから３．２Ｖの間で変化させることができる。

したがって、小さな温度特性を有する基準電圧を用いて大きな温度特性を有する内部電源電圧を生成することができ、また、デジタル態様であり、直線的に、温度に依存して内部電源電圧のレベルを制御することができる。

図１２は、シフタ６０が、１ビット左シフト操作を行なう場合のチャージポンプ電圧発生回路の構成を概略的に示す図である。この図１２に示すチャージポンプ電圧発生回路は、以下の点で、図７に示すチャージポンプ電圧発生回路とその構成が異なる。すなわち、デコーダ７０は、チューニングコードビットＴＮ＿ＶＲＥＦ２＜５：４＞をデコードし、３つのデコードビットＶＲＥＦＢ＜０＞、ＶＲＥＦＢ＜１＞、およびＶＲＥＦＢ＜２＞を生成する。チューニングコードビットＴＮ＿ＶＲＥＦ２＜５：４＞は、加算回路１４から生成される６ビット対象基準電圧コードＴＮ＿ＶＲＥＦ＜５：０＞の上位２ビットである。すなわち、加算回路１４においては、対象基準電圧コードビットＴＮ＿ＶＲＥＦ２＜４：０＞とシフタからの２・ＶＲＥＦ＜３：０＞を加算する。この場合、シフタ（６０）からのシフトビット２・ＶＲＥＦ＜３：０＞は５ビット情報となり、加算回路１４における加算結果が６ビットとなるため、その上位２ビットＴＮ＿ＶＲＥＦ２＜５：４＞をデコーダ７０によりデコードする。

デバイダ５４においては、内部入力ノードＮＤ１０と接地ノードの間に、ＰチャネルＭＯＳトランジスタＰＴ６、ＰＴ７およびＰＴ８とＮチャネルＭＯＳトランジスタＮＴ３が直列に接続される。ＭＯＳトランジスタＰＴ６は、そのゲートは、内部ノードＮＤ１１に接続され、ＭＯＳトランジスタＰＴ１、ＰＴ２およびＰＴ６のゲートと共通に接続される。ＭＯＳトランジスタＰＴ７は、ゲートおよびドレインが相互接続され、ソースが、ＭＯＳトランジスタＰＴ６のドレインノードに結合される。ＰＷＭＯＳトランジスタＰＴ８はゲートにオフセット電圧ＶＲＥＦＯＳを受ける。ＮチャネルＭＯＳトランジスタＮＴ３が、デコードビットＶＲＥＦＢ＜２＞をゲートに受ける。

この図１２に示すデバイダ５４の他の構成は、図７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、ディテクタ５６およびチャージポンプ５０の構成も、図７に示すチャージポンプ電圧発生回路の構成と同じであり、対応する部分には、同一参照番号を付して、その詳細説明は省略する。

この図１２に示すデバイダ５４においては、デコードビットＶＲＥＦＢ＜２＞が“１”となると、ＮチャネルＭＯＳトランジスタＮＴ３が導通状態となり、ＭＯＳトランジスタＰＴ６−ＰＴ８およびＮＴ３を介して電流が流れる経路が形成される。この場合、ＭＯＳトランジスタＰＴ６−ＰＴ８の安定時のゲート−ソース間電圧は、参照電圧ＶＯＵＴ１６に等しい電圧レベルとなる。したがって、このときには、内部電源電圧（内部電圧）ＶＣＰＰとして、オフセット電圧ＶＲＥＦＯＳと参照電圧ＶＯＵＴ１６とから、電圧ＶＲＥＦＯＳ＋３・ＶＯＵＴ１６の電圧レベルを生成することができる。

したがって、この場合、基準電圧ＶＲＥＦ１６の温度特性が小さく、その温度に依存して変化する電圧範囲が小さい場合においても、十分大きな温度特性を有する電源電圧ＶＣＰＰを安定に生成することができる。

以上のように、この発明の実施の形態２に従えば、基準電圧ＶＲＥＦ１６をＡ／Ｄ変換後、シフタ（６０）によりシフトを行なっている。したがって、加算回路の出力値の変化範囲、すなわち、オフセット電圧の電圧変化範囲を所望の範囲に設定することができる。応じて、基準電圧の温度特性が狭い場合においても、必要とされる温度補償範囲を有するオフセット電圧を生成して、大きな温度補償特性を有する内部電圧を生成することができる。

なお、この実施の形態２においても、シフタのシフト操作は、１ビット右または左シフトでなく、２ビットなどの必要なビット数の右または左シフトが行なわれてもよい。

また、この発明の実施の形態１および２においては、内部電圧として、電圧ＶＣＰＰが生成されるとき、たとえばフラッシュメモリにおける内部書込電圧または内部消去電圧として使用される。しかしながら、この内部電圧ＶＣＰＰとしては、半導体集積回路装置内部において利用される電圧であり、温度補償を行なう必要のある内部電圧であればよい。

また、内部電圧を発生する回路としてチャージポンプが利用されている。しかしながら、降圧回路または演算増幅器（オペアンプ）などを利用する電源電圧発生回路であれば、この発明の構成を利用することができ、たとえばオフセット電圧ＶＲＥＦＯＳを参照電圧として、降圧回路により、内部電源電圧が生成されてもよい。

この発明は、一般に、内部電圧の温度補償を行なう必要のある回路であれば適用可能であり、たとえば半導体メモリ装置またはメモリモジュールを内蔵するマイクロコンピュータまたはシステム・オン・チップに含まれる回路に対して適用することにより、安定に制御性よく温度補償された内部電圧を生成することができる。

この発明が適用される半導体集積回路装置の全体の構成を概略的に示す図である。 図１に示す内部電圧発生回路の構成を概略的に示す図である。 図１に示す温度特性付加回路およびＡ／Ｄ変換回路の生成する基準電圧およびデジタル変換値の対応の一例を示す図である。 図２に示す温度特性付加回路の構成の一例を概略的に示す図である。 図２に示すＡ／Ｄ変換回路の基準電圧発生部の構成を概略的に示す図である。 図２に示すオフセット電圧生成回路の構成を概略的に示す図である。 図２に示すチャージポンプ電圧発生回路の構成の一例を概略的に示す図である。 この発明の実施の形態１における内部電源電圧とオフセット電圧とデジタル加算値の対応を一覧にして示す図である。 この発明の実施の形態２に従う内部電圧発生回路の要部の構成を概略的に示す図である。 図９に示す内部電圧発生回路の温度依存性を有する基準電圧とシフタの出力コードの対応の一例を示す図である。 この発明の実施の形態２に従うデジタル加算値と内部電源電圧とオフセット電圧の対応を一覧にして示す図である。 この発明の実施の形態２に従うチャージポンプ電圧発生回路の構成の一例を概略的に示す図である。

１ 半導体集積回路装置、２ レベル設定回路、４ 参照電圧発生回路、６ 内部電圧発生回路、８ 内部電圧使用回路、１０ 温度特性付加回路、１２ Ａ／Ｄ変換回路、１４ 加算回路、２０ オフセット電圧生成回路、２２ Ｄ／Ａ変換回路、２４ チャージポンプ電圧発生回路、１６ Ｄ／Ａ変換回路、ＰＱ１，ＰＱ２ ＰチャネルＭＯＳトランジスタ、ＮＱ１，ＮＱ２，ＮＱ３ ＮチャネルＭＯＳトランジスタ、３２，４１ 比較器、３４，４２ ＰチャネルＭＯＳトランジスタ、３０，４３ 抵抗分圧回路、３６ Ａ／Ｄ変換部、４４ セレクタ、５０ チャージポンプ、５２ デコーダ、５４ デバイダ、５６ ディテクタ、６０ シフタ。

Claims (3)

1. 温度依存性を有する基準電圧を生成する基準電圧発生回路、
   前記基準電圧をデジタル値に変換するアナログ／デジタル変換回路、
   生成する内部電圧のレベルを規定する基本デジタル値を前記アナログ／デジタル変換回路の出力デジタル値と加算する加算回路、および
   前記加算回路の出力値をデジタル／アナログ変換し、該アナログ変換電圧に基いて内部電圧を生成する電源回路を備え、
   前記基準電圧発生回路は、温度依存性を有しない参照電圧から前記温度依存性を有する基準電圧を生成する回路を含み、
   前記電源回路は、
   前記温度依存性を有しない参照電圧に対応する電圧を第１電源ノードに生成する内部電源と、
   前記第１電源ノードと第２電源ノードとの電圧を抵抗分割して複数レベルの分圧電圧を生成する抵抗分圧回路と、
   前記加算回路からの出力デジタル値に従って前記複数レベルの分圧電圧を選択して前記アナログ変換電圧を生成する選択回路とを備える、内部電圧発生回路。
2. 前記加算回路と前記アナログ／デジタル変換回路の間に配置され、前記アナログ／デジタル変換回路の出力デジタル値を桁シフトし、該桁シフトされたデジタル値を前記加算回路へ与えるシフト回路をさらに備える、請求項１記載の内部電圧発生回路。
3. 前記電源回路は、さらに、
   前記アナログ変換電圧と前記加算回路の所定の出力ビットとに従って前記内部電圧のレベルを調整するディバイダと、
   前記ディバイダの出力する電圧と前記参照電圧とを比較して前記内部電圧を生成する電源電圧発生回路を備える、請求項１記載の内部電圧発生回路。

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