JP5320601B2 - 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置 - Google Patents

不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置 Download PDF

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Description

本発明は、半導体記憶装置に関し、特に、第１の端子、第２の端子、及び、当該端子間の電流経路上に形成される可変抵抗体を有し、電圧の印加により、当該端子間の電気抵抗で規定される抵抗状態を二以上の異なる状態間で可逆的に変化、保持することができる不揮発性可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
携帯用電子機器等のモバイル機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（抵抗変化メモリ：非特許文献１参照）（登録商標）などの不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、金属酸化物中の酸素欠損の変化を利用した抵抗変化型不揮発メモリで、大きな抵抗変化と高速書き換えが可能であり、単純なメモリ構造が取れることから高集積可能なメモリとして有望である。
特開２００３−０６８９８４号公報 特開２００６−１５５８４６号公報 特開２００４−０８７０６９号公報
A. Sawa, "Resistive switching in transition metal oxides", Material Today, Vol.11, No.6, p.28-36 (2008).
ＲＲＡＭの単位素子は、二つの電極に金属酸化膜が挟持された二端子の可変抵抗素子（抵抗変化素子）で構成される。このような二端子型の可変抵抗素子を使ったメモリにおいて、もっとも構造が簡単で大容量化に適したセル構造およびメモリアレイ構造は、特許文献１に示されているように、単位メモリセルを可変抵抗素子のみで形成した１Ｒ構造のクロスポイント型メモリである。抵抗変化比が大きいＲＲＡＭではこのような構造が可能であるが、回り込み電流対策が必要となる。
上記１Ｒ構造（可変抵抗素子のみ）で上述の回り込み電流を無くすため、特許文献２では、可変抵抗素子に電圧を印加する際、デコータ側の負荷抵抗を考慮して可変抵抗素子に分圧される電圧の変動を抑制するための回路を設けている。これは、１Ｒ構造での回り込み電流の原因が、デコーダ側の負荷抵抗が可変抵抗素子の抵抗に比べて無視できないことから生じるとしてその対策をおこなったものである。即ち、可変抵抗素子の抵抗とデコーダ側の負荷抵抗の比に応じて外部から印加された電圧が分配され、これにより可変抵抗素子の抵抗値に応じてメモリセルアレイ内の可変抵抗素子と接続する配線間に電位差が生じ、回り込み電流の原因となる。特許文献２に示される構成では、上記配線間の電位変動を検知し、可変抵抗素子に分配される電圧を一定に保つための回路を設けることで、上記配線間の電位変動を抑制し、回り込み電流を抑制している。
しかしながら、この方法では回り込み電流をある程度まで抑えることができるが、効果的に回り込み電流を抑えるためにはメモリセルアレイ内の素子数を比較的小さく抑える必要があり、デコーダの面積の占める割合が大きくなり、メモリチップのサイズを縮小できない。
このため、上記回り込み電流の問題を回避するための方策として、特許文献３に示されているように、トランジスタや二端子の整流素子（ダイオード、バリスタ）等の電流制限素子を単位メモリセルに追加した１Ｔ１Ｒ、１Ｄ１Ｒと呼ばれるセル構造について開発が進められている。１Ｔ１Ｒ構造は、１Ｒ部の可変抵抗素子に流れる電流の大きさ、方向の制御が可能であり制御性に優れるが、占有面積が大きく容易に多層構造をとることができないため、メモリ容量は、チップ面積と設計ルールに制限される。
一方、１Ｄ１Ｒ構造は、加工を最適化することでクロスポイント構造による最少面積単位素子が形成され、多層化も可能であることから、大容量化に適しているといえる。１Ｄ１Ｒ構造を用いたメモリセルは、特許文献１に示すようなマトリクス状のアレイ構造と組み合わせることが可能である。しかしながら、可変抵抗素子と二端子の整流素子を直列に接続して単位メモリセルを形成するには、ｐｎ接合またはショットキー接合と可変抵抗素子を積層する必要があるため、工程が複雑で、また、良好なメモリ動作を得られるように可変抵抗素子と整流素子の双方の特性のバランスを最適化することも難しい。
上述の通り、可変抵抗素子を用いてクロスポイント型の不揮発性の大容量メモリを構成することは可能であるが、構造が単純な１Ｒ型を採用する代わりに回り込み電流対策を回路的に行うか、ダイオード等の電流制限素子を組み合わせて複雑な製造工程を採用するかの選択をせざるを得ない。
更に、可変抵抗素子の書き込み、消去及び読み出しは、可変抵抗素子の二端子間に電圧を印加することで行なわれる。非破壊読み出しの不揮発メモリにおいては、読み出し時に印加される電圧は書き込み及び消去時に印加される電圧よりも充分に低い電圧である必要がある。
一方で、大量の情報を高速に当該不揮発性メモリに書き込み、或いは消去を行う場合には、複数のメモリセルに対して同時に書き込み或いは消去を行うことが要求される。このため、一メモリセル当たりの書き込み及び消去電流を十分に小さくする必要がある。ところが、書き込み及び消去電流を小さくすると、上述の理由より、読み出し電流が極端に小さくなるため、読み出し時間を非常に長くとる必要が生じる。この結果、高速動作が困難となる。
本発明の目的は、上述の問題点を克服し、低い読み出し電圧であっても読み出しを行うことができ、セル面積を縮小化可能で、且つ、作製が容易な不揮発性の可変抵抗素子、並びに、当該不揮発性可変抵抗素子を用いる大容量で安価、且つ、回り込み電流が抑制され、高速動作が可能な不揮発性半導体記憶装置を実現することにある。
本発明では、クロスポイント構造のメモリセルに用いる不揮発性の可変抵抗素子において、従来の二端子構造ではなく、三または四端子の構造を構成することで、単純な構成で高集積化が可能な可変抵抗素子を実現し、これにより回り込み電流が抑制され、大容量で安価な不揮発性半導体記憶装置が実現される。
以下に、本発明の前提となる物性的基礎について詳細に説明する。
ＲＲＡＭと呼ばれている抵抗変化素子（可変抵抗素子）は、一般に、可変抵抗体である金属酸化物中の酸素欠損の濃度を制御することで抵抗を変化させるものであるが、非特許文献１に示されるように、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）に代表されるペロブスカイト構造の金属酸化物において、当該金属酸化物と電極との界面で酸素が移動し、電極界面全体で均一に酸素濃度が変化して抵抗変化するものと、主として遷移金属の二元系酸化物において、金属酸化物中の一部がフィラメント状に欠損が発生し抵抗変化するものに分類される。本発明では前者の電極界面全体が均一に酸素濃度が変化し、抵抗変化する抵抗変化材料を可変抵抗体として用いる。当該抵抗変化材料の例として、ＴｉやＭｎのペロブスカイト構造の酸化膜、例えば、ＳｒＴｉＯ３や上述のＰＣＭＯ、或いはＳｍ１−ＸＣａＸＭｎＯ３等が挙げられる。
一例としてのＰｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）の抵抗変化の原理を図１に示す。ＰＣＭＯはホールにより電気伝導を示すｐ型の材料であり、図１の（ａ）（ｂ）に示されるように、酸素濃度が化学量論的組成よりも低いとバンドギャップが広がり電気抵抗が増大する。また、Ｔｉ或いはＡｌのような電子親和力の高い金属を一方の電極とすると、ＰＣＭＯから当該金属へ酸素が移動し、当該金属とＰＣＭＯの界面の当該金属側において当該金属の酸化物の層が形成されるとともに、当該界面のＰＣＭＯ側には、酸素欠損ＶＯの増大により酸素濃度が低下した層が形成される。ここで、正あるいは負の電界を印加すると、図１の（ｃ）（ｄ）に示すように、電界の方向によりＰＣＭＯと当該金属の酸化物層との間で酸素（酸素欠陥）が移動し、ＰＣＭＯのバンド構造が変化するというメカニズムで抵抗が変化すると考えられている。
上記目的を達成するための本発明に係る不揮発性可変抵抗素子は、膜中の酸素濃度により抵抗が変化する金属酸化膜からなる可変抵抗体と、前記可変抵抗体上に形成された絶縁膜を有し、前記可変抵抗体と接触する第１の電極および第２の電極を、前記絶縁膜と前記可変抵抗体との界面に平行な方向において互いに離間するように備え、前記第１及び第２の電極の間を前記可変抵抗体を経由して流れる電流経路上に、前記絶縁膜を介して前記可変抵抗体と前記界面と垂直方向に対向する第３の電極を備え、前記第３の電極に電圧を印加すると、前記界面に垂直な方向に成分を持つ電界により、前記可変抵抗体と前記絶縁膜との間で前記界面を介して可逆的に酸素が移動し、前記可変抵抗体の抵抗特性が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持され、前記第１及び第２の電極間に電圧を印加すると、前記可変抵抗体の抵抗状態に係る抵抗特性に応じた電流が前記第１及び第２の電極間に流れ、
前記可変抵抗体の抵抗状態を不揮発的に低抵抗状態に遷移させる電圧と同一極性であって絶対値のより小さな電圧が前記第３の電極に印加された状態で前記第１及び前記第２の電極間に電圧を印加すると、前記第３の電極に当該電圧が印加されている間、不揮発的に保持されている前記可変抵抗体の夫々の前記抵抗状態に係る前記抵抗特性が一時的に低抵抗化することを第１の特徴とする。
本発明の不揮発性可変抵抗素子は、上述の材料物性的知見に基づき、第１電極、第２電極、当該第１及び第２の電極と接する可変抵抗体で構成され、当該可変抵抗体は、膜中の酸素濃度の増減によって抵抗変化を起こす金属酸化膜で構成される。更に、可変抵抗体である金属酸化膜は、第３の電極と絶縁膜を介して接することで、本発明の不揮発性可変抵抗素子は、当該第３電極と絶縁膜を介して対向する金属酸化膜と絶縁膜との界面の金属酸化膜側にチャネル領域が形成され、当該チャネル領域を挟持するソース領域とドレイン領域を有する電界効果トランジスタと同様の構造をとる。
そして、本発明の不揮発性可変抵抗素子は、第３の電極に電圧を印加することで、金属酸化膜と絶縁膜との界面に垂直な方向の電界を制御し、金属酸化膜と絶縁膜との間で酸素を移動させ、これにより当該チャネル領域の金属酸化膜の酸素濃度を増減させ、金属酸化膜の抵抗状態を変化させる。一方、第１及び第２の電極を介して、ソース−ドレイン間に電圧を印加することで、チャネル領域の金属酸化膜を経由して界面に平行に流れる電流を検出し、金属酸化膜の抵抗状態を検出する。
以上より、上記第１の特徴の不揮発性可変抵抗素子に依れば、抵抗状態の書き換え（書き込み、消去）時に流れる電流と抵抗状態の検知（読み出し）時に流れる電流の電流経路が異なるため、書き換え時の電流の低減と一定以上の読み出し電流の確保を同時に実現できる。
更に、第３電極に電圧を印加することで、金属酸化膜と絶縁膜との界面に垂直な方向の電界により、可変抵抗体の抵抗状態に係る抵抗特性を一時的に低抵抗側に変調させることができる。これにより、低い読み出し電圧であっても大きな読み出し電流を得ることができる。
更に、本発明に係る不揮発性可変抵抗素子は、上記第１の特徴に加えて、前記第１及び第２の電極は、前記可変抵抗体と同じ金属酸化膜からなり、その酸素濃度が、前記可変抵抗体の前記抵抗状態のうち抵抗特性が最も低抵抗の低抵抗状態の酸素濃度に固定されていることを第２の特徴とする。
上記第２の特徴の不揮発性可変抵抗素子に依れば、第１の電極、第２の電極、及び、可変抵抗体を同じ材料の金属酸化膜で構成することで、作製の容易な不揮発性可変抵抗素子を実現できる。
更に、本発明に係る不揮発性可変抵抗素子は、上記第１又は第２の特徴に加えて、前記可変抵抗体と前記絶縁膜との間の前記界面を介した酸素の移動による前記可変抵抗体の抵抗特性の変化が、前記可変抵抗体の前記界面に垂直な膜厚方向全体に渡って生じることを第３の特徴とする。
上記第３の特徴の不揮発性可変抵抗素子に依れば、可変抵抗体である金属酸化物の界面に垂直方向の膜厚を、酸素欠損の増大により酸素濃度が低下した層（空乏層）が膜の深さ方向全体に渡って均一に形成されるだけの膜厚に設定することで、信頼性の高い可変抵抗体の抵抗状態の書き換え及び読み出しを実現できる。
更に、本発明に係る不揮発性可変抵抗素子は、上記第１乃至第３の何れかの特徴に加えて、前記金属酸化膜は、ペロブスカイト構造の金属酸化物を含むことを第４の特徴とする。
更に、本発明に係る不揮発性可変抵抗素子は、上記第４の特徴に加えて、前記金属酸化膜は、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３（但し、ＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れかの元素)、Ｓｍ１−ＸＣａＸＭｎＯ３、Ｌａ１−ＸＡＥＸＭｎＯ３（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３、Ｇｄ１−ＸＣａＸＭｎＯ３、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３、の内の何れか１つの一般式（０≦Ｘ≦１，０≦Ｚ＜１）で表されるペロブスカイト構造の酸化物を含むことを第５の特徴とする。
更に、本発明に係る不揮発性可変抵抗素子は、上記第１乃至第５の何れかの特徴に加えて、前記界面に垂直な方向において、前記可変抵抗体を介して前記絶縁膜と対向する第２の絶縁膜と、前記界面に垂直な方向において、前記絶縁膜、前記可変抵抗体、及び、前記第２の絶縁膜を介して前記第３の電極と対向する第４の電極を有し、前記第３の電極と前記第４の電極間に閾値以上の電圧を印加すると、前記界面に垂直な方向に成分を持つ電界により、前記可変抵抗体の抵抗特性が二以上の異なる抵抗状態間で遷移することを第６の特徴とする。
上記第６の特徴の不揮発性可変抵抗素子に依れば、第３の電極と対向する第４の電極を備え、第３と第４の電極の間に書き換え電圧を印加することで、信頼性の高い可変抵抗体の抵抗状態の書き換え（書込み及び消去）を実現できる。
更に、本発明に係る不揮発性可変抵抗素子は、上記第６の特徴に加えて、前記第２の絶縁膜は、前記可変抵抗体と前記絶縁膜との間で前記界面を介して可逆的に酸素を移動させ、前記可変抵抗体の抵抗特性を遷移させるために必要な電圧を前記第３の電極と前記第４の電極間に印加しても、前記可変抵抗体と前記第２の絶縁膜との間では、前記可変抵抗体と前記第２の絶縁膜の界面を介した可逆的な酸素の移動が生じない材料から選択されることを第７の特徴とする。
上記第７の特徴の不揮発性可変抵抗素子に依れば、酸素の移動は可変抵抗体と絶縁膜との界面を介してのみ起こり、可変抵抗体と第２の絶縁膜との界面を介しては起こらないため、電圧の印加による可変抵抗体の抵抗状態の制御が容易になる。
更に、本発明に係る不揮発性可変抵抗素子は、上記第６又は第７の特徴に加えて、環状の前記可変抵抗体を有し、環状の前記可変抵抗体の上面と下面に、夫々、前記第１の電極および前記第２の電極が接し、環状の前記可変抵抗体の外側壁面に環状の前記絶縁膜を介して前記第３の電極が接し、環状の前記可変抵抗体の内側壁面に環状の前記第２の絶縁膜を介して前記第４の電極が接する構造を有することを第８の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記第１乃至第８の何れかの特徴の不揮発性可変抵抗素子を複数、列方向に直列に接続したメモリセル列を備え、前記メモリセル列は、前記メモリセル列内の前記不揮発性可変抵抗素子の夫々につき、隣接する一方の前記不揮発性可変抵抗素子の前記第１の電極と他方の前記不揮発性可変抵抗素子の前記第２の電極を接続してなり、前記メモリセル列毎に、入出力端子対と前記入出力端子対の間に流れる電流を制御する制御端子を備える第１の選択トランジスタを備え、前記メモリセル列の一端の前記第１の電極が前記第１の選択トランジスタの前記入出力端子対の一方端と接続されていることを第１の特徴とする。
本発明の第１の特徴の不揮発性半導体記憶装置に依れば、上記本発明の不揮発性可変抵抗素子を列方向に直列に並べメモリセル列を構成し、当該メモリセル列を少なくとも一の選択トランジスタを介して挟持することで所謂ＮＡＮＤ型のメモリを構成することで、整流素子を設けずに回り込み電流を発生させないメモリアレイを形成でき、大容量で安価な不揮発メモリを実現できる。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、前記メモリセル列は、前記メモリセル列毎に、入出力端子対と前記入出力端子対の間に流れる電流を制御する制御端子を備える第２の選択トランジスタを備え、前記メモリセル列の他端の前記第２の電極が前記第２の選択トランジスタの前記入出力端子対の一方端と接続されていることを第２の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第２の特徴に加えて、前記メモリセル列が少なくとも行方向に複数配置されることで、前記不揮発性可変抵抗素子が行及び列方向に夫々複数、マトリクス状に配置され、同一行の、又は、同一列の前記メモリセル列の一端の前記第１の電極同士が、前記第１の選択トランジスタを介して、共通の第１ビット線に接続され、同一行の、又は、同一列の前記メモリセル列の他端の前記第２の電極同士が、直接或いは前記第２の選択トランジスタを介して、共通の第２ビット線に接続され、同一行の前記不揮発性可変抵抗素子の前記第３の電極同士が、行方向に延伸するワード線に接続されていることを第３の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第６乃至第８の何れかの特徴の不揮発性可変抵抗素子を複数、列方向に直列に接続したメモリセル列を備え、前記メモリセル列は、前記メモリセル列内の前記不揮発性可変抵抗素子の夫々につき、隣接する一方の前記不揮発性可変抵抗素子の前記第１の電極と他方の前記不揮発性可変抵抗素子の前記第２の電極を接続してなり、前記メモリセル列毎に、入出力端子対と前記入出力端子対の間に流れる電流を制御する制御端子を備える第１の選択トランジスタを備え、前記メモリセル列の一端の前記第１の電極が前記第１の選択トランジスタの前記入出力端子対の一方端と接続され、前記メモリセル列が少なくとも行方向に複数配置されることで、前記不揮発性可変抵抗素子が行及び列方向に夫々複数、マトリクス状に配置され、同一行の、又は、同一列の前記メモリセル列の一端の前記第１の電極同士が、前記第１の選択トランジスタを介して、共通の第１ビット線に接続され、同一行の、又は、同一列の前記メモリセル列の他端の前記第２の電極同士が、直接或いは前記第２の選択トランジスタを介して、共通の第２ビット線に接続され、同一行の前記不揮発性可変抵抗素子の前記第３の電極同士が、行方向に延伸するワード線に接続され、前記メモリセル列内の前記不揮発性可変抵抗素子の前記第４の電極同士が、共通の第２ワード線に接続されていることを第４の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第４の特徴に加えて、同一列の前記メモリセル列内の前記不揮発性可変抵抗素子の前記第４の電極同士が、共通の前記第２ワード線に接続されていることを第５の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第４又は第５の特徴に加えて、同一行の前記メモリセル列内の前記不揮発性可変抵抗素子の前記第４の電極同士が、共通の前記第２ワード線に接続されていることを第６の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第６の何れかの特徴に加えて、前記メモリセル列が、行方向、列方向、及び、行方向および列方向に垂直な第３の方向に三次元的に配置されていることを第７の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、前記不揮発性可変抵抗素子を複数、基板に垂直な列方向に直列に接続した前記メモリセル列を備え、前記メモリセル列が行方向、及び、行方向及び列方向に垂直な第３方向に複数配置されることで、前記不揮発性可変抵抗素子が行及び列方向及び前記第３方向に夫々複数、三次元マトリクス状に配置され、前記第３方向に同じ位置の前記メモリセル列の一端の前記第１の電極同士が、前記第１の選択トランジスタを介して、共通の第１ビット線に接続され、行方向に同じ位置の前記メモリセル列の他端の前記第２の電極同士が、直接或いは第２の選択トランジスタを介して、共通の第２ビット線に接続され、列方向に同じ位置の前記不揮発性可変抵抗素子の前記第３の電極同士が、共通のワード線に接続されていることを第８の特徴とする。
上記第７又は第８の特徴の不揮発性半導体記憶装置に依れば、三次元的にメモリセルアレイを構成することで、更なる大容量化が可能になる。
従って、本発明に依れば、低い読み出し電圧であっても読み出しを行うことができ、セル面積を縮小化可能で、且つ、作製が容易な不揮発性の可変抵抗素子を実現でき、当該不揮発性可変抵抗素子を用いる大容量で安価、且つ、回り込み電流が抑制され、高速動作が可能な不揮発性半導体記憶装置を実現できる。
ペロブスカイト構造の金属酸化物における抵抗変化の原理を説明するための図。 本発明の第１実施形態に係る不揮発性可変抵抗素子の素子構造を示す断面図。 本発明の第１実施形態に係る不揮発性可変抵抗素子の書き換え動作における電圧印加条件と、書き換え後の電子状態を示す図。 本発明の第１実施形態に係る不揮発性可変抵抗素子の読み出し動作における電圧印加条件と、読み出し時の電子状態を示す図。 本発明の第１実施形態に係る不揮発性可変抵抗素子の製造方法を示す各工程の構造断面図。 本発明の第２実施形態に係る不揮発性可変抵抗素子の素子構造を示す断面図。 本発明の第２実施形態に係る不揮発性可変抵抗素子の書き換え動作における電圧印加条件を示す図。 本発明の第２実施形態に係る不揮発性可変抵抗素子の読み出し動作における電圧印加条件と、読み出し時の電子状態を示す図。 本発明の第２実施形態に係る不揮発性可変抵抗素子の製造方法を示す各工程の構造断面図。 本発明の第３実施形態に係る不揮発性可変抵抗素子の素子構造を示す断面図。 本発明の第２実施形態に係る不揮発性可変抵抗素子を用いてＮＡＮＤ構造のメモリセル列を構成した例を示す構造断面図。 本発明に係るＮＡＮＤ構造のメモリセル列の等価回路図。 本発明の第４実施形態に係るメモリセルアレイの構成例を示すレイアウト図。 本発明の第４実施形態に係るメモリセルアレイの構造断面図。 本発明の第４実施形態に係るメモリセルアレイの構造断面図。 本発明の第４実施形態に係るメモリセルアレイの等価回路図。 本発明の第４実施形態に係るメモリセルアレイの製造方法を示す各工程の構造断面図。 本発明の第４実施形態に係るメモリセルアレイの製造方法を示す各工程の構造断面図。 本発明の第４実施形態に係るメモリセルアレイの消去動作における電圧印加条件を示す図。 本発明の第４実施形態に係るメモリセルアレイの消去動作における電圧印加条件を示す図。 本発明の第４実施形態に係るメモリセルアレイの書き込み動作における電圧印加条件を示す図。 本発明の第４実施形態に係るメモリセルアレイの読み出し動作における電圧印加条件を示す図。 本発明の第４実施形態に係るメモリセルアレイを２層積層した構成の構造断面図。 本発明の第５実施形態に係るメモリセルアレイの構造断面図。 本発明の第４実施形態に係るメモリセルアレイにおいて、選択トランジスタをＭＯＳトランジスタで構成した場合のメモリセルアレイの構造断面図。 本発明の別実施形態に係るメモリセルアレイの構造断面図。 本発明の別実施形態に係るメモリセルアレイの等価回路図。 本発明の別実施形態に係るメモリセルアレイの書き込み動作における電圧印加条件を示す図。 本発明の別実施形態に係るメモリセルアレイの等価回路図。 本発明の別実施形態に係るメモリセルアレイの等価回路図。 本発明の別実施形態に係るメモリセルアレイの等価回路図。
以下において、本発明に係る不揮発性可変抵抗素子の素子構造、動作方法と原理、および製造方法につき、図面を参照して説明する。
〈第１実施形態〉
図２は本発明の第１実施形態に係る不揮発性可変抵抗素子（以降、適宜「本発明素子１」と称す）の素子構造の断面図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
図２に示されるように、本発明素子１は、基板１１上の層間絶縁膜１２上に形成された金属酸化膜１３，１４，１５と、当該金属酸化膜１３〜１５上の所定の領域に形成された絶縁膜１６と、絶縁膜１６上に形成されたゲート電極（第３の電極）１７を有している。金属酸化膜１３は、膜中の酸素濃度により抵抗変化を起こす金属酸化物で構成されている。ゲート電極１７を介して閾値以上の電圧を印加することで、閾値以上の電界が膜に垂直方向に印加され、金属酸化膜１３と絶縁膜１６の間で可逆的に酸素が移動し、この結果、金属酸化膜１３の抵抗特性が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される。即ち、金属酸化膜１３は、可変抵抗体としての機能を有している。
金属酸化膜１４および１５は、絶縁膜１６と金属酸化膜１３の界面に平行な方向において互いに離間するように配置され、且つ、金属酸化膜１３と接触してこれを挟持している。これにより、本発明素子１は、チャネル領域を介してソース領域とドレイン領域の間に流れる電流量がゲート電極への電圧印加により制御される電界効果トランジスタと同様の構造となっている。金属酸化膜１３が電界効果トランジスタのチャネル領域に、金属酸化膜１４及び１５が当該電界効果トランジスタのドレイン及びソース領域に対応する。
金属酸化膜１３〜１５は、本実施形態では、例えば、ペロブスカイト構造の金属酸化物であるＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）を用いることができる。ＰＣＭＯはｐ型の伝導特性を示す金属酸化物であり、オーミック伝導を示す材料である。しかしながら、酸素欠陥が増加し、酸素濃度が化学量論的組成よりも低くなるとバンドギャップが広がり電気抵抗が増大する。本実施形態では、金属酸化物１３の酸素濃度を化学量論的組成よりも低くすることで、金属酸化物１３に可変抵抗体としての機能を持たせている。一方、金属酸化物１４及び１５中には、絶縁膜１６を介した酸素の移動が生じ得ないため、酸素欠陥が導入されることはなく、常に低抵抗の導通状態である。即ち、金属酸化物１４及び１５は、夫々、可変抵抗体を挟持する電極（第１及び第２の電極）としての機能を有している。
絶縁膜１６は、電子親和力が強く、金属酸化膜１３よりも酸素と結合しやすい金属の酸化物で構成されている。例えば、Ｔｉ或いはＡｌの酸化物が好適である。他の好ましい例として、Ｔａ，Ｈｆ，Ｚｒ，Ｌａの酸化物を用いることができる。本実施形態では、Ａｌ酸化物（Ａｌ２Ｏ３）を用いている。
図３に本発明素子１の書き換え動作における電圧印加条件と書き換え後の電子状態を示す。本発明素子１は、金属酸化膜１３の抵抗状態の形で情報を記憶する。当該金属酸化膜１３の抵抗状態は、酸素欠損が少ない低抵抗状態（図３（ａ））と、酸素欠損の多い高抵抗状態（図３（ｃ））があり、上記低抵抗状態と高抵抗状態の間を、リセット動作（低抵抗→高抵抗）、及びセット動作（高抵抗→低抵抗）によって可逆的に遷移させることができる。
リセット動作は、図３（ｂ）に示されるように、金属酸化膜１３に対して正の電圧Ｖｒｅｓｅｔをゲート端子を介してゲート電極１７に印加し、金属酸化膜１３中の酸素を絶縁膜１６との界面を介して絶縁膜１６に移動させる。金属酸化膜１４及び１５は、接地（０Ｖを印加）しておく。この結果、金属酸化膜１３中に酸素欠損が増加し、バンドギャップが広がり高抵抗状態になる。Ｖｒｅｓｅｔは、例えば２Ｖ〜５Ｖ程度であり、金属酸化膜１３の膜厚によってその下限値（絶対値）が定まる。
セット動作は、図３（ｄ）に示されるように、金属酸化膜１３に対して負の電圧−Ｖｓｅｔをゲート端子を介してゲート電圧１７に印加し、絶縁膜１６中の酸素を金属酸化膜１３に移動させる。金属酸化膜１４及び１５は、接地（０Ｖを印加）しておく。この結果、金属酸化膜１３中に酸素欠損が減少し、バンドギャップが狭くなり低抵抗状態になる。Ｖｓｅｔは、例えば２Ｖ〜５Ｖ程度であり、金属酸化膜１３の膜厚によってその下限値（絶対値）が定まる。
図３（ａ）に低抵抗状態のバンド構造が、図３（ｃ）に高抵抗状態のバンド構造が、夫々、示されている。酸素欠損が多い高抵抗状態の金属酸化膜１３中では、両端の金属酸化膜１４，１５と比べてバンドギャップが大きくなっている。このため、金属酸化膜１４或いは金属酸化膜１５から金属酸化膜１３へのキャリア（ホール）の移動は、金属酸化膜境界のエネルギー障壁により阻害される。一方、低抵抗状態の金属酸化膜１３中のバンドギャップは両端の金属酸化膜１４，１５と同じか若しくはほぼ同等であり、キャリア（ホール）は容易に移動できる。
図４に本発明素子１の読み出し動作における電圧印加条件と読み出し時の電子状態を示す。金属酸化膜１３が低抵抗状態の場合、図４（ａ）に示されるように、ゲート電極１７が無バイアス状態のとき、金属酸化膜１３と金属酸化膜１４，１５との間にエネルギー障壁が殆ど無く、ゲート電圧の印加状態に拘わらず、素子は低抵抗状態であり、金属酸化膜１４と１５の間に読み出し電圧を印加すれば、電流が流れる。
一方、金属酸化膜１３が高抵抗状態の場合、金属酸化膜１４と１５の間に読み出し電圧Ｖｒを印加しても、図４（ｂ）に示されるように、金属酸化膜１３と金属酸化膜１４，１５との間のエネルギー障壁により、ゲート電極１７に電圧を印加しない場合はキャリアの移動が阻害され素子はオフ状態であり、殆ど電流が流れない。
ところが、図４（ｃ）に示されるように、ゲート端子を介してゲート電極１７に負の電圧−Ｖｇ１を印加すると、金属酸化膜１３の価電子帯の頂上のエネルギーＶＢと伝導帯の底のエネルギーＣＢのエネルギーが上方にシフトし、この結果、価電子帯側の金属酸化膜１３と金属酸化膜１４，１５との間のエネルギー障壁が低減され、キャリア（ホール）の移動が容易になる。これにより、金属酸化膜１４と１５の間に読み出し電圧Ｖｒを印加することで、金属酸化膜１３の抵抗状態を一時的に低抵抗化して読み出すことができる。更に、より低い負の電圧−Ｖｇ２をゲート電極１７に印加すると、金属酸化膜１３の抵抗状態は更に低抵抗化され、ゲート電極１７に無バイアス印加時の低抵抗状態の抵抗特性よりも低抵抗の導通状態にできる。
従って、ゲート電極１７に負バイアス−Ｖｇ１を印加した状態で読み出しを行なうことで、金属酸化膜１３の低抵抗状態および高抵抗状態の抵抗特性が共に一時的に低抵抗化され、低い読み出し電圧であっても大きな読み出し電流を得ることができ、ＳＮ比の高い読み出しが可能になる。
尚、このときゲート電極１７に印加される電圧−Ｖｇ１，−Ｖｇ２の絶対値は、例えば、０．５Ｖ〜１．０Ｖ程度とし、書き換え時のセット電圧−Ｖｓｅｔの絶対値よりも十分小さくすれば、金属酸化膜１３の抵抗状態が低抵抗状態に遷移することはない。即ち、ゲート電極１７への負バイアスの印加により金属酸化膜１３の抵抗状態に係る抵抗特性が一時的に低抵抗化されるが、金属酸化膜１３の抵抗状態は元の抵抗状態を保持しており、ゲート電極１７への電圧印加をやめると、元の抵抗状態で規定される抵抗特性に戻る。
図５に本発明素子１の製造方法を示す。先ず、図５（ａ）に示されるように、Ｓｉ基板１１上に、層間絶縁膜１２としてシリコン酸化膜を２００ｎｍ程度堆積した後、ｐ型の金属酸化膜１８としてＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）を１００ｎｍ以下の膜厚で堆積する。金属酸化膜１８は、Ｐｒ１−ＸＣａＸＭｎＯ３のほか、Ｓｍ１−ＸＣａＸＭｎＯ３等のｐ型のペロブスカイト構造の酸化膜でもよい。
更に、金属酸化膜１８上に金属膜１９及び２０を堆積する。金属膜１９としては、例えば、Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｌａ等の、金属酸化膜１８から酸素を引き抜いて酸化しやすい金属を用いる。金属膜１９の膜厚は２〜１０ｎｍの膜厚であればよい。本実施形態では、金属膜１９としてＡｌを５ｎｍ程度、金属膜２０としてＷを２００ｎｍ程度全面に堆積する。
次に、図５（ｂ）に示されるように、公知のフォトリソグラフィー技術およびエッチングにより、金属膜１９及び２０を加工し、ゲートパターンを形成する。
次に、図５（ｃ）に示されるように、２００℃以上でのアニールにより、金属酸化膜１８と金属膜１９の界面を介して、金属酸化膜１８の酸素を金属膜１９へ引き抜く。アニール時のガス雰囲気は窒素などの不活性ガスでも可能だが、一定の酸素分圧を制御して導入した方がより望ましい。これにより、ゲート電極下のチャネル領域の金属酸化膜１８の酸素濃度が局所的に低くなり、可変抵抗体として動作する金属酸化膜１３がチャネル領域に形成される。一方、金属膜１９の少なくとも金属酸化膜１３と接する下層部分は酸化され、絶縁膜１６が形成される。金属膜２０、及び、金属膜１９の一部の酸化されなかった上層部分はゲート電極１７を構成する。金属酸化膜１８のうち、金属膜１９に覆われていないドレイン領域およびソース領域の金属酸化膜１４及び１５は、アニール処理により酸素が引き抜かれることは無いため、低抵抗の導通状態のままであり、これにより可変抵抗体１３を挟持する電極部分が形成される。
本発明におけるペロブスカイト構造の金属酸化膜１３の抵抗変化現象は、酸素欠損の濃度によって決定される強相関電子相互作用によるものであり、当該酸素欠損の濃度は、シリコンのような半導体の抵抗を決定する不純物濃度に比べて非常に高く、このため抵抗の微細化限界は、通常の半導体よりはるかに小さい。
従って、上述の通り、本発明素子１は作製が容易であり、更に、セル面積を縮小化可能であり、低い読み出し電圧であっても読み出しを行うことが可能になる。
〈第２実施形態〉
図６に本発明の第２実施形態に係る不揮発性可変抵抗素子（以降、適宜「本発明素子２」と称す）の素子構造の断面図を示す。本発明素子２は、上述の本発明素子１の各構成要素に加えて、基板側から書き換え電圧を供給するための電極を更に備える、四端子構造の不揮発性可変抵抗素子である。
図６に示されるように、本発明素子２は、基板１１上の層間絶縁膜１２上に第２ゲート電極（第４の電極）２１が形成され、当該第２ゲート電極２１上に第２の絶縁膜２２を介して金属酸化膜１３，１４，１５が形成されている。当該金属酸化膜１３〜１５上の所定の領域に絶縁膜１６が形成され、絶縁膜１６上にゲート電極（第３の電極）１７が形成されている。即ち、第２ゲート電極２１は、絶縁膜１６、可変抵抗体である金属酸化膜１３、及び、第２の絶縁膜２２を介してゲート電極１７と対向するように配置され、ゲート電極１７と第２ゲート電極２２間に書き換え電圧を印加することで、信頼性の高い可変抵抗体の抵抗状態の書き換えを行う構成である。
本発明素子１と同様、金属酸化膜１３は、膜中の酸素濃度により抵抗変化を起こす金属酸化物で構成されている。ゲート電極１７及び第２ゲート電極２１を介して閾値以上の電圧を印加することで、閾値以上の電界が膜に垂直方向に印加され、金属酸化膜１３と絶縁膜１６の間で可逆的に酸素が移動し、この結果、金属酸化膜１３の抵抗特性が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される。
第２の絶縁膜２２は、絶縁膜１６と異なり、酸素のバリア性を有する材料で構成され、ゲート電極１７及び第２ゲート電極２１を介して閾値以上の電圧を印加しても、金属酸化膜１３と第２の絶縁膜２２の間で酸素が移動することはない。これにより、酸素の移動は金属酸化膜１３と絶縁膜１６との界面を介してのみ起こるため、電圧の印加による可変抵抗体の抵抗状態の制御が容易となる。当該酸素のバリア性を有する絶縁膜としては、例えば、窒化シリコンを用いることができる。
金属酸化膜１３〜１５、絶縁膜１６、及び、ゲート電極１７については、第１実施形態に係る本発明素子１と同様の構成であるので説明を省略する。
図７に本発明素子２の書き換え動作における電圧印加条件を示す。リセット動作（低抵抗状態→高抵抗状態）は、例えば、図７（ａ）に示されるように、ゲート端子を介してゲート電極１７に正の電圧Ｖｒｅｓｅｔを、第２ゲート端子を介して第２ゲート電極２１に０Ｖを、夫々印加し、金属酸化膜１３中の酸素を絶縁膜１６との界面を介して絶縁膜１６に移動させる。この結果、金属酸化膜１３中に酸素欠損が増加し、バンドギャップが広がり高抵抗状態になる。このとき、金属酸化膜１４及び１５は、接地（０Ｖを印加）するか、或いは電圧を印加せず、フローティングとする。Ｖｒｅｓｅｔは、例えば２Ｖ〜５Ｖ程度であり、金属酸化膜１３の膜厚によってその下限値（絶対値）が定まる。
セット動作（高抵抗状態→低抵抗状態）は、例えば、図７（ｂ）に示されるように、ゲート端子を介してゲート電極１７に０Ｖを、第２ゲート端子を介して第２ゲート電極２１にＶｓｅｔを、夫々印加し、絶縁膜１６中の酸素を金属酸化膜１３に移動させる。この結果、金属酸化膜１３中に酸素欠損が減少し、バンドギャップが狭くなり低抵抗状態になる。このとき、金属酸化膜１４及び１５は、接地（０Ｖを印加）するか、或いは電圧を印加せず、フローティングとする。Ｖｒｅｓｅｔは、例えば２Ｖ〜５Ｖ程度であり、金属酸化膜１３の膜厚によってその下限値（絶対値）が定まる。
図８に本発明素子２の読み出し動作における電圧印加条件を示す。第２ゲート電極２１に０Ｖを印加していることを除き、第１実施形態における図４と略同様の構成である。また、第２ゲート電極２１をフローティングとしてもよい。その場合の読み出し動作は第１実施形態と同様となる。
金属酸化膜１３が低抵抗状態の場合、図８（ａ）に示されるように、ゲート電極１７が無バイアス状態のとき、金属酸化膜１３と金属酸化膜１４，１５との間にエネルギー障壁が殆ど無く、ゲート電圧の印加状態に拘わらず、素子は低抵抗状態であり、金属酸化膜１４と１５の間に読み出し電圧を印加すれば、電流が流れる。
金属酸化膜１３が高抵抗状態の場合、図８（ｂ）に示されるように、ゲート端子を介してゲート電極１７に負の電圧−Ｖｇ１を印加して、金属酸化膜１４と１５の間に読み出し電圧Ｖｒを印加することで、金属酸化膜１３の抵抗状態を一時的に低抵抗化して読み出すことができる。更に、より低い負の電圧−Ｖｇ２をゲート電極１７に印加すると、金属酸化膜１３の抵抗状態は更に低抵抗化され、ゲート電極１７に無バイアス印加時の低抵抗状態の抵抗特性よりも低抵抗の導通状態にできる。
従って、ゲート電極１７に負バイアスを印加した状態で読み出しを行なうことで、金属酸化膜１３の低抵抗状態および高抵抗状態の抵抗特性が共に一時的に低抵抗化され、低い読み出し電圧であっても大きな読み出し電流を得ることができ、ＳＮ比の高い読み出しが可能になる。
このときゲート電極１７に印加される電圧−Ｖｇ１の絶対値は、例えば、０．５Ｖ〜１．０Ｖ程度とし、書き換え時のセット電圧Ｖｓｅｔよりも十分小さくすれば、金属酸化膜１３の抵抗状態が低抵抗状態に遷移することはない。即ち、ゲート電極への負バイアスの印加により金属酸化膜１３の抵抗状態に係る抵抗特性が一時的に低抵抗化するが、金属酸化膜１３の抵抗状態は元の抵抗状態を保持しており、ゲート電極１７への電圧印加をやめると、元の抵抗状態で規定される抵抗特性に戻る。
図９に本発明素子２の製造方法を示す。先ず、図９（ａ）に示されるように、Ｓｉ基板１１上に、層間絶縁膜１２としてシリコン酸化膜を２００ｎｍ程度堆積した後、第２ゲート電極２１としてＷを１００ｎｍ程度、第２ゲート電極２１上に第２の絶縁膜２２として窒化シリコンを１０ｎｍ程度堆積する。その後、ｐ型の金属酸化膜１８としてＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）を１００ｎｍ以下の膜厚で堆積する。金属酸化膜１８は、Ｐｒ１−ＸＣａＸＭｎＯ３のほか、Ｓｍ１−ＸＣａＸＭｎＯ３等のｐ型のペロブスカイト構造の酸化膜でもよい。その後、金属酸化膜１８上に金属膜１９及び２０を堆積する。金属膜１９としては、例えば、Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｌａ等の、金属酸化膜１８から酸素を引き抜いて酸化しやすい金属を用いる。
次に、図９（ｂ）に示されるように、公知のフォトグラフィー技術およびエッチングにより、金属膜１９及び２０を加工し、ゲートパターンを形成する。
その後、図９（ｃ）に示されるように、２００℃以上でのアニールにより、金属膜１９を酸化させるとともに、金属酸化膜１８の一部を可変抵抗体に変化させることにより本発明素子２が製造される。尚、上述の金属膜１９及び２０を堆積する工程、エッチングにより加工する工程、金属酸化膜１９を酸化させるとともに、金属酸化膜１８の一部を可変抵抗体に変化させる工程については、第１実施形態と略同様であるので、詳細な説明は割愛した。
〈第３実施形態〉
図１０に本発明の第３実施形態に係る不揮発性可変抵抗素子（以降、適宜「本発明素子３」と称す）の素子構造の断面図を示す。
本発明素子３は、環状の金属酸化膜１３，１４，１５が軸方向に積層された構造を有し、当該環状の金属酸化膜１３〜１５の外側壁面上に環状の絶縁膜１６が、当該環状の金属酸化膜１３〜１５の内側壁面上に環状の第２の絶縁膜２２が、夫々、形成されている。即ち、本発明素子３は、内側から、第２の絶縁膜２１、金属酸化膜１３〜１５、絶縁膜１６が順に形成された三層構造の円筒状であり、当該円筒の外部には、絶縁膜１６と接し、絶縁膜１６を介して金属酸化膜１３と対向する平板状のゲート電極（第３の電極）１７が、軸に垂直な層状に形成されている。一方、当該円筒の内部は第２ゲート電極（第４の電極）２２で充填されている。
金属酸化膜１３〜１５は、例えば、ペロブスカイト構造の金属酸化物であるＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）を用いることができる。本発明素子１及び本発明素子２と同様、金属酸化膜１３は、可変抵抗体としての機能を有しているとともに、金属絶縁膜１４（ドレイン領域）と金属絶縁膜１５（ソース領域）間に流れる電流量をゲート電極１７の電圧印加により制御する電界効果トランジスタのチャネル領域としての機能を有している。金属酸化物１４及び１５は、夫々、可変抵抗体である金属酸化膜１３を挟持する電極（第１及び第２の電極）としての機能を有している。
本発明素子３の読み出し、書き換え時の電圧印加条件については、上述の本発明素子２と同様の構成を利用できる。
本発明素子３の製造方法につき以下に示す。先ず、Ｓｉ基板上に、層間絶縁膜とゲート電極１７を交互に積層し、その後、ゲート電極１７を貫通し、下層の層間絶縁膜に達する深さの貫通孔を形成する。次に、当該貫通孔内の側壁及び底部を覆うように、絶縁膜１６、ＰＣＭＯからなる金属酸化膜１８、第２の絶縁膜２１を順に堆積し、その後、当該貫通孔を第２のゲート電極２２で完全に充填する。絶縁膜１６は、例えば、Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｌａ等の、当該金属酸化膜から酸素を引き抜いて酸化しやすい金属の酸化膜である。
その後、ゲート電極１７を介して電圧を印加し、当該金属酸化膜１８のゲート電極と対向する絶縁膜との界面において酸素欠損を増大させることで、可変抵抗体としての金属酸化膜１３が、金属酸化膜１４と１５から分離して形成される。
以上より、本発明素子１〜３に依れば、作製が容易であり、且つ、セル面積を縮小化可能で、低い読み出し電圧であっても読み出しを行うことが可能な不揮発性の可変抵抗素子が実現される。
〈第４実施形態〉
上述の本発明素子１〜３を単位メモリセルとして用いることで、大容量で安価、且つ、回り込み電流が抑制され、高速動作が可能な不揮発性半導体記憶装置を実現することができる。特に、本発明では本発明素子１〜３の何れかを複数、直列に接続してメモリセル列を構成し、ＮＡＮＤ構成の不揮発性半導体記憶装置を構成することで、ＮＡＮＤフラッシュメモリと同様の動作を行うことができる。以下において、本発明に係る不揮発性半導体記憶装置の構造、動作方法、および製造方法につき、図面を参照して詳細に説明する。
《１．メモリセル列》
図１１は上述の第２実施形態に係る本発明素子２を複数、直列に接続してメモリセル列を構成した例を示す構造断面図である。本発明素子２が複数（ここでは、８個）、直列に接続したメモリセル列４が構成され、当該メモリセル列４の両端には選択トランジスタ２３ａ，２３ｂの入出力端子対の一方端が、夫々接続されている。直列に接続する本発明素子２の数は、特に限定されないが、バイトの整数倍（８個、１６個、３２個、または６４個）であることがより好ましい。尚、選択トランジスタ２３ａ，２３ｂは、本発明素子２と同様の構造をしているが、可変抵抗体である金属酸化膜１３の抵抗状態を高抵抗状態のまま変化させず、読み出し又は書き換え対象のメモリセル列４を選択するためのトランジスタとして用いている。勿論、当該選択トランジスタ２３ａ，２３ｂをＳｉ基板上に形成してもよい。
メモリセル列４の本発明素子２と接続しない選択トランジスタ２３ａの入出力端子対の他方端（ドレイン領域１４）は、列方向（図の横方向）に延伸する共通の第１ビット線２５と、導通孔２６を介して接続し、メモリセル列４の本発明素子２と接続しない選択トランジスタ２３ｂの入出力端子対の他方端（ソース領域１５）は、共通の第２ビット線２７と、導通孔２８を介して接続している。本発明素子２のゲート電極１７の夫々は、第１ワード線ＷＬ１〜ＷＬ８に各別に接続されている。一方、本発明素子２の第２のゲート電極２１の夫々は、第２ワード線ＷＬ１’に接続される。
図１２にメモリセル列４の等価回路を示す。尚、図１２において、本発明素子２を表す記号として、二端子型の可変抵抗素子を示す記号に、ＭＯＳＦＥＴのゲート端子と同様の記号を付し、２つの制御端子を有する四端子型の不揮発性可変抵抗素子であることを示している。
《２．メモリセルアレイ》
図１３〜図１５に、上記メモリセル列４を少なくとも行方向に複数（ここでは、４個）配置して本発明素子２をマトリクス状に配置し、メモリセルアレイ５を構成した例を示す。図１３にメモリセルアレイ５のレイアウト図を、図１４、図１５に夫々図１３のＡ−Ａ’断面およびＢ−Ｂ’断面における構造断面図を示す。図１６にメモリセルアレイ５の等価回路図を示す。メモリセルアレイ５において、行方向に同じ位置の（即ち、同一列の）選択トランジスタ２３ａのゲート電極２４ａは行方向に接続して、行方向に延伸する共通のビットセレクト線ＢＳＬ０を形成し、行方向に同じ位置の（即ち、同一列の）選択トランジスタ２３ｂのゲート電極２４ｂは行方向に接続して、行方向に延伸する共通のビットセレクト線ＢＳＬ１を形成している。また、列方向に同じ位置の（即ち、同一行の）本発明素子２の第１ゲート電極１７同士は、行方向に接続して、行方向に延伸するワード線ＷＬ１〜ＷＬ８を形成し、メモリセル列内の本発明素子２の第２ゲート電極２１同士は、列方向に接続して、列方向に延伸する共通の第２ワード線ＷＬ１’〜ＷＬ４’を形成している。即ち、ワード線ＷＬ１〜ＷＬ８と第２ワード線ＷＬ１’〜ＷＬ４’は直交しており、ワード線と第２ワード線の夫々に適当な電圧を印加することで、マトリクス状に配置された本発明素子２の何れかを選択して書き換え動作を行うことができる。また、金属配線２５が第１ビット線ＢＬ１１〜ＢＬ１４，金属配線２７が第２ビット線ＢＬ２１を構成している。
直列に配置された本発明素子２および選択トランジスタ２３ａ，２３ｂのチャネル領域１３、ドレイン領域（第１の電極部分）１４、及び、ソース領域（第２の電極部分）１５を構成する金属酸化膜１８は、層間絶縁膜３１によって行方向に分離され形成されている。行方向に同じ位置の（即ち、同一列の）メモリセル列４と接続する選択トランジスタ２３ａのドレイン領域１４は、金属酸化膜１８上に形成された導通孔２６を介して列方向に延伸する第１ビット線ＢＬ１１〜ＢＬ１４の何れかと接続し、列方向に同じ位置の（即ち、同一行の）メモリセル列４と接続する選択トランジスタ２３ｂのソース領域１５は、金属酸化膜１８上に形成された導通孔２８を介して行方向に延伸する第２ビット線ＢＬ２１と接続している。ワード線と第２ワード線の夫々に電圧を印加した状態で、第１ビット線と第２ビット線の夫々に適当な電圧を印加することで、マトリクス状に配置された本発明素子２の何れかを選択して、後述する読み出し方法により、その抵抗状態の読み出しを行うことができる。
《３．製造方法》
図１７及び図１８にメモリセルアレイ５の製造方法の一例を示す。先ず、図１７（ａ）に示されるように、ビット線デコーダ、ワード線デコーダ等の周辺回路を形成したＳｉ基板１１上に層間絶縁膜１２、金属膜２１、絶縁膜２２、ペロブスカイト構造の金属酸化膜１８、金属膜１９を順に堆積する。層間絶縁膜１２はシリコン酸化膜で膜厚２００ｎｍ程度とし、金属膜２１としてはＷを１００ｎｍ〜２００ｎｍ堆積し、絶縁膜２２としてはシリコン窒化膜を１０ｎｍ以下の膜厚で堆積する。ペロブスカイト構造の金属酸化膜１８としてはＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）またはＳｍ１−ＸＣａＸＭｎＯ３を１００ｎｍ以下の膜厚で堆積する。ここでｘは１以下の正の実数である。金属膜１９としてはＡｌを５ｎｍ以下の膜厚で堆積する。金属膜１９としては、他の例として、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｌａ等の、金属酸化膜１８から酸素を引き抜いて酸化しやすい金属を用いることができる。
次に、図１７（ｂ）に示されるように、公知のフォトリソグラフィー技術およびエッチングにより、列方向（Ａ−Ａ’方向）にストライプ状のレジストパターンを用いて金属膜１９から金属膜２１までを加工する。
続いて、図１７（ｃ）に示されるように、通常の化学気相成長（ＣＶＤ）法またはプラズマＣＶＤ法等により層間絶縁膜３１を堆積して溝の間を埋め、さらに通常の化学機械研磨（ＣＭＰ）により層間絶縁膜３１を研磨および平坦化し、金属膜１９を露出させる。
次に、図１７（ｄ）に示されるように、金属膜１９上に金属膜２０としてＷを２００ｎｍ程度堆積した後、公知のフォトリソグラフィー技術およびエッチングにより、行方向（Ｂ−Ｂ’方向）にストライプ状のレジストパターンを用いて、金属膜２０から金属膜１９までを加工する。これにより、金属膜１９はアイランド上に加工される。金属膜２０は、本発明素子２のゲート電極１７および選択トランジスタ２３ａ，２３ｂのゲート電極２４ａ，２４ｂを兼ね、行方向に延伸するワード線ＷＬ１〜ＷＬ８、及び、ビットセレクト線ＢＳＬ０、ＢＳＬ１となる。
次に、３００℃以上でのアニールを行なう。これにより、図１８（ａ）に示されるように、ペロブスカイト構造の金属酸化膜１８と金属膜１９が反応し、金属酸化膜１８中の酸素が金属膜１９に引き抜かれ、金属膜１９が酸化されて絶縁膜１６に変化するとともに、金属酸化膜１６と接する金属酸化膜１８の酸素濃度が化学量論的組成よりも酸素不足になって高抵抗化し、可変抵抗体１３が形成される。金属酸化膜１８のうち、金属膜１９に覆われていない領域の金属酸化膜には、当該アニール処理により酸素が引き抜かれることは無いため、低抵抗の導通状態のままであり、これにより可変抵抗体１３を挟持する電極部分の金属膜１４，１５が形成される。
更に、図１８（ｂ）に示されるように、層間絶縁膜３２を堆積し、続いて図１８（ｃ）に示されるように、層間絶縁膜３２を貫通する導通孔２８を形成後、導通孔２８上に金属配線２７を形成する。更に、層間絶縁膜３３を堆積し、層間絶縁膜３３を貫通する導通孔２６を形成後、導通孔２６上に金属配線２５を形成する。金属配線２５が、列方向に延伸する第１ビット線となり、金属配線２７が行方向に延伸する第２ビット線となる。
上記第１ビット線は、メモリ動作（後述する書き込み、消去、読み出し動作を含む）の対象のメモリセル列４を選択し、各第１ビット線に当該メモリ動作に必要な電圧を印加するための第１ビット線デコーダ及び第１ビット線電圧印加回路に接続される。また、上記第２ビット線は、メモリ動作の対象のメモリセル列４を選択し、各第２ビット線に当該メモリ動作に必要な電圧を印加するための第２ビット線デコーダ及び第２ビット線電圧印加回路に接続される。また、ワード線は、メモリ動作の対象の本発明素子２をメモリセル列４の中から選択し、各第ワード線に当該メモリ動作に必要な電圧を印加するためのワード線デコーダ及びワード線電圧印加回路に接続される。また、ビットセレクト線は、メモリ動作の対象のメモリセル列４を列方向に選択するビットセレクト線デコーダに接続される。更に、選択された本発明素子２の抵抗状態を選択された第１及び第２ビット線を介して読み出すための読み出し回路が設けられ、本発明に係る不揮発性半導体記憶装置が構成されている。尚、上記第１及び第２ビット線デコーダ、第１及び第２ビット線電圧印加回路、ワード線デコーダ、ワード線電圧印加回路、ビットセレクト線デコーダ、並びに、読み出し回路の構成については、一般的な不揮発性半導体記憶装置に用いられている種々の公知の構成が利用可能であるので、説明は割愛する。
《４．書き換え・読み出し方法》
４．１．一括消去動作
図１９にメモリセルアレイ５の一括消去（リセット）動作時の電圧印加条件の一例を示す。リセット動作時には全ての選択された行のメモリセル列に対して選択トランジスタ２３ａ，２３ｂがオフ状態となるようにビットセレクト線ＢＳＬ０，ＢＳＬ１に電圧（例えば、０Ｖ）を印加し、各メモリセル列４は第１ビット線ＢＬ１１〜ＢＬ１４および第２ビット線ＢＬ２１と分離されている。選択されたメモリセル列のワード線ＷＬ１〜ＷＬ８には正の電圧Ｖｒｅｓｅｔを印加し、第２ワード線ＷＬ１’〜ＷＬ４’を接地（０Ｖを印加）する。これにより、ゲート電極１７下の金属酸化膜１３中の酸素が電界により絶縁膜１６側に移動し、全ての選択されたメモリセル列内の本発明素子２は高抵抗化する。
４．２．セル単位消去動作
図２０にメモリセルアレイ５に対しメモリセル単位で消去（リセット）動作を行う場合の電圧印加条件の一例を示す。ここでは、ワード線ＷＬ５と第２ワード線ＷＬ２’に接続するメモリセルが消去対象として選択されているとする。選択されたメモリセル列を含む行に対して選択トランジスタ２３ａ，２３ｂがオフ状態となるようにビットセレクト線ＢＳＬ０，ＢＳＬ１に電圧（例えば、０Ｖ）を印加し、各メモリセル列４は第１ビット線ＢＬ１１〜ＢＬ１４および第２ビット線ＢＬ２１と分離されている。メモリセルアレイ内の非選択な行に対応するワード線（ＷＬ１〜４、ＷＬ６〜８）、及び、メモリセルアレイ内の非選択な列に対応する第２ワード線（ＷＬ１’，ＷＬ３’，ＷＬ４’）には夫々Ｖｒｅｓｅｔ／２の電圧を印加し、選択されたワード線ＷＬ５にＶｒｅｓｅｔを、選択された第２ワード線ＷＬ２’に０Ｖを印加する。ここで、Ｖｒｅｓｅｔは可変抵抗体である金属酸化膜の抵抗状態が低抵抗状態から高抵抗状態に遷移する閾値電圧以上であり、Ｖｒｅｓｅｔ／２は当該閾値電圧以下である。これにより、選択されたワード線ＷＬ５と選択された第２ワード線ＷＬ２’の交差する本発明素子２において、電界により絶縁膜１６中の酸素が金属酸化膜１３側へ移動し、選択された本発明素子２は高抵抗化する。ワード線と第２ワード線共に非選択のメモリセルには、ゲート電極と第２ゲート電極に同じＶｒｅｓｅｔ／２が印加されるため、本発明素子２の抵抗状態は変化しない。ワード線と第２ワード線のうち何れか一方が選択され、他方が非選択の半選択メモリセルにはＶｒｅｓｅｔ／２がゲート電極と第２ゲート電極の間に印加されるが、高抵抗状態に遷移する閾値電圧以下であるので、本発明素子２の抵抗状態は変化しない。
４．３．セル単位書き込み動作
図２１にメモリセルアレイ５の書き込み（セット）動作時の電圧印加条件の一例を示す。ここでは、ワード線ＷＬ５と第２ワード線ＷＬ２’に接続するメモリセルが書き込み対象として選択されているとする。セット動作時には選択されたメモリセル列を含む行に対して選択トランジスタ２３ａ，３ｂがオフ状態となるようにビットセレクト線ＢＳＬ０，ＢＳＬ１に電圧を印加し、各メモリセル列４は第１ビット線ＢＬ１１〜ＢＬ１４および第２ビット線ＢＬ２１と分離されている。メモリセルアレイ内の非選択な行に対応するワード線（ＷＬ１〜４、ＷＬ６〜８）、及び、メモリセルアレイ内の非選択な列に対応する第２ワード線（ＷＬ１’，ＷＬ３’，ＷＬ４’）には夫々Ｖｓｅｔ／２の電圧を印加し、選択されたワード線ＷＬ５に０Ｖを、選択された第２ワード線ＷＬ２’にＶｓｅｔを印加する。ここで、Ｖｓｅｔは可変抵抗体である金属酸化膜の抵抗状態が高抵抗状態から低抵抗状態に遷移する閾値電圧以上であり、Ｖｓｅｔ／２は当該閾値電圧以下である。これにより、選択されたワード線ＷＬ５と選択された第２ワード線ＷＬ２’の交差する本発明素子２において、電界により絶縁膜１６中の酸素が金属酸化膜１３側へ移動し、選択された本発明素子２は低抵抗化する。ワード線と第２ワード線共に非選択のメモリセルには、ゲート電極と第２ゲート電極に同じＶｓｅｔ／２が印加されるため、本発明素子２の抵抗状態は変化しない。ワード線と第２ワード線のうち何れか一方が選択され、他方が非選択の半選択メモリセルにはＶｓｅｔ／２がゲート電極と第２ゲート電極の間に印加されるが、低抵抗状態に遷移する閾値電圧以下であるので、本発明素子２の抵抗状態は変化しない。
４．４．読み出し動作
図２２にメモリセルアレイ５の読み出し時の電圧印加条件の一例を示す。本実施形態では選択されたワード線と接続する同一行に属する本発明素子２の抵抗状態を同時に読み出す構成である。第２ワード線ＷＬ１’〜ＷＬ４’は全て接地（０Ｖを印加）し、選択されたワード線ＷＬ５を接地（０Ｖを印加）し、非選択のワード線ＷＬ１〜ＷＬ４，ＷＬ６〜ＷＬ８に電圧−Ｖｇ２（例えば、−１．０Ｖ）を印加する。ビットセレクト線ＢＳＬ０，ＢＳＬ１にも−Ｖｇ２を印加し、選択トランジスタ２３ａ，２３ｂをオン状態とする。ここで、第１ビット線を介して選択されたメモリセル列の一方端に読み出し電圧Ｖｒ（例えば、０．５Ｖ）を印加し、第２ビット線ビット線を介して選択されたメモリセル列の他方端に０Ｖを印加して、選択された本発明素子２の抵抗状態の読み出しを行う。
非選択の本発明素子２では、ゲート電極１７と第２ゲート電極２１の間に電圧Ｖｇ２が印加され、ゲート電極１７に印加される電圧が非選択の本発明素子２の両端のドレイン領域１４或いはソース領域１５の電位を基準として−Ｖｇ２以下となるため、チャンネル領域の金属酸化膜１３の抵抗状態に係る抵抗特性が一時的に低抵抗化し、導通状態になっている。一方、選択された本発明素子２では、ゲート電極１７と第２ゲート電極２１は同一電圧であるため、高抵抗状態或いは低抵抗状態の何れかに係る抵抗特性を保持している。このため、選択された本発明素子２の抵抗状態のみを、メモリセル列４の両端に第１ビット線および第２ビット線を介して読み出し電圧Ｖｒを印加することで読み出すことができる。
尚、このとき、選択されたワード線ＷＬ５には−Ｖｇ１（例えば、０．５Ｖ）を印加し、選択された本発明素子２のチャネル領域の金属酸化膜１３の抵抗状態を一時的に低抵抗化した状態で読み出しを行ってもよい。これにより、低い読み出し電圧であっても大きな読み出し電流を得ることができる。
何れの場合も、ゲート電極１７と第２ゲート電極２１間の電位差Ｖｇ２はリセット電圧Ｖｒｅｓｅｔ、セット電圧Ｖｓｅｔよりも十分小さいため、金属酸化膜１３の抵抗状態が書き換えられてしまうことはない。金属酸化膜１３の抵抗状態は元の抵抗状態を保持しており、ゲート電極１７及び第２ゲート電極への電圧印加をやめると、元の抵抗状態で規定される抵抗特性に戻る。
上述のメモリセルアレイ５は、メモリセル部分が金属酸化膜１３〜１５により形成されているため、多層化による大容量化が容易に可能である。上述の図１７及び図１８に示される各工程を２回繰り返すことで、メモリセルアレイ５を層間絶縁膜３４を介して２層に積層させて形成したメモリセルアレイ５ａを図２３に示す。図２３に示されるように、メモリセルアレイ５ａは、図１３〜図１５に示される構造が２層積層されてなり、メモリセル列が、行および列方向、及び、基板に垂直な第３方向にマトリクス状に配置され、３次元のメモリセルアレイが形成されている。同様の工程を繰り返すことで多層のメモリセルアレイを構成し、更なる大容量化が可能なことはいうまでもない。
〈第５実施形態〉
メモリセルアレイを多層化して大容量化すると、必然的に工程数が増加することになる。このため、多層化によるビットコスト低減の効果がプロセスコストの増加により相殺されるという問題がある。しかしながら、近年ＮＡＮＤフラッシュメモリで当該問題を解決すべく、層間絶縁膜を間に介してゲート電極（ワード線）を多層積層した後、貫通孔を空けて、当該貫通孔の側壁面上にゲート絶縁膜と多結晶Ｓｉチャネル層を形成することで、工程数を増加させることなく、多層化と大容量化を実現する方法が学会等で報告されている。本発明もＮＡＮＤ構成のデバイスであり、同等の構成が実現可能である。
図２４に本発明のＮＡＮＤ構成のメモリセルアレイを３次元構造に形成した例を示す。図２４に示されるメモリセルアレイ６は、上述の第３実施形態において説明した本発明素子３を複数（ここでは、８個）、基板に垂直な方向（列方向、図中のＹ方向）に直列に接続してメモリセル列７を形成し、ＮＡＮＤ型のメモリセルアレイを構成したものである。環状の金属酸化膜１３〜１５は、例えば、ペロブスカイト構造の金属酸化物であるＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）を用いることができる。
メモリセル列７を、複数、行方向（図中のＸ方向）および第３の方向（図中のＺ方向）に配置することで、３次元のメモリセルアレイが構成されている。メモリセル列の両端には、選択トランジスタ２３ａおよび２３ｂが、夫々、配置されている。選択トランジスタ２３ｂは本発明素子３と同様の構造をしているが、可変抵抗体である金属酸化膜１３の抵抗状態を高抵抗状態に固定して、読み出し又は書き換え対象のメモリセル列を選択するためのトランジスタとして用いている。一方、選択トランジスタ２３ａは、Ｓｉ基板１１上に形成された柱状の縦型トランジスタであり、チャネル層３６を、多結晶Ｓｉで形成されたゲート電極２４ａが取り囲む形状となっている。チャネル層３６は、その上部において金属酸化膜１４と接するとともに、下部において、基板１１上に行方向（図中のＸ方向）に延伸する不純物層３８と接続し、当該不純物層３８が第１ビット線ＢＬ１１となって第３方向（図中のＺ方向）に同じ位置の選択トランジスタ２３ａの夫々と接続している。金属配線２７が、行方向（図中のＸ方向）に同じ位置の選択トランジスタ２３ｂの夫々と接続し、第３方向（図中のＺ方向）に延伸する第２ビット線ＢＬ２１〜ＢＬ２４が形成されている。
列方向（図中のＹ方向）に同じ位置の本発明素子３のゲート電極１７同士が、平板上のワード線ＷＬ１１〜ＷＬ１８に接続されているとともに、貫通孔の内部は第２ゲート電極２１により充填されている。一方、行方向（図中のＸ方向）に同じ位置のメモリセル列の第２ゲート電極２１同士は、第３方向（図中のＺ方向）に延伸する共通の第２ワード線ＷＬ１’〜ＷＬ４’に接続されている。尚、本実施形態において、ワード線ＷＬ１１〜ＷＬ１８は平板状に形成されているが、ワード線を第３方向（図中のＺ方向）に分離し、行方向（図中のＸ方向）に延伸する線状のワード線を構成してもよい。
上記メモリセルアレイは、上述の第４実施形態と同様、ワード線と第２ワード線を選択し、選択された本発明素子３のゲート電極と第２ゲート電極間に閾値以上の電圧を印加して、誘起された電界により酸素が絶縁膜１６と可変抵抗体である金属酸化膜１３の間を移動させ、選択された本発明素子３の抵抗状態の書き換えを行うことができる。一方、第１ビット線と第２ビット線間に流れる電流値を検知することで、抵抗状態の読み出しを行うことができる。
尚、上記実施形態は３次元メモリセルアレイ構造の一例であり、本発明は上記構成に限られるものではない。３次元メモリセルアレイ構造として、他のＮＡＮＤフラッシュメモリにおける公知の種々の構成が利用可能である。
以上より、本発明のメモリセルアレイでは、１Ｒ構造のクロスポイント型メモリセルアレイにおいて、従来の二端子素子と異なり、トランジスタ型の素子にすることで書き込みにおける電界の方向と読み出しの電流の方向を垂直に分離することができ、低い書き込み電流と、一定以上の読み出し電流を同時に実現することが可能になる。さらにフラッシュメモリに比べ低電圧かつ高速の書き換えが可能となる。さらに強相関材料の抵抗変化を利用しているため通常の半導体素子よりはるかに小さなサイズまで微細化が可能である。従って、高性能、大容量、低コストのメモリが実現できる。
上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
〈別実施形態〉
以下、本発明の別実施形態について説明する。
〈１〉上記実施形態では、膜中の酸素濃度により抵抗が変化するペロブスカイト構造の酸化膜としてＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）、或いはＳｍ１−ＸＣａＸＭｎＯ３を例示したが、本発明はこの構成に限られるものではない。「ＡＢＯ３」の化学式で表されるペロブスカイト構造の導電性酸化物として、上記ＰＣＭＯのＢサイトのＭｎの一部を更にＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａ等の遷移金属元素Ｍで置換したＰｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３であってもよいし、ＬａＭｎＯ３（ＬＭＯ）のＡサイトのＬａの一部をＣａ，Ｓｒ，Ｐｂ，Ｂａ等の２価のアルカリ土類金属ＲＥで置換したＬａ１−ＸＡＥＸＭｎＯ３であってもよいし、Ｓｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙ等の３価の希土類元素ＲＥとＭｎとの酸化物において、Ａサイトの希土類元素ＲＥの一部をＳｒで置換したＲＥ１−ＸＳｒＸＭｎＯ３であってもよい。或いは、上記ＬＭＯのＡサイトのＬａの一部、及び、ＢサイトのＭｎの一部をＣｏで置換したＬａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３であってもよい。他の例として、ＧｄＭｎＯ３のＧｄの一部をＣａで置換したＧｄ１−ＸＣａＸＭｎＯ３、或いは、ＮｄＭｎＯ３のＮｄの一部をＧｄで置換したＮｄ１−ＸＧｄＸＭｎＯ３、等を利用することができる。
これらの材料は、電圧パルスの印加により電気抵抗が変化する現象を呈するが、その中でもＰｒ１−ＸＣａＸＭｎＯ３系の材料（ＰＣＭＯ）がより大きな抵抗値変化を示し、更に、Ｘ＝０．３付近の組成が、本発明の可変抵抗体として好ましい。
〈２〉上述の第４実施形態では、本発明素子２を列方向に８つ直列に接続したメモリセル４を、行方向に４つ配置してメモリセルアレイ５を構成しているが、必ずしもこれに限られるものではない。本発明は、メモリセル列内に直列に接続される可変抵抗素子の個数により限定されるものではなく、また、行方向に配置されるメモリセル列の個数にも限定されない。もっとも、これらメモリセル列において直列に接続される本発明素子２の個数、及び、行方向に配置するメモリセル列４の個数は、夫々、バイトの整数倍（８個、１６個、３２個、または６４個）であることがより好ましい。
更に、メモリセル列を行及び列方向にも配列することで、より大容量のメモリセルアレイを構築することができる。このとき、行方向に同じ位置の（即ち、同一列に属する）メモリセル列の本発明素子２の第２ゲート電極同士は、同一の第２ワード線に接続するとよい。
〈３〉上記第４実施形態ではメモリセル列４と接続する選択トランジスタ２３ａ，２３ｂを本発明の不揮発性可変抵抗素子２で構成し、上記第５実施形態ではメモリセル列７と接続する２つの選択トランジスタのうち一方２３ｂを本発明の不揮発性可変抵抗素子３で構成しているが、選択トランジスタ２３ａ，２３ｂとしてＳｉ基板上に形成されたＭＯＳトランジスタも用いることも可能である。図２５に示されるメモリセルアレイ５ｂでは、基板１１上に形成されたＭＯＳトランジスタ２３ａ，２３ｂと、上層の絶縁膜１２上に形成されたメモリセル列４が、導通孔２９を介して接続され、ＮＡＮＤ構造のメモリセルアレイが構成されている。
上記メモリセルアレイ５ｂは、素子専有面積が大きくなるため、コスト上のデメリットはあるものの、選択トランジスタのスイッチング特性や均一性の点で優れ、面積上のデメリットも直列するメモリセルの数を例えば３２個や６４個のように多くすれば、デメリットを低減できる。
〈４〉上述の第４実施形態に係るメモリセルアレイ５では、本発明素子２の第２ゲート電極２１は、列毎に共通の第２ワード線に接続されていたが、本発明は当該構成に限られるものではない。同一行のメモリセル列４内の第２ゲート電極同士を、共通の第２ワード線に接続する構成も可能である。
図２６（ａ）の断面構造図に示されるように、選択トランジスタとしてのＭＯＳトランジスタ２３ａ，２３ｂが形成されたＳｉ基板１１上に、絶縁膜１２を介して、メモリセル列４が、行方向に複数配置され、メモリセルアレイ５ｃが形成されている。図２６（ａ）のＣ−Ｃ’断面における断面構造図を図２６（ｂ）に示す。図２７にメモリセルアレイ５ｃの等価回路図を示す。第４実施形態では、第２ゲート電極２１がワード線と直交し、列方向に延伸する配線であったのに対し、本実施形態ではブロック内で一つの連続した平板状になっている。これにより、同一行のメモリセル列４内の第２ゲート電極の全てが、共通の第２ワード線ＷＬ１’に接続されている。即ち、メモリセルアレイ５ｃは、メモリセルアレイ５をより簡略化したＮＡＮＤ構成のメモリセルアレイとなっている。
上記構成の場合、第２ワード線ＷＬ１’はブロック内の全ての本発明素子２につき共通であるので、第４実施形態と同様の方法でメモリセルを選択してセル単位の書込み・消去動作を行うことはできない。代わりに、第１ビット線あるいは第２ビット線側から電圧を印加することで書込みを行なうことができる。
図２８にメモリセルアレイ５ｃの書き込み動作における電圧印加条件の例を示す。ここでは、ワード線ＷＬ５と第１ビット線ＢＬ１２に接続するメモリセルが書き込み対象として選択されているとする。ＢＳＬ０及びＢＳＬ１に電圧を印加して、選択された本発明素子２と接続する選択トランジスタ２３ａをオン状態とし、選択された本発明素子２が属するメモリセル列と接続する第１ビット線ＢＬ１２にＶｓｅｔを、他の非選択の第１ビット線ＢＬ１１，ＢＬ１３，ＢＬ１４にＶｓｅｔ／２を、夫々印加する。一方、選択された本発明素子２と接続する選択トランジスタ２３ｂをオフ状態とする。更に、メモリセルアレイ内の非選択な行に対応するワード線（ＷＬ１〜４、ＷＬ６〜８）にＶｓｅｔ／２を、選択されたワード線ＷＬ５に０Ｖを、夫々印加する。第２ワード線ＷＬ１’にはＶｓｅｔが印加されている。
このとき、非選択の第１ビット線ＢＬ１１，ＢＬ１３，ＢＬ１４の何れかと接続するメモリセル列内の本発明素子２の両端のソース／ドレイン領域には、非選択第１ビット線からのＶｓｅｔ／２が印加され、選択された第１ビット線ＢＬ１２と接続するメモリセル列内の本発明素子２の両端のソース／ドレイン領域には、選択第１ビット線ＢＬ１２からのＶｓｅｔが印加される。ここで、Ｖｓｅｔは可変抵抗体である金属酸化膜の抵抗状態が高抵抗状態から低抵抗状態に遷移する閾値電圧以上であり、Ｖｓｅｔ／２は当該閾値電圧以下である。これにより、選択された第１ビット線ＢＬ１２と選択されたワード線ＷＬ５の交差する本発明素子２において、電界により絶縁膜１６中の酸素が金属酸化膜１３側へ移動し、選択された本発明素子２は低抵抗化する。非選択のワード線と接続するメモリセルには、ゲート電極にＶｓｅｔ／２、第２ゲート電極にＶｓｅｔが印加されるが、低抵抗状態に遷移する閾値電圧以下であるので、本発明素子２の抵抗状態は変化しない。選択ワード線と非選択ビット線の交差するメモリセルには、ゲート電極に０Ｖ、第２ゲート電極にＶｓｅｔが印加されているが、非選択ビット線からＶｓｅｔ／２が印加されていることにより、素子は低抵抗の導通状態になっており、ゲート電極直下の電位がＶｓｅｔ／２となるため、書き込みに必要な電界が誘起されず、抵抗状態は変化しない。
消去動作（一括消去動作）、読み出し動作については、上記第４実施形態と同様の方法が利用できる。また、メモリセルアレイ５ｃの製造方法は、上記第４実施形態に係る図１７（ｂ）において、金属膜１９から金属膜２１までをエッチングにより加工する工程に替えて、金属膜１９から金属膜２２までをエッチングにより加工し、金属膜２１を全面に残存させるようにすればよい。
〈５〉上述の第４実施形態では、メモリセルアレイ５の構成として、メモリセル列毎に２つの選択トランジスタを有し、夫々が行方向に延伸する第１ビット線と、行方向に延伸する第２ビット線に接続されている場合を例として説明したが、本発明はこの構成に限られるものではない。
図２９の等価回路図に示されるメモリセルアレイ５ｄでは、メモリセル列毎に、メモリセル列の一端と列方向に延伸する第１ビット線ＢＬ１１〜ＢＬ１ｎの何れかとを接続する一の選択トランジスタを有しているが、当該メモリセル列の他端は行方向に延伸する第２ビット線ＢＬ２１，ＢＬ２２の何れかと直接接続されている。
図３０の等価回路図に示されるメモリセルアレイ５ｅは、第１ビット線及び第２ビット線（ＢＬ１〜ＢＬ５）が共に列方向に延伸する構成であり、奇数列に属するメモリセル列の第１ビット線と偶数列に属するメモリセル列の第２ビット線、及び、偶数列に属するメモリセル列の第１ビット線と奇数列に属するメモリセル列の第２ビット線は、夫々、同一のビット線で共用されている。
図３１の等価回路図に示されるメモリセルアレイ５ｆは、第１ビット線及び第２ビット線（ＢＬ１〜ＢＬ３）が共に行方向に延伸する構成であり、ビットセレクト線ＢＳＬ０〜ＢＳＬｎ＋１が列方向に延伸している。奇数行に属するメモリセル列の第１ビット線と偶数行に属するメモリセル列の第２ビット線、及び、偶数行に属するメモリセル列の第１ビット線と奇数行に属するメモリセル列の第２ビット線は、夫々、同一のビット線で共用されている。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
１〜３： 本発明に係る不揮発性可変抵抗素子（本発明素子）
４，７： メモリセル列
５，５ａ〜５ｃ，６： メモリセルアレイ
１１： 基板
１２，３１〜３４： 層間絶縁膜
１３： 金属酸化膜（チャネル領域／可変抵抗体）
１４： 金属酸化膜（ドレイン領域／第１の電極）
１５： 金属酸化膜（ソース領域／第２の電極）
１６： 絶縁膜
１７： ゲート電極（第３の電極）
１８： 金属酸化膜
１９，２０： 金属膜
２１： 第２ゲート電極（第４の電極）
２２： 第２の絶縁膜
２３ａ，２３ｂ： 選択トランジスタ
２４ａ，２４ｂ： 選択トランジスタのゲート電極
２５，２７： 金属配線
２６，２８，２９： 導通孔
３６： チャネル層
３８： 不純物層
ＢＬ１１〜ＢＬ１４： 第１ビット線
ＢＬ２１，ＢＬ２２： 第２ビット線
ＢＳＬ０〜ＢＳＬｎ＋１： ビットセレクト線
Ｖｇ１，Ｖｇ２： 本発明素子のゲート電極に印加される電圧の絶対値
Ｖｒ： 読み出し電圧
Ｖｒｅｓｅｔ： リセット電圧
Ｖｓｅｔ： セット電圧
ＣＢ： 伝導帯の底（のエネルギー）
ＥＦ： フェルミ準位
ＶＢ： 価電子帯の頂上（のエネルギー）
ＷＦ： 仕事関数
ＷＬ１〜ＷＬ８、ＷＬ１１〜ＷＬ２８： ワード線
ＷＬ１’〜ＷＬ４’ 第２ワード線

Claims (16)

  1. 膜中の酸素濃度により抵抗が変化する金属酸化膜からなる可変抵抗体と、前記可変抵抗体上に形成された絶縁膜を有し、
    前記可変抵抗体と接触する第１の電極および第２の電極を、前記絶縁膜と前記可変抵抗体との界面に平行な方向において互いに離間するように備え、
    前記第１及び第２の電極の間を前記可変抵抗体を経由して流れる電流経路上に、前記絶縁膜を介して前記可変抵抗体と前記界面と垂直方向に対向する第３の電極を備え、
    前記第３の電極に電圧を印加すると、前記界面に垂直な方向に成分を持つ電界により、前記可変抵抗体と前記絶縁膜との間で前記界面を介して可逆的に酸素が移動し、前記可変抵抗体の抵抗特性が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持され、
    前記第１及び第２の電極間に電圧を印加すると、前記可変抵抗体の抵抗状態に係る抵抗特性に応じた電流が前記第１及び第２の電極間に流れ、
    前記可変抵抗体の抵抗状態を不揮発的に低抵抗状態に遷移させる電圧と同一極性であって絶対値のより小さな電圧が前記第３の電極に印加された状態で前記第１及び前記第２の電極間に電圧を印加すると、前記第３の電極に当該電圧が印加されている間、不揮発的に保持されている前記可変抵抗体の夫々の前記抵抗状態に係る前記抵抗特性が一時的に低抵抗化することを特徴とする不揮発性可変抵抗素子。
  2. 前記第１及び第２の電極は、前記可変抵抗体と同じ金属酸化膜からなり、
    その酸素濃度が、前記可変抵抗体の前記抵抗状態のうち抵抗特性が最も低抵抗の低抵抗状態の酸素濃度に固定されていることを特徴とする請求項１に記載の不揮発性可変抵抗素子。
  3. 前記可変抵抗体と前記絶縁膜との間の前記界面を介した酸素の移動による前記可変抵抗体の抵抗特性の変化が、前記可変抵抗体の前記界面に垂直な膜厚方向全体に渡って生じることを特徴とする請求項１又は２に記載の不揮発性可変抵抗素子。
  4. 前記金属酸化膜は、ペロブスカイト構造の金属酸化物を含むことを特徴とする請求項１〜３の何れか一項に記載の不揮発性可変抵抗素子。
  5. 前記金属酸化膜は、
    Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３（但し、ＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れかの元素)、
    Ｓｍ１−ＸＣａＸＭｎＯ３、
    Ｌａ１−ＸＡＥＸＭｎＯ３（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れかの２価のアルカリ土類金属）、
    ＲＥ１−ＸＳｒＸＭｎＯ３（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れかの３価の希土類元素）、
    Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３、
    Ｇｄ１−ＸＣａＸＭｎＯ３、及び、
    Ｎｄ１−ＸＧｄＸＭｎＯ３、
    の内の何れか１つの一般式（０≦Ｘ≦１，０≦Ｚ＜１）で表されるペロブスカイト構造の酸化物を含むことを特徴とする請求項４に記載の不揮発性可変抵抗素子。
  6. 前記界面に垂直な方向において、前記可変抵抗体を介して前記絶縁膜と対向する第２の絶縁膜と、
    前記界面に垂直な方向において、前記絶縁膜、前記可変抵抗体、及び、前記第２の絶縁膜を介して前記第３の電極と対向する第４の電極を有し、
    前記第３の電極と前記第４の電極間に閾値以上の電圧を印加すると、前記界面に垂直な方向に成分を持つ電界により、前記可変抵抗体の抵抗特性が二以上の異なる抵抗状態間で遷移することを特徴とする請求項１〜５の何れか一項に記載の不揮発性可変抵抗素子。
  7. 前記第２の絶縁膜は、
    前記可変抵抗体と前記絶縁膜との間で前記界面を介して可逆的に酸素を移動させ、前記可変抵抗体の抵抗特性を遷移させるために必要な電圧を前記第３の電極と前記第４の電極間に印加しても、前記可変抵抗体と前記第２の絶縁膜との間では、前記可変抵抗体と前記第２の絶縁膜の界面を介した可逆的な酸素の移動が生じない材料から選択されることを特徴とする請求項６に記載の不揮発性可変抵抗素子。
  8. 環状の前記可変抵抗体を有し、
    環状の前記可変抵抗体の上面と下面に、夫々、前記第１の電極および前記第２の電極が接し、
    環状の前記可変抵抗体の外側壁面に環状の前記絶縁膜を介して前記第３の電極が接し、環状の前記可変抵抗体の内側壁面に環状の前記第２の絶縁膜を介して前記第４の電極が接する構造を有することを特徴とする請求項６又は７に記載の不揮発性可変抵抗素子。
  9. 請求項１〜８に記載の不揮発性可変抵抗素子を複数、列方向に直列に接続したメモリセル列を備え、
    前記メモリセル列は、
    前記メモリセル列内の前記不揮発性可変抵抗素子の夫々につき、隣接する一方の前記不揮発性可変抵抗素子の前記第１の電極と他方の前記不揮発性可変抵抗素子の前記第２の電極を接続してなり、
    前記メモリセル列毎に、入出力端子対と前記入出力端子対の間に流れる電流を制御する制御端子を備える第１の選択トランジスタを備え、
    前記メモリセル列の一端の前記第１の電極が前記第１の選択トランジスタの前記入出力端子対の一方端と接続されていることを特徴とする不揮発性半導体記憶装置。
  10. 前記メモリセル列は、
    前記メモリセル列毎に、入出力端子対と前記入出力端子対の間に流れる電流を制御する制御端子を備える第２の選択トランジスタを備え、
    前記メモリセル列の他端の前記第２の電極が前記第２の選択トランジスタの前記入出力端子対の一方端と接続されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
  11. 前記メモリセル列が少なくとも行方向に複数配置されることで、前記不揮発性可変抵抗素子が行及び列方向に夫々複数、マトリクス状に配置され、
    同一行の、又は、同一列の前記メモリセル列の一端の前記第１の電極同士が、前記第１の選択トランジスタを介して、共通の第１ビット線に接続され、
    同一行の、又は、同一列の前記メモリセル列の他端の前記第２の電極同士が、前記第２の選択トランジスタを介して、共通の第２ビット線に接続され、
    同一行の前記不揮発性可変抵抗素子の前記第３の電極同士が、行方向に延伸するワード線に接続されていることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
  12. 請求項６〜８の何れか一項に記載の不揮発性可変抵抗素子を複数、列方向に直列に接続したメモリセル列を備え、
    前記メモリセル列は、
    前記メモリセル列内の前記不揮発性可変抵抗素子の夫々につき、隣接する一方の前記不揮発性可変抵抗素子の前記第１の電極と他方の前記不揮発性可変抵抗素子の前記第２の電極を接続してなり、
    前記メモリセル列毎に、入出力端子対と前記入出力端子対の間に流れる電流を制御する制御端子を備える第１の選択トランジスタを備え、
    前記メモリセル列の一端の前記第１の電極が前記第１の選択トランジスタの前記入出力端子対の一方端と接続され、
    前記メモリセル列が少なくとも行方向に複数配置されることで、前記不揮発性可変抵抗素子が行及び列方向に夫々複数、マトリクス状に配置され、
    同一行の、又は、同一列の前記メモリセル列の一端の前記第１の電極同士が、前記第１の選択トランジスタを介して、共通の第１ビット線に接続され、
    同一行の、又は、同一列の前記メモリセル列の他端の前記第２の電極同士が、直接或いは第２の選択トランジスタを介して、共通の第２ビット線に接続され、
    同一行の前記不揮発性可変抵抗素子の前記第３の電極同士が、行方向に延伸するワード線に接続され、
    前記メモリセル列内の前記不揮発性可変抵抗素子の前記第４の電極同士が、共通の第２ワード線に接続されていることを特徴とする不揮発性半導体記憶装置。
  13. 同一列の前記メモリセル列内の前記不揮発性可変抵抗素子の前記第４の電極同士が、共通の前記第２ワード線に接続されていることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
  14. 同一行の前記メモリセル列内の前記不揮発性可変抵抗素子の前記第４の電極同士が、共通の前記第２ワード線に接続されていることを特徴とする請求項１２又は１３に記載の不揮発性半導体記憶装置。
  15. 前記メモリセル列が、行方向、列方向、及び、行方向および列方向に垂直な第３の方向に三次元的に配置されていることを特徴とする請求項９〜１４の何れか一項に記載の不揮発性半導体記憶装置。
  16. 前記不揮発性可変抵抗素子を複数、基板に垂直な列方向に直列に接続した前記メモリセル列を備え、
    前記メモリセル列が行方向、及び、行方向及び列方向に垂直な第３方向に複数配置されることで、前記不揮発性可変抵抗素子が行及び列方向及び前記第３方向に夫々複数、三次元マトリクス状に配置され、
    前記第３方向に同じ位置の前記メモリセル列の一端の前記第１の電極同士が、前記第１の選択トランジスタを介して、共通の第１ビット線に接続され、
    行方向に同じ位置の前記メモリセル列の他端の前記第２の電極同士が、直接或いは第２の選択トランジスタを介して、共通の第２ビット線に接続され、
    列方向に同じ位置の前記不揮発性可変抵抗素子の前記第３の電極同士が、共通のワード線に接続されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9818478B2 (en) * 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
JP2012238811A (ja) * 2011-05-13 2012-12-06 Toshiba Corp 半導体不揮発性記憶装置およびその製造方法
KR20140082653A (ko) 2011-10-19 2014-07-02 후지 덴키 가부시키가이샤 강상관 비휘발 메모리 소자
US9209196B2 (en) 2011-11-30 2015-12-08 Sharp Kabushiki Kaisha Memory circuit, method of driving the same, nonvolatile storage device using the same, and liquid crystal display device
CN103460375B (zh) 2012-02-07 2016-11-02 松下知识产权经营株式会社 驱动非易失性半导体装置的方法
WO2013190882A1 (ja) * 2012-06-19 2013-12-27 シャープ株式会社 金属酸化物トランジスタ
US20140273525A1 (en) * 2013-03-13 2014-09-18 Intermolecular, Inc. Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films
CN106575703B (zh) * 2014-06-26 2019-12-17 英特尔公司 基于氧化物的三端子电阻式开关逻辑器件
US9728721B2 (en) 2014-07-25 2017-08-08 Globalfoundries Singapore Pte. Ltd. Resistive memory device
US9455402B2 (en) * 2015-01-23 2016-09-27 Macronix International Co., Ltd. Resistive memory device with ring-shaped metal oxide on top surfaces of ring-shaped metal layer and barrier layer
US9472281B1 (en) * 2015-06-30 2016-10-18 HGST Netherlands B.V. Non-volatile memory with adjustable cell bit shape
TWI564898B (zh) * 2015-10-26 2017-01-01 國立中山大學 電阻式記憶體
US10199472B2 (en) 2015-12-30 2019-02-05 SK Hynix Inc. Neuromorphic device including gating lines with different widths
CN105742491B (zh) * 2016-04-01 2018-06-12 北京大学 一种平面非易失性阻变存储器及其制备方法
US20170317141A1 (en) * 2016-04-28 2017-11-02 HGST Netherlands B.V. Nonvolatile schottky barrier memory transistor
US20170317142A1 (en) * 2016-04-29 2017-11-02 Western Digital Technologies, Inc. Sidewall insulated resistive memory devices
US20170365641A1 (en) * 2016-06-16 2017-12-21 HGST Netherlands B.V. Non-volatile double schottky barrier memory cell
US9978942B2 (en) * 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
JP7191820B2 (ja) 2017-06-02 2022-12-19 株式会社半導体エネルギー研究所 半導体装置、電子部品及び電子機器
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP7265475B2 (ja) 2017-06-27 2023-04-26 株式会社半導体エネルギー研究所 半導体装置
US10354728B2 (en) 2017-06-28 2019-07-16 Sandisk Technologies Llc Write verification and resistive state determination based on cell turn-on characteristics for resistive random access memory
JP7234110B2 (ja) 2017-07-06 2023-03-07 株式会社半導体エネルギー研究所 メモリセル及び半導体装置
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
US10256402B1 (en) 2017-09-25 2019-04-09 Sandisk Technologies Llc ReRAM read state verification based on cell turn-on characteristics
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
JP2019161056A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 不揮発性半導体記憶装置
WO2019191393A1 (en) * 2018-03-28 2019-10-03 University Of Cincinnati Systems and methods for gated-insulator reconfigurable non-volatile memory devices
KR102542998B1 (ko) 2018-06-26 2023-06-14 에스케이하이닉스 주식회사 3차원 적층형 반도체 메모리 소자
JP6789576B2 (ja) * 2018-08-02 2020-11-25 株式会社フローディア 積和演算装置
US10930343B2 (en) * 2018-08-21 2021-02-23 Hewlett Packard Enterprise Development Lp Symmetric bipolar switching in memristors for artificial intelligence hardware
CN109524042B (zh) * 2018-09-21 2020-03-17 浙江大学 一种基于反型模式阻变场效应晶体管的与非型存储阵列
CN109741773B (zh) * 2018-09-21 2020-03-17 浙江大学 一种基于积累模式阻变场效应晶体管的与非型存储阵列
FI20205101A1 (en) * 2020-01-31 2021-08-01 Turun Yliopisto New thin film material for memristor and memristor with such material
EP3961735A1 (en) * 2020-08-13 2022-03-02 Samsung Electronics Co., Ltd. Variable resistance memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3402249B2 (ja) * 1999-03-19 2003-05-06 日本電気株式会社 半導体記憶装置
US6531371B2 (en) 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
JP4282314B2 (ja) 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
JP4177818B2 (ja) 2004-01-29 2008-11-05 シャープ株式会社 半導体記憶装置
JP2006120702A (ja) * 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd 可変抵抗素子および半導体装置
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP5010891B2 (ja) * 2006-10-16 2012-08-29 富士通株式会社 抵抗変化型素子
JP5106031B2 (ja) * 2007-10-12 2012-12-26 パナソニック株式会社 半導体記憶装置及びその製造方法並びに半導体スイッチング装置
US8391050B2 (en) * 2008-03-19 2013-03-05 Nec Corporation Resistance change element, semiconductor memory device, manufacturing method and driving method thereof
WO2010038788A1 (ja) * 2008-09-30 2010-04-08 国立大学法人岡山大学 電流制御素子及びその製造方法

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