JP5316657B2 - 半導体集積回路 - Google Patents
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Description
具体的には、A/Dコンバータ110を検査する場合、A/Dコンバータ110の入力に接続されたアナログ入力端子TIに、LSI検査装置200から高精度なアナログ信号を供給すると共に、A/Dコンバータ110での変換結果(デジタル信号)を上述のテスト用端子TdoからLSI検査装置200に取り込み、その取り込んだ変換結果に基づいてA/Dコンバータ110の動作特性の良否を判定している。
これに対して、LSIのチップ内に、テストパターン生成回路を設け、そのテストパターン生成回路が発生させたテストパターンを用いて、D/AコンバータやA/Dコンバータの検査を実行する装置が提案されている(例えば、特許文献1参照。)。
また、調整タイミングは、例えば、一定周期毎や外部から調整指令が入力される毎、又は信号処理部が動作していない時などが考えられる。
また、本発明の半導体集積回路において、調整手段は、請求項3に記載のように、調整結果として、ループバック系の特性を目標特性と一致させることができたか否かを表す信号を、調整出力端子を介して出力するように構成されていてもよい。
このように構成された本発明の半導体集積回路によれば、調整出力端子を監視することによって、A/Dコンバータ及びD/Aコンバータの動作特性が所望の目標特性になって
いるか否か(即ち、良品であるか不良品であるか)を識別することができる。
[第1参考例]
<構成>
図1は、本発明の参考例となる半導体集積回路(LSI)1の主要部の構成を示すブロック図である。
いう。
次に、テスト制御回路20の動作を図2に示すフローチャートに沿って説明する。
なお、テスト制御回路20は、論理素子を組み合わせた回路によって実現され、当該半導体集積回路1に電源が投入されると起動する。
以上説明したように半導体集積回路1は、テスト起動端子TSから起動指令が入力されると、テストパターン生成回路15,アナログモジュール(A/Dコンバータ10,D/Aコンバータ11),判定回路14を接続するループバック経路を設定して、自動的にテスト動作を実行し、アナログモジュールの動作特性の良否を表す測定結果を、テスト結果
端子TRを介して出力するようにされている。
次に、第2参考例について説明する。
<構成>
図3は、第2参考例の半導体集積回路2の主要部の構成を示すブロック図である。
以上説明したように、半導体集積回路2は、判定回路14,テストパターン生成回路15,テスト制御回路20と同等の機能を、論理回路の組み合わせ(ハードウェア)ではなく、CPU30の処理(ソフトウェア)によって実現しているだけであり、第1参考例の半導体集積回路1と同様に動作するため、これと同様の効果を得ることができる。
[第1実施形態]
次に、第1実施形態について説明する。
図4は、第1実施形態の半導体集積回路3の主要部の構成を示すブロック図である。
なお、半導体集積回路3は、第2参考例の半導体集積回路2とは、構成の一部が異なっているだけであるため、同一の構成要素については同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。
次に、CPU30が実行するキャリブレーション処理を、図5に示すフローチャートに沿って説明する。
S280では、先のS230と同様にテスト処理を実行し、続くS290では、テスト処理の結果、判定処理から出力される判定結果に基づいて、アナログモジュールの動作特性が良好であるか否かを判断する。
S300では、先のS270にて、D/A調整パラメータを、その調整可能な全範囲に渡って設定したか否かを判断し、設定済みでなければ、S270に戻って、D/A調整パラメータを、未だ設定されていない値に設定して、S270〜S290の処理を繰り返し実行し、設定済みであれば、S310に移行して、可変設定された個々の値毎に得られる目標特性との近似度に基づいて、その近似度が最も大きい値を、D/A調整パラメータの最適値として設定する。
<効果>
以上説明したように半導体集積回路3は、アナログモジュールの動作特性が、目標特性と一致していない場合、一方の調整パラメータを固定し他方の調整パラメータを可変設定しながらテスト処理を実行することによって得られた判定結果(近似度を含む)から、他方の調整パラメータの最適値を求め、次は、固定側と可変設定側とを入れ替えて、固定側は、調整パラメータを直前の処理で求められた最適値に固定して同様の処理を実行し、これを、アナログモジュールの動作特性が目標特性と一致したときに設定されている調整パラメータを用いて、通常モードでの処理を実行するようにされている。
次に第2実施形態について説明する。
図6は、第2実施形態の半導体集積回路4の主要部の構成を示すブロック図である。
以上説明したように半導体集積回路4では、二つのA/Dコンバータ10,10aを備え、D/Aコンバータ11及びA/Dコンバータ10からなる第1のアナログモジュールと、D/Aコンバータ11及びA/Dコンバータ10aからなる第2のアナログモジュールについて、第1参考例の場合と同様のテスト動作を並行して行っている。
なお、本実施形態では、二つのA/Dコンバータ10,10aを備える場合について説明したが、A/Dコンバータを三つ以上備える場合でも同様に構成することが可能である。
次に第3実施形態について説明する。
図7は、第3実施形態の半導体集積回路5の主要部の構成を示すブロック図である。
つまり、スイッチ16〜19がb端子側(即ち、スイッチ17a,19aはa端子側)に設定(以下、第1ループバック設定という)されている場合は、第1参考例の場合と同様のテスト動作となり、スイッチ16,17a,18,19aがb端子側(即ち、スイッチ17,19はa端子側)に設定(以下、第2ループバック設定という)されている場合は、テストパターン生成回路15で生成されたテストパターンが、D/Aコンバータ11aにてD/A変換される以外は、第1参考例の場合と同様のテスト動作となる。
以上説明したように半導体集積回路5では、二つのD/Aコンバータ11,11aを備え、D/Aコンバータ11及びA/Dコンバータ10からなる第1のアナログモジュールと、D/Aコンバータ11a及びA/Dコンバータ10からなる第2のアナログモジュールについて、第1参考例の場合と同様のテスト動作を一つずつ順番に行っている。
なお、本実施形態では、二つのD/Aコンバータ11,11aを備える場合について説明したが、D/Aコンバータを三つ以上備える場合でも同様に構成することが可能である。
以上本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。
Claims (4)
- アナログ信号を入力するために設けられたアナログ入力端子と、
アナログ信号を出力するために設けられたアナログ出力端子と、
デジタル信号を処理する信号処理部と、
予め設定されたA/D用調整パラメータを変化させることにより、動作特性を調整可能に構成され、前記アナログ入力端子を介して入力されるアナログ信号をデジタル信号に変換して前記信号処理部に供給するA/Dコンバータと、
予め設定されたD/A用調整パラメータを変化させることにより、動作特性を調整可能に構成され、前記信号処理部から供給されるデジタル信号をアナログ信号に変換して前記アナログ出力端子を介して出力するD/Aコンバータと、
を備えた半導体集積回路において、
予め設定された調整タイミングにて、前記D/Aコンバータの出力を前記A/Dコンバータの入力とするループバック経路を設定する経路設定手段と、
前記経路設定手段により前記ループバック経路が設定されると、予め設定されたテストパターンを前記D/Aコンバータに入力すると共に、前記A/Dコンバータから出力される結果パターンを取得し、該結果パターンから特定される、前記D/Aコンバータ及びA/Dコンバータからなるループバック系の特性が、予め設定された目標特性と一致するように、前記A/D用調整パラメータ及び前記D/A用調整パラメータを設定する調整手段と、
を設け、
前記調整手段は、
前記A/D用調整パラメータ及び前記D/A用調整パラメータのうち、一方を第一パラメータ,他方を第二パラメータとして、前記第二パラメータを固定し、前記第一パラメータを変化させることで前記ループバック系の特性を繰り返し測定し、その測定結果から前記第一パラメータの最適値を選択する第一パラメータ調整手段と、
前記第一パラメータ調整手段で選択された最適値に前記第一パラメータを固定し、前記第二パラメータを変化させることで前記ループバック系の特性を繰り返し測定し、その測定結果から前記第二パラメータの最適値を選択する第二パラメータ調整手段と、
を備えることを特徴とする半導体集積回路。 - 前記調整手段は、
前記第一パラメータ調整手段と前記第二パラメータ調整手段とを、予め設定された上限回数の範囲内で交互に繰り返し実行することを特徴とする請求項1に記載の半導体集積回路。 - 前記調整手段による調整結果を出力する調整結果出力端子を設け、
前記調整手段は、前記調整結果として、前記ループバック系の特性を前記目標特性と一致させることができたか否かを表す信号を出力することを特徴とする請求項1または請求項2に記載の半導体集積回路。 - 前記調整手段によって設定された前記A/D用調整パラメータ及び前記D/A用調整パラメータを記憶する調整パラメータ記憶手段を備えることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体集積回路。
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