JP5309511B2

JP5309511B2 - Circuit and method for performing data transfer, and apparatus including the circuit

Info

Publication number: JP5309511B2
Application number: JP2007243339A
Authority: JP
Inventors: 啓佐敏竹内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-11-28
Filing date: 2007-09-20
Publication date: 2013-10-09
Anticipated expiration: 2027-09-20
Also published as: JP2008160797A; CN101192830B; CN101192830A

Description

この発明は、データ転送を行う回路及びその方法、及び、クロックパルスを利用する回路及び方法に関する。 The present invention relates to a circuit and a method for performing data transfer, and a circuit and a method using a clock pulse.

データ転送は、デジタル信号を用いて実行されるのが普通である。但し、近年では、多値アナログ信号を用いてデータ転送を行おうとする試みもなされている（下記特許文献１〜４）。また、コンピュータシステムにおける消費電力を削減するために、システム内の各回路に供給する電源電圧を可変とする技術が利用されている（下記特許文献５）。 Data transfer is usually performed using digital signals. However, in recent years, attempts have been made to perform data transfer using multilevel analog signals (Patent Documents 1 to 4 below). In addition, in order to reduce power consumption in a computer system, a technique of changing a power supply voltage supplied to each circuit in the system is used (Patent Document 5 below).

特開平７−１９３６０５号公報JP-A-7-193605 特開２０００−４７７６８号公報JP 2000-47768 A 特開２００１−２８５３８８号公報JP 2001-285388 A 特開２００２−１５２０２９号公報JP 2002-152029 A 特開平８−４４４６５号公報Japanese Patent Laid-Open No. 8-44465

しかしながら、可変電源電圧を用いた装置では、電源電圧が変化するため、多値アナログ信号を多値デジタル信号に一義的に変換することが困難であるという問題があった。 However, an apparatus using a variable power supply voltage has a problem that it is difficult to uniquely convert a multi-value analog signal into a multi-value digital signal because the power supply voltage changes.

ところで、よく知られているように、電子信号や光信号を用いるほとんどの装置は、クロックパルスに同期して個々の回路が動作するものである（例えば特許文献６）。 By the way, as is well known, in most devices using electronic signals and optical signals, individual circuits operate in synchronization with clock pulses (for example, Patent Document 6).

特開２００６−２５９７５３号公報JP 2006-259753 A

しかしながら、高周波数のクロックパルスを装置内の多数の回路に伝送すると、高調波ノイズが発生し易く、また、パルス波形が劣化し易いという問題があった。 However, when high-frequency clock pulses are transmitted to a large number of circuits in the apparatus, harmonic noise is likely to occur, and the pulse waveform is liable to deteriorate.

本発明は、可変電源電圧を用いた回路において、多値アナログ信号を多値デジタル信号に適切に変換することを可能とする技術を提供することを第１の目的とする。 It is a first object of the present invention to provide a technique that can appropriately convert a multi-value analog signal into a multi-value digital signal in a circuit using a variable power supply voltage.

本発明は、クロックパルスの伝送距離を低減することのできる技術を提供することを第２の目的とする。 The second object of the present invention is to provide a technique capable of reducing the transmission distance of clock pulses.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
本発明の第１の形態は、
データ転送を行う回路であって、
可変電源電圧を生成する可変電源電圧生成回路と、
前記可変電源電圧の下で動作し、多値アナログ信号を生成して他の回路に送信する送信回路と、
前記可変電源電圧の下で動作し、前記多値アナログ信号を受信しＡＤ変換して多値デジタル信号を生成する受信回路と、
前記可変電源電圧、又は、前記可変電源電圧に比例する電圧値を有する信号から、前記ＡＤ変換に使用される閾値電圧を生成して前記受信回路に供給する閾値電圧生成回路と、
を備える。
この回路によれば、可変電源電圧、又は、可変電源電圧に比例する電圧値を有する信号からＡＤ変換に使用される閾値電圧を生成するので、受信回路において、多値アナログ信号を多値デジタル信号に適切に変換することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.
The first aspect of the present invention is:
A circuit for transferring data,
A variable power supply voltage generating circuit for generating a variable power supply voltage;
A transmission circuit that operates under the variable power supply voltage, generates a multi-value analog signal, and transmits it to other circuits;
A receiving circuit that operates under the variable power supply voltage, receives the multi-value analog signal, performs AD conversion, and generates a multi-value digital signal;
A threshold voltage generation circuit that generates a threshold voltage used for the AD conversion from the variable power supply voltage or a signal having a voltage value proportional to the variable power supply voltage and supplies the threshold voltage to the reception circuit;
Is provided.
According to this circuit, since a threshold voltage used for AD conversion is generated from a variable power supply voltage or a signal having a voltage value proportional to the variable power supply voltage, a multilevel analog signal is converted into a multilevel digital signal in a receiving circuit. It is possible to convert it appropriately.

本発明の一局面による回路は、
データ転送を行う回路であって、
可変電源電圧を生成する可変電源電圧生成回路と、
前記可変電源電圧の下で動作し、多値アナログ信号を生成して他の回路に送信する送信回路と、
前記可変電源電圧の下で動作し、前記多値アナログ信号を受信しＡＤ変換して多値デジタル信号を生成する受信回路と、
前記可変電源電圧、又は、前記可変電源電圧に比例する電圧値を有する信号から、前記ＡＤ変換に使用される閾値電圧を生成して前記受信回路に供給する閾値電圧生成回路と、
を備える。 A circuit according to one aspect of the present invention includes:
A circuit for transferring data,
A variable power supply voltage generating circuit for generating a variable power supply voltage;
A transmission circuit that operates under the variable power supply voltage, generates a multi-value analog signal, and transmits it to other circuits;
A receiving circuit that operates under the variable power supply voltage, receives the multi-value analog signal, performs AD conversion, and generates a multi-value digital signal;
A threshold voltage generation circuit that generates a threshold voltage used for the AD conversion from the variable power supply voltage or a signal having a voltage value proportional to the variable power supply voltage and supplies the threshold voltage to the reception circuit;
Is provided.

この回路によれば、可変電源電圧、又は、可変電源電圧に比例する電圧値を有する信号からＡＤ変換に使用される閾値電圧を生成するので、受信回路において、多値アナログ信号を多値デジタル信号に適切に変換することが可能である。 According to this circuit, since a threshold voltage used for AD conversion is generated from a variable power supply voltage or a signal having a voltage value proportional to the variable power supply voltage, a multilevel analog signal is converted into a multilevel digital signal in a receiving circuit. It is possible to convert it appropriately.

上記回路は、更に
前記可変電源電圧が低下するほど周期が長くなる正弦波クロック信号を生成して前記送信回路及び前記受信回路に送信する正弦波クロック生成回路を備え、
前記送信回路及び前記受信回路は、前記正弦波クロック信号を受信し、前記正弦波クロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号をそれぞれ生成するとともに、前記クロックパルス信号に応じて動作を実行するものとしてもよい。 The circuit further includes a sine wave clock generation circuit that generates a sine wave clock signal that has a longer period as the variable power supply voltage decreases and transmits the sine wave clock signal to the transmission circuit and the reception circuit,
The transmitting circuit and the receiving circuit receive the sine wave clock signal, respectively generate clock pulse signals having a period of 1 / N (N is a value of 2 or more) of the period of the sine wave clock signal, The operation may be executed in accordance with the clock pulse signal.

この構成によれば、可変電源電圧に応じて正弦波クロック信号及びクロックパルス信号の周期も変わるので、可変電源電圧とこれらのクロック信号の両方の作用によって消費電力を低減することができる。 According to this configuration, since the periods of the sine wave clock signal and the clock pulse signal also change according to the variable power supply voltage, power consumption can be reduced by the action of both the variable power supply voltage and these clock signals.

なお、前記正弦波クロック信号は、前記可変電源電圧に比例するピーク電圧を有し、
前記閾値電圧生成回路は、前記正弦波クロック信号のピーク電圧に基づいて前記閾値電圧を生成するものとしてもよい。 The sine wave clock signal has a peak voltage proportional to the variable power supply voltage,
The threshold voltage generation circuit may generate the threshold voltage based on a peak voltage of the sine wave clock signal.

この構成によれば、正弦波クロック信号からＡＤ変換に用いる適切な閾値電圧を生成することが可能である。 According to this configuration, it is possible to generate an appropriate threshold voltage used for AD conversion from the sine wave clock signal.

本発明の他の局面による回路は、
クロックパルスを利用する回路であって、
周期的なアナログ波形形状を有するアナログクロック信号を生成するアナログクロック生成回路と、
前記アナログクロック信号に応じて、前記アナログクロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号を生成するクロックパルス生成回路と、
前記クロックパルス信号に同期して動作するクロック同期回路と、
を備える。 A circuit according to another aspect of the invention comprises:
A circuit that uses clock pulses,
An analog clock generation circuit for generating an analog clock signal having a periodic analog waveform shape;
A clock pulse generation circuit for generating a clock pulse signal having a period of 1 / N (N is a value of 2 or more) of the period of the analog clock signal in accordance with the analog clock signal;
A clock synchronization circuit that operates in synchronization with the clock pulse signal;
Is provided.

この回路によれば、クロック信号がアナログクロック信号として伝送され、このアナログクロック信号からクロックパルス信号が生成されてクロック同期回路で利用されるので、クロックパルスの伝送距離を低減することが可能である。 According to this circuit, the clock signal is transmitted as an analog clock signal, and the clock pulse signal is generated from the analog clock signal and used in the clock synchronization circuit. Therefore, the transmission distance of the clock pulse can be reduced. .

前記アナログクロック生成回路は、前記アナログクロック信号の周期を変更可能であり、
前記クロックパルス信号の周期は、前記アナログクロック信号の周期の変更に応じて変更されるものとしてもよい。 The analog clock generation circuit can change the period of the analog clock signal,
The period of the clock pulse signal may be changed according to the change of the period of the analog clock signal.

この構成によれば、消費電力の低減等の目的に合わせて、アナログクロック信号の周期を変更することによって、クロック同期回路で利用されるクロックパルス信号の周期を変更することが可能である。 According to this configuration, it is possible to change the period of the clock pulse signal used in the clock synchronization circuit by changing the period of the analog clock signal in accordance with the purpose of reducing power consumption or the like.

また、上記回路は、
第１と第２のクロック同期回路を含む複数の前記クロック同期回路を備えており、
前記クロックパルス生成回路は、各クロック同期回路毎に設けられているものとしてもよい。 In addition, the above circuit
A plurality of the clock synchronization circuits including first and second clock synchronization circuits;
The clock pulse generation circuit may be provided for each clock synchronization circuit.

この構成によれば、クロックパルス生成回路が各クロック同期回路毎に設けられているので、クロックパルス信号の伝送距離をさらに短縮することが可能である。 According to this configuration, since the clock pulse generation circuit is provided for each clock synchronization circuit, the transmission distance of the clock pulse signal can be further shortened.

なお、前記Ｎの値は、各クロックパルス生成回路毎に独立に設定可能であるものとしてもよい。 The value of N may be set independently for each clock pulse generation circuit.

この構成では、個々のクロック同期回路に適した周期を有するクロックパルス信号を生成することが可能である。 With this configuration, it is possible to generate a clock pulse signal having a period suitable for each clock synchronization circuit.

前記第１のクロック同期回路は、前記第１のクロック同期回路のために設けられた第１のクロックパルス生成回路で生成された第１のクロックパルス信号に同期して動作し、前記第２のクロック同期回路に転送すべきデジタル値を表す多値アナログ信号を生成する多値アナログ信号生成回路を備え、
前記第２のクロック同期回路は、前記第２のクロック同期回路のために設けられた第２のクロックパルス生成回路で生成された第２のクロックパルス信号に同期して動作し、前記多値アナログ信号を多値デジタル信号に変換する多値デジタル信号生成回路を備えるようにしてもよい。 The first clock synchronization circuit operates in synchronization with a first clock pulse signal generated by a first clock pulse generation circuit provided for the first clock synchronization circuit, and the second clock synchronization circuit A multi-value analog signal generation circuit for generating a multi-value analog signal representing a digital value to be transferred to the clock synchronization circuit;
The second clock synchronization circuit operates in synchronization with a second clock pulse signal generated by a second clock pulse generation circuit provided for the second clock synchronization circuit, and the multi-value analog You may make it provide the multi-value digital signal generation circuit which converts a signal into a multi-value digital signal.

この構成によれば、第１と第２のクロック同期回路の間のデータ転送を多値アナログ信号を用いて行えるので、データ転送用の信号線の数を削減することができ、また、高調波ノイズを更に低減することができる。 According to this configuration, since data transfer between the first and second clock synchronization circuits can be performed using a multi-value analog signal, the number of signal lines for data transfer can be reduced, and harmonics can be reduced. Noise can be further reduced.

前記アナログクロック信号は正弦波波形を有するものとしてもよい。 The analog clock signal may have a sinusoidal waveform.

この構成では、高調波ノイズの低減と、パルス波形の劣化抑制との両方を最も効率良く達成することが可能である。 With this configuration, it is possible to most efficiently achieve both reduction of harmonic noise and suppression of pulse waveform deterioration.

なお、本発明は、種々の形態で実現することが可能であり、例えば、方法、回路、回路集合体、装置、それらの方法、回路、回路集合体または装置の機能を実現するためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体等の形態で実現することができる。 The present invention can be realized in various forms, for example, a method, a circuit, a circuit assembly, a device, and a computer program for realizing the functions of the method, circuit, circuit assembly, or device. Further, it can be realized in the form of a recording medium or the like on which the computer program is recorded.

次に、本発明の実施の形態を以下の順序で説明する。
A．装置の構成と動作
B．特定位相信号生成部の内部構成と動作
C．変形例 Next, embodiments of the present invention will be described in the following order.
A. Device configuration and operation
B. Internal configuration and operation of specific phase signal generator
C. Modified example

A．装置の構成と動作：
図１は、本発明の一実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、可変電圧／可変クロック生成回路１１０と、正弦波クロック生成回路１２０と、ＣＰＵ１３０と、メモリ回路１４０とを備えている。 A. Device configuration and operation:
FIG. 1 is a block diagram showing the configuration of a computer system as an embodiment of the present invention. This computer system includes a variable voltage / variable clock generation circuit 110, a sine wave clock generation circuit 120, a CPU 130, and a memory circuit 140.

可変電圧／可変クロック生成回路１１０は、コンピュータシステム内の複数の回路において使用される可変電源電圧Ｖvarを生成するとともに、可変電源電圧Ｖvarのレベルに関連付けられた周波数を有する可変クロック信号ＶＣＬＫを生成する。可変電源電圧Ｖvarは、他の回路の電源電圧端子Ｖddinに供給されている。正弦波クロック生成回路１２０は、可変クロック信号ＶＣＬＫに応じて、可変クロック信号ＶＣＬＫの周期に関連付けられた周期を有する正弦波クロック信号Ｓwaveを生成する。 The variable voltage / variable clock generation circuit 110 generates a variable power supply voltage Vvar used in a plurality of circuits in the computer system, and generates a variable clock signal VCLK having a frequency associated with the level of the variable power supply voltage Vvar. . The variable power supply voltage Vvar is supplied to the power supply voltage terminal Vddin of another circuit. The sine wave clock generation circuit 120 generates a sine wave clock signal Swave having a period associated with the period of the variable clock signal VCLK according to the variable clock signal VCLK.

ＣＰＵ１３０とメモリ回路１４０内には、局所クロック生成回路１５０と多値信号処理回路１６０とがそれぞれ設けられている。局所クロック生成回路１５０は、正弦波クロック信号Ｓwaveに応じて、正弦波クロック信号Ｓwaveの周期の１／Ｎ（Ｎは２以上の値）の周期を有する局所クロックパルスを生成する。ＣＰＵ１３０とメモリ回路１４０は、それぞれの局所クロック生成回路１５０で生成された局所クロックパルスに同期して動作する回路ユニットである。ＣＰＵ１３０又はメモリ回路１４０内の多値信号処理回路１６０は、転送すべきデジタル値を表す多値アナログ信号Ｓmultiを生成し、この多値アナログ信号Ｓmultiを相手側の多値信号処理回路１６０に転送する。また、多値信号処理回路１６０は、多値アナログ信号Ｓmultiを受けたときに、これを多値デジタル値に変換する。多値アナログ信号Ｓmultiは、３値以上の多値の信号レベルを有する信号である。 A local clock generation circuit 150 and a multilevel signal processing circuit 160 are provided in the CPU 130 and the memory circuit 140, respectively. The local clock generation circuit 150 generates a local clock pulse having a period of 1 / N (N is a value of 2 or more) of the period of the sine wave clock signal Swave in response to the sine wave clock signal Swave. The CPU 130 and the memory circuit 140 are circuit units that operate in synchronization with local clock pulses generated by the local clock generation circuits 150. The multilevel signal processing circuit 160 in the CPU 130 or the memory circuit 140 generates a multilevel analog signal Smulti representing a digital value to be transferred, and transfers this multilevel analog signal Smulti to the counterpart multilevel signal processing circuit 160. . Further, when the multi-value signal processing circuit 160 receives the multi-value analog signal Smulti, it converts it into a multi-value digital value. The multi-value analog signal Smulti is a signal having a multi-value signal level of three or more values.

なお、ＣＰＵ１３０及びメモリ回路１４０はそれぞれ１チップの半導体回路として構成されていることが好ましい。この場合に、局所クロック生成回路１５０も同じチップ内に実装されていることが好ましい。 Note that the CPU 130 and the memory circuit 140 are each preferably configured as a one-chip semiconductor circuit. In this case, it is preferable that the local clock generation circuit 150 is also mounted in the same chip.

図２は、可変電圧／可変クロック生成回路１１０（図１）の内部構成を示すブロック図である。可変電圧／可変クロック生成回路１１０は、基準発振器１１２と、ＰＬＬ回路１１４と、可変電圧生成回路１１６とを備えている。ＰＬＬ回路１１４は、位相比較部２１０と、ループフィルタ（ＬＰＦ）２１２と、電圧制御発振器（ＶＣＯ）２１４と、分周器２１６とを備えている。 FIG. 2 is a block diagram showing an internal configuration of the variable voltage / variable clock generation circuit 110 (FIG. 1). The variable voltage / variable clock generation circuit 110 includes a reference oscillator 112, a PLL circuit 114, and a variable voltage generation circuit 116. The PLL circuit 114 includes a phase comparison unit 210, a loop filter (LPF) 212, a voltage controlled oscillator (VCO) 214, and a frequency divider 216.

分周器２１６は、バスを介してＣＰＵ１３０に接続されており、ＣＰＵ１３０によって設定される分周値Ｍａを記憶している。水晶振動子などの発振子を含む基準発振器１１２は、一定の周波数の基準クロック信号ＣＬＫ０を生成する。 The frequency divider 216 is connected to the CPU 130 via a bus and stores a frequency division value Ma set by the CPU 130. A reference oscillator 112 including an oscillator such as a crystal resonator generates a reference clock signal CLK0 having a constant frequency.

基準クロック信号ＣＬＫ０は、位相比較部２１０に基準信号として入力される。一方、分周器２１６によって生成される分周信号ＤＶＣＬＫは、位相比較部２１０に比較信号として入力される。位相比較部２１０は、これら２つの信号ＣＬＫ０，ＤＶＣＬＫの位相差を示す誤差信号ＣＰＳを生成する。この誤差信号ＣＰＳは、チャ−ジポンプ回路を内蔵するループフィルタ２１２に送られる。ループフィルタ２１２は、誤差信号ＣＰＳのパルスレベルとパルス数とに応じた電圧レベルを有する電圧制御信号ＬＰＳを生成して出力する。 The reference clock signal CLK0 is input to the phase comparison unit 210 as a reference signal. On the other hand, the frequency division signal DVCLK generated by the frequency divider 216 is input to the phase comparison unit 210 as a comparison signal. The phase comparison unit 210 generates an error signal CPS indicating the phase difference between these two signals CLK0 and DVCLK. The error signal CPS is sent to the loop filter 212 having a charge pump circuit. The loop filter 212 generates and outputs a voltage control signal LPS having a voltage level corresponding to the pulse level and the number of pulses of the error signal CPS.

電圧制御信号ＬＰＳは、電圧制御発振器（ＶＣＯ）２１４と可変電圧生成回路１１６とに供給される。電圧制御発振器２１４は、電圧制御信号ＬＰＳの電圧レベルに応じた周波数を有する可変クロック信号ＶＣＬＫを出力する。この可変クロック信号ＶＣＬＫは、分周器２１６で１／Ｍａに分周されて、分周信号ＤＶＣＬＫが生成される。この分周信号ＤＶＣＬＫは、前述したように、位相比較部２１０に送られて基準クロック信号ＣＬＫ０と位相比較される。この結果、２つの信号ＣＬＫ０，ＤＶＣＬＫの位相差が０になるように、可変クロック信号ＶＣＬＫの周波数が収束する。収束後の可変クロック信号ＶＣＬＫの周波数は、基準クロック信号ＣＬＫ０の周波数に分周値Ｍａを乗じた値となる。ＣＰＵ１３０が、分周器２１６内の分周値Ｍａの値を書き換えると、可変クロック信号ＶＣＬＫの周波数を所望の値に設定することが可能である。例えば、消費電力がより低い動作モードに移行する場合には、分周値Ｍａがより小さな値に設定される。 The voltage control signal LPS is supplied to the voltage controlled oscillator (VCO) 214 and the variable voltage generation circuit 116. The voltage controlled oscillator 214 outputs a variable clock signal VCLK having a frequency corresponding to the voltage level of the voltage control signal LPS. This variable clock signal VCLK is divided by a frequency divider 216 to 1 / Ma to generate a divided signal DVCLK. As described above, the frequency-divided signal DVCLK is sent to the phase comparison unit 210 and phase-compared with the reference clock signal CLK0. As a result, the frequency of the variable clock signal VCLK converges so that the phase difference between the two signals CLK0 and DVCLK becomes zero. The frequency of the variable clock signal VCLK after convergence is a value obtained by multiplying the frequency of the reference clock signal CLK0 by the division value Ma. When the CPU 130 rewrites the frequency division value Ma in the frequency divider 216, the frequency of the variable clock signal VCLK can be set to a desired value. For example, when shifting to an operation mode with lower power consumption, the frequency division value Ma is set to a smaller value.

可変電圧生成回路１１６は、ループフィルタ２１２から与えられた電圧制御信号ＬＰＳの電圧レベルに応じて出力電圧Ｖvarのレベルを制御している。この可変電圧生成回路１１６は、例えばＤＣ−ＤＣコンバータで実現可能である。こうして生成された可変電源電圧Ｖvarは、コンピュータシステム内のいくつかの回路１２０，１３０，１４０に供給される。すなわち、これらの回路は、電源電圧端子Ｖddinに供給された可変電源電圧Ｖvarの下で動作する。よく知られているように、各回路の消費電力は、電源電圧のレベルに依存する。従って、可変電源電圧Ｖvarのレベルを低下させることによって、これらの回路の消費電力を低下させることが可能である。 The variable voltage generation circuit 116 controls the level of the output voltage Vvar according to the voltage level of the voltage control signal LPS given from the loop filter 212. The variable voltage generation circuit 116 can be realized by a DC-DC converter, for example. The variable power supply voltage Vvar generated in this way is supplied to several circuits 120, 130, and 140 in the computer system. That is, these circuits operate under the variable power supply voltage Vvar supplied to the power supply voltage terminal Vddin. As is well known, the power consumption of each circuit depends on the level of the power supply voltage. Therefore, the power consumption of these circuits can be reduced by reducing the level of the variable power supply voltage Vvar.

なお、本実施例では、可変クロック信号ＶＣＬＫの周波数も、電圧制御信号ＬＰＳの電圧レベルに応じて制御されている。換言すれば、可変クロック信号ＶＣＬＫの周波数とシステムの可変電源電圧Ｖvarとは互いに関連付けられており、可変電源電圧Ｖvarが低くなるほど可変クロック信号ＶＣＬＫの周波数が低下する。この可変クロック信号ＶＣＬＫは、正弦波クロック生成回路１２０（図１）によって正弦波クロック信号Ｓwaveに変換されて個々の局所クロック生成回路１５０に供給され、その回路１５０で局所クロックパルスに変換される。従って、局所クロックパルスは、可変クロック信号ＶＣＬＫの周波数と比例した周波数を有するクロックである。この説明から理解できるように、コンピュータシステム内のいくつかの回路（例えばＣＰＵ１３０やメモリ回路１４０）は、可変電源電圧Ｖvarの下で動作し、かつ、可変クロック信号ＶＣＬＫの周波数と比例した周波数を有する局所クロックパルスに同期して動作する。これらの回路は、可変クロック信号ＶＣＬＫの周波数に比例した速度で動作するので、その消費電力も可変クロック信号ＶＣＬＫの周波数の低下に応じて低減される。また、可変クロック信号ＶＣＬＫの周波数の低下とともに可変電源電圧Ｖvarも低下するので、各回路１３０，１４０の消費電力をさらに低減することが可能である。 In this embodiment, the frequency of the variable clock signal VCLK is also controlled according to the voltage level of the voltage control signal LPS. In other words, the frequency of the variable clock signal VCLK and the variable power supply voltage Vvar of the system are associated with each other, and the frequency of the variable clock signal VCLK decreases as the variable power supply voltage Vvar decreases. The variable clock signal VCLK is converted into a sine wave clock signal Swave by the sine wave clock generation circuit 120 (FIG. 1), supplied to each local clock generation circuit 150, and converted into a local clock pulse by the circuit 150. Therefore, the local clock pulse is a clock having a frequency proportional to the frequency of the variable clock signal VCLK. As can be understood from this description, some circuits in the computer system (for example, the CPU 130 and the memory circuit 140) operate under the variable power supply voltage Vvar and have a frequency proportional to the frequency of the variable clock signal VCLK. Operates in synchronization with local clock pulses. Since these circuits operate at a speed proportional to the frequency of the variable clock signal VCLK, the power consumption is also reduced according to the decrease in the frequency of the variable clock signal VCLK. In addition, since the variable power supply voltage Vvar decreases as the frequency of the variable clock signal VCLK decreases, the power consumption of the circuits 130 and 140 can be further reduced.

図３は、正弦波クロック生成回路１２０（図１）の内部構成を示すブロック図である。正弦波クロック生成回路１２０は、ＲＡＭ１２２と、ラッチ１２４と、ＤＡ変換器１２６と、電圧増幅器１２８と、分周器１２９とを備えている。ＲＡＭ１２２には、正弦波波形を表すｎ個の波形値Ｋ１〜Ｋｎが格納されている。これらの波形値Ｋ１〜ＫｎはＣＰＵ１３０によって必要に応じて書き換え可能である。 FIG. 3 is a block diagram showing an internal configuration of the sine wave clock generation circuit 120 (FIG. 1). The sine wave clock generation circuit 120 includes a RAM 122, a latch 124, a DA converter 126, a voltage amplifier 128, and a frequency divider 129. The RAM 122 stores n waveform values K1 to Kn representing sine wave waveforms. These waveform values K1 to Kn can be rewritten by the CPU 130 as necessary.

なお、ＲＡＭ１２２の代わりにＥＥＰＲＯＭなどの不揮発性メモリを使用するようにしてもよい。不揮発性メモリを使用した場合には、波形形状を出荷時に書き込むことによって、システムに用いられている回路基板の波形特性に合わせた波形を実現できる。また、波形値Ｋ１〜Ｋｎとして、一周期（２πの期間）のうちの１／４（例えば位相０〜π／２の期間）の値のみを格納し、他の期間（π／２〜π、π〜３π／２、３π／２〜２π）の波形を演算等により決定するようにしてもよい。この場合には、メモリ容量を抑制することが可能である。 Note that a nonvolatile memory such as an EEPROM may be used instead of the RAM 122. When a non-volatile memory is used, a waveform that matches the waveform characteristics of a circuit board used in the system can be realized by writing the waveform shape at the time of shipment. In addition, as the waveform values K1 to Kn, only a value of ¼ (for example, a period of phase 0 to π / 2) in one cycle (a period of 2π) is stored, and other periods (π / 2 to π, The waveform of π-3π / 2, 3π / 2-2π) may be determined by calculation or the like. In this case, the memory capacity can be suppressed.

分周器１２９は、可変クロック信号ＶＣＬＫを１／Ｍｂに分周することによって、タイミングクロックＴＣＬＫを生成する。分周値Ｍｂは所定の一定値とすることが好ましい。但し、ＣＰＵ１３０によって分周値Ｍｂを任意に書き換えられるものとしてもよい。なお、分周器１２９は省略することも可能である。 The frequency divider 129 generates the timing clock TCLK by dividing the variable clock signal VCLK by 1 / Mb. The frequency division value Mb is preferably a predetermined constant value. However, the frequency division value Mb may be arbitrarily rewritten by the CPU 130. Note that the frequency divider 129 can be omitted.

ＲＡＭ１２２は、このタイミングクロックＴＣＬＫのパルスに同期して、読出アドレスｊ（ｊ＝１〜ｎ）を１つずつ更新し、この読出アドレスｊに応じて波形値Ｋｊを出力する。なお、読出アドレスｊが最大値ｎに達すると、次のパルスで読出アドレスｊが１に戻る。従って、ＲＡＭ１２２からは、ｎ個の波形値Ｋ１〜Ｋｎが周期的に順次読み出される。 The RAM 122 updates the read address j (j = 1 to n) one by one in synchronization with the pulse of the timing clock TCLK, and outputs the waveform value Kj according to the read address j. When read address j reaches maximum value n, read address j returns to 1 in the next pulse. Accordingly, n waveform values K1 to Kn are periodically and sequentially read from the RAM 122.

ＲＡＭ１２２から読み出された波形値Ｋｊは、ラッチ１２４で保持され、ＤＡ変換器１２６でアナログ信号に変換される。ＤＡ変換器１２６の出力アナログ信号は、電圧増幅器１２８で増幅されて正弦波クロック信号Ｓwaveとして出力される。 The waveform value Kj read from the RAM 122 is held by the latch 124 and converted to an analog signal by the DA converter 126. The output analog signal of the DA converter 126 is amplified by the voltage amplifier 128 and output as a sine wave clock signal Swave.

正弦波クロック信号Ｓwaveは、可変クロック信号ＶＣＬＫに同期して生成されるので、可変クロック信号ＶＣＬＫの周期に比例した周期を有していることが理解できる。なお、正弦波クロック生成回路１２０の全体はその電源電圧端子Ｖddinに供給された可変電源電圧Ｖvarの下で動作するので、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐも可変電源電圧Ｖvarに比例した値となる。より具体的に言えば、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐは、波形値Ｋｊの最大値Ｋmaxと可変電源電圧Ｖvarとを乗じた値（Ｋmax・Ｖvar）、または、これに比例した値となる。 Since the sine wave clock signal Swave is generated in synchronization with the variable clock signal VCLK, it can be understood that the sine wave clock signal Swave has a period proportional to the period of the variable clock signal VCLK. Since the entire sine wave clock generation circuit 120 operates under the variable power supply voltage Vvar supplied to the power supply voltage terminal Vddin, the peak voltage Ep of the sine wave clock signal Swave is a value proportional to the variable power supply voltage Vvar. Become. More specifically, the peak voltage Ep of the sine wave clock signal Swave is a value (Kmax · Vvar) obtained by multiplying the maximum value Kmax of the waveform value Kj and the variable power supply voltage Vvar, or a value proportional thereto. .

図４は、局所クロック生成回路１５０（図１）の内部構成を示すブロック図である。局所クロック生成回路１５０は、特定位相信号生成部１５２と、ＰＬＬ回路１５４と、閾値電圧生成部１５６とを有している。特定位相信号生成部１５２は、正弦波クロック信号Ｓwaveの特定の位相を示す周期的な特定位相信号ＰＣＬＫを生成する。「特定の位相」としては、例えば、正弦波クロック信号Ｓwaveのピーク位置の位相や、中位点（ゼロクロス点）の位置の位相等を利用することができる。 FIG. 4 is a block diagram showing an internal configuration of local clock generation circuit 150 (FIG. 1). The local clock generation circuit 150 includes a specific phase signal generation unit 152, a PLL circuit 154, and a threshold voltage generation unit 156. The specific phase signal generation unit 152 generates a periodic specific phase signal PCLK indicating a specific phase of the sine wave clock signal Swave. As the “specific phase”, for example, the phase of the peak position of the sine wave clock signal Swave, the phase of the position of the middle point (zero cross point), or the like can be used.

ＰＬＬ回路１５４は、特定位相信号ＰＣＬＫの周波数をＮａ倍することによって、局所クロックパルス信号ＬＣＬＫを生成する。整数Ｎａの値は所定の一定値とすることが好ましいが、ＣＰＵ１３０によって整数Ｎａの値を任意に設定できるものとしてもよい。後述するように、本実施例において、特定位相信号ＰＣＬＫの周期は正弦波クロック信号Ｓwaveの周期の１／２であり、従って、局所クロックパルス信号ＬＣＬＫの周期は正弦波クロック信号Ｓwaveの周期の１／（２・Ｎａ）倍となる。但し、一般には、局所クロックパルス信号ＬＣＬＫの周期を、正弦波クロック信号Ｓwaveの周期の１／Ｎ倍（Ｎは２以上の値）に設定することが可能である。Ｎの値を整数で無い値に設定したい場合には、ＰＬＬ回路１５４の前段に分周器を追加するようにしてもよい。この構成では、追加した分周器における分周比と、ＰＬＬ回路１５４の逓倍数Ｎａとを調節することによって、Ｎの値を、小数を含む任意の値に設定することが可能である。なお、このＮの値は、複数の局所クロック生成回路１５０に共通する値に設定されるようにしてもよく、また、個々の局所クロック生成回路１５０毎に独立に設定されるようにしてもよい。後者の場合には、各局所クロック生成回路１５０を含む回路ユニット毎に適切な周波数の局所クロックパルス信号ＬＣＬＫを得ることができる。 The PLL circuit 154 generates the local clock pulse signal LCLK by multiplying the frequency of the specific phase signal PCLK by Na. The value of the integer Na is preferably a predetermined constant value, but the CPU 130 may arbitrarily set the value of the integer Na. As will be described later, in this embodiment, the cycle of the specific phase signal PCLK is ½ of the cycle of the sine wave clock signal Swave, and therefore the cycle of the local clock pulse signal LCLK is 1 of the cycle of the sine wave clock signal Swave. / (2 · Na) times. However, in general, the period of the local clock pulse signal LCLK can be set to 1 / N times (N is a value of 2 or more) the period of the sine wave clock signal Swave. If it is desired to set the value of N to a non-integer value, a frequency divider may be added before the PLL circuit 154. In this configuration, the value of N can be set to an arbitrary value including a decimal number by adjusting the division ratio in the added frequency divider and the multiplication number Na of the PLL circuit 154. The value of N may be set to a value common to the plurality of local clock generation circuits 150, or may be set independently for each local clock generation circuit 150. . In the latter case, a local clock pulse signal LCLK having an appropriate frequency can be obtained for each circuit unit including each local clock generation circuit 150.

局所クロックパルス信号ＬＣＬＫは、局所クロック生成回路１５０の近傍に設けられた他の回路要素に供給される。例えば、ＣＰＵ１３０内の局所クロック生成回路１５０で生成された局所クロックパルス信号ＬＣＬＫは、ＣＰＵ１３０内の各回路要素に供給される。従って、ＣＰＵ１３０内の回路要素は、この局所クロックパルス信号ＬＣＬＫに同期して動作する。また、メモリ回路１４０内の局所クロック生成回路１５０で生成された局所クロックパルス信号ＬＣＬＫはメモリ回路１４０内の各回路要素に供給され、この結果、メモリ回路１４０内の回路要素がこの局所クロックパルス信号ＬＣＬＫに同期して動作する。本明細書では、局所クロックパルス信号ＬＣＬＫに同期して動作する回路を、「局所クロック同期回路」、又は、単に「クロック同期回路」とも呼ぶ。 The local clock pulse signal LCLK is supplied to other circuit elements provided in the vicinity of the local clock generation circuit 150. For example, the local clock pulse signal LCLK generated by the local clock generation circuit 150 in the CPU 130 is supplied to each circuit element in the CPU 130. Therefore, the circuit elements in the CPU 130 operate in synchronization with the local clock pulse signal LCLK. The local clock pulse signal LCLK generated by the local clock generation circuit 150 in the memory circuit 140 is supplied to each circuit element in the memory circuit 140. As a result, the circuit element in the memory circuit 140 is supplied with the local clock pulse signal. Operates in synchronization with LCLK. In this specification, a circuit that operates in synchronization with the local clock pulse signal LCLK is also referred to as a “local clock synchronization circuit” or simply a “clock synchronization circuit”.

閾値電圧生成部１５６は、正弦波クロック信号Ｓwaveのレベル変化を解析することによって、複数の閾値電圧Ｖth1〜Ｖth3を生成する。これらの閾値電圧Ｖth1〜Ｖth3は、多値信号処理回路１６０（図１）に供給されて利用される。なお、このうちの１つの閾値電圧Ｖth2は、特定位相信号生成部１５２にも供給されている。 The threshold voltage generation unit 156 generates a plurality of threshold voltages Vth1 to Vth3 by analyzing the level change of the sine wave clock signal Swave. These threshold voltages Vth1 to Vth3 are supplied to the multilevel signal processing circuit 160 (FIG. 1) for use. Note that one of the threshold voltages Vth2 is also supplied to the specific phase signal generation unit 152.

図５（Ａ）は、閾値電圧生成部１５６（図４）の内部構成を示すブロック図である。閾値電圧生成部１５６は、ピーク電圧フィルタ１５８と、分電圧回路１５９とを有している。ピーク電圧フィルタ１５８は、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐを検出する回路である。このピーク電圧Ｅｐは、分電圧回路１５９によって分圧されて、複数の閾値電圧Ｖth1〜Ｖth3が生成される。図５（Ｂ）は、分電圧回路１５９の一例を示している。ここでは、４つの抵抗Ｒ１によってピーク電圧Ｅｐから複数の閾値電圧Ｖth1〜Ｖth3が生成されている。なお、閾値電圧の数は、３に限らず任意の数に設定することが可能である。また、異なる数の閾値電圧を生成するための複数の分電圧回路を設けておき、これらの複数の分電圧回路の１つを選択して、選択された分電圧回路から出力される閾値電圧を利用するように回路を構成することも可能である。 FIG. 5A is a block diagram illustrating an internal configuration of the threshold voltage generation unit 156 (FIG. 4). The threshold voltage generation unit 156 includes a peak voltage filter 158 and a voltage dividing circuit 159. The peak voltage filter 158 is a circuit that detects the peak voltage Ep of the sine wave clock signal Swave. The peak voltage Ep is divided by the voltage dividing circuit 159, and a plurality of threshold voltages Vth1 to Vth3 are generated. FIG. 5B illustrates an example of the voltage dividing circuit 159. Here, a plurality of threshold voltages Vth1 to Vth3 are generated from the peak voltage Ep by the four resistors R1. The number of threshold voltages is not limited to 3 and can be set to an arbitrary number. Also, a plurality of voltage dividing circuits for generating different numbers of threshold voltages are provided, one of these voltage dividing circuits is selected, and the threshold voltage output from the selected voltage dividing circuit is set. It is also possible to configure the circuit to utilize.

図６は、特定位相信号生成部１５２（図４）の動作例を示すタイミングチャートである。図６（ａ）は正弦波クロック信号Ｓwaveを示している。図６（ｂ）は、正弦波クロック信号Ｓwaveと、閾値電圧Ｅｐ／２とを比較した結果として得られる比較信号Ｓ１１０を示している。この比較信号Ｓ１１０は、正弦波クロック信号Ｓwaveの中位点（通常の交流正弦波信号のゼロクロス点に相当する点）において立ち上がりエッジ又は立ち下がりエッジが発生するパルス信号となる。図６（ｃ）は、この比較信号Ｓ１１０から得られる上ピーク信号Ｓ１１１Ｕを示している。上ピーク信号Ｓ１１１Ｕは、正弦波クロック信号Ｓwaveの上ピークの位置を示すパルス信号である。図６（ｄ）は、比較信号Ｓ１１０の反転信号／Ｓ１１０を示し、図６（ｅ）は、この反転信号／Ｓ１１０から得られる下ピーク信号Ｓ１１１Ｄを示している。下ピーク信号Ｓ１１１Ｄは、正弦波クロック信号Ｓwaveの下ピークの位置を示すパルス信号である。図６（ｆ）は、上ピーク信号Ｓ１１１Ｕと下ピーク信号Ｓ１１１Ｄとの論理和を取ることによって得られる特定位相信号ＰＣＬＫである。この特定位相信号ＰＣＬＫは、正弦波クロック信号Ｓwaveの上ピークと下ピークの両方の位置を示すパルス信号である。換言すれば、この特定位相信号ＰＣＬＫは、正弦波クロック信号Ｓwaveの位相が（ｍ＋１／２）πとなるタイミング（ここでｍは任意の整数）を示す信号である。 FIG. 6 is a timing chart showing an operation example of the specific phase signal generation unit 152 (FIG. 4). FIG. 6A shows the sine wave clock signal Swave. FIG. 6B shows a comparison signal S110 obtained as a result of comparing the sine wave clock signal Swave with the threshold voltage Ep / 2. The comparison signal S110 is a pulse signal in which a rising edge or a falling edge is generated at a middle point of the sine wave clock signal Swave (a point corresponding to a zero cross point of a normal AC sine wave signal). FIG. 6C shows an upper peak signal S111U obtained from the comparison signal S110. The upper peak signal S111U is a pulse signal indicating the position of the upper peak of the sine wave clock signal Swave. FIG. 6D shows an inverted signal / S110 of the comparison signal S110, and FIG. 6E shows a lower peak signal S111D obtained from the inverted signal / S110. The lower peak signal S111D is a pulse signal indicating the position of the lower peak of the sine wave clock signal Swave. FIG. 6F shows a specific phase signal PCLK obtained by taking the logical sum of the upper peak signal S111U and the lower peak signal S111D. The specific phase signal PCLK is a pulse signal indicating the positions of both the upper peak and the lower peak of the sine wave clock signal Swave. In other words, the specific phase signal PCLK is a signal indicating a timing (where m is an arbitrary integer) at which the phase of the sine wave clock signal Swave becomes (m + 1/2) π.

図７は、特定位相信号生成部１５２の他の動作例を示すタイミングチャートである。この例では、比較信号Ｓ１１０の立ち上がりエッジと立ち下がりエッジに応じて特定位相信号ＰＣＬＫのパルスを発生させている。この特定位相信号ＰＣＬＫは、正弦波クロック信号Ｓwaveの位相がｍπとなるタイミング（ここでｍは任意の整数）を示す信号であることが理解できる。図６（ｆ）と図７（ｃ）に示した２種類の特定位相信号ＰＣＬＫは、いずれも正弦波クロック信号Ｓwaveにおける特定の位相差（ここではπ）毎にパルスが発生する信号である。従って、これらのいずれかの特定位相信号ＰＣＬＫの周波数を図４に示したＰＬＬ回路１５４でＮａ倍することによって、同じ局所クロックパルス信号ＬＣＬＫが得られる。この局所クロックパルス信号ＬＣＬＫは、複数の閾値電圧Ｖth1〜Ｖth3とともに多値信号処理回路１６０（図１）に供給される。 FIG. 7 is a timing chart showing another operation example of the specific phase signal generation unit 152. In this example, a pulse of the specific phase signal PCLK is generated according to the rising edge and the falling edge of the comparison signal S110. It can be understood that the specific phase signal PCLK is a signal indicating the timing (where m is an arbitrary integer) at which the phase of the sine wave clock signal Swave becomes mπ. Both of the two types of specific phase signals PCLK shown in FIG. 6F and FIG. 7C are signals in which a pulse is generated for each specific phase difference (here, π) in the sine wave clock signal Swave. Therefore, the same local clock pulse signal LCLK can be obtained by multiplying the frequency of any one of these specific phase signals PCLK by Na in the PLL circuit 154 shown in FIG. The local clock pulse signal LCLK is supplied to the multilevel signal processing circuit 160 (FIG. 1) together with a plurality of threshold voltages Vth1 to Vth3.

図８は、多値信号処理回路１６０（図１）の内部構成を示すブロックである。多値信号処理回路１６０は、多値アナログ信号生成回路１６２と、多値デジタル信号生成回路１６４とを備えている。多値アナログ信号生成回路１６２は、多値デジタル信号Ｄmultiを内部回路から受信すると、この多値デジタル信号Ｄmultiを多値アナログ信号Ｓmultiに変換して外部回路に出力する。ここで、「内部回路」とは、多値信号処理回路１６０が属する回路ユニット（例えば同じチップ）の中に存在する他の回路を意味する。具体的には、ＣＰＵ１３０内に設けられている多値信号処理回路１６０にとっての「内部回路」は、ＣＰＵ１３０内の他の回路を意味している。また、「外部回路」とは、多値信号処理回路１６０が属する回路ユニットの外部に存在する回路を意味する。具体的には、ＣＰＵ１３０内に設けられている多値信号処理回路１６０にとっての「外部回路」は、ＣＰＵ１３０以外の他の回路（例えばメモリ回路１４０）を意味している。多値デジタル信号生成回路１６４は、多値アナログ信号Ｓmultiを外部回路から受信すると、この多値アナログ信号Ｓmultiを多値デジタル信号Ｄmultiに変換して内部回路に送信する。なお、多値アナログ信号Ｓmultiは、３値以上の多値の信号レベルを有する信号である。 FIG. 8 is a block diagram showing the internal configuration of the multilevel signal processing circuit 160 (FIG. 1). The multilevel signal processing circuit 160 includes a multilevel analog signal generation circuit 162 and a multilevel digital signal generation circuit 164. When receiving the multi-value digital signal Dmulti from the internal circuit, the multi-value analog signal generation circuit 162 converts the multi-value digital signal Dmulti into the multi-value analog signal Smulti and outputs it to the external circuit. Here, “internal circuit” means another circuit existing in a circuit unit (for example, the same chip) to which the multi-level signal processing circuit 160 belongs. Specifically, “internal circuit” for the multilevel signal processing circuit 160 provided in the CPU 130 means another circuit in the CPU 130. The “external circuit” means a circuit existing outside the circuit unit to which the multilevel signal processing circuit 160 belongs. Specifically, the “external circuit” for the multilevel signal processing circuit 160 provided in the CPU 130 means a circuit other than the CPU 130 (for example, the memory circuit 140). When receiving the multi-value analog signal Smulti from the external circuit, the multi-value digital signal generation circuit 164 converts the multi-value analog signal Smulti into the multi-value digital signal Dmulti and transmits it to the internal circuit. The multi-value analog signal Smulti is a signal having a multi-level signal level of three or more values.

図９は、多値デジタル信号生成回路１６４（図８）の動作例を示すタイミングチャートである。多値アナログ信号Ｓmultiは、局所クロックパルス信号ＬＣＬＫの立ち下がりエッジにおいてＡＤ変換される。このＡＤ変換において、局所クロック生成回路１５０（図４）から供給された複数の閾値電圧Ｖth1〜Ｖth3が利用される。すなわち、多値アナログ信号Ｓmultiのレベルが複数の閾値電圧Ｖth1〜Ｖth3と比較されてＡＤ変換され、多値デジタル信号Ｄmultiが生成される。なお、多値デジタル信号生成回路１６４としては種々のタイプのＡＤ変換器を利用することが可能である。多値アナログ信号生成回路１６２は、図９とほぼ逆の動作によって多値アナログ信号Ｓmultiを生成する。 FIG. 9 is a timing chart showing an operation example of the multi-value digital signal generation circuit 164 (FIG. 8). The multi-value analog signal Smulti is AD converted at the falling edge of the local clock pulse signal LCLK. In this AD conversion, a plurality of threshold voltages Vth1 to Vth3 supplied from the local clock generation circuit 150 (FIG. 4) are used. That is, the level of the multilevel analog signal Smulti is compared with a plurality of threshold voltages Vth1 to Vth3 and AD-converted to generate a multilevel digital signal Dmulti. Note that various types of AD converters can be used as the multi-value digital signal generation circuit 164. The multi-value analog signal generation circuit 162 generates the multi-value analog signal Smulti by an operation almost opposite to that shown in FIG.

なお、多値信号処理回路１６０内のＡＤ変換やＤＡ変換において、局所クロック生成回路１５０（図４）で得られた閾値電圧Ｖth1〜Ｖth3を利用する理由は、以下の通りである。多値信号処理回路１６０を含む回路ユニット（ＣＰＵ１３０及びメモリ回路１４０）は可変電源電圧Ｖvarの下で動作しており、多値信号処理回路１６０もこの可変電源電圧Ｖvarの下で動作する。従って、多値アナログ信号生成回路１６２で生成される多値アナログ信号Ｓmultiの多値レベルは、可変電源電圧Ｖvarに比例したものとなる。同様に、正弦波クロック生成回路１２０で生成される正弦波クロック信号Ｓwaveのピーク電圧Ｅｐも、可変電源電圧Ｖvarに比例している（図３参照）。そこで、局所クロック生成回路１５０（図４）において、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐを検出し、このピーク電圧Ｅｐを分圧して得られる閾値電圧Ｖth1〜Ｖth3を利用すれば、多値アナログ信号Ｓmultiに関するＡＤ変換やＤＡ変換を正しく実行することが可能である。 The reason why the threshold voltages Vth1 to Vth3 obtained by the local clock generation circuit 150 (FIG. 4) are used in AD conversion and DA conversion in the multilevel signal processing circuit 160 is as follows. The circuit unit (CPU 130 and memory circuit 140) including the multilevel signal processing circuit 160 operates under the variable power supply voltage Vvar, and the multilevel signal processing circuit 160 also operates under the variable power supply voltage Vvar. Therefore, the multilevel level of the multilevel analog signal Smulti generated by the multilevel analog signal generation circuit 162 is proportional to the variable power supply voltage Vvar. Similarly, the peak voltage Ep of the sine wave clock signal Swave generated by the sine wave clock generation circuit 120 is also proportional to the variable power supply voltage Vvar (see FIG. 3). Therefore, if the local clock generation circuit 150 (FIG. 4) detects the peak voltage Ep of the sine wave clock signal Swave and uses the threshold voltages Vth1 to Vth3 obtained by dividing the peak voltage Ep, a multilevel analog signal is obtained. It is possible to correctly execute AD conversion and DA conversion related to Smulti.

なお、多値信号処理回路１６０で使用する閾値電圧は、可変電源電圧Ｖvarから生成するようにしてもよい。換言すれば、多値信号処理回路１６０で使用する閾値電圧は、可変電源電圧Ｖvarそのものか、又は、可変電源電圧Ｖvarに比例して変化する電圧（例えば正弦波クロック信号Ｓwaveのピーク電圧Ｅｐ）を利用して生成することができる。 Note that the threshold voltage used in the multi-level signal processing circuit 160 may be generated from the variable power supply voltage Vvar. In other words, the threshold voltage used in the multilevel signal processing circuit 160 is the variable power supply voltage Vvar itself or a voltage that changes in proportion to the variable power supply voltage Vvar (for example, the peak voltage Ep of the sine wave clock signal Swave). It can be generated using.

なお、可変電源電圧Ｖvarを用いずに常に一定の電源電圧を用いるシステムにも多値信号処理回路１６０を利用可能である。この場合には、多値信号処理回路１６０で用いる１つ又は複数の閾値電圧として固定的な電圧レベルを使用してもよい。 Note that the multilevel signal processing circuit 160 can also be used in a system that always uses a constant power supply voltage without using the variable power supply voltage Vvar. In this case, a fixed voltage level may be used as one or a plurality of threshold voltages used in the multilevel signal processing circuit 160.

以上のように、本実施例では、装置内の複数の回路ユニット（ＣＰＵ１３０及びメモリ回路１４０）にはクロック信号として正弦波クロック信号Ｓwaveが伝送されており、これらの回路ユニットに高周波のクロックパルスを伝送する必要が無い。従って、高周波のクロックパルスを伝送することに起因する高調波ノイズを低減することができ、また、伝送に伴うクロックパルスの波形劣化という問題点も回避することができる。なお、高調波ノイズを低減する意味からは、可変電圧／可変クロック生成回路１１０と正弦波クロック生成回路１２０とを同一のチップ内に実装して、可変クロック信号ＶＣＬＫの伝送距離を短くすることが好ましい。 As described above, in this embodiment, the sine wave clock signal Swave is transmitted as a clock signal to the plurality of circuit units (CPU 130 and memory circuit 140) in the apparatus, and high frequency clock pulses are transmitted to these circuit units. There is no need to transmit. Therefore, harmonic noise caused by transmitting a high-frequency clock pulse can be reduced, and the problem of waveform deterioration of the clock pulse accompanying transmission can be avoided. From the viewpoint of reducing harmonic noise, the variable voltage / variable clock generation circuit 110 and the sine wave clock generation circuit 120 are mounted in the same chip to shorten the transmission distance of the variable clock signal VCLK. preferable.

なお、正弦波クロック信号Ｓwaveは、装置内のなるべく多数の回路に伝送することが好ましいが、すべての回路に正弦波クロック信号Ｓwaveを伝送する必要は無く、予め選択された１つ又は複数の回路に正弦波クロック信号Ｓwaveを伝送するようにしてもよい。 The sine wave clock signal Swave is preferably transmitted to as many circuits as possible in the apparatus. However, it is not necessary to transmit the sine wave clock signal Swave to all the circuits, and one or a plurality of preselected circuits are not required. Alternatively, the sine wave clock signal Swave may be transmitted.

また、上述したように、本実施例では、可変電源電圧Ｖvarの電圧レベルに比例して可変クロック信号ＶＣＬＫ及び居所クロック信号ＬＣＬＫの周波数が変化する。従って、可変電源電圧Ｖvarの電圧レベルとクロック周波数の両方の作用によって、各回路の消費電力を効率よく低減することが可能である。 Further, as described above, in this embodiment, the frequencies of the variable clock signal VCLK and the residence clock signal LCLK change in proportion to the voltage level of the variable power supply voltage Vvar. Therefore, the power consumption of each circuit can be efficiently reduced by the action of both the voltage level of the variable power supply voltage Vvar and the clock frequency.

さらに、本実施例では、ＣＰＵ１３０とメモリ回路１４０とがそれぞれ多値信号処理回路１６０を有しており、多値アナログ信号Ｓmultiを用いてデータ転送を実行している。従って、デジタル信号を転送する場合に比べて、各信号線上でより多くの情報を高速に転送することが可能である。なお、多値アナログ信号Ｓmultiの転送用の信号線の数は、一度に転送すべき情報量（すなわち転送ビット幅）に応じて任意に設定可能である。 Furthermore, in this embodiment, the CPU 130 and the memory circuit 140 each have a multi-value signal processing circuit 160, and data transfer is executed using the multi-value analog signal Smulti. Therefore, more information can be transferred on each signal line at a higher speed than when a digital signal is transferred. The number of signal lines for transferring the multi-value analog signal Smulti can be arbitrarily set according to the amount of information to be transferred at one time (that is, the transfer bit width).

B．特定位相信号生成部の内部構成と動作：
図１０は、特定位相信号生成部１５２（図４）の内部構成の一例を示す説明図である。この特定位相信号生成部１５２は、上部ピーク検出部３００と、下部ピーク検出部４００と、比較器５００と、ＰＬＬ回路５１０と、制御部５２０と、ＯＲ回路５３０とを備えている。比較器５００は、正弦波クロック信号Ｓwaveと閾値電圧Ｅｐ／２とを比較して比較信号Ｓ１１０（図６（ｂ）参照）を生成する。 B. Internal configuration and operation of specific phase signal generator:
FIG. 10 is an explanatory diagram illustrating an example of an internal configuration of the specific phase signal generation unit 152 (FIG. 4). The specific phase signal generation unit 152 includes an upper peak detection unit 300, a lower peak detection unit 400, a comparator 500, a PLL circuit 510, a control unit 520, and an OR circuit 530. The comparator 500 compares the sine wave clock signal Swave and the threshold voltage Ep / 2 to generate a comparison signal S110 (see FIG. 6B).

上部ピーク検出部３００は、カウンタ部３２０と，カウンタ値記憶部３３０と，演算値記憶部３４０と，乗算回路３５０と，演算結果記憶部３６０と，比較部３７０とを備えている。下部ピーク検出部は、インバータ（ＮＯＴ回路）４１０と、カウンタ部４２０と、カウンタ値記憶部４３０と、演算値記憶部４４０と、乗算回路４５０と、演算結果記憶部４６０と、比較部４７０とを備えている。下部ピーク検出部４００は、上部ピーク検出部３００に、インバータ４１０が追加された構成を有していることが理解できる。このインバータ４１０は、比較信号Ｓ１１０を反転してカウンタ値４２０に供給するためのものである。上部ピーク検出部３００と下部ピーク検出部４００の対応する要素は、それぞれ同じ機能を有している。ＰＬＬ回路５１０は、ピーク信号生成部２００内で使用されるクロック信号ＣＬＫを生成するためのクロック信号を生成するクロック信号生成部として機能する。制御部５２０は、このクロック信号ＣＬＫをカウンタ部３２０，４２０に供給するとともに、カウンタ値記憶部３３０，４３０や演算値記憶部３６０，４６０に適切な保持タイミング（ラッチタイミング）を供給する。上部ピーク検出部３００は、正弦波クロック信号Ｓwaveの上部ピーク位置を実質的に示す第１の検出信号Ｓ１１１Ｕ（「上部ピーク信号」とも呼ぶ）を生成する。下部ピーク検出部４００は、正弦波クロック信号Ｓwaveの下部ピーク位置を実質的に示す第２の検出信号Ｓ１１１Ｄ（「下部ピーク信号」とも呼ぶ）を生成する。ＯＲ回路は、これらの２つの検出信号Ｓ１１１Ｕ，Ｓ１１１Ｄの論理和を取ることによって、最終的な特定位相信号（「ピーク信号」とも呼ぶ）ＰＣＬＫを生成する。上部ピーク検出部３００と下部ピーク検出部４００の動作はほぼ同じなので、以下では主に上部ピーク検出部３００の動作について説明する。 The upper peak detection unit 300 includes a counter unit 320, a counter value storage unit 330, an operation value storage unit 340, a multiplication circuit 350, an operation result storage unit 360, and a comparison unit 370. The lower peak detection unit includes an inverter (NOT circuit) 410, a counter unit 420, a counter value storage unit 430, a calculation value storage unit 440, a multiplication circuit 450, a calculation result storage unit 460, and a comparison unit 470. I have. It can be understood that the lower peak detection unit 400 has a configuration in which an inverter 410 is added to the upper peak detection unit 300. The inverter 410 is for inverting the comparison signal S110 and supplying it to the counter value 420. The corresponding elements of the upper peak detection unit 300 and the lower peak detection unit 400 have the same function. The PLL circuit 510 functions as a clock signal generation unit that generates a clock signal for generating the clock signal CLK used in the peak signal generation unit 200. The control unit 520 supplies the clock signal CLK to the counter units 320 and 420, and supplies appropriate holding timing (latch timing) to the counter value storage units 330 and 430 and the calculation value storage units 360 and 460. The upper peak detection unit 300 generates a first detection signal S111U (also referred to as “upper peak signal”) that substantially indicates the upper peak position of the sine wave clock signal Swave. The lower peak detection unit 400 generates a second detection signal S111D (also referred to as “lower peak signal”) that substantially indicates the lower peak position of the sine wave clock signal Swave. The OR circuit generates a final specific phase signal (also referred to as “peak signal”) PCLK by taking a logical sum of these two detection signals S111U and S111D. Since the operations of the upper peak detection unit 300 and the lower peak detection unit 400 are substantially the same, the operation of the upper peak detection unit 300 will be mainly described below.

図１１は、上部ピーク検出部３００の動作を示すタイミングチャートである。上部ピーク検出部３００は以下のように動作する。まず、カウンタ部３２０は、比較信号Ｓ１１０を入力すると共に、制御部５２０から供給されるクロック信号ＣＬＫに基づき、入力された比較信号Ｓ１１０がハイレベルの期間におけるクロック数を順次カウントすると共に、得られたカウンタ値を比較部３７０に順次出力する。そして、カウンタ部３２０は、比較信号Ｓ１１０がハイレベルからローレベルになった段階で、そのときのカウンタ値Ｕｉ（ｉは周期の番号）をカウンタ値記憶部３３０に記憶させる。 FIG. 11 is a timing chart showing the operation of the upper peak detection unit 300. The upper peak detector 300 operates as follows. First, the counter unit 320 receives the comparison signal S110 and, based on the clock signal CLK supplied from the control unit 520, sequentially counts the number of clocks in the period in which the input comparison signal S110 is at a high level and is obtained. The counter values are sequentially output to the comparison unit 370. Then, when the comparison signal S110 changes from the high level to the low level, the counter unit 320 stores the counter value Ui (i is a cycle number) at that time in the counter value storage unit 330.

なお、図１１の例では正弦波クロック信号Ｓwaveの周波数が極端に変化しているが、可変電圧／可変クロック生成回路１１０内の分周値Ｍａ（図２）が変化しなければ、正弦波クロック信号Ｓwaveは一定の周期を有するきれいな正弦波となる。これは図１２〜図１４でも同様である。 In the example of FIG. 11, the frequency of the sine wave clock signal Swave changes extremely, but if the frequency division value Ma (FIG. 2) in the variable voltage / variable clock generation circuit 110 does not change, the sine wave clock The signal Swave is a clean sine wave having a constant period. The same applies to FIGS. 12 to 14.

演算値記憶部３４０は、ＣＰＵ１３０により設定された演算値Ｋｕを記憶する。乗算回路３５０は、カウンタ値記憶部３３０に記憶されたカウンタ値Ｕｉと、演算値記憶部３４０に記憶された演算値Ｋｕと、を掛合わせ、得られた演算結果を演算結果記憶部３６０に記憶させる。図１０、図１１の例では、Ｋｕ＝０．４である。比較部３７０は、上部ピーク信号Ｓ１１１Ｕを生成して出力すると共に、カウンタ部３２０から順次入力されるカウンタ値と、演算結果記憶部３６０に記憶されている演算結果（＝Ｕｉ×Ｋｕ）と、を比較し、これらが一致した場合に上部ピーク信号Ｓ１１１Ｕを所定期間だけハイレベルにする。 The calculated value storage unit 340 stores the calculated value Ku set by the CPU 130. The multiplication circuit 350 multiplies the counter value Ui stored in the counter value storage unit 330 by the calculation value Ku stored in the calculation value storage unit 340 and stores the obtained calculation result in the calculation result storage unit 360. Let In the examples of FIGS. 10 and 11, Ku = 0.4. The comparison unit 370 generates and outputs the upper peak signal S111U, and the counter value sequentially input from the counter unit 320 and the calculation result (= Ui × Ku) stored in the calculation result storage unit 360. In comparison, if they match, the upper peak signal S111U is set to the high level for a predetermined period.

図１２は、下部ピーク検出部４００の動作を示すタイミングチャートである。下部ピーク検出部４００の動作は、比較信号Ｓ１１０を反転した信号を使用する点以外は上部ピーク検出部３００の動作と同じなので、詳しい説明を省略する。 FIG. 12 is a timing chart showing the operation of the lower peak detector 400. Since the operation of the lower peak detection unit 400 is the same as the operation of the upper peak detection unit 300 except that a signal obtained by inverting the comparison signal S110 is used, detailed description is omitted.

図１３は、本実施例における正弦波クロック信号Ｓwaveの各周期の前半における特定位相検出の概要を示す説明図である。図１３において、上部は正弦波クロック信号Ｓwaveの波形を示し、下部は比較信号Ｓ１１０を示している。また、白抜きの三角の印はピーク位置を示し、黒い三角の印はピーク位置の代わりとして検出する、位相を比較するための基準となる位置（以下、「位相検出点」と呼ぶ。）を示す。 FIG. 13 is an explanatory diagram showing an outline of specific phase detection in the first half of each cycle of the sine wave clock signal Swave in the present embodiment. In FIG. 13, the upper part shows the waveform of the sine wave clock signal Swave, and the lower part shows the comparison signal S110. A white triangle mark indicates a peak position, and a black triangle mark indicates a position that is detected instead of the peak position and serves as a reference for phase comparison (hereinafter referred to as a “phase detection point”). Show.

図１３の１番目の周期Ｎ（０〜２π）において、期間ａ１は、前半の１／２周期（０〜π）を示し、期間ｂ１は、比較信号Ｓ１１０がハイレベルの期間を示す。なお、周期Ｎ＋１における期間ａ２，ｂ２、及び周期Ｎ＋２における期間ａ３，ｂ３は、前述の期間ａ１，ｂ２と同様であるので説明を省略する。 In the first cycle N (0 to 2π) in FIG. 13, the period a1 represents the first half cycle (0 to π), and the period b1 represents a period in which the comparison signal S110 is at a high level. Note that the periods a2 and b2 in the period N + 1 and the periods a3 and b3 in the period N + 2 are the same as the above-described periods a1 and b2, and thus the description thereof is omitted.

正弦波クロック信号Ｓwaveは正弦波なので、期間ａ１の中心位置（π／２）であるピーク位置と、期間ｂ１の中心位置と、は一致する。従って、期間ｂ１を「１」としたときの中心位置から０．１だけずれた位置は、期間ａ１において、期間ａ１を「１」としたときの、ピーク位置から所定の割合となる期間ｄ１だけずれた位置に相当する。ここで、期間ｂ１において、中心位置から０．１だけずれた位置は、期間ｂ１の開始位置から中心位置までの期間を１００％とした場合の、中心位置から２０％手前に相当し、比較的中心位置に近い位置となる。そして、この位置は、期間ａ１においても、ピーク位置に比較的近い位置となるために、前述の期間ｄ１は、０．１に近い値となる。 Since the sine wave clock signal Swave is a sine wave, the peak position, which is the center position (π / 2) of the period a1, coincides with the center position of the period b1. Therefore, the position shifted by 0.1 from the center position when the period b1 is “1” is only the period d1 in the period a1 that is a predetermined ratio from the peak position when the period a1 is “1”. This corresponds to the shifted position. Here, in the period b1, the position shifted by 0.1 from the center position corresponds to 20% before the center position when the period from the start position of the period b1 to the center position is 100%. The position is close to the center position. Since this position is a position relatively close to the peak position even in the period a1, the period d1 is a value close to 0.1.

同様に、次の周期Ｎ＋１についても、期間ｂ２において、期間ｂ２を「１」としたときの、中心位置から０．１だけずれた位置は、期間ａ２において、期間ａ２を「１」とした場合の、ピーク位置から期間ｄ２だけずれた位置に相当し、この期間ｄ２も０．１に近い値となる。また、周期Ｎ＋２についても、同様に、図１３に示す期間ｄ３は０．１に近い値となる。 Similarly, for the next cycle N + 1, when the period b2 is “1” in the period b2, the position shifted by 0.1 from the center position is when the period a2 is “1” in the period a2. Corresponds to a position shifted by a period d2 from the peak position, and this period d2 is also a value close to 0.1. Similarly, for the period N + 2, the period d3 shown in FIG. 13 is a value close to 0.1.

このように、比較信号Ｓ１１０がハイレベルの期間について、中心位置から０．１だけずれた位置、すなわち、中心位置までの期間の２０％手前となる位置を位相検出点とすると、各周期において、位相検出点は上部ピーク位置（位相π／２）から０．１だけずれた位置となり、上部ピーク位置に対する相対的な位置は一定となる。そこで、例えば、比較信号Ｓ１１０のハイレベルの期間の中心位置から０．１だけずれた位置を位相検出点として採用することができる。但し、比較信号Ｓ１１０がハイレベルの期間の中心位置を位相検出点としてもよい。 As described above, assuming that the position where the comparison signal S110 is high level is shifted by 0.1 from the center position, that is, the position 20% before the period until the center position is the phase detection point, The phase detection point is shifted by 0.1 from the upper peak position (phase π / 2), and the position relative to the upper peak position is constant. Therefore, for example, a position shifted by 0.1 from the center position in the high level period of the comparison signal S110 can be adopted as the phase detection point. However, the center position during the period when the comparison signal S110 is at the high level may be used as the phase detection point.

図１４は、上部ピーク信号Ｓ１１１Ｕの生成動作と、位相検出点の定め方と、を模式的に示す説明図である。図１４において、上部は正弦波クロック信号Ｓwaveの波形を示し、下部は比較信号Ｓ１１０，図１０に示したＰＬＬ回路５１０が出力するクロック信号，カウンタ値記憶部３３０に記憶されるカウンタ値Ｕｉ，上部ピーク信号Ｓ１１１Ｕ，位相検出点及びピーク位置を示す。 FIG. 14 is an explanatory diagram schematically showing the generation operation of the upper peak signal S111U and how to determine the phase detection point. 14, the upper part shows the waveform of the sine wave clock signal Swave, the lower part shows the comparison signal S110, the clock signal output from the PLL circuit 510 shown in FIG. 10, the counter value Ui stored in the counter value storage unit 330, and the upper part The peak signal S111U, the phase detection point, and the peak position are shown.

ここで周期Ｎ＋１が開始する時点を考える。このとき、１つ前の周期Ｎにおいて、カウンタ部３２０（図１０）は、図１４に示す期間ｂ１におけるクロック数をカウントし、得られたカウンタ値Ｕ１をカウンタ値記憶部３３０に記憶させると共に、乗算回路３５０は、このカウンタ値「Ｕ１」と、演算値記憶部３４０に記憶されている演算値「０．４」と、を掛け合わせて得られた「Ｕ１＊０．４」を演算結果記憶部３６０に記憶させている。 Now consider the point in time at which the cycle N + 1 starts. At this time, in the previous cycle N, the counter unit 320 (FIG. 10) counts the number of clocks in the period b1 shown in FIG. 14, and stores the obtained counter value U1 in the counter value storage unit 330. The multiplication circuit 350 stores the calculation result “U1 * 0.4” obtained by multiplying the counter value “U1” by the calculation value “0.4” stored in the calculation value storage unit 340. Stored in the unit 360.

周期Ｎ＋１が始まり正弦波クロック信号Ｓwaveがしきい値Ｅｐ／２に達すると、比較信号Ｓ１１０はハイレベルとなり、カウンタ部３２０はクロック数のカウントを開始する。そして、比較部３７０は、カウンタ部３２０がカウントするカウンタ値と、演算結果記憶部３６０に記憶されている「Ｕ１＊０．４」と、を順次比較していき、カウンタ値が「Ｕ１＊０．４」となった段階で上部ピーク信号Ｓ１１１Ｕを所定期間だけハイレベルにする。そして、比較信号Ｓ１１０がハイレベルからローレベルになり、期間ｂ２が終了した段階で、カウンタ部３２０は、そのときのカウンタ値（Ｕ２）をカウンタ値「Ｕ１」に上書きしてカウンタ値記憶部３３０に記憶させる。そして、乗算回路３５０は、このカウンタ値「Ｕ２」と、演算値記憶部３４０に記憶されている演算値「０．４」と、を掛け合わせ、得られた「Ｕ２＊０．４」を、既に記憶されている「Ｕ１＊０．４」に上書きして演算結果記憶部３６０に記憶させる。 When the cycle N + 1 starts and the sine wave clock signal Swave reaches the threshold value Ep / 2, the comparison signal S110 becomes a high level, and the counter unit 320 starts counting the number of clocks. Then, the comparison unit 370 sequentially compares the counter value counted by the counter unit 320 with “U1 * 0.4” stored in the calculation result storage unit 360, and the counter value is “U1 * 0”. .4 ", the upper peak signal S111U is set to the high level only for a predetermined period. When the comparison signal S110 changes from the high level to the low level and the period b2 ends, the counter unit 320 overwrites the counter value (U2) at that time with the counter value “U1”, and the counter value storage unit 330. Remember me. Then, the multiplication circuit 350 multiplies the counter value “U2” by the calculation value “0.4” stored in the calculation value storage unit 340, and obtains “U2 * 0.4” obtained as a result. The operation result storage unit 360 is overwritten with “U1 * 0.4” already stored.

図１４に示すように、隣り合う周期において、比較信号Ｓ１１０のハイレベルの期間の変化は小さく、特に、正弦波クロック信号Ｓwaveの周波数が一定に保たれる状態においては、正弦波クロック信号Ｓwaveの振幅も一定となるので、ハイレベルの期間も同じとなる。したがって、図１４に示す期間ｄ１〜ｄ３は、１／２周期（０〜π）を「１」とした場合に、いずれもほぼ「０．１」となり、各位相検出点の上部ピーク位置に対する相対的な位置はほぼ一定となる。なお、上部ピーク信号Ｓ１１１Ｕのパルスを上部ピークそのものを示すタイミングで発生することも可能である。この場合には、演算値記憶部３４０に記憶されている演算値を「０．５」とすれば良い。下部ピーク位置に関しても同様である。 As shown in FIG. 14, in the adjacent period, the change in the high level period of the comparison signal S110 is small. In particular, when the frequency of the sine wave clock signal Swave is kept constant, Since the amplitude is also constant, the high level period is the same. Therefore, the periods d1 to d3 shown in FIG. 14 are both substantially “0.1” when the half period (0 to π) is “1”, and are relative to the upper peak position of each phase detection point. The general position is almost constant. It is possible to generate the pulse of the upper peak signal S111U at a timing indicating the upper peak itself. In this case, the calculated value stored in the calculated value storage unit 340 may be set to “0.5”. The same applies to the lower peak position.

図１０に示したＯＲ回路５３０は、こうして得られた上部ピーク信号Ｓ１１１Ｕと下部ピーク信号Ｓ１１１Ｄの論理和を取ることによって、特定位相信号ＰＣＬＫを生成する。このように、特定位相信号生成部１５２は、ピーク位置に対する相対的な位置が一定である特定位相信号ＰＣＬＫを生成することが可能である。 The OR circuit 530 shown in FIG. 10 generates the specific phase signal PCLK by taking the logical sum of the upper peak signal S111U and the lower peak signal S111D thus obtained. As described above, the specific phase signal generation unit 152 can generate the specific phase signal PCLK whose position relative to the peak position is constant.

C．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。 C. Variations:
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.

C１．変形例１：
上記実施例では、下記の複数の特徴が互いに関連するものとしていたが、これらの特徴の一部のみを有する装置を任意に構成することが可能である。
（１）可変電源電圧Ｖvarの採用。
（２）可変クロック信号ＶＣＬＫの採用。
（３）正弦波クロック信号Ｓwaveの伝送と、正弦波クロック信号Ｓwaveからの局所クロックパルス信号ＬＣＬＫの生成。
（４）多値信号処理回路１６０の利用。 C1. Modification 1:
In the above embodiment, the following features are related to each other. However, an apparatus having only a part of these features can be arbitrarily configured.
(1) Adoption of variable power supply voltage Vvar.
(2) Adoption of variable clock signal VCLK.
(3) Transmission of the sine wave clock signal Swave and generation of the local clock pulse signal LCLK from the sine wave clock signal Swave.
(4) Use of the multi-level signal processing circuit 160.

具体的には、例えば、可変電源電圧Ｖvarのレベルと正弦波クロック信号Ｓwaveの周期とが比例するものとしていたが、これらを別個に設定してもよい。具体的には、正弦波クロック信号Ｓwaveの周期が、可変電源電圧Ｖvarのレベルに依らずに一定に維持されるようにしてもよい。この場合にも、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐは可変電源電圧Ｖvarのレベルに比例することが好ましい。また、可変電源電圧Ｖvarの代わりに常に一定の電源電圧を用いる装置において、正弦波クロック信号Ｓwaveを利用することも可能である。 Specifically, for example, the level of the variable power supply voltage Vvar is proportional to the cycle of the sine wave clock signal Swave, but these may be set separately. Specifically, the period of the sine wave clock signal Swave may be maintained constant regardless of the level of the variable power supply voltage Vvar. Also in this case, the peak voltage Ep of the sine wave clock signal Swave is preferably proportional to the level of the variable power supply voltage Vvar. It is also possible to use the sine wave clock signal Swave in a device that always uses a constant power supply voltage instead of the variable power supply voltage Vvar.

また、上記実施例では、多値信号処理回路１６０が、正弦波クロック信号Ｓwaveから生成されたクロック信号に同期して処理を実行するものとしていたが、正弦波クロック信号Ｓwaveを利用しない装置内において多値信号処理回路１６０を利用することも可能である。 In the above embodiment, the multi-level signal processing circuit 160 executes processing in synchronization with the clock signal generated from the sine wave clock signal Swave. However, in the apparatus that does not use the sine wave clock signal Swave. It is also possible to use the multilevel signal processing circuit 160.

C２．変形例２：
上記実施例では、正弦波クロック信号の周期（周波数）が可変であるものとしていたが、正弦波クロック信号の周期（周波数）が一定であるものとしてもよい。また、正弦波クロックの代わりに、正弦波以外の周期的なアナログ波形形状を有するアナログクロック信号を利用することも可能である。ここで、「アナログ波形形状」とは、矩形波でない曲線的な波形形状を意味する。なお、高調波ノイズを防止する観点からは、正弦波クロック信号を使用することが好ましい。 C2. Modification 2:
In the above embodiment, the cycle (frequency) of the sine wave clock signal is variable. However, the cycle (frequency) of the sine wave clock signal may be constant. Further, instead of the sine wave clock, it is also possible to use an analog clock signal having a periodic analog waveform shape other than the sine wave. Here, “analog waveform shape” means a curved waveform shape that is not a rectangular wave. From the viewpoint of preventing harmonic noise, it is preferable to use a sine wave clock signal.

C３．変形例３：
図１及び図８の例では、２つの回路ユニット（ＣＰＵ１３０とメモリ回路１４０）内に設けられた多値信号処理回路１６０が、それぞれ多値アナログ信号生成回路１６２と多値デジタル信号生成回路１６４を備えており、２つの回路１３０，１４０のそれぞれが送信回路としても受信回路としても機能するものとしていた。但し、一般には、多値アナログ信号を他の回路に送信する送信回路内に多値アナログ信号生成回路１６２が設けられており、多値アナログ信号を受信して多値デジタル信号を生成する受信回路内に多値デジタル信号生成回路１６４が設けらていればよい。 C3. Modification 3:
In the example of FIGS. 1 and 8, a multilevel signal processing circuit 160 provided in two circuit units (CPU 130 and memory circuit 140) includes a multilevel analog signal generation circuit 162 and a multilevel digital signal generation circuit 164, respectively. Each of the two circuits 130 and 140 functions as both a transmission circuit and a reception circuit. However, in general, a multi-value analog signal generation circuit 162 is provided in a transmission circuit that transmits a multi-value analog signal to another circuit, and the multi-value analog signal is received to generate a multi-value digital signal. The multi-value digital signal generation circuit 164 may be provided in the inside.

C４．変形例４：
図１〜図５及び図８に示す各回路の構成は単なる例示であり、各回路の内部構成や接続関係、設置位置等は任意に変更可能である。例えば、可変電圧／可変クロック生成回路１１０を可変電圧生成回路と可変クロック生成回路の２つに分離して実装してもよい。また、可変電圧／可変クロック生成回路１１０と正弦波クロック生成回路１２０を１つの回路（チップ）にまとめて実装してもよい。さらに、個々の多値信号処理回路１６０毎に局所クロック生成回路１５０を設ける代わりに、複数の多値信号処理回路１６０に共用される１つの局所クロック生成回路１５０を設けても良い。 C4. Modification 4:
The configuration of each circuit shown in FIGS. 1 to 5 and 8 is merely an example, and the internal configuration, connection relationship, installation position, and the like of each circuit can be arbitrarily changed. For example, the variable voltage / variable clock generation circuit 110 may be separately implemented as a variable voltage generation circuit and a variable clock generation circuit. Further, the variable voltage / variable clock generation circuit 110 and the sine wave clock generation circuit 120 may be mounted together in one circuit (chip). Furthermore, instead of providing the local clock generation circuit 150 for each multilevel signal processing circuit 160, a single local clock generation circuit 150 shared by a plurality of multilevel signal processing circuits 160 may be provided.

C５．変形例５：
上記実施例では、各種の信号が電気信号であるものとしていたが、光信号などの他の種類の信号を用いた装置にも本発明を適用可能である。 C5. Modification 5:
In the above embodiment, the various signals are electrical signals. However, the present invention can also be applied to apparatuses using other types of signals such as optical signals.

C６．変形例６：
本発明による回路や装置は、携帯電話、携帯用パソコン、ＰＤＡ等の携帯機器にも適用可能である。本発明を携帯機器に適用した場合には、上述した種々の効果（低消費電力、高周波ノイズ低減）が特に顕著である。同様に、本発明による回路や装置は、車両等の移動体にも適用可能であり、携帯機器に適用した場合と同様の効果を有する。 C6. Modification 6:
The circuit and device according to the present invention can also be applied to portable devices such as a mobile phone, a portable personal computer, and a PDA. When the present invention is applied to a portable device, the various effects described above (low power consumption and high frequency noise reduction) are particularly remarkable. Similarly, the circuit and the device according to the present invention can be applied to a moving body such as a vehicle, and have the same effect as when applied to a portable device.

図１５は、本発明の実施例による回路を利用した携帯電話を示す説明図である。図１５（Ａ）は携帯電話７００の外観を示しており、図１５（Ｂ）は、内部構成の例を示している。携帯電話７００は、携帯電話７００の動作を制御する制御回路７１０と、燃料電池７３０とを備えている。燃料電池７３０は、制御回路７１０に電源を供給する。制御回路７１０は、ＭＰＵ７１２と周辺回路７１４とを備えている。ＭＰＵ７１２は図１のＣＰＵ１３０に相当し、周辺回路７１４は、図１の回路１１０，１２０，１４０を含んでいる。この制御回路７１０内において、上記実施例で説明した種々の処理を実現することが可能である。 FIG. 15 is an explanatory diagram showing a mobile phone using a circuit according to an embodiment of the present invention. FIG. 15A shows the appearance of the mobile phone 700, and FIG. 15B shows an example of the internal configuration. The mobile phone 700 includes a control circuit 710 that controls the operation of the mobile phone 700 and a fuel cell 730. The fuel cell 730 supplies power to the control circuit 710. The control circuit 710 includes an MPU 712 and a peripheral circuit 714. The MPU 712 corresponds to the CPU 130 of FIG. 1, and the peripheral circuit 714 includes the circuits 110, 120, and 140 of FIG. In the control circuit 710, various processes described in the above embodiments can be realized.

図１６は、本発明の実施例による回路を利用した移動体の一例としての電動自転車（電動アシスト自転車）を示す説明図である。この自転車８００は、前輪にモータ８１０が設けられており、サドルの下方のフレームに制御回路８２０と充電池８３０とが設けられている。モータ８１０は、充電池８３０からの電力を利用して前輪を駆動することによって、走行をアシストする。また、ブレーキ時にはモータ８１０で回生された電力が充電池８３０に充電される。制御回路８２０は、モータの駆動と回生とを制御する回路であり、図１の回路１１０，１２０，１３０，１４０を含んでいる。この制御回路８２０内においても、上記実施例で説明した種々の処理を実現することが可能である。 FIG. 16 is an explanatory diagram showing an electric bicycle (electrically assisted bicycle) as an example of a moving body using a circuit according to an embodiment of the present invention. In this bicycle 800, a motor 810 is provided on the front wheel, and a control circuit 820 and a rechargeable battery 830 are provided on a frame below the saddle. The motor 810 assists running by driving the front wheels using the power from the rechargeable battery 830. Further, the electric power regenerated by the motor 810 is charged to the rechargeable battery 830 during braking. The control circuit 820 is a circuit that controls driving and regeneration of the motor, and includes the circuits 110, 120, 130, and 140 of FIG. In the control circuit 820, various processes described in the above embodiments can be realized.

本発明の一実施例としてのコンピュータシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the computer system as one Example of this invention. 可変電圧／可変クロック生成回路の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a variable voltage / variable clock generation circuit. 正弦波クロック生成回路の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a sine wave clock generation circuit. 局所クロック生成回路の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a local clock generation circuit. 閾値電圧生成部の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a threshold voltage generation part. 特定位相信号生成部の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of a specific phase signal generation part. 特定位相信号生成部の他の動作例を示すタイミングチャートである。It is a timing chart which shows the other operation example of a specific phase signal generation part. 多値信号処理回路の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a multi-value signal processing circuit. 多値デジタル信号生成回路の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of a multi-value digital signal generation circuit. 特定位相信号生成部の内部構成を示す説明図である。It is explanatory drawing which shows the internal structure of a specific phase signal generation part. 上ピーク検出部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of an upper peak detection part. 下ビーク検出部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of a lower beak detection part. 正弦波クロック信号の各周期の前半における特定位相検出の概要を示す説明図である。It is explanatory drawing which shows the outline | summary of the specific phase detection in the first half of each period of a sine wave clock signal. 上部ピーク信号の生成動作と、位相検出点の定め方と、を模式的に示す説明図である。It is explanatory drawing which shows typically the production | generation operation | movement of an upper peak signal, and how to determine a phase detection point. 本発明の実施例による回路を利用した携帯電話を示す説明図である。It is explanatory drawing which shows the mobile telephone using the circuit by the Example of this invention. 本発明の実施例による回路を利用した移動体の一例としての電動自転車（電動アシスト自転車）を示す説明図である。It is explanatory drawing which shows the electric bicycle (electric assisted bicycle) as an example of the moving body using the circuit by the Example of this invention.

符号の説明Explanation of symbols

１１０…可変電圧／可変クロック生成回路
１１２…基準発振器
１１４…ＰＬＬ回路
１１６…可変電圧生成回路
１２０…正弦波クロック生成回路（アナログクロック生成回路）
１２２…ＲＡＭ
１２４…ラッチ
１２６…ＤＡ変換器
１２８…電圧増幅器
１２９…分周器
１３０…ＣＰＵ
１４０…メモリ回路
１５０…局所クロック生成回路（クロックパルス生成回路）
１５２…特定位相信号生成部
１５４…ＰＬＬ回路
１５６…閾値電圧生成部
１５８…ピーク電圧フィルタ
１５９…分電圧回路
１６０…多値信号処理回路
１６２…アナログ信号生成回路
１６４…デジタル信号生成回路
２００…ピーク信号生成部
２１０…位相比較部
２１２…ループフィルタ
２１４…電圧制御発振器
２１６…分周器
３００…上部ピーク検出部
３２０…カウンタ部
３３０…カウンタ記憶部
３４０…Ｕ演算値記憶部
３５０…乗算回路
３６０…Ｕ演算結果記憶部
３７０…比較部
４００…下部ピーク検出部
４１０…インバータ
４２０…カウンタ部
４３０…カウンタ記憶部
４４０…演算値記憶部
４５０…乗算回路
４６０…演算結果記憶部
４７０…比較部
５００…比較器
５１０…ＰＬＬ回路
５２０…制御部
５３０…ＯＲ回路
７００…携帯電話
７１０…制御回路
７１２…ＭＰＵ
７１４…周辺回路
８００…電動自転車
８１０…モータ／発電機
８２０…制御回路
８３０…充電池 DESCRIPTION OF SYMBOLS 110 ... Variable voltage / variable clock generation circuit 112 ... Reference oscillator 114 ... PLL circuit 116 ... Variable voltage generation circuit 120 ... Sine wave clock generation circuit (analog clock generation circuit)
122 ... RAM
124 ... Latch 126 ... DA converter 128 ... Voltage amplifier 129 ... Divider 130 ... CPU
140: Memory circuit 150 ... Local clock generation circuit (clock pulse generation circuit)
152 ... specific phase signal generation unit 154 ... PLL circuit 156 ... threshold voltage generation unit 158 ... peak voltage filter 159 ... voltage dividing circuit 160 ... multilevel signal processing circuit 162 ... analog signal generation circuit 164 ... digital signal generation circuit 200 ... peak signal Generation unit 210 ... Phase comparison unit 212 ... Loop filter 214 ... Voltage controlled oscillator 216 ... Frequency divider 300 ... Upper peak detection unit 320 ... Counter unit 330 ... Counter storage unit 340 ... U operation value storage unit 350 ... Multiplication circuit 360 ... U Calculation result storage unit 370 ... Comparator 400 ... Lower peak detection unit 410 ... Inverter 420 ... Counter unit 430 ... Counter storage unit 440 ... Operation value storage unit 450 ... Multiplication circuit 460 ... Operation result storage unit 470 ... Comparator 500 ... Comparator 510: PLL circuit 520 ... Control unit 530: OR circuit 700 ... Cellular phone 710 ... Control circuit 712 ... MPU
714 ... Peripheral circuit 800 ... Electric bicycle 810 ... Motor / generator 820 ... Control circuit 830 ... Rechargeable battery

Claims

データ転送を行う回路であって、
可変電源電圧を生成する可変電源電圧生成回路と、
前記可変電源電圧の下で動作し、多値アナログ信号を生成して他の回路に送信する送信回路と、
前記可変電源電圧の下で動作し、前記多値アナログ信号を受信しＡＤ変換して多値デジタル信号を生成する受信回路と、
前記可変電源電圧、又は、前記可変電源電圧に比例する電圧値を有する信号から、前記ＡＤ変換に使用される閾値電圧を生成して前記受信回路に供給する閾値電圧生成回路と、
を備える回路。 A circuit for transferring data,
A variable power supply voltage generating circuit for generating a variable power supply voltage;
A transmission circuit that operates under the variable power supply voltage, generates a multi-value analog signal, and transmits it to other circuits;
A receiving circuit that operates under the variable power supply voltage, receives the multi-value analog signal, performs AD conversion, and generates a multi-value digital signal;
A threshold voltage generation circuit that generates a threshold voltage used for the AD conversion from the variable power supply voltage or a signal having a voltage value proportional to the variable power supply voltage and supplies the threshold voltage to the reception circuit;
A circuit comprising:

請求項１記載の回路であって、更に
前記可変電源電圧が低下するほど周期が長くなる正弦波クロック信号を生成して前記送信回路及び前記受信回路に送信する正弦波クロック生成回路を備え、
前記送信回路及び前記受信回路は、前記正弦波クロック信号を受信し、前記正弦波クロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号をそれぞれ生成するとともに、前記クロックパルス信号に応じて動作を実行する、回路。 The circuit according to claim 1, further comprising a sine wave clock generation circuit that generates a sine wave clock signal having a longer period as the variable power supply voltage decreases and transmits the sine wave clock signal to the transmission circuit and the reception circuit,
The transmitting circuit and the receiving circuit receive the sine wave clock signal, respectively generate clock pulse signals having a period of 1 / N (N is a value of 2 or more) of the period of the sine wave clock signal, A circuit that performs an operation in response to the clock pulse signal.

請求項２記載の回路であって、
前記正弦波クロック信号は、前記可変電源電圧に比例するピーク電圧を有し、
前記閾値電圧生成回路は、前記正弦波クロック信号のピーク電圧に基づいて前記閾値電圧を生成する、回路。 A circuit according to claim 2, wherein
The sinusoidal clock signal has a peak voltage proportional to the variable power supply voltage;
The threshold voltage generation circuit generates the threshold voltage based on a peak voltage of the sine wave clock signal.

請求項１記載の回路を備える装置。 An apparatus comprising the circuit of claim 1.

請求項４記載の装置であって、
前記装置は携帯機器である、装置。 An apparatus according to claim 4, wherein
The device is a portable device.

請求項４記載の装置であって、
前記装置は移動体である、装置。 An apparatus according to claim 4, wherein
The device is a moving body.

データ転送方法であって、
可変電源電圧を生成する工程と、
前記可変電源電圧の下で動作する送信回路を用いて、多値アナログ信号を生成して他の回路に送信する工程と、
前記可変電源電圧の下で動作する受信回路を用いて、前記多値アナログ信号を受信してＡＤ変換することによって多値デジタル信号を生成する工程と、
前記可変電源電圧、又は、前記可変電源電圧に比例する電圧値を有する信号から、前記ＡＤ変換に使用される閾値電圧を生成して前記受信回路に供給する工程と、
を備える方法。 A data transfer method comprising:
Generating a variable power supply voltage; and
Using a transmission circuit operating under the variable power supply voltage to generate a multi-value analog signal and transmit it to another circuit;
Using the receiving circuit operating under the variable power supply voltage, receiving the multi-value analog signal and performing AD conversion; and generating a multi-value digital signal;
Generating a threshold voltage used for the AD conversion from the variable power supply voltage or a signal having a voltage value proportional to the variable power supply voltage and supplying the threshold voltage to the receiving circuit;
A method comprising: