JP5306906B2 - 固体撮像装置、固体撮像装置の駆動方法および電子機器 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および電子機器に関する。

固体撮像装置の一方式として、Ｘ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)型（ＭＯＳ型を含む）の固体撮像装置（以下、「ＣＭＯＳイメージセンサ」と記述する）がある。

このＣＭＯＳイメージセンサにおいて、光電変換部に対して配線層が配される側を表面側としたとき、当該表面側から入射光を取り込む表面入射型（表面照射型と呼称される場合もある）の画素構造が一般的である。これに対して、配線層が配される側と反対側、即ち裏面側から入射光を取り込む裏面入射型（裏面照射型と呼称される場合もある）の画素構造がある（例えば、特許文献１参照）。

ところで、光電変換部から溢れる電荷が隣接画素へ漏れ込まないようにするために、表面入射型の画素構造では、一般的に、図１６に示す縦方向オーバーフロードレイン構造を採っている。この縦方向オーバーフロードレイン構造は、光電変換部（ＰＤ）５１の底のポテンシャル障壁を転送ゲート５３の下のポテンシャル障壁よりも低く設定し、光電変換部５１から溢れる電荷を基板５２側へ捨てる構造である。

一方、裏面入射型の画素構造は基板が存在しないために、光電変換部から溢れる電荷を捨てることができない。そのため、裏面入射型の画素構造の場合、図１７に示すように、光電変換部５１から溢れる電荷を、転送ゲート５３の下を通してフローティングディフュージョン部（以下、「ＦＤ部」と記述する）５４へ捨てる横方向オーバーフロードレイン構造を採る必要がある。因みに、光電変換部５１から溢れる電荷が隣接画素へ漏れ込まないようにすることで、ブルーミング（光が入射していない部分も明るく見える現象）を抑制することができる。

また、ブルーミング対策の他の技術として、１フレーム期間に一度も電荷が読み出されない画素行に対しても、露光時間（蓄積時間）を規定する電子シャッタと同時に、ブルーミング対策のための電子シャッタを行う技術がある（例えば、特許文献２参照）。このブルーミング対策の他の技術は、基本的に、表面入射型の固体撮像装置を対象とした技術であり、光電変換部５１の電荷をＦＤ部５４経由で電源に捨てるようにしている。

ところで、ＣＭＯＳイメージセンサは、光電変換部を含む画素が二次元アレイ状に複数配置されている。個々の画素は、光電変換部の他に、転送ゲート部、リセットゲート部および増幅部等を構成する多くの構成要素（例えば、トランジスタ）を一画素領域内に有するために、画素の微細化を図る上で限界がある。

ただし、最近では、本来は一画素ごとに設けられる構成要素の一部を複数の画素間で共有することにより、一画素あたりの光電変換部以外の占有面積を抑制する、いわゆる複数画素共有構造が提案されている。そして、この複数画素共有構造は、ＣＭＯＳイメージャにおける画素の微細化を図る上で必須の技術となりつつある。

特開２００３−０３１７８５号公報 特開２００８−２８８９０４号公報

裏面入射型の画素構造において、複数画素共有構造を採用したとき、読み出し行に対してＦＤ部を共有する画素の光電変換部内の電荷を事前に捨てておかないと、次のような不具合が発生する。すなわち、ＦＤ部を共有する画素の光電変換部内に電荷が溜まっていると、ポテンシャル障壁が低い転送ゲート下を通って当該電荷が読み出し行の画素のＦＤ部へ漏れ込むために、電子シャッタで規定される蓄積時間に依存する信号出力の線形性を保つことができない（その詳細については後述する）。

ここでは、複数画素共有構造を採用した際の裏面入射型の画素構造における問題点について説明したが、当該問題点については、横方向オーバーフロードレイン構造を採る場合の表面入射型の画素構造においても同様のことが言える。すなわち、蓄積時間に依存する信号出力の線形性を保つことができないという問題点は、複数画素共有構造を採る横方向オーバーフロードレイン構造の固体撮像装置全般に対して言えることである。

そこで、本発明は、複数画素共有構造を採るに当たって、蓄積時間に依存する信号出力の線形性を維持可能な横方向オーバーフロードレイン構造の固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を有する電子機器を提供することを目的とする。

上記目的を達成するために、本発明は、光電変換部と、当該光電変換部で光電変換された電荷を電荷電圧変換部に転送する転送トランジスタと、リセットトランジスタとを有し、前記光電変換部から溢れる電荷を、前記転送トランジスタ、前記電荷電圧変換部および前記リセットトランジスタを通して選択電源線に捨てる構造を有する、画素が複数行列状に配置され、少なくとも前記電荷電圧変換部を複数の画素で共有する画素アレイ部と、前記画素アレイ部の各画素から信号を読み出す行を含む複数行の前記選択電源線を第１電圧レベルと第２電圧レベルで交互に駆動して選択状態とする走査を行い、前記選択電源線が選択状態の複数行について、読み出し行の画素から信号を読み出すよりも前に、読み出し行の第１の画素と、読み出し行の画素と前記電荷電圧変換部を共有する第２の画素と、読み出し行の画素と前記電荷電圧変換部を共有しない第３の画素とに対し、前記光電変換部内の電荷をリセットする行走査部とを備え、前記画素は、前記光電変換部に対して配線層が配される側と反対側から入射光を取り込む裏面入射型の画素構造となっており、前記行走査部は、前記選択電源線が選択状態の複数行のうち、リセットを行う画素を含む行について、前記選択電源線の電位を前記第１電圧レベルから前記第２電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオンして前記選択電源線の電位を前記第２電圧レベルから前記第１電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオフすることによって、前記第１の画素と前記第２の画素の組み合わせ、または、前記第１の画素と前記第２の画素と前記第３の画素の組み合わせで、同数の画素に対し前記光電変換部内の電荷を同時にリセットする構成を採っている。

光電変換部から溢れる電荷を、転送ゲート部を通して電荷電圧変換部に捨てる構造は横方向オーバーフロードレイン構造である。この横方向オーバーフロードレイン構造の固体撮像装置において、電荷電圧変換部を複数の画素間で共有するに当たって、読み出し行の画素から信号を読み出すと同時またはそれよりも前に、共有画素の光電変換部内の電荷をリセットする。このリセット動作により、共有画素の光電変換部内に電荷が溜まっていたとしても当該電荷は捨てられるために、読み出し行の画素から信号を読み出す前に、共有画素の光電変換部から電荷が溢れて電荷電圧変換部へ漏れ込むことはない。

本発明によれば、横方向オーバーフロードレイン構造の固体撮像装置において、共有画素の光電変換部から電荷が溢れて電荷電圧変換部へ漏れ込むことがないために、読み出し行の画素について蓄積時間に依存する信号出力の線形性を保つことができる。

本発明が適用されるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 裏面入射型の画素構造の構成の一例を示す断面図である。 複数画素共有構造を採らない画素回路の一例を示す回路図である。 複数画素共有構造を採る画素回路の一例を示す回路図である。 ４画素共有の画素回路の回路動作を説明するためのタイミングチャートである。 ４画素共有の画素回路の場合の従来の問題点を説明するためのタイミングチャートである。 蓄積時間に依存する信号出力の線形性についての説明図である。 ２画素共有の画素回路の場合の従来の問題点を説明するためのタイミングチャートである。 本実施形態に係るＣＭＯＳイメージセンサにおける４画素共有の場合の駆動を説明するためのタイミングチャートである。 順次読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。 １／３間引き読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。 ２／８間引き読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。 ２／１５間引き読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。 １／５間引き読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。 表面入射型の画素構造を示す断面図である。 裏面入射型の画素構造を示す断面図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

１．本発明が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
２．裏面入射型の画素構造
３．複数画素共有構造（４画素共有の例）
４．裏面入射型で複数画素共有構造を採ったときの問題点
５．本実施形態の特徴部分
６．電子機器（撮像装置の例）

＜１．本発明が適用される固体撮像装置＞
（システム構成）
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または部分的に使用して作成されたイメージセンサである。

本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（以下、「チップ」と記述する場合もある）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部として、例えば、行走査部（垂直駆動部）１３、カラム処理部１４、列走査部（水平駆動部）１５およびシステム制御部１６が設けられている。

画素アレイ部１２には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。

画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が水平方向／行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線１８が垂直方向／列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１７は、画素から信号を読み出す駆動を行う駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。

行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることで、当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。

行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部１４は、単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。

列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この列走査部１５による選択走査により、カラム処理部１４で信号処理された画素信号が順番に水平バス１９に出力され、当該水平バス１９を通してチップ１１の外部へ伝送される。

システム制御部１６は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１６さらには、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、カラム処理部１４および列走査部１５などの周辺回路部の駆動制御を行う。

以上説明したＣＭＯＳイメージセンサ１０の構成は、基本的に、表面入射型の画素構造の場合も、裏面入射型の画素構造の場合も同じである。ただし、本発明に係るＣＭＯＳイメージセンサは、裏面入射型の画素構造を採ることを前提とする。以下に、裏面入射型の画素構造の具体的な構成について説明する。

＜２．裏面入射型の画素構造＞
図２は、裏面入射型の画素構造の構成の一例を示す断面図である。ここでは、２画素分の断面構造を示している。

図２において、シリコン部２１には、光電変換部であるフォトダイオード２２や当該フォトダイオード２２を駆動する画素トランジスタ２３が形成される。すなわち、シリコン部２１は素子形成部である。

シリコン部２１の一方の面側には、層間膜２４を介してカラーフィルタ２５が作り込まれる。これにより、シリコン部２１の一方の面側から入射する光は、カラーフィルタ２５を経由してフォトダイオード２２の受光面に導かれる。

一方、シリコン部２１の他方の面側には、層間絶縁膜２６内に画素トランジスタ２３のゲート電極や金属配線が多層配線されてなる配線層２７を形成する。配線層２７のシリコン部２１と反対側の面には、接着剤２８によって支持基板２９が貼り付けられる。

上記の画素構造において、フォトダイオード２２や画素トランジスタ２３が形成されるシリコン部２１の配線層２７側を表面側と呼び、シリコン部２１の配線層２７と反対側を裏面側と呼ぶこととする。このような定義の下に、本画素構造は、シリコン部２１の裏面側から入射光を取り込むことになるため裏面入射型の画素構造となる。

この裏面入射型の画素構造によれば、配線層２７と反対の面側、即ち裏面側から入射光を取り込むために、フォトダイオード２２の受光面を考慮して配線層２７の各配線をレイアウトする必要がない。したがって、配線のレイアウトの自由度が高くなるために、表面照射型に比べて画素の微細化を図ることができる利点がある。

また、フォトダイオード２２とカラーフィルタ２５との間の距離が表面照射型に比べて極めて短い。裏面入射型の画素構造の場合でも、マイクロレンズ（オンチップレンズ）は必要となるが、マイクロレンズを省くことも実施例の一つとして考えることができる。

＜３．複数画素共有構造＞
上記構成の裏面入射型の画素構造を採るＣＭＯＳイメージセンサ１０において、本実施形態では、画素アレイ部１１の個々の画素について、本来は一画素ごとに設けられる構成要素の一部を複数の画素間で共有する複数画素共有構造を採る。複数画素共有構造について説明する前に、複数画素共有構造を採らない画素構成について説明する。

（複数画素共有構造を採らない画素回路）
図３は、複数画素共有構造を採らない画素回路の一例を示す回路図である。図３に示すように、本回路例に係る画素３０は、光電変換部である例えばフォトダイオード３１に加えて、転送トランジスタ３２、リセットトランジスタ３３および増幅トランジスタ３４の３つのトランジスタを有する構成となっている。ここでは、これらトランジスタ３２〜３４として、例えばＮチャネルのＭＯＳトランジスタを用いた場合を示している。

ここで、転送トランジスタ３２は、フォトダイオード３１で光電変換された電荷を電荷電圧変換部であるＦＤ部（フローティングディフュージョン部）３５に転送する転送ゲート部を構成している。リセットトランジスタ３３は、ＦＤ部３５の電位をリセットするリセットゲート部を構成している。増幅トランジスタ３４は、ＦＤ部３５の電位に対応した信号を垂直信号線１８に出力する増幅部を構成している。

図３において、フォトダイオード３１のアノード電極は接地されている。転送トランジスタ３２は、フォトダイオード３１のカソード電極とＦＤ部３５との間に接続され、そのゲート電極に転送パルスＴＲＧが行走査部１３から選択的に与えられる。すると、転送トランジスタ３２はオン状態となって、フォトダイオード３１で光電変換され、ここに蓄積された信号電荷（ここでは、光電子）をＦＤ部３５に転送する。

リセットトランジスタ３３は、選択電源ＳＥＬＶｄｄにドレイン電極が、ＦＤ部３５にソース電極がそれぞれ接続され、フォトダイオード３１からの電荷転送に先立って、そのゲート電極にリセットパルスＲＳＴが行走査部１３から選択的に与えられる。すると、リセットトランジスタ３３はオン状態となって、ＦＤ部３５の電荷を選択電源ＳＥＬＶｄｄに捨てることによってＦＤ部３５をリセットする。ここで、選択電源ＳＥＬＶｄｄは、電源電圧としてＶｄｄレベルと例えばＧＮＤレベルとを選択的にとる。

増幅トランジスタ３４は、ＦＤ部３５にゲート電極が、選択電源ＳＥＬＶｄｄにドレイン電極が、垂直信号線１８にソース電極がそれぞれ接続されたソースフォロア構成となっている。そして、増幅トランジスタ３４は、選択電源ＳＥＬＶｄｄがＶｄｄレベルになることによって動作状態となり、リセットトランジスタ３３によるリセット後のＦＤ部３５の電位をリセットレベルとして垂直信号線１８に出力する。増幅トランジスタ３４はさらに、転送トランジスタ３２による電荷転送後のＦＤ部３５の電位を信号レベルとして垂直信号線１８に出力する。

ここで、選択電源ＳＥＬＶｄｄは、ＧＮＤレベル（０Ｖ）またはその近傍の第１電圧レベル（例えば、０．６Ｖ）とＶｄｄレベルとを選択的にとり、ＧＮＤレベルまたは第１電圧レベルからＶｄｄレベルに切り替わることによって画素選択を行う。

（複数画素共有構造を採る本実施形態に係る画素回路）
図４は、複数画素共有構造を採る画素回路の一例を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。ここでは、一例として、本来は一画素ごとに設けられる構成要素の少なくともＦＤ部（電荷電圧変換部）３５を、近接する複数の画素、例えば同一画素列に属し、互いに隣接する縦４画素間で共有する４画素共有構造について説明する。

４画素共有構造を採る画素回路では、例えば同一画素列に属し、互いに隣接する縦４画素３０−１，３０−２，３０−３，３０−４を単位として、これら４画素間で１つのＦＤ部３５を共通化（共有）する構成となっている。近接する複数の画素間での共通化に当たっては、同一画素列で共通化した方が、各画素からの信号読出しのタイミング制御が容易である。

単位となる４つの画素３０−１，３０−２，３０−３，３０−４は各々、光電変換部であるフォトダイオード３１−１，３１−２，３１−３，３１−４を有している。４つの画素３０−１，３０−２，３０−３，３０−４は、２つずつが組（対）になっている。そして、一方の組の２つの画素３０−１，３０−２の画素領域に増幅トランジスタ３４が設けられ、他方の組の２つの画素３０−３，３０−４の画素領域にリセットトランジスタ３３が設けられている。

先述した複数画素共有構造を採らない画素回路では、リセットトランジスタ３３および増幅トランジスタ３４の各ドレイン電極が共に選択電源ＳＥＬＶｄｄに接続されていた。すなわち、リセットトランジスタ３３および増幅トランジスタ３４の各ドレイン電源として共通の選択電源ＳＥＬＶｄｄが用意されていた。

これに対して、本例に係る画素回路では、リセットトランジスタ３３および増幅トランジスタ３４の各ドレイン電源として別々の電源が用意されている。別々の電源としては、電源電圧（電圧レベル）が固定の固定電源Ｖｄｄと、電源電圧が可変の選択電源ＳＥＬＶＤＤとが用意されている。選択電源ＳＥＬＶＤＤは、ＧＮＤレベル（０Ｖ）またはその近傍の第１電圧レベルと、例えば固定電源Ｖｄｄの電圧レベルＶｄｄよりも高い第２電圧レベルＶＤＤとを選択的にとり、第１電圧レベルから第２電圧レベルＶＤＤに切り替わることによって画素選択を行う。

そして、リセットトランジスタ３３のドレイン電極が選択電源ＳＥＬＶＤＤに、増幅トランジスタ３４のドレイン電極が固定電源Ｖｄｄにそれぞれ接続されている。リセットトランジスタ３３のソース電極は縦４画素３０−１，３０−２，３０−３，３０−４間で共有するＦＤ部３５に接続されている。リセットトランジスタ３３のゲート電極にはリセットパルスＲＳＴが選択的に印加される。増幅トランジスタ３４のゲート電極はＦＤ部３５に接続され、ソース電極は垂直信号線１８に接続されている。

（４画素共有の画素回路の回路動作）
次に、上記構成の４画素共有の画素回路の回路動作について、蓄積時間が１Ｈ（Ｈは水平走査期間）の場合を例に挙げて、図５のタイミングチャートを用いて説明する。

時刻ｔ１０で選択電源ＳＥＬＶＤＤが第１電圧レベル（例えば、ＧＮＤレベル）から第２電圧レベルＶＤＤに切り替わることで、１行目〜４行目の各画素が選択状態になる。次いで、時刻ｔ１１で１行目の転送パルスＴＲＧ１およびリセットパルスＲＳＴが共にアクティブ状態（本例では、“Ｈ”レベル）になることで、画素３０−１の転送トランジスタ３２−１および４画素共通のリセットトランジスタ３３が共にオン状態になる。これにより、フォトダイオード３１−１内の電荷、即ち不要な電荷は、ＦＤ部３５を経由して選択電源ＳＥＬＶＤＤに掃き出される。

次に、時刻ｔ１２で選択電源ＳＥＬＶＤＤが第２電圧レベルから第１電圧レベル（ＧＮＤまたはその近傍のレベル）に切り替わり、フォトダイオード３１−１からＦＤ部３５およびリセットトランジスタ３３を経由しての選択電源ＳＥＬＶＤＤへの電荷の掃き出しが行われる。この掃き出し動作は、フォトダイオード３１−１内の電荷を捨てる動作である。

次に、時刻ｔ１３で１行目の転送パルスＴＲＧ１およびリセットパルスＲＳＴが共に非アクティブ状態（本例では、“Ｌ”レベル）になる。これにより、画素３０−１の転送トランジスタ３２−１およびリセットトランジスタ３３が共にオフ状態になる。そして、転送トランジスタ３２−１がオフ状態になることで、１行目のフォトダイオード３１−１において、光電変換された信号電荷（光電子）の蓄積が開始される。

続いて、時刻ｔ１４でリセットパルスＲＳＴが再びアクティブ状態になり、次いで時刻ｔ１５で選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤに切り替わることで、４画素共通のリセットトランジスタ３３がオン状態になる。これにより、４画素共有のＦＤ部３５内の電荷がリセットトランジスタ３３を通して選択電源ＳＥＬＶＤＤに掃き出される。その結果、ＦＤ部３５の電位が選択電源ＳＥＬＶＤＤの第２電圧レベルＶＤＤにリセットされる。

そして、時刻ｔ１６でリセットパルスＲＳＴが非アクティブ状態になることで、ＦＤ部３５のリセット動作が終わり、このときのＦＤ部３５の電位が１行目の画素３０−１のリセットレベルとなる。このリセットレベルは、いわゆるＰ相レベルとして、増幅トランジスタ３４によって垂直信号線１８に出力される。

次に、時刻ｔ１７で１行目の転送パルスＴＲＧ１がアクティブ状態になることで、画素３０−１の転送トランジスタ３２−１がオン状態になる。これにより、フォトダイオード３１−１で光電変換された信号電荷が転送トランジスタ３２−１によってＦＤ部３５に転送される。すなわち、時間ｔ１３−時間ｔ１７の期間が、１行目の画素３０−１の信号電荷の蓄積期間となる。

そして、時刻ｔ１８で１行目の転送パルスＴＲＧ１が非アクティブ状態になることで、１行目における信号電荷の転送が終わる。このとき、ＦＤ部３５の電位は、フォトダイオード３１−１から転送された信号電荷の電荷量に対応した電位となる。そして、このＦＤ部３５の電位が１行目の画素３０−１の信号レベルとなる。この信号レベルは、いわゆるＤ相レベルとして、増幅トランジスタ３４によって垂直信号線１８に出力される。

次に、時刻ｔ１９で２行目の転送パルスＴＲＧ２およびリセットパルスＲＳＴが共にアクティブ状態になることで、画素３０−２の転送トランジスタ３２−２およびリセットトランジスタ３３が共にオン状態になる。これにより、フォトダイオード３１−２内の電荷がＦＤ部３５を経由して選択電源ＳＥＬＶＤＤに掃き出される。

続いて、時刻ｔ２０で選択電源ＳＥＬＶＤＤが第１電圧レベルＶＤＤに切り替わることで、リセットトランジスタ３３がオフ状態になる。これにより、フォトダイオード３１−２からＦＤ部３５およびリセットトランジスタ３３を経由しての選択電源ＳＥＬＶＤＤへの電荷の掃き出し動作、即ちフォトダイオード３１−２のリセット動作が終了する。

そして、時刻ｔ２１で２行目の転送パルスＴＲＧ２が非アクティブ状態になることで、画素３０−２の転送トランジスタ３２−２がオフ状態になり、２行目のフォトダイオード３１−２において、光電変換された信号電荷の蓄積が開始される。

続いて、時刻ｔ２２でリセットパルスＲＳＴがアクティブ状態になり、次いで時刻ｔ２３で選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤに切り替わることで、リセットトランジスタ３３がオン状態になる。これにより、ＦＤ部３５の電荷がリセットトランジスタ３３を通して選択電源ＳＥＬＶＤＤに捨てられる。その結果、ＦＤ部３５の電位が選択電源ＳＥＬＶＤＤの第２電圧レベルＶＤＤにリセットされる。

そして、時刻ｔ２４でリセットパルスＲＳＴが非アクティブ状態になることで、ＦＤ部３５のリセット動作が終わり、このときのＦＤ部３５の電位が２行目の画素３０−２のリセットレベル（Ｐ相）として、増幅トランジスタ３４によって垂直信号線１８に出力される。

次に、時刻ｔ２５で２行目の転送パルスＴＲＧ２がアクティブ状態になることで、画素３０−２の転送トランジスタ３２−２がオン状態になる。これにより、フォトダイオード３１−２で光電変換された信号電荷が転送トランジスタ３２−２によってＦＤ部３５に転送される。すなわち、時刻ｔ２１−時刻ｔ２５の期間が、２行目の画素３０−２の信号電荷の蓄積期間となる。

そして、時刻ｔ２６で２行目の転送パルスＴＲＧ２が非アクティブ状態になることで、２行目における信号電荷の転送が終わる。このとき、ＦＤ部３５の電位は、フォトダイオード３１−２から転送された信号電荷の電荷量に対応した電位となる。そして、このＦＤ部３５の電位が２行目の画素３０−２の信号レベル（Ｄ相）として、増幅トランジスタ３４によって垂直信号線１８に出力される。

次に、時刻ｔ２７で３行目の転送パルスＴＲＧ３およびリセットパルスＲＳＴが共にアクティブ状態になることで、画素３０−３の転送トランジスタ３２−３およびリセットトランジスタ３３が共にオン状態になる。これにより、フォトダイオード３１−３内の電荷がＦＤ部３５を経由して選択電源ＳＥＬＶＤＤに掃き出される。

続いて、時刻ｔ２８で選択電源ＳＥＬＶＤＤが第１電圧レベルＶＤＤに切り替わることで、リセットトランジスタ３３がオフ状態になる。これにより、フォトダイオード３１−３からＦＤ部３５およびリセットトランジスタ３３を経由しての選択電源ＳＥＬＶＤＤへの電荷の掃き出し動作、即ちフォトダイオード３１−３のリセット動作が終了する。

そして、時刻ｔ２９で３行目の転送パルスＴＲＧ３が非アクティブ状態になることで、画素３０−３の転送トランジスタ３２−３がオフ状態になり、３行目のフォトダイオード３１−３において、光電変換された信号電荷の蓄積が開始される。

続いて、時刻ｔ３０でリセットパルスＲＳＴがアクティブ状態になり、次いで時刻ｔ３１で選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤに切り替わることで、リセットトランジスタ３３がオン状態になる。これにより、ＦＤ部３５の電荷がリセットトランジスタ３３を通して選択電源ＳＥＬＶＤＤに捨てられる。その結果、ＦＤ部３５の電位が選択電源ＳＥＬＶＤＤの第２電圧レベルＶＤＤにリセットされる。

そして、時刻ｔ３２でリセットパルスＲＳＴが非アクティブ状態になることで、ＦＤ部３５のリセット動作が終わり、このときのＦＤ部３５の電位が３行目の画素３０−３のリセットレベル（Ｐ相）として、増幅トランジスタ３４によって垂直信号線１８に出力される。

次に、時刻ｔ３３で３行目の転送パルスＴＲＧ３がアクティブ状態になることで、画素３０−３の転送トランジスタ３２−３がオン状態になる。これにより、フォトダイオード３１−３で光電変換された信号電荷が転送トランジスタ３２−３によってＦＤ部３５に転送される。すなわち、時刻ｔ２９−時刻ｔ３３の期間が、３行目の画素３０−３の信号電荷の蓄積期間となる。

そして、時刻ｔ３４で３行目の転送パルスＴＲＧ３が非アクティブ状態になることで、３行目における信号電荷の転送が終わる。このとき、ＦＤ部３５の電位は、フォトダイオード３１−３から転送された信号電荷の電荷量に対応した電位となる。そして、このＦＤ部３５の電位が３行目の画素３０−３の信号レベル（Ｄ相）として、増幅トランジスタ３４によって垂直信号線１８に出力される。

次に、時刻ｔ３５で４行目の転送パルスＴＲＧ４およびリセットパルスＲＳＴが共にアクティブ状態になることで、画素３０−４の転送トランジスタ３２−４およびリセットトランジスタ３３が共にオン状態になる。これにより、フォトダイオード３１−４内の電荷がＦＤ部３５を経由して選択電源ＳＥＬＶＤＤに掃き出される。

その後同様にして、４行目の画素３０−４について、リセットレベル（Ｐ相）および信号レベル（Ｄ相）が読み出され、増幅トランジスタ３４によって垂直信号線１８に出力される。以降、４行を単位として上述した一連の回路動作が全画素行に対して繰り返して実行される。

＜４．裏面入射型で複数画素共有構造を採ったときの問題点＞
ここで、前にも述べたが、裏面入射型の画素構造において、複数画素共有構造を採用したときに、読み出し行に対してＦＤ部３５を共有する画素のフォトダイオード３１内の電荷を事前に捨てておかないと生ずる問題点について述べる。

この問題点は、裏面入射型の画素構造が、フォトダイオード３１から溢れる電荷を、転送トランジスタ３２のゲート下を通してＦＤ部３５へ捨てる横方向オーバーフロードレイン構造を採ることに起因して発生する。すなわち、ＦＤ部３５を共有する画素のフォトダイオード３１内に電荷が溜まっていると、ポテンシャル障壁が低い転送トランジスタ３２のゲート下を通って当該電荷が読み出し行の画素のＦＤ部３５へ漏れ込む。そのため、電子シャッタで規定される蓄積時間に依存する信号出力の線形性を保つことができないという問題が発生する。

ここで、上記問題点について、先述した４画素共有の画素回路の場合を例に挙げて、図６のタイミングチャートを用いてより具体的に説明する。

４画素共有の画素回路の場合、蓄積時間が３Ｈまでの短時間蓄積では、画素共有しているフォトダイオード３１で、電子（電荷）を捨てるためのシャッタ動作が行われない行があるために、ＦＤ部３５への電子の漏れ込みが発生する。具体的には、図６に一点鎖線の丸印で示すように、蓄積時間が１Ｈのときは２，３，４行目のフォトダイオード３１−２，３１−３，３１−４がシャッタなしのため電子が溢れる。蓄積時間が２Ｈのときは３，４行目のフォトダイオード３１−３，３１−４がシャッタなし、蓄積時間が３Ｈのときは４行目のフォトダイオード３１−４がシャッタなしのため電子が溢れる。

このように、ＦＤ部３５への電子の漏れ込みが発生すると、図７に示すように、電子シャッタで規定される蓄積時間に依存する信号出力の線形性を保つことができない。４画素共有の画素回路の場合には、蓄積時間が４Ｈ以上では、蓄積時間に依存する信号出力の線形性は保てるものの、蓄積時間が３Ｈまでの短時間蓄積では、蓄積時間に依存する信号出力の線形性を保てなくなる。

ここでは、４画素共有の画素回路の場合を例に挙げて説明したが、４画素以外の共有の画素回路の場合にも同様の問題が発生する。例えば、２画素共有の画素回路の場合には、図８に示すように、蓄積時間が１Ｈの短時間蓄積の際に、画素共有しているフォトダイオード３１でシャッタ動作が行われないために、蓄積時間が１Ｈのときに信号出力の蓄積時間の依存性を保てなくなる。

すなわち、ＦＤ部３５をｎ画素（ｎは２以上の整数）で共有する画素回路において、蓄積時間が（ｎ−１）Ｈまでの短時間蓄積のときに、蓄積時間に依存する信号出力の線形性を保てなくなる。

また、蓄積時間に依存する信号出力の非線形性の問題点について、裏面入射型の画素構造の場合を例に挙げて説明したが、裏面入射型の画素構造に限られるものではない。すなわち、表面入射型の画素構造においても、光電変換部５１で溢れる電荷をＦＤ部５４へ捨てる横方向オーバーフロードレイン構造を採ることが考えられる。

具体的には、図１６において、転送ゲート５３の下のポテンシャル障壁を、当該転送ゲート５３に印加するゲート電圧の電圧値の設定により、光電変換部５１の底のポテンシャル障壁よりも低くすることによって横方向オーバーフロードレイン構造を実現できる。そして、表面入射型の画素構造であっても、横方向オーバーフロードレイン構造を採る場合には、蓄積時間に依存する信号出力の線形性を保てなくなる。

＜５．本実施形態の特徴部分＞
上述したように、横方向オーバーフロードレイン構造の固体撮像装置において、本実施形態は、少なくともＦＤ部３５を複数の画素間で共有する画素共有構造を採る際に、蓄積時間に依存する信号出力の非線形性の問題を解決すべくなされたものである。そして、本実施形態は、画素共有構造を採るに当たり、読み出し行の画素３０から信号を読み出すと同時またはそれよりも前（事前）に、ＦＤ部３５を共有する画素（以下、「共有画素」と記述する）のフォトダイオード３１内の電荷をリセットすることを特徴としている。

以下に、本実施形態の特徴部分についてより具体的に説明する。ここでは、画素共有構造として、例えば図４に示すＦＤ部３５を近接する４画素間、例えば同一画素列に属する４画素間で共有する構造を例に挙げて説明するものとする。ただし、４画素共有構造への適用に限られるものではない。

４画素共有構造を採る固体撮像装置の駆動は、一例として、先述したように、図５のタイミングチャートに基づく回路動作によって行われる。この駆動の場合は、ＦＤ部３５を共有する４つの画素３０−１〜３０−４の各々について、行走査部１３による走査によって読み出し行として選択されるときだけ、フォトダイオード３１−１〜３１−４内の電荷を捨てるリセット動作（電子シャッタ動作）が行われる。

具体的には、図５のタイミングチャートにおいて、期間ｔ１１−ｔ１２で１行目の画素３０−１、期間ｔ１９−ｔ２０で２行目の画素３０−２、期間ｔ２７−ｔ２８で３行目の画素３０−３、…という具合に電子シャッタ動作が行われる。すなわち、行走査部１３によって選択された各読み出し行では、フォトダイオード３１−１〜３１−４の各リセット動作として、蓄積時間を規定する電子シャッタ動作が１回実行されるだけである。

このように、読み出し行として選択されるときだけ、フォトダイオード３１内の電荷を捨てるリセット動作を行う駆動の場合には、読み出し行の画素３０からの信号を読み出す前に、他の共有画素ではフォトダイオード３１内に電荷が溜まった状態にある。そして、横方向オーバーフロードレイン構造の固体撮像装置において、共有画素のフォトダイオード３１内に溜まった電荷が転送トランジスタ３２のゲート下を通って読み出し行の画素に漏れ込むと、先述した蓄積時間に依存する信号出力の非線形性の問題が発生する。

そこで、横方向オーバーフロードレイン構造の固体撮像装置において、本実施形態は、画素共有構造を採るに当たって、読み出し行の画素３０から信号を読み出すと同時またはそれよりも前に、共有画素のフォトダイオード３１内の電荷をリセットする構成を採る。その具体的な駆動について、図９のタイミングチャートを用いて説明する。図９には、蓄積時間が１Ｈの場合の１行目〜４行目の駆動についてのタイミング関係を示している。

ここでは、一例として、列走査部１３によって読み出し行として１行目が選択された場合について説明する。１行目が読み出し行として選択されると、１行目の各画素から信号を読み出すのに先立って電子シャッタ動作が行われる。この電子シャッタ動作により、図５に基づく動作説明から明らかなように、フォトダイオード３１−１の信号電荷の蓄積時間が決められる。実際には、図５のタイミングチャートにおいて、リセットパルスＲＳＴおよび転送パルスＴＲＧ１が共に非アクティブ状態になる時刻ｔ１３から信号電荷の蓄積が開始される。

本例では、１行目の電子シャッタのタイミングで、共有画素、即ち２行目〜４行目の各画素３０−２〜３０−４の各フォトダイオード３１−２〜３１−４に対してリセット動作を行う。このリセット動作は、システム制御部１６による制御の下に、行走査部１３によって行われる。

具体的には、１相目の転送パルスＴＲ１およびリセットパルスＲＳＴがアクティブ状態になるときに、２行目〜４行目の転送パルスＴＲ２〜ＴＲ４についてもアクティブ状態にする。これにより、２行目〜４行目の転送トランジスタ３２−２〜３２−４がオン状態になるために、２行目〜４行目の各フォトダイオード３１−２〜３１−４内の電荷がＦＤ部３５およびリセットトランジスタ３３を経由して選択電源ＳＥＬＶＤＤに掃き出される。

このリセット動作は、読み出し行の画素に対する電子シャッタ動作とは別に、共有画素に対して行われるシャッタ動作である。このリセット動作については、特許文献２記載の従来技術などで行われているブルーミング対策のためのシャッタ動作に類似した技術であることから、本明細書中では、アンチブルーミングシャッタ動作と呼ぶものとする。

４画素共有の場合は、図１０に示すように、各読み出し行の画素の電子シャッタ動作に同期して、残りの３つの共有画素に対してアンチブルーミングシャッタ動作を行うことになる。図１０において、○印が読み出し行の画素から信号の読み出しタイミングを、□印が読み出し行に対する電子シャッタタイミングを、×印が共有画素のアンチブルーミングシャッタタイミングをそれぞれ示している。

また、図１０において、同一の画素行における○印と□印との間の時間は、信号電荷の蓄積時間（本例では、１Ｈ）を示している。さらに、図１０において、隣り合う画素行における○印と□印との間の時間ｔは、隣り合う画素行における信号の読み出しと電子シャッタとのタイミング差（図５参照）を示している。

図１０の例では、蓄積時間を１Ｈとし、読み出し行を０行目としたとき、当該０行目の読み出し動作の１Ｈ前に０行目の電子シャッタ動作が行われる。この０行目の電子シャッタ動作と同じタイミングで、共有画素、即ち１行目〜３行目の各画素のアンチブルーミングシャッタ動作が行われる。そして、この電子シャッタ、アンチブルーミングシャッタおよび読み出しの各動作が、行単位で順番に繰り返されることになる。

上述したアンチブルーミングシャッタ動作により、読み出し行の画素から信号を読み出す動作の前に、全共有画素のフォトダイオード３１内の電荷を一度捨てることができる。これにより、読み出し行の画素から信号を読み出す前に、全共有画素のフォトダイオード３１から電荷が溢れて４画素共有のＦＤ部３５へ漏れ込むことがないために、読み出し行の画素について蓄積時間に依存する信号出力の線形性を保つことができる。

この蓄積時間に依存する信号出力の線形性を維持するための技術は、特に、裏面入射型の画素構造を採る固体撮像装置に適用して有用なものである。何故ならば、裏面入射型の画素構造は、フォトダイオード３１から溢れる電荷を捨てる基板が存在しないために、当該電荷を転送トランジスタ３２のゲート下を通してＦＤ部３５に捨てる横方向オーバーフロードレイン構造を採る必要があるからである。

なお、本例では、共有画素に対するアンチブルーミングシャッタ動作を、読み出し行の電子シャッタ動作のタイミング、即ち読み出し行の画素から信号を読み出す前に行うとしたが、読み出し行の画素から信号を読み出すのと同時に行うことも可能である。

ここで、読み出し行の画素からの信号の読み出しは、図５のタイミングチャートにおいて、リセットレベル（Ｐ相）の読み出しから始まる。したがって、読み出し行の画素から信号を読み出すのと同時とは、読み出し行が１行目の場合には、選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤでかつリセットパルスＲＳＴがアクティブ状態から非アクティブ状態に遷移する時刻ｔ１６を言う。

（間引き読出し）
以上では、蓄積時間に依存する信号出力の線形性を維持するための技術を、行走査部１３によって画素アレイ部１２の各画素３０を行単位で順番に走査して信号を読み出す順次読み出しに適用した場合について述べたが、間引き読み出しの場合にも適用できる。ここで、間引き読み出しとは、一定の行周期で画素行を読み飛ばし、残りの画素行の画素から信号を読み出す技術である。この間引き読み出しを用いることで、垂直読み出し本数（行数／ライン数）を減らすことができるために高速撮像を実現できる。

この間引き読み出しに適用する場合にも、読み出し行として選択した画素行の画素から信号を読み出すと同時（または、事前）に、全共有画素の各フォトダイオード３１に対してアンチブルーミングシャッタ動作を行うようにすれば良い。

例えば、３行を単位として、２行を読み飛ばし、残りの１行から信号を読み出す１／３間引き読み出しの場合の電子シャッタ、アンチブルーミングシャッタおよび読み出しの各動作のタイミング関係を図１１に示す。

図１１において、同一の画素行における○印と□印との間の時間は、信号電荷の蓄積時間（本例では、１Ｈ）を示している。さらに、隣り合う画素行における○印と□印との間の時は、隣り合う画素行における信号の読み出しと電子シャッタとのタイミング差を示している。

１／３間引き読み出しの場合には、０行目、３行目、６行目、９行目、１２行目、…の画素行が順番に読み出し行として選択される。ここで、読み出し行としてたとえば１２行目が選択されたときを考えると、当該１２行目の読み出し動作の１Ｈ前に１２行目の電子シャッタ動作が行われる。

そして、１２行目の電子シャッタ動作と同じタイミングで、共有画素のうち、即ち１４行目の画素のアンチブルーミングシャッタ動作が行われる。また、１２行目の電子シャッタ動作よりも前の電子シャッタタイミングで他の共有画素、即ち１３行目と１５行目の各画素のアンチブルーミングシャッタ動作が行われる。

これにより、ＦＤ部３５を共有する４画素の内の１つの画素から信号を読み出す際に、当該画素から信号を読み出す前に全共有画素の各フォトダイオード３１に対してアンチブルーミングシャッタ動作が行われることになる。本例では、図１１に破線で囲んで示すように、１２行目の画素から信号を読み出すときに、当該画素の電子シャッタのタイミングで１４行目の画素、それよりも前の電子シャッタタイミングで１３行目と１５行目の画素のアンチブルーミングシャッタ動作が行われる。

図１２、図１３、図１４に、他の間引き読出しの場合の電子シャッタ、アンチブルーミングシャッタおよび読み出しの各動作のタイミング関係を示す。図１２、図１３、図１４において、同一の画素行における○印と□印との間の時間は、信号電荷の蓄積時間（本例では、１Ｈ）を示している。さらに、隣り合う画素行における○印と□印との間の時は、隣り合う画素行における信号の読み出しと電子シャッタとのタイミング差を示している。

図１２は、２／８間引き読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。図１３は、２／１５間引き読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。図１４は、１／５間引き読み出しの場合のアンチブルーミングシャッタ動作についての説明図である。

図１１〜図１４から明らかなように、それぞれの間引き動作で必要なアンチブルーミングシャッタのシャッタ回数は異なる。しかし、いずれの間引き読み出しの場合にも、ＦＤ部３５を共有する画素を単位として、読み出し行の画素から信号を読み出す前（またはと同時）に、全共有画素の各フォトダイオード３１に対してアンチブルーミングシャッタ動作を行うことになる。

このように、間引き読み出しに本実施形態に係る技術を適用することにより、蓄積時間に依存する信号出力の線形性を維持しつつ高速撮像を実現できる。ここで、本実施形態に係る技術を間引き読み出しに適用する際には、各読み出し行の電子シャッタのタイミングにおいてアンチブルーミングシャッタのシャッタ回数（フォトダイオード３１のリセット回数）が同数になるように設定するのが好ましい（図１１〜図１４参照）。

各読み出し行の電子シャッタのタイミングでのアンチブルーミングシャッタのシャッタ回数を同数に設定することで、いわゆるシャッタ段差の発生を抑えることができるために良好な撮像画像を得ることができる。ここで、シャッタ段差とは、垂直映像期間内にシャッタ動作が停止することに起因して撮像画像上に横帯が発生し、当該横帯がシャッタスピードに応じて上下に移動する現象を言う。

なお、上記実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、可視光の光量に応じた電荷を物理量として検知して電気信号として出力する単位画素が行列状に配置されてなるＸ−Ｙアドレス型の固体撮像装置全般に適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

＜６．電子機器＞
本発明に係る固体撮像装置は、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に搭載して用いることができる。電子機器としては、デジタルスチルカメラやビデオカメラ等の撮像装置（カメラシステム）や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などが挙げられる。なお、電子機器に搭載されるカメラモジュールを撮像装置とする場合もある。

（撮像装置）
図１５は、本発明に係る電子機器の一つである例えば撮像装置の構成の一例を示すブロック図である。図１５に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ等の固体撮像装置を用いることができる。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disc)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けのカメラモジュールに適用される。この撮像装置１００において、撮像素子１０２として先述した実施形態に係るＣＭＯＳイメージセンサを用いることで、当該ＣＭＯＳイメージセンサは蓄積時間に依存する信号出力の線形性を維持できるために良好な撮像画像を提供できる。

１０…ＣＭＯＳイメージセンサ、１１…半導体基板（チップ）、１２…画素アレイ部、１３…行走査部、１４…カラム処理部、１５…列走査部、１６…システム制御部、１７…画素駆動線、１８…垂直信号線、３０（３０−１〜３０−４）…画素、３１（３１−１〜３１−４）…フォトダイオード、３２（３２−１〜３２−４）…転送トランジスタ、３３…リセットトランジスタ、３４…増幅トランジスタ、３５…ＦＤ（フローティングディフュージョン）部

Claims (7)

1. 光電変換部と、当該光電変換部で光電変換された電荷を電荷電圧変換部に転送する転送トランジスタと、リセットトランジスタとを有し、前記光電変換部から溢れる電荷を、前記転送トランジスタ、前記電荷電圧変換部および前記リセットトランジスタを通して選択電源線に捨てる構造を有する、画素が複数行列状に配置され、少なくとも前記電荷電圧変換部を複数の画素で共有する画素アレイ部と、
   前記画素アレイ部の各画素から信号を読み出す行を含む複数行の前記選択電源線を第１電圧レベルと第２電圧レベルで交互に駆動して選択状態とする走査を行い、前記選択電源線が選択状態の複数行について、読み出し行の画素から信号を読み出すよりも前に、読み出し行の第１の画素と、読み出し行の画素と前記電荷電圧変換部を共有する第２の画素と、読み出し行の画素と前記電荷電圧変換部を共有しない第３の画素とに対し、前記光電変換部内の電荷をリセットする行走査部と
   を備え、
   前記画素は、前記光電変換部に対して配線層が配される側と反対側から入射光を取り込む裏面入射型の画素構造となっており、
   前記行走査部は、前記選択電源線が選択状態の複数行のうち、リセットを行う画素を含む行について、前記選択電源線の電位を前記第１電圧レベルから前記第２電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオンして前記選択電源線の電位を前記第２電圧レベルから前記第１電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオフすることによって、前記第１の画素と前記第２の画素の組み合わせ、または、前記第１の画素と前記第２の画素と前記第３の画素の組み合わせで、同数の画素に対し前記光電変換部内の電荷を同時にリセットする、
   固体撮像装置。
2. 前記行走査部は、前記電荷電圧変換部を共有する画素数をｎ（ｎは２以上の整数）、水平走査期間をＨとするとき、蓄積時間が（ｎ−１）Ｈまでの短時間蓄積のときに前記光電変換部内の電荷をリセットする、
   請求項１記載の固体撮像装置。
3. 前記行走査部は、前記光電変換部内の電荷を前記転送トランジスタによって前記電荷電圧変換部を経由して掃き出すことによって前記光電変換部内の電荷をリセットする、
   請求項１または２に記載の固体撮像装置。
4. 前記行走査部は、前記読み出し行の前記第１の画素における信号電荷の蓄積時間を規定する電子シャッタのタイミングで前記光電変換部内の電荷をリセットする、
   請求項３記載の固体撮像装置。
5. 前記行走査部は、一定の行周期で画素行を読み飛ばし、残りの画素行の画素から信号を読み出す間引き読み出しを行う、
   請求項４記載の固体撮像装置。
6. 光電変換部と、当該光電変換部で光電変換された電荷を電荷電圧変換部に転送する転送トランジスタと、リセットトランジスタとを有し、前記光電変換部から溢れる電荷を、前記転送トランジスタ、前記電荷電圧変換部および前記リセットトランジスタを通して選択電源線に捨てる構造を有する、画素が複数行列状に配置され、少なくとも前記電荷電圧変換部を複数の画素間で共有する画素アレイ部を備え、前記画素は、前記光電変換部に対して配線層が配される側と反対側から入射光を取り込む裏面入射型の固体撮像装置の駆動に当たって、
   前記画素アレイ部の各画素から信号を読み出す行を含む複数行の前記選択電源線を第１電圧レベルと第２電圧レベルで交互に駆動して選択状態とする走査を行い、前記選択電源線が選択状態の複数行について、読み出し行の画素から信号を読み出すよりも前に、読み出し行の第１の画素と、読み出し行の画素と前記電荷電圧変換部を共有する第２の画素と、読み出し行の画素と前記電荷電圧変換部を共有しない第３の画素とに対し、前記光電変換部内の電荷をリセットし、
   当該リセットに際し、前記選択電源線が選択状態の複数行のうち、リセットを行う画素を含む行について、前記選択電源線の電位を前記第１電圧レベルから前記第２電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオンして前記選択電源線の電位を前記第２電圧レベルから前記第１電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオフすることによって、前記第１の画素と前記第２の画素の組み合わせ、または、前記第１の画素と前記第２の画素と前記第３の画素の組み合わせで、同数の画素に対し前記光電変換部内の電荷を同時にリセットする、
   固体撮像装置の駆動方法。
7. 光電変換部と、当該光電変換部で光電変換された電荷を電荷電圧変換部に転送する転送トランジスタと、リセットトランジスタとを有し、前記光電変換部から溢れる電荷を、前記転送トランジスタ、前記電荷電圧変換部および前記リセットトランジスタを通して選択電源線に捨てる構造を有する、画素が複数行列状に配置され、少なくとも前記電荷電圧変換部を複数の画素で共有する画素アレイ部と、
   前記画素アレイ部の各画素から信号を読み出す行を含む複数行の前記選択電源線を第１電圧レベルと第２電圧レベルで交互に駆動して選択状態とする走査を行い、前記選択電源線が選択状態の複数行について、読み出し行の画素から信号を読み出すよりも前に、読み出し行の第１の画素と、読み出し行の画素と前記電荷電圧変換部を共有する第２の画素と、読み出し行の画素と前記電荷電圧変換部を共有しない第３の画素とに対し、前記光電変換部内の電荷をリセットする行走査部と
   を備え、
   前記画素は、前記光電変換部に対して配線層が配される側と反対側から入射光を取り込む裏面入射型の画素構造となっており、
   前記行走査部は、前記選択電源線が選択状態の複数行のうち、リセットを行う画素を含む行について、前記選択電源線の電位を前記第１電圧レベルから前記第２電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオンして前記選択電源線の電位を前記第２電圧レベルから前記第１電圧レベルへ変化させ、前記転送トランジスタと前記リセットトランジスタを共にオフすることによって、前記第１の画素と前記第２の画素の組み合わせ、または、前記第１の画素と前記第２の画素と前記第３の画素の組み合わせで、同数の画素に対し前記光電変換部内の電荷を同時にリセットする、
   固体撮像装置を有する電子機器。

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