JP5305481B2

JP5305481B2 - 信号送信回路

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Publication number: JP5305481B2
Application number: JP2011052273A
Authority: JP
Inventors: 正尚山岸
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2011-03-10
Filing date: 2011-03-10
Publication date: 2013-10-02
Anticipated expiration: 2031-03-10
Also published as: JP2012191367A

Description

本発明は、信号送信回路に関し、特に、高調波の発生を抑制する信号送信回路に関する。

無線信号等の信号を送信する送信回路等の伝送回路では、一般に、増幅回路が設けられ、この増幅回路により信号を増幅させて出力する。このとき、増幅回路に用いられる増幅素子の非直線性や、増幅回路に設定された増幅率によっては、信号が歪んだり飽和することがあり、この歪みや飽和によって信号の周波数の整数倍となる高調波が発生する。

このような高調波が発生した状態で信号を伝送した場合、信号の劣化や誤動作を招く虞がある。また、所定の通信規格では、信号の基本波成分に対する高調波成分全体の比を示すＴＨＤ（Total Harmonic Distortion：全高調波歪）が規定され、この規格を満足するように高調波成分を抑制する必要がある。そのため、通常の伝送回路では、フィルタ等を用いて高調波成分を取り除いて出力する（例えば、特許文献１）。

ところで、最近では、信号を送信する際に、送信信号を所定の周波数帯域内に拡散させるように変調するＯＦＤＭ（Orthogonal Frequency Division Multiplex）と呼ばれる変調方式を用いた信号の伝送が行われる。

ここで、ＯＦＤＭを用いた場合において、図６に示すように、基本波に対して周波数が２倍及び３倍となる２次高調波及び３次高調波が所定の周波数帯域（以下、ＯＦＤＭ信号帯域とする）内に発生すると、高調波がノイズ成分となり信号が劣化する。そのため、ＴＨＤ等が悪化し、通信品質が劣化する。

この高調波は、ＯＦＤＭ信号帯域内に発生するため、フィルタ等で取り除くことが困難である。従って、通常は、高調波の発生を抑制することが行われる。高調波を抑制する具体的な方法としては、例えば、素子の製造ばらつきによる個体差や環境条件変動によるばらつき等が発生した場合に、信号の歪みや飽和を防ぐような補正回路を追加したり、増幅回路の飽和振幅レベルを上げることにより、信号の歪みや飽和を防ぐという方法が考えられる。

特開２０００−１０１６６０号公報

しかしながら、上記従来の方法では、高調波の発生を抑制するにあたって、補正回路を追加した場合に回路構成の複雑化や大型化を招くという問題があった。また、増幅回路の飽和振幅レベルを上げた場合には、消費電流が増大するという問題があった。

そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、回路構成の複雑化や大型化を招かず、消費電流の増大を防止しながら、高調波の発生を抑制することが可能な信号送信回路を提供することを目的とする。

上記目的を達成するため、本発明は、外部から伝送された信号を増幅して出力する信号送信回路であって、単一周波数の信号を出力する発振器と、前記発振器から出力された信号又は前記外部から伝送された信号を増幅する増幅部と、該増幅部から出力された信号の出力電流を制御する可変電流器を有する出力バッファ部とからなる増幅回路と、前記増幅回路から出力された信号から、該信号の高調波成分を抽出し、該抽出された高調波成分のパワーに基づき、前記可変電流器の電流を制御する電流制御電圧を出力する飽和レベル制御回路と、前記発振器及び前記飽和レベル制御回路の電源を制御する電源制御回路とを備え、前記外部から伝送される信号は、所定の周波数帯域を有する拡散信号であり、前記発振器から出力される信号の前記周波数は、前記所定の周波数帯域の低域側に位置すると共に、前記周波数に対する２次高調波及び３次高調波の周波数が前記所定の周波数帯域内に含まれるように設定されることを特徴とする。

そして、本発明によれば、抽出された高調波成分のパワーに基づき、信号送信回路から出力される差動信号の電流を自動的に調整するため、消費電流の増大を防止しながら、高調波の発生を抑制することが可能になる。
また、発振器から出力される信号の周波数を、所定の周波数帯域の低域側とすると共に、この周波数に対する２次高調波及び３次高調波の周波数が所定の周波数帯域内に含まれるように設定することにより、基本波に対する高調波成分を所定の周波数帯域内に発生させることができるため、電流調整モード時に、高調波成分を抽出することが可能になる。

上記信号送信回路において、前記飽和レベル制御回路は、前記増幅回路から出力された信号の高調波成分を抽出するフィルタ部と、前記抽出された高調波成分のパワーの総和を検出するパワー検出部と、前記パワー検出部で検出されたパワーの総和を示す電圧と、該電圧に対する基準電圧とを比較する比較部とを有し、前記比較部は、比較結果に応じて、前記電流制御電圧を出力することができる。これにより、所定の周波数帯域内に存在する高調波成分のパワーの総和に基づく電流制御電圧を出力することが可能になる。

上記信号送信回路において、前記比較部は、前記パワーの総和を示す電圧が前記基準電圧を超えた場合に、前記可変電流器の電流を増加させ、前記パワーの総和を示す電圧が前記基準電圧以下の場合に、前記可変電流器の電流を減少させるように、前記可変電流器の電流を制御する前記電流制御電圧を出力することができる。これにより、電流制御電圧を基準電圧に収束させることができ、可変電流器の電流を適切に制御することが可能になる。

上記信号送信回路において、前記フィルタ部は、前記増幅回路から出力された信号の２次高調波成分及び３次高調波成分を抽出することができる。

上記信号送信回路において、前記電流制御電圧を記憶する制御電圧記憶回路をさらに備えることができる。これにより、通常動作モード時に、電流調整モード時に決定した電流制御電圧を可変電流器に供給することができ、適切な電流値を設定することが可能になる。

上記信号送信回路において、前記外部から伝送された信号及び前記発振器から出力される信号を、差動信号とすることができる。

上記信号送信回路において、前記外部から伝送された信号及び前記発振器から出力される信号を、シングルエンド信号とすることができる。

以上のように、本発明によれば、回路構成の複雑化や大型化を招かず、消費電流の増大を防止しながら、高調波の発生を抑制することが可能になる。

本発明にかかる信号送信回路の第１の実施形態を示すブロック図である。差動信号と周波数帯域との関係について説明するための略線図である。パワー検出部の出力と可変電流器の電流値との関係について説明するための略線図である。本発明にかかる信号送信回路の第２の実施形態を示すブロック図である。本発明にかかる信号送信回路の第３の実施形態を示すブロック図である。ＯＦＤＭ信号帯域内に発生する高調波について説明するための略線図である。

次に、本発明を実施するための形態について、図面を参照しながら詳細に説明する。

図１は、本発明にかかる信号送信回路の第１の実施形態を示し、この信号送信回路１は、可変利得制御増幅回路（ＶＧＡ（Variable Gain control Amp））２、発振器（ＯＳＣ：Osscillator）３、飽和レベル制御回路４、電圧記憶回路５及び電源制御回路６で構成される。信号送信回路１は、外部から伝送された無線信号等の差動信号（例えば、ＯＦＤＭ信号）が入力され、所定の利得で増幅して出力する。また、信号送信回路１は、出力電流を調整する際において、入力される差動信号の基本波に対して周波数が整数倍となる高調波成分のパワーに基づき、出力される差動信号の電流値を調整する。

ＶＧＡ回路２は、基準側可変抵抗１１、帰還側可変抵抗１２、増幅部（アンプ）１３、及び可変電流器１５を備える出力バッファ１４で構成され、入力端子に供給された差動信号を所定の利得で増幅すると共に、所定の電流値で出力端子から出力する。ＶＧＡ回路２の利得は、基準側可変抵抗１１及び帰還側可変抵抗１２の抵抗値の比によって決定され、これらの抵抗値を変化させることにより、所望の利得を設定することができる。

基準側可変抵抗１１の一端には、ＶＧＡ回路２の入力端子が接続され、他端には、増幅部１３の入力端子及び帰還側可変抵抗１２の一端が接続される。帰還側可変抵抗１２の一端には、基準側可変抵抗１１の他端及び増幅部１３の入力端子が接続され、他端には、出力バッファ１４の出力端子及びＶＧＡ回路２の出力端子が接続される。

増幅部１３の入力端子には、基準側可変抵抗１１の他端及び帰還側可変抵抗１２の一端が接続され、出力端子には、出力バッファ１４の入力端子が接続される。増幅部１３は、入力端子と、出力バッファ１４を介した出力端子との間に接続された帰還側可変抵抗１２によりフィードバックループが形成されることにより、入力端子に接続された基準側可変抵抗１１と、入力端子及び出力端子の間に接続された帰還側可変抵抗１２との抵抗値に基づき決定される利得で、入力された差動信号を増幅する。

出力バッファ１４の入力端子には、増幅部１３の出力端子が接続され、出力端子には、帰還側可変抵抗１２の他端及びＶＧＡ回路２の出力端子が接続される。出力バッファ１４は、入力された差動信号を、可変電流器１５に設定された電流値で出力する。可変電流器１５は、後述する電圧記憶回路５が接続され、電圧記憶回路５から出力される電流制御電圧に応じて、ＶＧＡ回路２から出力される差動信号の電流値を設定することができる。

ＯＳＣ３は、ＶＧＡ回路２の入力端子に接続され、後述する電源制御回路６の制御により電源がＯＮとされた際に、所定のパワー及び単一周波数の差動信号を出力する。

飽和レベル制御回路４は、ＶＧＡ回路２の出力端子に接続され、電源制御回路６の制御により電源がＯＮとされた際に、ＶＧＡ回路２から出力された差動信号が供給される。飽和レベル制御回路４は、フィルタ部２１、パワー検出部２２及び比較部２３で構成される。

フィルタ部２１は、例えば、バンドパスフィルタ（ＢＰＦ）であり、所定の遮断周波数に基づき供給された差動信号の帯域を制限することにより、差動信号に含まれる所定の周波数成分のみを通過させる。この例では、供給された差動信号における基本波に対して周波数が２倍及び３倍となる２次高調波及び３次高調波が通過できるように、周波数帯域が設定される。

パワー検出部２２は、フィルタ部２１を通過した差動信号における所定の周波数成分のパワーを検出し、検出結果に応じた電圧を出力する。パワー検出部２２は、例えば、フィルタ部２１を通過した差動信号における２次高調波及び３次高調波のパワーの総和を検出し、検出したパワーに比例した電圧を出力する。

比較部２３は、例えばオペアンプであり、２つの入力端子を備える。比較部２３は、各々の入力端子に入力される電圧を比較し、比較結果に応じた電圧（以下、電流制御電圧とする）を出力する。一方の入力端子には、パワー検出部２２から出力された電圧が供給され、他方の入力端子には、一方の入力端子に供給された電圧に対して、２次高調波及び３次高調波のパワー値を規定する基準電圧が供給される。

電圧記憶回路５は、比較部２３の出力端子と、ＶＧＡ回路２の出力バッファ１４に設けられた可変電流器１５とに接続される。電圧記憶回路５は、後述する電流調整モード時に、飽和レベル制御回路４の比較部２３から出力された電流制御電圧を記憶し、後述する通常動作モード時に、記憶された電流制御電圧を出力する。電圧記憶回路５としては、例えば、ＣＰＵ（Central Processing Unit）、Ａ／Ｄ（Analog/Digital）変換回路及びＤ／Ａ（Digital/Analog）変換回路等で構成される。尚、電圧記憶回路５の構成は、この例に限られず、飽和レベル制御回路４から出力された電圧を保持できるものであれば、どのような構成のものも採用できる。

電源制御回路６は、ＯＳＣ３及び飽和レベル制御回路４の電源のＯＮ／ＯＦＦを制御する。例えば、電流調整モード時には、ＯＳＣ３及び飽和レベル制御回路４の電源をＯＮとし、通常動作モード時には、ＯＳＣ３及び飽和レベル制御回路４の電源をＯＦＦとするように制御する。

次に、上記構成を有する信号送信回路１の動作について、図１及び図２を参照して説明する。この信号送信回路１は、電源制御回路６の制御によるＯＳＣ３及び飽和レベル制御回路４の電源ＯＮ／ＯＦＦに応じて、外部から伝送された差動信号を増幅して出力する通常動作モードと、ＶＧＡ回路２から出力される差動信号の電流を適切に設定するための電流調整モードとを備える。

通常動作モード時は、電源制御回路６の制御によりＯＳＣ３及び飽和レベル制御回路４の電源がＯＦＦとされ、外部から伝送された差動信号が信号送信回路１に入力される。入力された差動信号は、ＶＧＡ回路２の基準側可変抵抗１１の一端に入力され、増幅部１３によって基準側可変抵抗１１及び帰還側可変抵抗１２の抵抗値に基づき決定される所定の利得で増幅されると共に、出力バッファ１４の可変電流器１５に設定された電流値で出力される。

電流調整モード時は、電源制御回路６の制御によりＯＳＣ３及び飽和レベル制御回路４の電源がＯＮとされ、ＯＳＣ３から単一周波数の差動信号（基本波）が出力され、ＶＧＡ回路２に供給される。このとき、ＯＳＣ３から出力される差動信号の周波数は、図２（ａ）に示すように、ＯＦＤＭ信号帯域の低域側となり、基本波Ａに対する３次高調波がＯＦＤＭ信号帯域内に収まるような周波数が選択される。また、ＯＳＣ３から出力される差動信号のパワーは、ＶＧＡ回路２を介して出力される差動信号のパワーが、通常動作モード時にＶＧＡ回路２から出力される差動信号のパワーと同等のパワーとなるように選択される。

ＶＧＡ回路２に供給された差動信号は、通常動作モード時と同様に、基準側可変抵抗１１の一端に入力され、増幅部１３によって基準側可変抵抗１１及び帰還側可変抵抗１２の抵抗値に基づき決定される所定の利得で増幅されると共に、出力バッファ１４の可変電流器１５に設定された電流値で出力される。

ＶＧＡ回路２から出力される差動信号は、図２（ｂ）に示すように、基本波ＡがＶＧＡ回路２に設定された利得で増幅されると共に、高調波が発生する。この例では、ＯＦＤＭ信号帯域内に２次〜４次高調波Ｂ、Ｃ及びＤが発生する。尚、図２（ｂ）において、基本波Ａ’の点線部分は、ＶＧＡ回路２に入力される差動信号のパワーを示し、実線部分は、ＶＧＡ回路２によって増幅されたゲイン量を示す。

ＶＧＡ回路２から出力された差動信号は、飽和レベル制御回路４に供給され、フィルタ部２１に入力される。フィルタ部２１には、所定の周波数成分のみが通過できるように周波数帯域が予め設定されており、この例では、図２（ｃ）に示すように、差動信号の２次高調波Ｂ及び３次高調波Ｃのみが通過できるような周波数帯域が設定される。従って、図２（ｂ）に示す差動信号がフィルタ部２１に入力された場合、差動信号の２次高調波Ｂ及び３次高調波Ｃのみが通過し、基本波Ａの成分やその他の高調波成分等が除去される。

フィルタ部２１を通過した差動信号の２次高調波Ｂ及び３次高調波Ｃは、パワー検出部２２に入力され、２次高調波Ｂ及び３次高調波Ｃのパワーの総和が検出される。そして、検出されたパワーの総和に比例した電圧が出力される。パワー検出部２２から出力された電圧は、比較部２３の一方の入力端子に供給される。比較部２３では、一方の入力端子に供給された、２次高調波Ｂ及び３次高調波Ｃのパワーの総和に基づく電圧と、他方の入力端子に供給される基準電圧とが比較され、比較結果に応じた電流制御電圧が出力され、電圧記憶回路５に供給される。

電圧記憶回路５に供給された電流制御電圧は、出力電流の調整中においてはそのまま出力され、ＶＧＡ回路２の出力バッファ１４に設けられた可変電流器１５に供給される。可変電流器１５では、電圧記憶回路５を介して供給された電流制御電圧に応じて電流値が設定される。

ここで、ＶＧＡ回路２から出力される差動信号の電流値を設定する方法について説明する。出力バッファ１４の駆動能力が低く、出力電流が少ないと、差動信号の歪みや飽和が発生するため、２次高調波及び３次高調波のパワーの総和が大きい場合には、可変電流器１５の出力電流を増加させ、パワーの総和が小さい場合には、出力電流を減少させる。

例えば、信号送信回路１において、出力バッファ１４から出力される差動信号の電流が少なく、出力信号に歪みや飽和が発生すると、２次高調波及び３次高調波のパワーの総和が増加するため、パワー検出部２２の出力電圧が増加する。従って、図３に示すように、可変電流器１５の出力電流を増加させることにより、パワー検出部２２の出力電圧を減少させることができる。

また、出力バッファ１４から出力される差動信号の電流が多く、出力信号の歪みや飽和が減少すると、２次高調波及び３次高調波のパワーの総和が減少するため、パワー検出部２２の出力電圧が減少する。従って、可変電流器１５の出力電流を減少させることにより、パワー検出部２２の出力電圧を増加させることができる。

このように、可変電流器１５からの出力電流を増減させる動作を繰り返し、パワー検出部２２の出力電圧が比較部２３に供給される基準電圧を超えた場合に可変電流器１５の出力電流を増加させ、また、パワー検出部２２の出力電圧が基準電圧以下となった場合に可変電流器１５の出力電流を減少させるようにする。これにより、パワー検出部２２の出力電圧が、徐々に基準電圧に収束し、パワー検出部２２の出力電圧が収束した際の可変電流器１５の出力電流が、高調波を抑制しながら消費電流を最小とするための適切な出力電流となる。

このとき、電圧記憶回路５は、パワー検出部２２の電圧が収束した際に比較部２３から出力される電流制御電圧を保持する。そして、通常動作モード時において、電圧記憶回路５は、保持した電流制御電圧を可変電流器１５に対して供給する。これにより、可変電流器１５からの出力電流は最適値となり、外部から伝送された差動信号の高調波を抑制することができ、通信品質の劣化を防ぐことができる。

以上のように、第１の実施形態によれば、ＯＦＤＭ信号帯域内に発生した高調波成分のパワー値に基づき、信号送信回路１から出力される差動信号の電流値を自動的に調整するため、消費電流の増大を防止しながら、高調波の発生を抑制することができる。

次に、本発明にかかる信号送信回路の第２の実施形態について説明する。図４は、本発明にかかる信号送信回路の第２の実施形態を示し、この信号送信回路３０は、上述した第１の実施形態による信号送信回路１のＶＧＡ回路２に代えて、ＶＧＡ回路３１を用いた構成とした。尚、上述した第１の実施形態と共通する部分については、同一の符号を付し、詳細な説明を省略する。

ＶＧＡ回路３１は、基準側可変抵抗１１、帰還側可変抵抗１２、増幅部１３及び出力バッファ部３２で構成される。出力バッファ部３２は、差動部３３、負荷部３４及び可変電流器３５を備える。差動部３３は、例えば一対のＦＥＴ（Field Effect Transistor）で構成される。各々のＦＥＴのゲート端子には、増幅部１３の出力端子が接続され、ドレイン端子には、負荷部３４が接続される。また、各々のＦＥＴのソース端子が共通に接続され、可変電流器３５に接続される。可変電流器３５は、電圧記憶回路５から出力される電流制御電圧に応じて、負荷部３４に流れる電流を変化させることができる。

通常動作モード時、信号送信回路３０には、差動信号が入力される。入力された差動信号は、ＶＧＡ回路３１の基準側可変抵抗１１の一端に入力され、増幅部１３によって基準側可変抵抗１１及び帰還側可変抵抗１２の抵抗値に基づき決定される所定の利得で増幅されると共に、出力バッファ部３２の可変電流器３５に設定された電流値で出力される。

電流調整モード時において、電源制御回路６の制御によりＯＳＣ３及び飽和レベル制御回路４の電源がＯＮとされると、ＯＳＣ３から単一周波数の差動信号が出力され、ＶＧＡ回路３１に供給される。ＶＧＡ回路３１に供給された差動信号は、基準側可変抵抗１１の一端に入力され、増幅部１３によって基準側可変抵抗１１及び帰還側可変抵抗１２の抵抗値に基づき決定される所定の利得で増幅され、出力バッファ部３２を介して出力される。

ＶＧＡ回路３１から出力された差動信号は、飽和レベル制御回路４に供給され、差動信号の２次高調波及び３次高調波のパワーの総和に基づく電流制御電圧が出力される。飽和レベル制御回路４から出力された電流制御電圧は、電圧記憶回路５を介して可変電流器３５に供給され、可変電流器３５では、供給された電流制御電圧に応じて電流値が設定される。

ここで、例えば、可変電流器３５の電流が増加すると、負荷部３４に流れる電流が増加し、出力端子から出力される差動信号の振幅が大きくなるため、差動信号の歪みが少なくなると共に飽和レベルが上昇し、出力バッファ部３２からの出力パワーが大きくなる。これにより、差動信号の高調波成分を抑えることができるため、ＴＨＤの規格を満足すると共に、消費電流を抑制することができる。

以上のように、第２の実施形態によれば、第１の実施形態と同様に、ＯＦＤＭ信号帯域内に発生した高調波成分のパワー値に基づき、信号送信回路３０から出力される差動信号の電流値を自動的に調整するため、消費電流の増大を防止しながら、高調波の発生を抑制することができる。

次に、本発明にかかる信号送信回路の第３の実施形態について説明する。図５は、本発明にかかる信号送信回路の第３の実施形態を示し、この信号送信回路４０は、差動信号に代えてシングルエンド信号に対しても適用することができる構成とした。尚、上述した第１及び第２の実施形態と共通する部分については、同一の符号を付し、詳細な説明を省略する。

信号送信回路４０は、ＶＧＡ回路４１、ＯＳＣ３、飽和レベル制御回路４、電圧記憶回路５及び電源制御回路６で構成され、ＶＧＡ回路４１は、基準側可変抵抗４２、帰還側可変抵抗４３、増幅部４４及び出力バッファ部４５で構成される。ＶＧＡ回路４１の利得は、基準側可変抵抗４２及び帰還側可変抵抗４３の抵抗値の比によって決定され、これらの抵抗値を変化させることにより、所望の利得を設定することができる。

基準側可変抵抗４２の一端には、ＶＧＡ回路４１の入力端子が接続され、他端には、増幅部４４の入力端子及び帰還側可変抵抗４３の一端が接続される。帰還側可変抵抗４３の一端には、基準側可変抵抗４２の他端及び増幅部４４の入力端子が接続され、他端には、出力バッファ部４５の出力端子及びＶＧＡ回路４１の出力端子が接続される。

増幅部４４の入力端子には、基準側可変抵抗４２の他端及び帰還側可変抵抗４３の一端が接続され、出力端子には、出力バッファ部４５の入力端子が接続される。増幅部４４は、入力端子と、出力バッファ部４５を介した出力端子との間に接続された帰還側可変抵抗４３によりフィードバックループが形成されることにより、入力端子に接続された基準側可変抵抗４２と、入力端子及び出力端子の間に接続された帰還側可変抵抗４３との抵抗値に基づき決定される利得で、入力された差動信号を増幅する。

出力バッファ部４５は、駆動回路４６及び可変電流器４７で構成され、入力端子に増幅部４４の出力端子が接続されると共に、出力端子に帰還側可変抵抗４３の他端及びＶＧＡ回路４１の出力端子が接続される。可変電流器４７は、電圧記憶回路５から出力される電流制御電圧に応じて、駆動回路４６に流れる電流を変化させることができる。

駆動回路４６は、例えば一対のＦＥＴで構成され、各々のＦＥＴのゲート端子が共通して接続されると共に、出力バッファ部４５の入力端子（増幅部４４の出力端子）が接続される。また、一方のＦＥＴのソース端子と他方のＦＥＴのドレイン端子とが接続され、出力バッファ部４５の出力端子に接続される。さらに、一方のＦＥＴのドレイン端子が可変電流器４７に接続され、他方のＦＥＴのソース端子が接地される。

通常動作モード時、信号送信回路４０には、シングルエンド信号が入力される。入力されたシングルエンド信号は、ＶＧＡ回路４１の基準側可変抵抗４２の一端に入力され、増幅部４４によって基準側可変抵抗４２及び帰還側可変抵抗４３の抵抗値に基づき決定される所定の利得で増幅されると共に、出力バッファ部４５の可変電流器４７に設定された電流値で出力される。

電流調整モード時において、電源制御回路６の制御によりＯＳＣ３及び飽和レベル制御回路４の電源がＯＮとされると、ＯＳＣ３から単一周波数のシングルエンド信号が出力され、ＶＧＡ回路４１に供給される。ＶＧＡ回路４１に供給されたシングルエンド信号は、基準側可変抵抗４２の一端に入力され、増幅部４４によって基準側可変抵抗４２及び帰還側可変抵抗４３の抵抗値に基づき決定される所定の利得で増幅され、出力バッファ部４５を介して出力される。

出力バッファ部４５から出力されたシングルエンド信号は、飽和レベル制御回路４に供給され、シングルエンド信号の２次高調波及び３次高調波のパワーの総和に基づく電流制御電圧が出力される。飽和レベル制御回路４から出力された電流制御電圧は、電圧記憶回路５を介して可変電流器４７に供給され、可変電流器４７では、供給された電流制御電圧に応じて電流値が設定される。

ここで、例えば、可変電流器４７の電流が増加すると、駆動回路４６に流れる電流が増加し、出力端子から出力されるシングルエンド信号の振幅が大きくなるため、差動信号の歪みが少なくなると共に飽和レベルが上昇し、出力バッファ部４５からの出力パワーが大きくなる。これにより、差動信号の高調波成分を抑えることができるため、ＴＨＤの規格を満足すると共に、消費電流を抑制することができる。

以上のように、第３の実施形態によれば、外部から伝送される信号がシングルエンド信号であっても、第１及び第２の実施形態と同様に、ＯＦＤＭ信号帯域内に発生した高調波成分のパワー値に基づき、信号送信回路４０から出力されるシングルエンド信号の電流値を自動的に調整するため、消費電流の増大を防止しながら、高調波の発生を抑制することができる。

以上、本発明の第１、第２及び第３の実施形態について説明したが、本発明は、上述した本発明の第１、第２及び第３の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

例えば、上述の例では、飽和レベル制御回路４において差動信号又はシングルエンド信号の２次高調波及び３次高調波のみを抽出するようにフィルタ部２１の帯域を設定し、パワー検出部２２において、この２次高調波及び３次高調波のパワーの総和を検出するが、これはこの例に限られない。例えば、ＯＦＤＭ信号帯域内に発生する基本波以外のすべての成分をフィルタ部２１で抽出し、パワー検出部２２において、これらの抽出された成分のパワーの総和を検出するようにしてもよい。

また、例えば、上述の例では、入力される信号として無線信号を用いた場合について説明したが、これに限られず、有線によるデータ通信等においても、同様の回路構成を適用することができる。

１、３０、４０信号送信回路
２、３１、４１可変利得制御増幅回路
３発振器
４飽和レベル制御回路
５電圧記憶回路
６電源制御回路
１１、４２基準側可変抵抗
１２、４３帰還側可変抵抗
１３、４４増幅部
１４出力バッファ
１５、３５、４７可変電流器
２１フィルタ部
２２パワー検出部
２３比較部
３２、４５出力バッファ部
３３差動部
３４負荷部
４６駆動回路

Claims

外部から伝送された信号を増幅して出力する信号送信回路であって、
単一周波数の信号を出力する発振器と、
前記発振器から出力された信号又は前記外部から伝送された信号を増幅する増幅部と、該増幅部から出力された信号の出力電流を制御する可変電流器を有する出力バッファ部とからなる増幅回路と、
前記増幅回路から出力された信号から、該信号の高調波成分を抽出し、該抽出された高調波成分のパワーに基づき、前記可変電流器の電流を制御する電流制御電圧を出力する飽和レベル制御回路と、
前記発振器及び前記飽和レベル制御回路の電源を制御する電源制御回路とを備え、
前記外部から伝送される信号は、所定の周波数帯域を有する拡散信号であり、
前記発振器から出力される信号の前記周波数は、前記所定の周波数帯域の低域側に位置すると共に、前記周波数に対する２次高調波及び３次高調波の周波数が前記所定の周波数帯域内に含まれるように設定されることを特徴とする信号送信回路。
前記飽和レベル制御回路は、
前記増幅回路から出力された信号の高調波成分を抽出するフィルタ部と、
前記抽出された高調波成分のパワーの総和を検出するパワー検出部と、
前記パワー検出部で検出されたパワーの総和を示す電圧と、該電圧に対する基準電圧とを比較する比較部とを有し、
前記比較部は、比較結果に応じて、前記電流制御電圧を出力することを特徴とする請求項１に記載の信号送信回路。
前記比較部は、前記パワーの総和を示す電圧が前記基準電圧を超えた場合に、前記可変電流器の電流を増加させ、前記パワーの総和を示す電圧が前記基準電圧以下の場合に、前記可変電流器の電流を減少させるように、前記可変電流器の電流を制御する前記電流制御電圧を出力することを特徴とする請求項２に記載の信号送信回路。
前記フィルタ部は、前記増幅回路から出力された信号の２次高調波成分及び３次高調波成分を抽出することを特徴とする請求項２又は３に記載の信号送信回路。
前記電流制御電圧を記憶する制御電圧記憶回路をさらに備えることを特徴とする請求項１乃至４のいずれかに記載の信号送信回路。
前記外部から伝送された信号及び前記発振器から出力される信号は、差動信号であることを特徴とする請求項１乃至５のいずれかに記載の信号送信回路。
前記外部から伝送された信号及び前記発振器から出力される信号は、シングルエンド信号であることを特徴とする請求項１乃至５のいずれかに記載の信号送信回路。