JP5299063B2 - Liquid crystal display - Google Patents
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Abstract
Description
この発明は、液晶表示装置に係り、例えばトップゲート型の薄膜トランジスタ（ＴＦＴ）を備えたアクティブマトリクスタイプの液晶表示装置に関する。 The present invention relates to a liquid crystal display device, for example, an active matrix type liquid crystal display device including a top gate type thin film transistor (TFT).
液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビなどの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話などの携帯端末機器や、カーナビゲーション装置、ゲーム機などの表示装置としても利用されている。 Liquid crystal display devices are utilized in various fields as display devices for OA equipment such as personal computers and televisions, taking advantage of features such as light weight, thinness, and low power consumption. In recent years, liquid crystal display devices are also used as mobile terminal devices such as mobile phones, display devices such as car navigation devices and game machines.
各画素にスイッチング素子としてトップゲート型の薄膜トランジスタを備えたアクティブマトリクスタイプの液晶表示装置において、薄膜トランジスタは、絶縁基板の上に配置された半導体層を備えている。バックライトからの光を選択的に透過する透過型の液晶表示パネルにおいては、バックライトからの光が半導体層のチャネル領域に直接照射されるため、光リークの影響が無視できない。 In an active matrix liquid crystal display device including a top gate thin film transistor as a switching element in each pixel, the thin film transistor includes a semiconductor layer disposed on an insulating substrate. In a transmissive liquid crystal display panel that selectively transmits light from a backlight, light from the backlight is directly irradiated onto the channel region of the semiconductor layer, and thus the influence of light leakage cannot be ignored.
例えば、特許文献１によれば、ボトムゲート型の薄膜トランジスタにおいて、半導体層がゲート配線に内包された構造など、ゲート配線からはみ出す半導体層の面積を小さくする技術が開示されている。しかしながら、依然として、トップゲート型の薄膜トランジスタに対する光リークの課題は解消できない。
For example,
また、輝度分布が均一なバックライトによって液晶表示パネルが照明される場合、ソース線に信号が入力される入力端側では、ソース線に供給される信号の波形なまりがほとんどないため、光リークの影響がより一層顕著に出現する。例えば、ノーマリホワイトモードにおいて、液晶表示パネルの画面中央に黒ウインドウ（例えば画素電位が９Ｖ）を表示し、その周辺に中間調表示（例えば画素電位が７Ｖ）をする場合、黒ウインドウとソース線の入力端との間の画素では、光リークの影響により、中間調の画素電位が保持し切れず、薄膜トランジスタを介して黒ウインドウの画素に書き込む電位が書き込まれ、縦クロストークの問題が生じるおそれがある。 In addition, when the liquid crystal display panel is illuminated by a backlight having a uniform luminance distribution, there is almost no waveform rounding of the signal supplied to the source line on the input end side where the signal is input to the source line. The effect appears even more pronounced. For example, in the normally white mode, when a black window (for example, the pixel potential is 9 V) is displayed at the center of the screen of the liquid crystal display panel and a halftone display (for example, the pixel potential is 7 V) is displayed around the black window and the source line Due to the effect of light leakage, the halftone pixel potential cannot be maintained and the potential to be written to the black window pixel is written through the thin film transistor, causing a problem of vertical crosstalk. There is.
このように、光リークに起因した表示品位の劣化を抑制することが要求されている。 In this way, it is required to suppress display quality deterioration due to light leakage.
この発明の目的は、光リークに起因した表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。 An object of the present invention is to provide a liquid crystal display device capable of suppressing deterioration in display quality due to light leakage.
この発明の一態様によれば、
絶縁基板と、前記絶縁基板の上に配置された半導体層と、前記半導体層を覆う第１絶縁膜と、前記第１絶縁膜の上に配置されそれぞれ第１方向に延在した第１ゲート線及び第２ゲート線と、前記第１ゲート線及び前記第２ゲート線を覆う第２絶縁膜と、前記第２絶縁膜の上に配置され第２方向に延在し前記第１ゲート線とクロスする第１クロス部及び前記第２ゲート線とクロスするとともに前記第１クロス部より小さい第２クロス部を有するソース線と、を備えたアレイ基板と、
前記アレイ基板に向かい合う対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、
を備えたことを特徴とする液晶表示装置が提供される。
According to one aspect of the invention,
An insulating substrate; a semiconductor layer disposed on the insulating substrate; a first insulating film covering the semiconductor layer; and a first gate line disposed on the first insulating film and extending in a first direction. And a second gate line; a second insulating film covering the first gate line and the second gate line; and a second insulating film disposed on the second insulating film and extending in the second direction to cross the first gate line. An array substrate comprising: a source line that crosses the first cross part and the second gate line and has a second cross part smaller than the first cross part;
A counter substrate facing the array substrate;
A liquid crystal layer held between the array substrate and the counter substrate;
A liquid crystal display device is provided.
この発明の他の態様によれば、
絶縁基板と、前記絶縁基板の上に配置された半導体層と、前記半導体層を覆う第１絶縁膜と、前記第１絶縁膜の上に配置されそれぞれ第１方向に延在した第１補助容量線及び第２補助容量線と、前記第１補助容量線及び前記第２補助容量線を覆う第２絶縁膜と、前記第２絶縁膜の上に配置され第２方向に延在したソース線と、前記第１補助容量線と対向する第１容量電極と、第２補助容量線と対向するとともに前記第１容量電極より小さい第２容量電極と、を備えたアレイ基板と、
前記アレイ基板に向かい合う対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、
を備えたことを特徴とする液晶表示装置が提供される。
According to another aspect of the invention,
An insulating substrate; a semiconductor layer disposed on the insulating substrate; a first insulating film covering the semiconductor layer; and a first auxiliary capacitor disposed on the first insulating film and extending in a first direction. A second insulating film that covers the first auxiliary capacitance line and the second auxiliary capacitance line, and a source line that is disposed on the second insulating film and extends in the second direction. An array substrate comprising: a first capacitance electrode opposed to the first auxiliary capacitance line; and a second capacitance electrode opposed to the second auxiliary capacitance line and smaller than the first capacitance electrode;
A counter substrate facing the array substrate;
A liquid crystal layer held between the array substrate and the counter substrate;
A liquid crystal display device is provided.
この発明によれば、光リークに起因した表示品位の劣化を抑制することが可能な液晶表示装置を提供することができる。 According to the present invention, it is possible to provide a liquid crystal display device capable of suppressing display quality deterioration due to light leakage.
以下、この発明の一実施の形態に係る液晶表示装置について図面を参照して説明する。ここでは、各画素がバックライトからの光を選択的に透過して画像を表示する透過型の液晶表示装置を例に説明する。 A liquid crystal display device according to an embodiment of the present invention will be described below with reference to the drawings. Here, a transmissive liquid crystal display device in which each pixel selectively transmits light from a backlight and displays an image will be described as an example.
図１に示すように、液晶表示装置は、アクティブマトリクスタイプの液晶表示装置であって、液晶表示パネルＬＰＮを備えている。この液晶表示パネルＬＰＮは、一対の基板、すなわち第１基板としてのアレイ基板ＡＲと、アレイ基板ＡＲに向かい合うように配置された第２基板としての対向基板ＣＴと、を備えている。これらのアレイ基板ＡＲと対向基板ＣＴとは、シール材ＳＥによって貼り合わせられている。また、液晶表示パネルＬＰＮは、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱを備えている。 As shown in FIG. 1, the liquid crystal display device is an active matrix type liquid crystal display device and includes a liquid crystal display panel LPN. The liquid crystal display panel LPN includes a pair of substrates, that is, an array substrate AR as a first substrate, and a counter substrate CT as a second substrate disposed so as to face the array substrate AR. The array substrate AR and the counter substrate CT are bonded together by a seal material SE. The liquid crystal display panel LPN includes a liquid crystal layer LQ held between the array substrate AR and the counter substrate CT.
このような液晶表示パネルＬＰＮは、画像を表示する表示エリアすなわちアクティブエリアＤＳＰを備えている。このアクティブエリアＤＳＰは、シール材ＳＥによって囲まれており、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数）。 Such a liquid crystal display panel LPN includes a display area for displaying an image, that is, an active area DSP. The active area DSP is surrounded by a seal material SE and is composed of a plurality of pixels PX arranged in a matrix of m × n (where m and n are positive integers).
アレイ基板ＡＲは、アクティブエリアＤＳＰにおいて、第１方向（あるいは行方向）Ｈに沿ってそれぞれ延出したｎ本のゲート線Ｙ（Ｙ１〜Ｙｎ）、各ゲート線Ｙと交差するように第２方向（あるいは列方向）Ｖに沿ってそれぞれ延出したｍ本のソース線Ｘ（Ｘ１〜Ｘｍ）、各画素ＰＸにおいてゲート線Ｙとソース線Ｘとの交差部を含む領域に配置されたｍ×ｎ個のスイッチング素子Ｗ、各画素ＰＸに配置されそれぞれスイッチング素子Ｗに接続されたｍ×ｎ個の画素電極ＥＰなどを備えている。 In the active area DSP, the array substrate AR has n gate lines Y (Y1 to Yn) extending along the first direction (or row direction) H and the second direction so as to intersect each gate line Y. (Or column direction) m source lines X (X1 to Xm) respectively extending along V, and m × n arranged in a region including the intersection of the gate line Y and the source line X in each pixel PX Switching elements W, m × n pixel electrodes EP arranged in each pixel PX and connected to the switching elements W, respectively.
また、アレイ基板ＡＲは、各画素ＰＸにおいて蓄積容量素子ＣＳを備えている。この蓄積容量素子ＣＳは、補助容量線ＡＹ及び補助容量線ＡＹに向かい合う補助容量電極ＡＥを有している。 The array substrate AR includes a storage capacitor element CS in each pixel PX. The storage capacitor element CS has a storage capacitor line AY and a storage capacitor electrode AE facing the storage capacitor line AY.
ゲート線Ｙ及び補助容量線ＡＹは、アクティブエリアＤＳＰにおいて交互に配置されている。すなわち、ｎ本の補助容量線ＡＹは、行方向Ｈに沿って延出し、ゲート線Ｙと略平行に配置されている。これらのゲート線Ｙ及び補助容量線ＡＹは、ソース線Ｘと略直交している。このようなゲート線Ｙ及び補助容量線ＡＹ、ソース線Ｘ、は、例えばアルミニウム、モリブデン、タングステン、チタンなどの低抵抗な導電材料によって形成されている。 The gate lines Y and the auxiliary capacitance lines AY are alternately arranged in the active area DSP. That is, the n auxiliary capacitance lines AY extend along the row direction H and are arranged substantially parallel to the gate lines Y. These gate lines Y and storage capacitor lines AY are substantially orthogonal to the source lines X. Such gate lines Y, storage capacitor lines AY, and source lines X are formed of a low-resistance conductive material such as aluminum, molybdenum, tungsten, or titanium.
各スイッチング素子Ｗは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子Ｗのゲート電極ＷＧは、ゲート線Ｙに電気的に接続されている（あるいは、ゲート電極ＷＧはゲート線Ｙと一体的に形成されている）。スイッチング素子Ｗのソース電極ＷＳは、ソース線Ｘに電気的に接続されている（あるいは、ソース電極ＷＳはソース線Ｘと一体に形成されている）。スイッチング素子Ｗのドレイン電極ＷＤは、画素電極ＥＰに電気的に接続されている。 Each switching element W is configured by, for example, an n-channel thin film transistor (TFT). The gate electrode WG of the switching element W is electrically connected to the gate line Y (or the gate electrode WG is formed integrally with the gate line Y). The source electrode WS of the switching element W is electrically connected to the source line X (or the source electrode WS is formed integrally with the source line X). The drain electrode WD of the switching element W is electrically connected to the pixel electrode EP.
画素電極ＥＰは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。 The pixel electrode EP is formed of a light-transmitting conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
ｎ本のゲート線Ｙは、それぞれアクティブエリアＤＳＰの外側に引き出され、ゲートドライバＹＤに接続されている。ゲートドライバＹＤは、コントローラＣＮＴによる制御に基づいてｎ本のゲート線Ｙに順次走査信号（駆動信号）を供給する。 Each of the n gate lines Y is drawn to the outside of the active area DSP and is connected to the gate driver YD. The gate driver YD sequentially supplies scanning signals (drive signals) to the n gate lines Y based on control by the controller CNT.
また、ｍ本のソース線Ｘは、それぞれアクティブエリアＤＳＰの外側に引き出され、ソースドライバＸＤに接続されている。ソースドライバＸＤは、コントローラＣＮＴによる制御に基づいてｍ本のソース線Ｘに映像信号（駆動信号）を供給する。 In addition, m source lines X are respectively drawn outside the active area DSP and connected to the source driver XD. The source driver XD supplies a video signal (drive signal) to the m source lines X based on control by the controller CNT.
一方、対向基板ＣＴは、アクティブエリアＤＳＰにおいて、対向電極ＥＴなどを備えている。この対向電極ＥＴは、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。この対向電極ＥＴは、複数の画素ＰＸに共通である。つまり、対向電極ＥＴは、各画素ＰＸの画素電極ＥＰと向かい合い、アクティブエリアＤＳＰの外側において、コモン電位のコモン端子ＣＯＭに電気的に接続されている。 On the other hand, the counter substrate CT includes a counter electrode ET and the like in the active area DSP. The counter electrode ET is formed of a light-transmitting conductive material such as ITO or IZO. The counter electrode ET is common to the plurality of pixels PX. That is, the counter electrode ET faces the pixel electrode EP of each pixel PX, and is electrically connected to the common terminal COM having a common potential outside the active area DSP.
液晶表示パネルＬＰＮの構造について、以下により詳細に説明する。 The structure of the liquid crystal display panel LPN will be described in detail below.
図２に示すように、液晶表示パネルＬＰＮのアレイ基板ＡＲは、ガラス板や石英板などの光透過性を有する絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、絶縁基板１０の第１面１０Ａつまり対向基板ＣＴと向かい合う側に、スイッチング素子Ｗ、画素電極ＥＰなどを備えている。
As shown in FIG. 2, the array substrate AR of the liquid crystal display panel LPN is formed by using an
スイッチング素子Ｗは、トップゲート型のＴＦＴであり、絶縁基板１０の上に配置された半導体層１２を備えている。この半導体層１２は、例えば、ポリシリコンやアモルファスシリコンなどによって形成可能であり、ここではポリシリコンによって形成されている。半導体層１２は、チャネル領域１２Ｃを挟んだ両側にそれぞれソース領域１２Ｓ及びドレイン領域１２Ｄを有している。
The switching element W is a top gate type TFT and includes a
また、補助容量電極ＡＥは、絶縁基板１０の上に配置されている。この補助容量電極ＡＥは、半導体層１２と同一材料によって形成されている。ここでは、補助容量電極ＡＥは、半導体層１２と一体的に形成され、ドレイン領域１２Ｄから延在している。なお、絶縁基板１０と半導体層１２との間には、絶縁膜であるアンダーコート層が介在していても良い。このようなアンダーコート層は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成される。
The auxiliary capacitance electrode AE is disposed on the insulating
これらの半導体層１２及び補助容量電極ＡＥは、第１絶縁膜であるゲート絶縁膜１４によって覆われている。また、ゲート絶縁膜１４は、絶縁基板１０の上にも配置されている。このゲート絶縁膜１４は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。
The
スイッチング素子Ｗのゲート電極ＷＧは、ゲート絶縁膜１４の上に配置され、半導体層１２のチャネル領域１２Ｃの直上に位置している。このゲート電極ＷＧは、例えば、ゲート絶縁膜１４の上に配置されたゲート線Ｙと一体的に形成されている。また、補助容量線ＡＹも、ゲート絶縁膜１４の上に配置されている。この補助容量線ＡＹは、補助容量電極ＡＥの直上に延在している。つまり、補助容量線ＡＹ及び補助容量電極ＡＥは、ゲート絶縁膜１４を挟んで向かい合い、補助容量素子ＣＳを形成している。このようなゲート線Ｙ、ゲート電極ＷＧ、及び、補助容量線ＡＹは、同一材料を用いて同一工程で形成可能である。
The gate electrode WG of the switching element W is disposed on the
これらのゲート線Ｙ、ゲート電極ＷＧ、及び、補助容量線ＡＹは、第２絶縁膜である層間絶縁膜１６によって覆われている。また、この層間絶縁膜１６は、ゲート絶縁膜１４の上にも配置されている。この層間絶縁膜１６は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。
These gate line Y, gate electrode WG, and auxiliary capacitance line AY are covered with an
スイッチング素子Ｗのソース電極ＷＳは、層間絶縁膜１６の上に配置されている。このソース電極ＷＳは、例えば、層間絶縁膜１６の上に配置されたソース線Ｘと一体的に形成されている。また、ソース電極ＷＳは、ゲート絶縁膜１４及び層間絶縁膜１６を貫通するコンタクトホールＣＨ１を通して半導体層１２のソース領域１２Ｓにコンタクトしている。
The source electrode WS of the switching element W is disposed on the
スイッチング素子Ｗのドレイン電極ＷＤは、層間絶縁膜１６の上に配置されている。このドレイン電極ＷＤは、ゲート絶縁膜１４及び層間絶縁膜１６を貫通するコンタクトホールＣＨ２を通して半導体層１２のドレイン領域１２Ｄにコンタクトしている。これらのソース線Ｘ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、同一材料を用いて同一工程で形成可能である。
The drain electrode WD of the switching element W is disposed on the
ソース線Ｘ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、第３絶縁膜である絶縁膜１８によって覆われている。また、この絶縁膜１８は、層間絶縁膜１６の上にも配置されている。このような絶縁膜１８は、例えば、光透過性を有する樹脂層などの有機系材料によって形成されている。このような絶縁膜１８は、例えば、スピンコートなどの手法によって塗布された後に硬化処理されることにより形成されている。このため、絶縁膜１８は、下地の凹凸を吸収し、その表面つまり液晶層ＬＱに面する側が概ね平坦に形成されている。
The source line X, the source electrode WS, and the drain electrode WD are covered with an insulating
画素電極ＥＰは、アクティブエリアＤＳＰにおいて各画素ＰＸに配置されている。すなわち、この画素電極ＥＰは、絶縁膜１８の上に配置され、絶縁膜１８に形成されたコンタクトホールＣＨ３を介してドレイン電極ＷＤと電気的に接続されている。
The pixel electrode EP is disposed in each pixel PX in the active area DSP. That is, the pixel electrode EP is disposed on the insulating
このような構成のアレイ基板ＡＲの対向基板ＣＴと向かい合う側の表面、つまり、液晶層ＬＱに接する面は、第１配向膜２０によって覆われている。
The surface of the array substrate AR having such a configuration facing the counter substrate CT, that is, the surface in contact with the liquid crystal layer LQ is covered with the
一方、液晶表示パネルＬＰＮの対向基板ＣＴは、ガラス板や石英板などの光透過性を有する絶縁基板３０を用いて形成されている。この対向基板ＣＴは、絶縁基板３０の第１面３０Ａつまりアレイ基板ＡＲと向かい合う側に、ブラックマトリクス３１、カラーフィルタ層３４（Ｒ、Ｇ、Ｂ）、対向電極ＥＴなどを備えている。
On the other hand, the counter substrate CT of the liquid crystal display panel LPN is formed using an insulating
ブラックマトリクス３１は、アクティブエリアＤＳＰにおいて画素ＰＸの間に配置されている。このブラックマトリクス３１は、黒色に着色された樹脂材料やクロム（Ｃｒ）などの遮光性を有する金属材料などによって形成可能である。このようなブラックマトリクス３１は、絶縁基板３０の上に配置され、アレイ基板ＡＲに設けられたスイッチング素子Ｗや、上述したゲート線Ｙ及びソース線Ｘなどの各種配線に対向している。
The
カラーフィルタ層３４（Ｒ、Ｇ、Ｂ）は、アクティブエリアＤＳＰの各画素ＰＸに配置されている。このようなカラーフィルタ層３４（Ｒ、Ｇ、Ｂ）は、絶縁基板３０の上に配置され、その一部が遮光層３１に積層されている。
The color filter layer 34 (R, G, B) is disposed in each pixel PX of the active area DSP. Such a color filter layer 34 (R, G, B) is disposed on the insulating
これらのカラーフィルタ層３４（Ｒ、Ｇ、Ｂ）は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。すなわち、カラーフィルタ層３４Ｒは、赤色に着色された樹脂材料によって形成され、赤色を表示する画素ＰＸに配置されている。また、カラーフィルタ層３４Ｇは、緑色に着色された樹脂材料によって形成され、緑色を表示する画素ＰＸに配置されている。同様に、カラーフィルタ層３４Ｂは、青色に着色された樹脂材料によって形成され、青色を表示する画素ＰＸに配置されている。
These color filter layers 34 (R, G, B) are formed of resin materials colored in a plurality of different colors, for example, three primary colors such as red, blue, and green. That is, the
対向電極ＥＴは、アクティブエリアＤＳＰに配置され、カラーフィルタ層３４（Ｒ、Ｇ、Ｂ）の上に延在した連続膜である。アクティブエリアＤＳＰにおいては、対向電極ＥＴは、各画素ＰＸの画素電極ＥＰと向かい合っている。 The counter electrode ET is a continuous film disposed on the active area DSP and extending on the color filter layer 34 (R, G, B). In the active area DSP, the counter electrode ET faces the pixel electrode EP of each pixel PX.
なお、対向基板ＣＴには、カラーフィルタ層３４（Ｒ、Ｇ、Ｂ）の表面の凹凸の影響を緩和するために、カラーフィルタ層３４（Ｒ、Ｇ、Ｂ）と対向電極ＥＴとの間に、透明な樹脂材料からなるオーバーコート層を配置しても良い。 Note that the counter substrate CT has a space between the color filter layer 34 (R, G, B) and the counter electrode ET in order to reduce the influence of unevenness on the surface of the color filter layer 34 (R, G, B). An overcoat layer made of a transparent resin material may be disposed.
このような対向基板ＣＴのアレイ基板ＡＲと向かい合う側の表面、つまり液晶層ＬＱに接する面は、第２配向膜３６によって覆われている。第１配向膜２０及び第２配向膜３６は、例えばポリイミドによって形成されている。
The surface of the counter substrate CT facing the array substrate AR, that is, the surface in contact with the liquid crystal layer LQ is covered with the
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜２０及び第２配向膜３６が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜２０と対向基板ＣＴの第２配向膜３６との間には、図示しないスペーサ（例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサ）が配置されている。これにより、アレイ基板ＡＲと対向基板ＣＴとの間に、所定のセルギャップが形成されている。
The array substrate AR and the counter substrate CT as described above are arranged so that the
液晶層ＬＱは、上述したセルギャップに封入されている。すなわち、液晶層ＬＱは、アレイ基板ＡＲの画素電極ＥＰと対向基板ＣＴの対向電極ＥＴとの間に保持された液晶分子４０を含む液晶組成物によって構成されている。液晶層ＬＱと画素電極ＥＰとの間には、第１配向膜２０が介在している。液晶層ＬＱと対向電極ＥＴとの間には、第２配向膜３６が介在している。
The liquid crystal layer LQ is enclosed in the cell gap described above. That is, the liquid crystal layer LQ is made of a liquid crystal composition including the liquid crystal molecules 40 held between the pixel electrodes EP of the array substrate AR and the counter electrode ET of the counter substrate CT. The
液晶表示パネルＬＰＮの一方の外面、つまり、アレイ基板ＡＲを構成する絶縁基板１０の第１面１０Ａとは反対側の第２面１０Ｂには、第１偏光板ＰＬ１を有する第１光学素子ＯＤ１が接着剤などにより貼付されている。また、液晶表示パネルＬＰＮの他方の外面、つまり、対向基板ＣＴを構成する絶縁基板３０の第１面３０Ａとは反対側の第２面３０Ｂには、第２偏光板ＰＬ２を有する第２光学素子ＯＤ２が接着剤などにより貼付されている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、必要に応じて位相差板を有していてもよい。
On one outer surface of the liquid crystal display panel LPN, that is, the
また、図２に示すように、液晶表示パネルＬＰＮを照明するバックライトＢＬは、液晶表示パネルＬＰＮのアレイ基板ＡＲと向かい合う側に配置されている。このようなバックライトＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオードを利用したものや冷陰極管を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。 Further, as shown in FIG. 2, the backlight BL that illuminates the liquid crystal display panel LPN is disposed on the side of the liquid crystal display panel LPN facing the array substrate AR. As such a backlight BL, various forms can be applied, and any one using a light-emitting diode or a cold cathode tube as a light source can be applied. Description is omitted.
図３は、同一ソース線の両端の画素構造の一例を概略的に示すアレイ基板の平面図である。 FIG. 3 is a plan view of an array substrate schematically showing an example of a pixel structure at both ends of the same source line.
ソース線Ｘは、信号入力端である一端ＸＡと、この一端ＸＡとは反対側つまり配線の終端側に他端ＸＢとを有している。ソース線Ｘの一端ＸＡは、図示しないソースドライバＸＤに接続される。なお、図３では、単一のソース線Ｘのみを図示しているが、アクティブエリアＤＳＰに配置されるｍ本のソース線Ｘ１〜Ｘｍの全てが同一構造である。 The source line X has one end XA that is a signal input end and the other end XB on the opposite side of the one end XA, that is, on the terminal end side of the wiring. One end XA of the source line X is connected to a source driver XD (not shown). In FIG. 3, only a single source line X is shown, but all m source lines X1 to Xm arranged in the active area DSP have the same structure.
ソース線Ｘの一端ＸＡ側に位置する画素として、アクティブエリアＤＳＰの最も一端ＸＡに近い画素ＰＸ１が図示されている。また、ソース線Ｘの他端ＸＢ側に位置する画素として、アクティブエリアＤＳＰの最も他端ＸＢに近い（つまりソースドライバから最も離れた）画素ＰＸｎが図示されている。 As a pixel located on one end XA side of the source line X, a pixel PX1 closest to one end XA of the active area DSP is illustrated. Further, as a pixel located on the other end XB side of the source line X, a pixel PXn closest to the other end XB of the active area DSP (that is, farthest from the source driver) is illustrated.
画素ＰＸ１に配置されたスイッチング素子Ｗ１は、半導体層１２を備えている。この半導体層１２は、そのチャネル領域１２Ｃにおいて、第１方向Ｈに延在したゲート線Ｙ１と交差している。チャネル領域１２Ｃの直上に位置するゲート線Ｙ１の一部は、スイッチング素子Ｗ１のゲート電極ＷＧに相当する。
The switching element W1 disposed in the pixel PX1 includes a
また、半導体層１２のソース領域１２Ｓは、コンタクトホールＣＨ１を通して、第２方向Ｖに延在したソース線Ｘに接続されている。ソース領域１２Ｓの直上に位置するソース線Ｘの一部は、スイッチング素子Ｗ１のソース電極ＷＳに相当する。半導体層１２のドレイン領域１２Ｄは、コンタクトホールＣＨ２を通して、スイッチング素子Ｗ１のドレイン電極ＷＤに接続されている。さらに、図中の破線で示す画素電極ＥＰは、コンタクトホールＣＨ３を通して、ドレイン電極ＷＤに接続されている。
The
半導体層１２と一体的に形成された補助容量電極ＡＥは、第１方向Ｈに延在した補助容量線ＡＹ１と向かい合っている。
The auxiliary capacitance electrode AE formed integrally with the
ソース線Ｘは、ゲート線Ｙ１及び補助容量線ＡＹ１とクロスしている。このソース線Ｘは、ゲート線Ｙ１とクロスするクロス部Ｃ１を有している。このクロス部Ｃ１は、ソース線Ｘのうちのゲート線Ｙ１の直上に位置する部分つまりクロス容量を形成する部分に相当する。 The source line X crosses the gate line Y1 and the auxiliary capacitance line AY1. The source line X has a cross portion C1 that crosses the gate line Y1. The cross portion C1 corresponds to a portion of the source line X that is located immediately above the gate line Y1, that is, a portion that forms a cross capacitance.
画素ＰＸｎについても、実質的に画素ＰＸ１と同一構成であり、同一参照符号を付して詳細な説明を省略する。画素ＰＸｎに配置されたスイッチング素子Ｗｎは、画素ＰＸ１に配置されたスイッチング素子Ｗ１と同一構成であり、半導体層１２は、そのチャネル領域１２Ｃにおいて、第１方向Ｈに延在したゲート線Ｙｎと交差している。また、半導体層１２のソース領域１２Ｓはソース線Ｘに接続され、半導体層１２のドレイン領域１２Ｄはドレイン電極ＷＤに接続されている。
The pixel PXn also has substantially the same configuration as the pixel PX1, and is given the same reference numerals and will not be described in detail. The switching element Wn disposed in the pixel PXn has the same configuration as the switching element W1 disposed in the pixel PX1, and the
半導体層１２と一体的に形成された補助容量電極ＡＥは、第１方向Ｈに延在した補助容量線ＡＹｎと向かい合っている。
The auxiliary capacitance electrode AE formed integrally with the
ソース線Ｘは、ゲート線Ｙｎ及び補助容量線ＡＹｎとクロスしている。このソース線Ｘは、ゲート線Ｙｎとクロスするクロス部Ｃｎを有している。このクロス部Ｃｎは、ソース線Ｘのうちのゲート線Ｙｎの直上に位置する部分つまりクロス容量を形成する部分に相当する。 The source line X crosses the gate line Yn and the auxiliary capacitance line AYn. The source line X has a cross portion Cn that crosses the gate line Yn. The cross portion Cn corresponds to a portion of the source line X that is located immediately above the gate line Yn, that is, a portion that forms a cross capacitance.
本実施形態においては、ソース線Ｘにおいて、第２クロス部であるクロス部Ｃｎは、第１クロス部であるクロス部Ｃ１より小さく形成されている。つまり、ソース線Ｘにおいて、第２ゲート線であるゲート線Ｙｎの直上に位置する部分の面積は、第１ゲート線であるゲート線Ｙ１の直上に位置する部分の面積より小さい。なお、図３では省略しているが、画素ＰＸ１と画素ＰＸｎとの間に配置された画素ＰＸ２〜ＰＸ（ｎ−１）においても、同一ソース線Ｘのゲート線Ｙ２〜Ｙ（ｎ−１）とクロスする各クロス部の大きさは、ソース線Ｘの一端ＸＡほど大きく、またソース線Ｘの他端ＸＢほど小さくなるように形成されている。あるいは、同一ソース線Ｘのゲート線Ｙ１〜Ｙｎとクロスする各クロス部の大きさは、ソース線Ｘの一端ＸＡの側から他端ＸＢの側に向かって複数画素毎に順次小さくなるように形成されていても良い。 In the present embodiment, in the source line X, the cross part Cn that is the second cross part is formed smaller than the cross part C1 that is the first cross part. That is, in the source line X, the area of the portion located immediately above the gate line Yn that is the second gate line is smaller than the area of the portion located immediately above the gate line Y1 that is the first gate line. Although omitted in FIG. 3, the gate lines Y2 to Y (n−1) of the same source line X also in the pixels PX2 to PX (n−1) arranged between the pixel PX1 and the pixel PXn. Each cross portion that crosses the line is formed so that the one end XA of the source line X is larger and the other end XB of the source line X is smaller. Alternatively, the size of each cross portion that crosses the gate lines Y <b> 1 to Yn of the same source line X is formed so as to decrease sequentially for each of a plurality of pixels from the one end XA side of the source line X toward the other end XB side. May be.
上述した構成を実現するための具体的な構成例について説明する。 A specific configuration example for realizing the above-described configuration will be described.
ゲート線Ｙ１は、局所的に拡幅された形状であり、ソース線Ｘのクロス部Ｃ１と向かい合う部分に拡幅部ＹＣ１を有している。このゲート線Ｙ１は、実質的に略一定の線幅ＹＷ１を有するように形成されている。例えば、ゲート線Ｙ１において、ゲート電極ＷＧからソース線Ｘのクロス部Ｃ１と向かい合う拡幅部ＹＣ１までの間では、線幅ＹＷ１となるように形成されている。このようなゲート線Ｙ１において、拡幅部ＹＣ１の幅ＣＹ１は、線幅ＹＷ１より大きい。なお、図示していないが、ゲート線Ｙ１は、ｍ本のソース線Ｘ１〜Ｘｍとクロスする部分にそれぞれ同様の拡幅部を有しており、ゲート線Ｙ１は少なくともｍ個の拡幅部を有している。 The gate line Y1 has a locally widened shape, and has a widened portion YC1 at a portion facing the cross portion C1 of the source line X. The gate line Y1 is formed to have a substantially constant line width YW1. For example, in the gate line Y1, the line width YW1 is formed between the gate electrode WG and the widened portion YC1 facing the cross portion C1 of the source line X. In such a gate line Y1, the width CY1 of the widened portion YC1 is larger than the line width YW1. Although not shown in the drawing, the gate line Y1 has a similar widened portion at a portion that crosses the m source lines X1 to Xm, and the gate line Y1 has at least m widened portions. ing.
一方、ゲート線Ｙｎは、拡幅部を有していない。つまり、ゲート線Ｙｎは、全体的に略一定の線幅ＹＷｎを有するように形成されている。なお、ゲート線Ｙ１の線幅ＹＷ１とゲート線Ｙｎの線幅ＹＷｎとは略同一である。このようなゲート線Ｙｎにおいて、ソース線Ｘのクロス部Ｃｎと向かい合う部分の幅も、線幅ＹＷｎと同一である。 On the other hand, the gate line Yn has no widened portion. That is, the gate line Yn is formed to have a substantially constant line width YWn as a whole. The line width YW1 of the gate line Y1 and the line width YWn of the gate line Yn are substantially the same. In such a gate line Yn, the width of the portion of the source line X facing the cross portion Cn is also the same as the line width YWn.
ソース線Ｘは、局所的に拡幅された形状である。つまり、ソース線Ｘは、実質的に略一定の線幅ＸＷ１を有するように形成されている。例えば、ソース線Ｘにおいて、補助容量線ＡＹ１とクロスする部分からゲート線Ｙ１とクロスする部分までの間では、線幅ＸＷ１となるように形成されている。このようなソース線Ｘにおいて、ゲート線Ｙ１の拡幅部ＹＣ１と向かい合うクロス部Ｃ１の幅ＣＸ１は、線幅ＸＷ１より大きい。また、同一のソース線Ｘにおいて、ゲート線Ｙｎとクロスするクロス部Ｃｎの幅は、線幅ＸＷ１と略同一である。 The source line X has a locally widened shape. That is, the source line X is formed to have a substantially constant line width XW1. For example, in the source line X, the line width XW1 is formed between the portion crossing the auxiliary capacitance line AY1 and the portion crossing the gate line Y1. In such a source line X, the width CX1 of the cross part C1 facing the widened part YC1 of the gate line Y1 is larger than the line width XW1. In the same source line X, the width of the cross part Cn that crosses the gate line Yn is substantially the same as the line width XW1.
ゲート線Ｙ１における拡幅部ＹＣ１の面積と、ソース線Ｘにおけるクロス部Ｃ１の面積は略同等である。ここでは、拡幅部ＹＣ１及びクロス部Ｃ１は、ともに、幅ＣＹ１及び幅ＣＸ１を有する四角形状である。クロス部Ｃｎは、幅ＹＷｎ及び幅ＸＷ１を有する四角形状であり、クロス部Ｃ１の面積より小さい。 The area of the widened portion YC1 in the gate line Y1 and the area of the cross portion C1 in the source line X are substantially equal. Here, the widened portion YC1 and the cross portion C1 are both rectangular shapes having a width CY1 and a width CX1. The cross part Cn has a quadrangular shape having a width YWn and a width XW1, and is smaller than the area of the cross part C1.
このような構成によれば、ソース線Ｘにおいて、入力端である一端ＸＡの側でゲート−ソースのクロス容量が大きくなるため、信号の波形なまりが生じ、光リークの影響を軽減できる。また、同一ソース線Ｘにおいて、一端ＸＡから他端ＸＢに向かうにしたがって、クロス容量が徐々に低減するため、ソース線Ｘの他端ＸＢの側においては、画素充電に影響を与えるほど大きな波形なまりが生じにくくなる。このように、同一ソース線Ｘに接続された各画素に書き込まれる信号波形のなまりの差が小さくなる。したがって、各画素のスイッチング素子Ｗにおけるリーク量を低減し、縦クロストークなどの光リークに起因した表示品位の劣化を抑制することが可能となる。 According to such a configuration, in the source line X, since the gate-source cross capacitance increases on the one end XA side which is the input end, signal waveform rounding occurs, and the influence of light leakage can be reduced. Further, in the same source line X, the cross capacitance gradually decreases from one end XA to the other end XB. Therefore, on the side of the other end XB of the source line X, the waveform is rounded so as to affect the pixel charging. Is less likely to occur. In this way, the difference in rounding of the signal waveform written to each pixel connected to the same source line X is reduced. Accordingly, it is possible to reduce the amount of leakage in the switching element W of each pixel and suppress display quality deterioration due to light leakage such as vertical crosstalk.
図３に示した構成例では、ゲート線Ｙ１及びソース線Ｘの双方が局所的に拡幅された形状である場合について説明したが、ゲート線Ｙ１及びソース線Ｘの少なくとも一方が他方とクロスする部分で局所的に拡幅されていれば、同様の効果が得られる。 In the configuration example illustrated in FIG. 3, the case where both the gate line Y <b> 1 and the source line X have a locally widened shape has been described, but at least one of the gate line Y <b> 1 and the source line X crosses the other. If it is widened locally, the same effect can be obtained.
例えば、ゲート線Ｙ１が全体的に略一定の線幅ＹＷ１を有するように形成されている場合、ソース線Ｘのクロス部Ｃ１の幅ＣＸ１を拡大することによってゲート線Ｙ１とクロスする面積が増大し、クロス容量を増大することができる。 For example, when the gate line Y1 is formed to have a substantially constant line width YW1 as a whole, by increasing the width CX1 of the cross part C1 of the source line X, the area crossing the gate line Y1 increases. The cross capacity can be increased.
また、ソース線Ｘが全体的にほぼ一定の線幅ＸＷ１を有するように形成されている場合、ゲート線Ｙ１にクロス部Ｃ１と向かい合う拡幅部ＹＣ１を設け、拡幅部ＹＣ１の幅ＣＹ１を拡大することによってソース線Ｘとクロスする面積が拡大し、クロス容量を増大することができる。 Further, when the source line X is formed so as to have a substantially constant line width XW1 as a whole, the gate line Y1 is provided with the widened portion YC1 facing the cross portion C1, and the width CY1 of the widened portion YC1 is enlarged. As a result, the crossing area with the source line X is expanded, and the cross capacitance can be increased.
図４は、同一ソース線の両端の画素構造の他の例を概略的に示すアレイ基板の平面図である。図３に示した例では、ソース線Ｘの入力端側から他端側に向かうにしたがってゲート−ソースのクロス容量を低減する構成例について説明したが、図４に示した例では、ソース線Ｘの入力端側から他端側に向かうにしたがって画素の蓄積容量を低減する点で図３に示した例と相違する。なお、図３に示した例と同一構成については、同一の参照符号を付して詳細な説明を省略する。 FIG. 4 is a plan view of an array substrate schematically showing another example of the pixel structure at both ends of the same source line. In the example shown in FIG. 3, the configuration example in which the gate-source cross capacitance is reduced from the input end side to the other end side of the source line X has been described. However, in the example shown in FIG. 3 is different from the example shown in FIG. 3 in that the storage capacity of the pixel is reduced from the input end side toward the other end side. In addition, about the same structure as the example shown in FIG. 3, the same referential mark is attached | subjected and detailed description is abbreviate | omitted.
ソース線Ｘの一端ＸＡの側の画素ＰＸ１に配置されたスイッチング素子Ｗ１は、ソース線Ｘの他端ＸＢの側の画素ＰＸｎに配置されたスイッチング素子Ｗｎと同一構成である。 The switching element W1 disposed on the pixel PX1 on the one end XA side of the source line X has the same configuration as the switching element Wn disposed on the pixel PXn on the other end XB side of the source line X.
スイッチング素子Ｗ１の半導体層１２と一体的に形成された補助容量電極ＡＥ１は、第１方向Ｈに延在した補助容量線ＡＹ１と向かい合い、画素ＰＸ１における蓄積容量を形成している。
The auxiliary capacitance electrode AE1 formed integrally with the
スイッチング素子Ｗｎの半導体層１２と一体的に形成された補助容量電極ＡＥｎは、第１方向Ｈに延在した補助容量線ＡＹｎと向かい合い、画素ＰＸｎにおける蓄積容量を形成している。
The auxiliary capacitance electrode AEn formed integrally with the
本実施形態においては、第１補助容量線である補助容量線ＡＹ１及び第２補助容量線である補助容量線ＡＹｎは、同一形状であり、また、同一の線幅を有するように形成されている。一方で、第２補助容量電極である補助容量電極ＡＥｎは、第１補助容量電極である補助容量電極ＡＥ１より小さく形成されている。各画素ＰＸの蓄積容量は、補助容量電極と補助容量線とが向かい合う面積によって決まる。このため、画素ＰＸｎにおいて、補助容量線ＡＹｎと補助容量電極ＡＥｎとによって形成される蓄積容量は、画素ＰＸ１において、補助容量線ＡＹ１と補助容量電極ＡＥ１とによって形成される蓄積容量よりも小さい。 In the present embodiment, the auxiliary capacitance line AY1 that is the first auxiliary capacitance line and the auxiliary capacitance line AYn that is the second auxiliary capacitance line have the same shape and are formed to have the same line width. . On the other hand, the auxiliary capacitance electrode AEn that is the second auxiliary capacitance electrode is formed smaller than the auxiliary capacitance electrode AE1 that is the first auxiliary capacitance electrode. The storage capacitance of each pixel PX is determined by the area where the auxiliary capacitance electrode and the auxiliary capacitance line face each other. For this reason, in the pixel PXn, the storage capacitor formed by the storage capacitor line AYn and the storage capacitor electrode AEn is smaller than the storage capacitor formed by the storage capacitor line AY1 and the storage capacitor electrode AE1 in the pixel PX1.
なお、図４では省略しているが、画素ＰＸ１と画素ＰＸｎとの間に配置された画素ＰＸ２〜ＰＸ（ｎ−１）においても、補助容量線ＡＹ２〜ＡＹ（ｎ−１）は同一形状である一方で、それぞれに向かい合うように配置された補助容量電極ＡＥ２〜ＡＥ（ｎ−１）の大きさは、画素ＰＸ１ほど大きく、また画素ＰＸｎほど小さくなるように形成されている。あるいは、補助容量電極ＡＥ１〜ＡＥｎの大きさは、画素ＰＸ１の側から画素ＰＸｎの側に向かって複数画素毎に順次小さくなるように形成されていても良い。 Although omitted in FIG. 4, the auxiliary capacitance lines AY2 to AY (n-1) have the same shape also in the pixels PX2 to PX (n-1) arranged between the pixel PX1 and the pixel PXn. On the other hand, the storage capacitor electrodes AE2 to AE (n−1) arranged so as to face each other are formed so as to be larger as the pixel PX1 and smaller as the pixel PXn. Alternatively, the size of the auxiliary capacitance electrodes AE1 to AEn may be formed so as to sequentially decrease for each of the plurality of pixels from the pixel PX1 side toward the pixel PXn side.
このような構成によれば、ソース線Ｘにおいて、入力端である一端ＸＡの側の画素ＰＸ１で蓄積容量が大きくなるため、信号の波形なまりが生じ、光リークの影響を軽減できる。また、一端ＸＡの側の画素ＰＸ１から他端ＸＢの側の画素ＰＸｎに向かうにしたがって、蓄積容量が徐々に低減するため、ソース線Ｘの他端ＸＢの側の画素ＰＸｎにおいては、画素充電に影響を与えるほど大きな波形なまりが生じにくくなる。このように、各画素に書き込まれる信号波形のなまりの差が小さくなる。したがって、各画素のスイッチング素子Ｗにおけるリーク量を低減し、縦クロストークなどの光リークに起因した表示品位の劣化を抑制することが可能となる。 According to such a configuration, in the source line X, the storage capacitance increases in the pixel PX1 on the one end XA side that is the input end, so that the waveform of the signal is rounded and the influence of light leakage can be reduced. Further, since the storage capacity is gradually reduced from the pixel PX1 on the one end XA side toward the pixel PXn on the other end XB side, the pixel PXn on the other end XB side of the source line X is charged for pixel charging. Larger waveform rounding is less likely to occur. In this way, the difference in rounding of the signal waveform written to each pixel is reduced. Accordingly, it is possible to reduce the amount of leakage in the switching element W of each pixel and suppress display quality deterioration due to light leakage such as vertical crosstalk.
本実施形態においては、上記各構成例を組み合わせて実施しても良い。また、上記各構成例に加えて、ソース線Ｘの一端ＸＡの側よりも他端ＸＢの側の輝度が高いバックライトＢＬを組み合わせても良い。 In the present embodiment, the above configuration examples may be combined. In addition to the configuration examples described above, a backlight BL having higher luminance on the other end XB side than the one end XA side of the source line X may be combined.
例えば、図５に示すように、バックライトＢＬは、ソース線Ｘの他端ＸＢの側に光源ＬＳを備えている。なお、図５では、説明に必要な主要構成のみを図示している。光源ＬＳから出射された光は、導光板ＬＧに入射して、ソース線Ｘの一端ＸＡの側に向かって伝播しつつ、液晶表示パネルＬＰＮに向かって出射される。このようなバックライトＢＬのため、光源ＬＳに近接した側、つまり、ソース線Ｘの他端ＸＢの側の輝度は、ソース線Ｘの一端ＸＡの側より高い。また、これに加えて、導光板ＬＧと液晶表示パネルＬＰＮとの間に、光源ＬＳから離間した側、つまり、ソース線Ｘの一端ＸＡの側の輝度が低下するようなパターンを有する拡散シートを配置しても良い。さらに、導光板ＬＧと液晶表示パネルＬＰＮとの間に、ソース線Ｘの一端ＸＡの側にソース線Ｘの他端ＸＢの側よりも粗のプリズムを有するプリズムシートを配置しても良い。 For example, as illustrated in FIG. 5, the backlight BL includes a light source LS on the other end XB side of the source line X. Note that FIG. 5 shows only main components necessary for the description. The light emitted from the light source LS enters the light guide plate LG, and is emitted toward the liquid crystal display panel LPN while propagating toward the one end XA side of the source line X. Due to such a backlight BL, the luminance on the side close to the light source LS, that is, the other end XB side of the source line X is higher than the one end XA side of the source line X. In addition to this, a diffusion sheet having a pattern between the light guide plate LG and the liquid crystal display panel LPN such that the luminance on the side away from the light source LS, that is, the one end XA side of the source line X, is reduced. It may be arranged. Furthermore, a prism sheet having a prism that is coarser than the other end XB side of the source line X may be disposed between the light guide plate LG and the liquid crystal display panel LPN on the one end XA side of the source line X.
このようなバックライトＢＬを組み合わせた場合には、ソース線Ｘの一端ＸＡの側に接続されたスイッチング素子の半導体層に向けて照射される光量が低減され、光リークを軽減することができる。 When such a backlight BL is combined, the amount of light irradiated toward the semiconductor layer of the switching element connected to the one end XA side of the source line X is reduced, and light leakage can be reduced.
以上説明したように、この実施の形態によれば、光リークに起因した表示品位の劣化を抑制することが可能な液晶表示装置を提供することができる。 As described above, according to this embodiment, it is possible to provide a liquid crystal display device capable of suppressing display quality deterioration due to light leakage.
なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。 In addition, this invention is not limited to the said embodiment itself, In the stage of implementation, it can change and implement a component within the range which does not deviate from the summary. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.
ＬＰＮ…液晶表示パネル ＢＬ…バックライト
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層 ＳＥ…シール材
ＤＳＰ…アクティブエリア ＰＸ…画素
ＥＰ…画素電極 Ｗ…スイッチング素子 ＥＴ…対向電極
LPN ... Liquid crystal display panel BL ... Backlight AR ... Array substrate CT ... Counter substrate LQ ... Liquid crystal layer SE ... Sealing material DSP ... Active area PX ... Pixel EP ... Pixel electrode W ... Switching element ET ... Counter electrode
Claims (3)
前記アレイ基板に向かい合う対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、
を備え、
前記ソース線は、信号を入力する一端と、前記一端とは反対側の他端とを有し、
前記第１ゲート線は、前記第２ゲート線よりも、前記ソース線の一端側に位置していることを特徴とする液晶表示装置。 An insulating substrate; a semiconductor layer disposed on the insulating substrate; a first insulating film covering the semiconductor layer; and a first gate line disposed on the first insulating film and extending in a first direction. And a second gate line; a second insulating film covering the first gate line and the second gate line; and a second insulating film disposed on the second insulating film and extending in the second direction to cross the first gate line. An array substrate comprising: a source line that crosses the first cross part and the second gate line and has a second cross part smaller than the first cross part;
A counter substrate facing the array substrate;
A liquid crystal layer held between the array substrate and the counter substrate;
Equipped with a,
The source line has one end for inputting a signal and the other end opposite to the one end,
The liquid crystal display device, wherein the first gate line is located closer to one end of the source line than the second gate line .
前記アレイ基板に向かい合う対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、
を備え、
前記ソース線は、信号を入力する一端と、前記一端とは反対側の他端とを有し、
前記第１補助容量線は、前記第２補助容量線よりも、前記ソース線の一端側に位置していることを特徴とする液晶表示装置。 An insulating substrate; a semiconductor layer disposed on the insulating substrate; a first insulating film covering the semiconductor layer; and a first auxiliary capacitor disposed on the first insulating film and extending in a first direction. A second insulating film that covers the first auxiliary capacitance line and the second auxiliary capacitance line, and a source line that is disposed on the second insulating film and extends in the second direction. An array substrate comprising: a first capacitance electrode opposed to the first auxiliary capacitance line; and a second capacitance electrode opposed to the second auxiliary capacitance line and smaller than the first capacitance electrode;
A counter substrate facing the array substrate;
A liquid crystal layer held between the array substrate and the counter substrate;
Equipped with a,
The source line has one end for inputting a signal and the other end opposite to the one end,
The liquid crystal display device, wherein the first auxiliary capacitance line is positioned closer to one end of the source line than the second auxiliary capacitance line .
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