JP2006250985A - Electrooptical apparatus and electronic device - Google Patents

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篤史 北川
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrooptical apparatus capable of obtaining excellent electric characteristics and reliability by canceling a defect at a crossing parts of signal wiring lines disposed to cross each other and preferably realizing enhancement of a pixel numerical aperture and display quality. <P>SOLUTION: The liquid crystal apparatus (the electrooptical apparatus) is provided with scanning lines (first signal wiring lines) 3a and data lines (second signal wiring lines) 6a extended to cross each other and TFTs 30 electrically connected to the scanning lines 3a and the data lines 6a. Contact holes 61 are formed corresponding to the crossing parts of the scanning lines 3a and the data lines 6a and portions of the scanning lines 3a are buried in the contact holes 61. Contact holes 62 are provided also at crossing parts of a capacity lines (third signal wiring lines) 3b and the data lines 6a and portions of the capacity lines 3b are buried in the contact holes 62. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電気光学装置及び電子機器に関するものである。   The present invention relates to an electro-optical device and an electronic apparatus.

液晶装置等の電気光学装置の分野では、アクティブマトリクス方式のものが従来から知られている。この種の電気光学装置に用いられるアクティブマトリクス基板は、互いに交差する複数のデータ線と複数の走査線とが設けられ、これら配線によって区画された各画素毎に、画素電極と、当該画素電極を制御するためのＴＦＴ（Thin Film Transistor：薄膜トランジスタ）等のスイッチング素子とが配置されている。スイッチング素子には、画像信号を供給するデータ線と、走査信号が順次印加される走査線と画素電極と、が電気的に接続されており、画素電極がマトリクス状に配置された領域が画像表示領域を構成する。   In the field of electro-optical devices such as liquid crystal devices, an active matrix type has been conventionally known. An active matrix substrate used in this type of electro-optical device is provided with a plurality of data lines and a plurality of scanning lines intersecting each other, and a pixel electrode and a pixel electrode for each pixel partitioned by these wirings. A switching element such as a TFT (Thin Film Transistor) for controlling is arranged. A data line for supplying an image signal, a scanning line to which a scanning signal is sequentially applied, and a pixel electrode are electrically connected to the switching element, and an area in which the pixel electrode is arranged in a matrix is displayed as an image. Configure the area.

ところで、上記のような互いに交差する複数の配線を有するアクティブマトリクス基板では、それらの配線を絶縁膜を介した異なる配線層に形成することで、配線を立体的に交差させている。例えば、下層側に走査線を配置し、それを覆って形成した層間絶縁膜上にデータ線を形成している。このような配線構造では、走査線の膜厚による段差があるため、走査線の幅方向の端部で層間絶縁膜の被覆性が低下しやすく、したがって層間絶縁膜上に形成したデータ線と、下層側の走査線との間でリークを生じやすくなったり、走査線の膜厚に起因して層間絶縁膜表面に形成された段差によってデータ線の断線が生じやすくなるという問題がある。そこで、走査線をデータ線との交差部で不連続に形成するとともに、データ線を挟んだ両側に設けたコンタクトホールを介して走査線と他の層の架橋配線とを接続することでデータ線を迂回するようにした配線構造が知られている（例えば特許文献１参照）。
特開平１１−９５２５６号公報 By the way, in the active matrix substrate having a plurality of wirings that intersect with each other as described above, the wirings are three-dimensionally crossed by forming these wirings in different wiring layers with an insulating film interposed therebetween. For example, a scanning line is arranged on the lower layer side, and a data line is formed on an interlayer insulating film formed so as to cover the scanning line. In such a wiring structure, since there is a step due to the film thickness of the scanning line, the coverage of the interlayer insulating film tends to decrease at the end in the width direction of the scanning line, and therefore, the data line formed on the interlayer insulating film, There is a problem that a leak is easily generated between the lower scanning line and a data line is easily broken due to a step formed on the surface of the interlayer insulating film due to the thickness of the scanning line. Therefore, the scan lines are formed discontinuously at the intersections with the data lines, and the data lines are connected by connecting the scan lines and the bridging wirings of other layers through contact holes provided on both sides of the data lines. There is known a wiring structure that bypasses the circuit (for example, see Patent Document 1).
JP-A-11-95256

上記特許文献１に記載の技術によれば、走査線とデータ線とを同層に形成するので、走査線とデータ線とを立体的に交差させる配線構造に比べればアクティブマトリクス基板表面の凹凸を抑制できると考えられる。しかしながら、走査線とデータ線との交差位置に対応して架橋配線が形成されてるため、実際には架橋配線の分だけアクティブマトリクス基板の表面に凸部が形成されるものと考えられる。また、交差部において走査線とデータ線とが近接して配置されるので、両配線間に寄生容量が発生しやすくなり、信号遅延を生じやすくなるという問題もある。   According to the technique described in Patent Document 1, the scanning lines and the data lines are formed in the same layer. It can be suppressed. However, since the bridging wiring is formed corresponding to the intersection position of the scanning line and the data line, it is considered that the convex portion is actually formed on the surface of the active matrix substrate by the amount of the bridging wiring. In addition, since the scanning line and the data line are arranged close to each other at the intersection, there is a problem that parasitic capacitance is easily generated between both wirings, and signal delay is likely to occur.

本発明は、上記従来技術の問題点に鑑み成されたものであって、互いに交差して配置される信号配線の交差部における不具合を解消して優れた電気的特性及び信頼性を得られるようし、好ましくは画素開口率の向上、及び表示品質の向上をも実現し得る電気光学装置を提供することを目的としている。   The present invention has been made in view of the above-mentioned problems of the prior art, and is able to obtain excellent electrical characteristics and reliability by eliminating the problems at the intersections of signal wirings arranged to cross each other. It is an object of the present invention to provide an electro-optical device that can preferably improve the pixel aperture ratio and display quality.

本発明は、上記課題を解決するために、互いに交差して延びる第１信号配線及び第２信号配線と、前記第１信号配線及び第２信号配線に電気的に接続されたトランジスタとを基体上に形成してなる電気光学装置であって、前記基体上に形成された前記第１信号配線の少なくとも一部を覆って形成された層間絶縁膜上に前記第２信号配線が形成されて、前記第１信号配線と前記第２信号配線とが交差しており、前記第１信号配線と第２信号配線との交差部に対応する位置の前記基体表面に凹部が形成されていることを特徴とする電気光学装置を提供する。   In order to solve the above problems, the present invention provides a first signal line and a second signal line extending crossing each other and a transistor electrically connected to the first signal line and the second signal line on a substrate. An electro-optical device formed on the substrate, wherein the second signal wiring is formed on an interlayer insulating film formed to cover at least a part of the first signal wiring formed on the base, The first signal wiring and the second signal wiring intersect each other, and a recess is formed on the surface of the base body at a position corresponding to the intersection between the first signal wiring and the second signal wiring. An electro-optical device is provided.

また本発明は、上記課題を解決するために、互いに交差して延びる第１信号配線及び第２信号配線と、前記第１信号配線及び第２信号配線に電気的に接続されたトランジスタとを基体上に形成してなる電気光学装置であって、前記基体上に形成された第１絶縁膜上に前記第１信号配線が形成され、該第１信号配線の少なくとも一部を覆って形成された第２絶縁膜上に前記第２信号配線が形成されて、前記第１信号配線と前記第２信号配線とが交差しており、前記第１信号配線と第２信号配線との交差部に対応する位置の前記第１絶縁膜に凹部が形成されていることを特徴とする電気光学装置を提供する。   According to another aspect of the present invention, in order to solve the above-described problem, a first signal line and a second signal line extending to cross each other and a transistor electrically connected to the first signal line and the second signal line are formed on a base. An electro-optical device formed on the substrate, wherein the first signal wiring is formed on a first insulating film formed on the base and covers at least a part of the first signal wiring. The second signal wiring is formed on the second insulating film, and the first signal wiring and the second signal wiring intersect with each other, corresponding to the intersection of the first signal wiring and the second signal wiring. An electro-optical device is provided, wherein a recess is formed in the first insulating film at a position where the first optical film is to be formed.

上記各構成によれば、前記第１信号配線と第２信号配線との交差部において、第１信号配線の膜厚に起因する段差を、前記凹部によって緩和することができるので、第１信号配線上に層間絶縁膜ないし第２絶縁膜を介して形成される第２信号配線における凹凸を緩和することができ、当該第２信号配線の断線等を効果的に防止することができ、信頼性に優れた電気光学装置を得ることができる。また、先の特許文献１に記載の技術のように、他層に設けた架橋配線により迂回する配線構造ではないため、第１信号配線において良好な信号伝達特性を得ることができ、電気的特性に優れた電気光学装置となる。
また、前記交差部において第１信号配線の膜厚による段差が小さくなるので、層間絶縁膜ないし第２絶縁膜による第１信号配線の被覆性が向上し、第１信号配線上で局所的に層間絶縁膜ないし第２絶縁膜が薄くなることがなくなる。これにより、第２信号配線と第１信号配線との間での電流リークを防止でき、また両配線間の寄生容量も小さくできる。さらに、信号配線及びトランジスタが形成された表面における平坦度も向上するので、例えば液晶装置を構成した場合には、液晶層の層厚の不均一や液晶の配向不良等が生じるのを防止でき、高品質の表示を得られる液晶装置とすることができる。
なお、本発明において、「電気光学装置」は、電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有する装置のほか、電気エネルギーを光学エネルギーに変換する発光装置等も含んで総称するものである。 According to each of the above configurations, the step caused by the film thickness of the first signal wiring can be reduced by the concave portion at the intersection between the first signal wiring and the second signal wiring. Unevenness in the second signal wiring formed thereon via the interlayer insulating film or the second insulating film can be alleviated, disconnection of the second signal wiring can be effectively prevented, and reliability is improved. An excellent electro-optical device can be obtained. Further, unlike the technique described in the above-mentioned Patent Document 1, it is not a wiring structure that is bypassed by a bridging wiring provided in another layer, so that a good signal transmission characteristic can be obtained in the first signal wiring, and the electrical characteristics The electro-optical device is excellent.
In addition, since the step due to the film thickness of the first signal wiring is reduced at the intersection, the coverage of the first signal wiring by the interlayer insulating film or the second insulating film is improved, and the interlayer is locally formed on the first signal wiring. The insulating film or the second insulating film is not thinned. As a result, current leakage between the second signal wiring and the first signal wiring can be prevented, and the parasitic capacitance between the two wirings can be reduced. Furthermore, since the flatness on the surface on which the signal wiring and the transistor are formed is also improved, for example, in the case of configuring a liquid crystal device, it is possible to prevent occurrence of non-uniform thickness of the liquid crystal layer, poor alignment of the liquid crystal, and the like. A liquid crystal device capable of obtaining a high-quality display can be obtained.
In the present invention, the “electro-optical device” means a light-emitting device that converts electric energy into optical energy, in addition to a device having an electro-optical effect that changes the light transmittance by changing the refractive index of a substance by an electric field. It is a generic name including

本発明の電気光学装置では、前記基体表面又は第１絶縁膜上に、前記第１信号配線に沿って延び、前記第２信号配線と交差する第３信号配線が形成されており、前記第３信号配線と第２信号配線との交差部に対応する位置の前記基体表面又は第１絶縁膜にも凹部が形成されている構成とすることもできる。すなわち本発明は、第２信号配線と交差する配線が複数種である場合にも好適に用いることができ、信頼性及び電気的特性に優れた電気光学装置を構成することができる。   In the electro-optical device according to the aspect of the invention, the third signal wiring that extends along the first signal wiring and intersects the second signal wiring is formed on the surface of the base or the first insulating film. A recess may also be formed on the substrate surface or the first insulating film at a position corresponding to the intersection of the signal wiring and the second signal wiring. That is, the present invention can be suitably used even when there are a plurality of types of wiring intersecting with the second signal wiring, and an electro-optical device excellent in reliability and electrical characteristics can be configured.

本発明の電気光学装置では、前記凹部の幅が、前記第２信号配線の線幅より広く形成されていることが好ましい。このような構成とすることで、第２信号配線が形成される層間絶縁膜上の領域、又は第２絶縁膜上の領域を、より平坦化することができ、第２信号配線において断線等の不具合を効果的に防止することができる。   In the electro-optical device according to the aspect of the invention, it is preferable that a width of the concave portion is formed wider than a line width of the second signal wiring. By adopting such a configuration, the region on the interlayer insulating film where the second signal wiring is formed or the region on the second insulating film can be further flattened. Problems can be effectively prevented.

本発明の電気光学装置では、前記凹部が、前記第１絶縁膜を貫通する貫通孔であってもよい。このような構成とすれば、第１絶縁膜に形成した凹部を一定の深さに形成しやすくなり、第１信号配線と第２信号配線との交差部が基体上に複数形成されている場合に、各交差部での平坦度を均一化することができ、基体表面全体での平坦度が向上する。   In the electro-optical device according to the aspect of the invention, the concave portion may be a through hole that penetrates the first insulating film. With such a configuration, it becomes easy to form the concave portion formed in the first insulating film to a certain depth, and a plurality of intersections between the first signal wiring and the second signal wiring are formed on the substrate. In addition, the flatness at each intersection can be made uniform, and the flatness of the entire substrate surface is improved.

本発明の電気光学装置では、前記基体と第１絶縁膜との間に導電膜パターンを含む配線層が形成されており、前記貫通孔を介して前記第１信号配線及び／又は前記第３信号配線と前記導電膜パターンとが電気的に接続されている構成とすることもできる。
この構成によれば、前記交差部における凹凸を緩和するための貫通孔を、絶縁膜を介して積層された複数の配線層間の接続に利用することができる。したがって工数を増加させることなく複雑な配線構造を形成することができ、製造効率及び製造容易性に優れた電気光学装置となる。 In the electro-optical device according to the aspect of the invention, a wiring layer including a conductive film pattern is formed between the base and the first insulating film, and the first signal wiring and / or the third signal is formed through the through hole. The wiring and the conductive film pattern may be electrically connected.
According to this configuration, the through hole for relaxing the unevenness at the intersection can be used for connection between a plurality of wiring layers stacked via the insulating film. Therefore, a complicated wiring structure can be formed without increasing the number of steps, and the electro-optical device is excellent in manufacturing efficiency and ease of manufacturing.

本発明の電気光学装置では、前記トランジスタと電気的に接続された蓄積容量を備え、前記第３信号配線が、前記蓄積容量の一の電極を構成する容量線であり、前記貫通孔を介して該容量線と接続された前記導電膜パターンが前記蓄積容量の他の一の電極を構成する容量電極膜である構成とすることができる。
前記貫通孔を介して接続する構成部材は、容量線とともに蓄積容量を構成する容量電極膜であってもよい。この構成によれば、電気光学装置の開口率に影響することなく蓄積容量を増大させることができる。また、同じ容量の蓄積容量であればより小さい面積とすることができるので、電気光学装置の開口率を向上させることができる。 In the electro-optical device according to the aspect of the invention, the storage capacitor is electrically connected to the transistor, and the third signal wiring is a capacitor line constituting one electrode of the storage capacitor, and the through-hole is interposed. The conductive film pattern connected to the capacitor line may be a capacitor electrode film constituting another electrode of the storage capacitor.
The constituent member connected through the through-hole may be a capacitive electrode film that constitutes a storage capacitor together with a capacitor line. According to this configuration, the storage capacity can be increased without affecting the aperture ratio of the electro-optical device. Further, since the storage capacities of the same capacity can be reduced, the aperture ratio of the electro-optical device can be improved.

本発明の電気光学装置では、前記トランジスタが、半導体層と、該半導体層を層厚方向に挟持する第１ゲート電極及び第２ゲート電極とを備えており、前記第１信号配線が前記トランジスタの第１ゲート電極に接続された走査線であり、前記貫通孔を介して該走査線と接続された前記導電膜パターンが、前記トランジスタの第２ゲート電極に接続されたバックゲート配線である構成とすることもできる。
本発明の電気光学装置では、半導体層のチャネル領域を挟んだ両側に一対のゲート電極が設けられたトランジスタを具備した構成とすることもできる。そして、上記第１信号配線と第２信号配線との交差部に設けた第１絶縁膜の貫通孔を、上記第１ゲート電極と第２ゲート電極とに同一の電圧を印加するための導電接続構造に利用することができるようになっている。この構成によれば、基体上に凹凸を生じさせることなく一対のゲート電極を具備したトランジスタを作製できるので、トランジスタの動作安定性に優れ、信頼性に優れるとともに、表示特性に優れる電気光学装置を提供することができる。 In the electro-optical device according to the aspect of the invention, the transistor includes a semiconductor layer, and a first gate electrode and a second gate electrode that sandwich the semiconductor layer in a layer thickness direction, and the first signal wiring is formed on the transistor. A scanning line connected to the first gate electrode, and the conductive film pattern connected to the scanning line through the through hole is a back gate wiring connected to the second gate electrode of the transistor; You can also
The electro-optical device of the present invention may include a transistor in which a pair of gate electrodes are provided on both sides of the channel region of the semiconductor layer. A through hole of the first insulating film provided at the intersection of the first signal wiring and the second signal wiring is electrically connected to apply the same voltage to the first gate electrode and the second gate electrode. It can be used for structure. According to this configuration, since a transistor including a pair of gate electrodes can be manufactured without causing unevenness on the substrate, an electro-optical device having excellent transistor operation stability, excellent reliability, and excellent display characteristics. Can be provided.

本発明の電気光学装置では、前記貫通孔を介して前記第１信号配線又は第３信号配線と電気的に接続された導電膜パターンが、前記配線層に含まれる他の導電膜パターンと電気的に絶縁されている構成とすることもできる。この場合、前記交差部に対応する位置の導電膜パターンは、前記配線層に設けられた電子素子の一部を構成するものではないが、前記第１絶縁膜に貫通孔を形成する際のエッチストッパーとして機能するものとなる。前記第１絶縁膜が前記基体と同一の材質である場合や、類似のエッチング特性を有する材料からなるものである場合には、貫通孔の深さをエッチング時間により調整したとしても、基体面内で貫通孔の深さが不均一になる可能性がある。そこで、本構成のようにエッチストッパーとして機能する導電膜パターンを前記配線層に設けておけば、同導電膜パターンの位置でエッチングが停止するので、極めて容易に均一な深さの貫通孔を形成することができ、製造容易性に優れる電気光学装置となる。   In the electro-optical device according to the aspect of the invention, the conductive film pattern electrically connected to the first signal wiring or the third signal wiring through the through hole is electrically connected to other conductive film patterns included in the wiring layer. It can also be set as the structure insulated. In this case, the conductive film pattern at the position corresponding to the intersecting portion does not constitute a part of the electronic element provided in the wiring layer, but is etched when forming a through hole in the first insulating film. It will function as a stopper. In the case where the first insulating film is made of the same material as that of the base or is made of a material having similar etching characteristics, even if the depth of the through hole is adjusted by the etching time, the in-plane of the base There is a possibility that the depth of the through hole becomes uneven. Therefore, if a conductive film pattern that functions as an etch stopper is provided in the wiring layer as in this configuration, etching stops at the position of the conductive film pattern, so a through hole with a uniform depth can be formed very easily. Therefore, the electro-optical device is excellent in ease of manufacture.

次に、本発明の電子機器は、先に記載の本発明の電気光学装置を備えたものである。この構成によれば、優れた信頼性と電気的特性を具備し、高画質表示が得られる表示部を備えた電子機器が提供される。   Next, an electronic apparatus of the present invention includes the electro-optical device of the present invention described above. According to this configuration, an electronic apparatus including a display unit that has excellent reliability and electrical characteristics and can display a high quality image is provided.

（第１の実施形態）
以下、本発明の第１の実施形態を、図面を参照して説明する。なお、以下の各図面においては、説明を判りやすくするために、縮尺は必ずしも正確ではない。
図１（ａ）は、本発明に係る電気光学装置の一実施の形態である液晶装置を各構成要素とともに対向基板側からみた平面構成図、図１（ｂ）は、図１（ａ）に示すＨ−Ｈ’線に沿う断面構成図、図２は、液晶装置を構成するアクティブマトリクス基板上に設けられた各種配線や周辺回路等の電気的な構成を示すブロック図である。 (First embodiment)
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, a first embodiment of the invention will be described with reference to the drawings. In the following drawings, the scale is not necessarily accurate for easy understanding of the description.
FIG. 1A is a plan view of a liquid crystal device, which is an embodiment of an electro-optical device according to the present invention, as viewed from the counter substrate side together with each component. FIG. 1B is a plan view of FIG. FIG. 2 is a block diagram showing an electrical configuration of various wirings and peripheral circuits provided on the active matrix substrate constituting the liquid crystal device.

［液晶装置の全体構成］
図１（ａ）及び図１（ｂ）に示すように、本実施形態の液晶装置は、ＴＦＴアレイ基板（アクティブマトリクス基板）１０と、対向基板２０とが平面視略矩形枠状のシール材５２によって貼り合わされ、このシール材５２に囲まれた領域内に液晶層５０が封入された構成を備えている。シール材５２内周側に沿って平面視矩形枠状の周辺見切り５３が形成され、この周辺見切りの内側の領域が画像表示領域５１とされている。シール材５２の外側の領域には、データ線駆動回路２０１及び外部回路実装端子２０２がＴＦＴアレイ基板１０の１辺（図示下辺）に沿って形成されており、この１辺に隣接する２辺に沿ってそれぞれ走査線駆動回路２０４，２０４が形成されて周辺回路を成している。ＴＦＴアレイ基板１０の残る１辺（図示上辺）には、画像表示領域５１の両側の走査線駆動回路２０４，２０４間を接続する複数の配線２０５が設けられている。また、対向基板２０の各角部においては、ＴＦＴアレイ基板１０と対向基板２０との間の電気的導通をとるための基板間導通材２０６が配設されている。本実施形態の液晶装置は、透過型の液晶装置として構成され、ＴＦＴアレイ基板１０側に配置された光源（図示略）からの光を変調して対向基板２０側から出射するようになっている。 [Overall configuration of liquid crystal device]
As shown in FIGS. 1A and 1B, the liquid crystal device according to this embodiment includes a sealing material 52 in which a TFT array substrate (active matrix substrate) 10 and a counter substrate 20 have a substantially rectangular frame shape in plan view. And the liquid crystal layer 50 is sealed in a region surrounded by the sealing material 52. A peripheral parting part 53 having a rectangular frame shape in plan view is formed along the inner peripheral side of the sealing material 52, and an area inside the parting part is set as an image display area 51. A data line driving circuit 201 and an external circuit mounting terminal 202 are formed along one side (the lower side in the drawing) of the TFT array substrate 10 in the region outside the sealing material 52, and the two sides adjacent to this one side are formed. Scanning line driving circuits 204 and 204 are formed along the lines to form peripheral circuits. On the remaining one side (illustrated upper side) of the TFT array substrate 10, a plurality of wirings 205 are provided for connecting the scanning line drive circuits 204 on both sides of the image display area 51. Further, an inter-substrate conductive material 206 for providing electrical continuity between the TFT array substrate 10 and the counter substrate 20 is disposed at each corner of the counter substrate 20. The liquid crystal device of this embodiment is configured as a transmissive liquid crystal device, and modulates light from a light source (not shown) arranged on the TFT array substrate 10 side and emits it from the counter substrate 20 side. .

なお、データ線駆動回路２０１あるいは走査線駆動回路２０４，２０４をＴＦＴアレイ基板１０の上に形成する代わりに、例えば、駆動用ＬＳＩが実装されたＣＯＦ（Chip OnFilm）基板とＴＦＴアレイ基板１０の周辺部に形成された端子群とを異方性導電膜を介して電気的及び機械的に接続するようにしてもよい。また、液晶装置においては、使用する液晶の種類、すなわち、ＴＮ（Twisted Nematic）モード、ＳＴＮ（Super Twisted Nematic）モード、垂直配向モード等の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、位相差板、偏光板等が所定の向きに配置されるが、ここでは図示を省略する。   Instead of forming the data line driving circuit 201 or the scanning line driving circuits 204 and 204 on the TFT array substrate 10, for example, a COF (Chip On Film) substrate on which a driving LSI is mounted and the periphery of the TFT array substrate 10. The terminal group formed in the part may be electrically and mechanically connected via an anisotropic conductive film. In the liquid crystal device, the type of liquid crystal to be used, that is, an operation mode such as a TN (Twisted Nematic) mode, an STN (Super Twisted Nematic) mode, a vertical alignment mode, or a normally white mode / normally black mode is used. Accordingly, a retardation plate, a polarizing plate, and the like are arranged in a predetermined direction, but the illustration is omitted here.

このような構造を有する液晶装置の画像表示領域５１には、図２に示すように、データ線６ａ及び走査線３ａがそれぞれ縦横方向に複数本形成されており、各走査線３ａ、データ線６ａの交差部には、ＴＦＴ（薄膜トランジスタ）３０と、蓄積容量７０とからなる画素領域４１がマトリクス状に配列形成されている。画素領域４１内には、図示省略の画素電極が内接するように設けられている。このＴＦＴ３０のゲート及びソースは、それぞれ走査線３ａ、データ線６ａに接続され、ドレインは画素電極に接続されている。また、画素の保持特性を高めるべく付与されている蓄積容量７０は、画素電極と並列に接続されている。   In the image display area 51 of the liquid crystal device having such a structure, as shown in FIG. 2, a plurality of data lines 6a and a plurality of scanning lines 3a are respectively formed in the vertical and horizontal directions, and each of the scanning lines 3a and the data lines 6a is formed. Pixel regions 41 including TFTs (thin film transistors) 30 and storage capacitors 70 are arranged in a matrix at the intersections. A pixel electrode (not shown) is provided in the pixel region 41 so as to be inscribed therein. The gate and source of the TFT 30 are connected to the scanning line 3a and the data line 6a, respectively, and the drain is connected to the pixel electrode. In addition, the storage capacitor 70 provided to improve the retention characteristic of the pixel is connected in parallel with the pixel electrode.

図２に回路構成図で示したように、走査線駆動回路２０４は、主に垂直シフトレジスタから構成され、クロック信号線（図示略）を介して外部制御装置から入力される基準クロックに基づくパルス状の走査信号Ｇ１，Ｇ２，…Ｇｍを、一垂直走査期間内に線順次に走査線３ａに印加するようになっている。また、必要に応じて、容量線３ｂに対して所定の電圧、ないしパルス状の電気信号を印加できるようになっている。
データ線駆動回路２０１は、クロック信号線（図示略）を介して外部制御装置から入力される基準クロックに基づいて、各サンプリング駆動信号線１１１にサンプリング駆動信号Ｓ１，Ｓ２，…Ｓｎを順次供給する水平シフトレジスタ２０１ａと、画像信号線１１２を介して供給された画像信号ＶＩＤ１〜ＶＩＤ６をサンプリングするサンプリング回路２０１ｂとを備えて構成されている。 As shown in the circuit configuration diagram of FIG. 2, the scanning line driving circuit 204 is mainly composed of a vertical shift register, and a pulse based on a reference clock input from an external control device via a clock signal line (not shown). The scanning signals G1, G2,... Gm are applied to the scanning line 3a line-sequentially within one vertical scanning period. In addition, a predetermined voltage or a pulsed electric signal can be applied to the capacitor line 3b as necessary.
The data line driving circuit 201 sequentially supplies sampling driving signals S1, S2,... Sn to each sampling driving signal line 111 based on a reference clock input from an external control device via a clock signal line (not shown). A horizontal shift register 201a and a sampling circuit 201b for sampling the image signals VID1 to VID6 supplied via the image signal line 112 are provided.

サンプリング回路２０１ｂは、データ線毎に設けられたサンプリングスイッチ（回路用薄膜トランジスタ）１３１を備えており、各サンプリングスイッチ１３１は、水平シフトレジスタ１１０からサンプリング駆動信号Ｓ１，Ｓ２，…Ｓｎが入力されると、６つの画像信号線１１２のそれぞれについてサンプリングされた画像信号ＶＩＤ１〜ＶＩＤ６を６つの隣接するデータ線６ａからなるグループ毎に順次印加するようになっている。これにより、一水平走査期間（走査線駆動回路２０４により１本の走査線３ａに走査信号が供給されている期間）に、各データ線６ａに対してサンプリングされた画像信号が供給されるようになっている。   The sampling circuit 201b includes a sampling switch (circuit thin film transistor) 131 provided for each data line. Each sampling switch 131 receives sampling drive signals S1, S2,... Sn from the horizontal shift register 110. The image signals VID1 to VID6 sampled for each of the six image signal lines 112 are sequentially applied to each group of six adjacent data lines 6a. Thereby, the sampled image signal is supplied to each data line 6a in one horizontal scanning period (a period in which the scanning signal is supplied to one scanning line 3a by the scanning line driving circuit 204). It has become.

［画素の詳細構成］
次に、本実施形態の液晶装置の画素構成について図３から図７を参照して詳細に説明する。
図３は、ＴＦＴアレイ（アクティブマトリクス）基板１０上の１画素領域を示す平面構成図である。図４は、図３のＡ−Ａ’線に沿う断面構成図、図５は、図３のＢ−Ｂ’線に沿う断面構成図、図６は、図３のＣ−Ｃ’線に沿う断面構成図、図７は、図３のＤ−Ｄ’線に沿う断面構成図である。 [Detailed pixel configuration]
Next, the pixel configuration of the liquid crystal device of this embodiment will be described in detail with reference to FIGS.
FIG. 3 is a plan configuration diagram showing one pixel region on the TFT array (active matrix) substrate 10. 4 is a cross-sectional configuration diagram along line AA ′ in FIG. 3, FIG. 5 is a cross-sectional configuration diagram along line BB ′ in FIG. 3, and FIG. 6 is along CC line in FIG. FIG. 7 is a sectional configuration diagram taken along the line DD ′ of FIG.

図３に示すように、ＴＦＴアレイ基板１０上には、走査線（第１信号配線）３ａとデータ線（第２信号配線）６ａとが互いに交差して設けられており、走査線３ａに沿って延び、データ線６ａと交差する容量線（第３信号配線）３ｂが設けられている。上記データ線６ａと走査線３ａとによって区画された略矩形状の領域が、本液晶装置の画素領域４１である。
画素領域４１には、ＴＦＴ３０と蓄積容量７０とが形成されており、さらに画素領域４１とほぼ重なる位置には図示略の画素電極９が形成されている。ＴＦＴ３０は、大略矩形状部とＵ字型の枝部からなる平面形状の半導体層４２のうちＵ字型の枝部４２ｂを主体として構成されたものであり、蓄積容量７０は、前記半導体層４２の大略矩形状の部分（後述する蓄積容量電極４２ａ）を主体として構成されたものである。 As shown in FIG. 3, a scanning line (first signal wiring) 3a and a data line (second signal wiring) 6a are provided on the TFT array substrate 10 so as to cross each other, and along the scanning line 3a. A capacitor line (third signal line) 3b that extends and intersects with the data line 6a is provided. A substantially rectangular area defined by the data line 6a and the scanning line 3a is a pixel area 41 of the present liquid crystal device.
A TFT 30 and a storage capacitor 70 are formed in the pixel region 41, and a pixel electrode 9 (not shown) is formed at a position substantially overlapping the pixel region 41. The TFT 30 is composed mainly of a U-shaped branch portion 42b of a planar semiconductor layer 42 composed of a substantially rectangular portion and a U-shaped branch portion, and the storage capacitor 70 includes the semiconductor layer 42. This is mainly composed of a substantially rectangular portion (storage capacitor electrode 42a described later).

ＴＦＴ３０を構成する半導体層４２の枝部４２ｂは、その両枝の２箇所において図示左右方向に延びる走査線３ａと交差しており、この交差部分において走査線３ａはＴＦＴ３０のゲート電極（第１ゲート電極）３２，３３として機能する。すなわちＴＦＴ３０は、デュアルゲート（ダブルゲート）構造のＴＦＴである。半導体層４２の枝部４２ｂの一端は、データ線６ａとの交差部に設けられたソースコンタクトホール５５を介してデータ線６ａと電気的に接続されている。一方、枝部４２ｂの他端は画素領域４１の内側へ延びて、平面視略矩形状の蓄積容量電極４２ａと接続されている。蓄積容量電極４２ａは、前記走査線３ａと平行に延びる容量線３ｂと平面的に重なる位置に配置されている。   The branch part 42b of the semiconductor layer 42 constituting the TFT 30 intersects with the scanning line 3a extending in the left-right direction in the figure at two locations of both branches, and the scanning line 3a is the gate electrode (first gate) of the TFT 30 at this intersecting part. Electrode) 32, 33. That is, the TFT 30 is a TFT having a dual gate structure. One end of the branch portion 42b of the semiconductor layer 42 is electrically connected to the data line 6a through a source contact hole 55 provided at an intersection with the data line 6a. On the other hand, the other end of the branch part 42b extends to the inside of the pixel region 41 and is connected to a storage capacitor electrode 42a having a substantially rectangular shape in plan view. The storage capacitor electrode 42a is disposed at a position overlapping the capacitor line 3b extending in parallel with the scanning line 3a.

画素領域４１とほぼ重なる平面領域に形成される図示省略の画素電極９は、ＩＴＯ等の透明導電材料からなり、蓄積容量電極４２ａと平面的に重なる位置に設けられた略矩形状の中間電極層５８と、画素コンタクトホール５７を介して電気的に接続されている。また、ドレインコンタクトホール５６を介して中間電極層５８とＴＦＴ３０の半導体層４２とが電気的に接続されており、その結果、画素電極とＴＦＴ３０とが電気的に接続された構成となっている。   The pixel electrode 9 (not shown) formed in a planar region that substantially overlaps the pixel region 41 is made of a transparent conductive material such as ITO, and is a substantially rectangular intermediate electrode layer that is provided at a position that planarly overlaps the storage capacitor electrode 42a. 58 and the pixel contact hole 57 are electrically connected. Further, the intermediate electrode layer 58 and the semiconductor layer 42 of the TFT 30 are electrically connected via the drain contact hole 56. As a result, the pixel electrode and the TFT 30 are electrically connected.

画素領域４１には、蓄積容量電極４２ａと平面的に重なる位置に形成された略矩形状の導電膜パターンからなる下部容量配線１５ａが設けられている。また、走査線３ａに沿って延びる線状を成して半導体層４２の枝部４２ｂと一部平面的に重なる導電膜パターンからなるバックゲート電極（第２ゲート電極；バックゲート配線）１５ｂが設けられている。これら下部容量配線１５ａとバックゲート電極１５ｂとは、同一の遮光性材料を用いて、半導体層４２の下側の同じ配線層に形成されている。   The pixel region 41 is provided with a lower capacitor wiring 15a made of a substantially rectangular conductive film pattern formed at a position overlapping the storage capacitor electrode 42a in a plan view. In addition, a back gate electrode (second gate electrode; back gate wiring) 15b is provided which is formed in a linear shape extending along the scanning line 3a and is formed of a conductive film pattern partially overlapping the branch portion 42b of the semiconductor layer 42 in a planar manner. It has been. The lower capacitor wiring 15a and the back gate electrode 15b are formed in the same wiring layer below the semiconductor layer 42 using the same light shielding material.

バックゲート電極１５ｂは、半導体層４２と対向する位置にて、ＴＦＴ３０の第２ゲート電極として機能するものである。下部容量配線１５ａは、蓄積容量電極４２ａと平面的にほぼ重なって配置されており、上記した容量線３ｂとコンタクトホール６２を介して電気的に接続されている。   The back gate electrode 15 b functions as a second gate electrode of the TFT 30 at a position facing the semiconductor layer 42. The lower capacitor wiring 15 a is disposed so as to substantially overlap the storage capacitor electrode 42 a in plan view, and is electrically connected to the above-described capacitor line 3 b via the contact hole 62.

本実施形態では、このように容量線３ｂと下部容量配線１５ａとを電気的に接続するためのコンタクトホール（貫通孔）６２を画素領域４１の外縁部に設けることで、各層の段差による配線（特にデータ線６ａ）の断線や、配線間のクロストークを効果的に防止できるものとなっている。以下、図４及び図５を参照し、かかる作用効果について詳細に説明する。   In the present embodiment, a contact hole (through hole) 62 for electrically connecting the capacitor line 3b and the lower capacitor wire 15a is provided in the outer edge portion of the pixel region 41 in this way, so that a wiring (step ( In particular, disconnection of the data line 6a) and crosstalk between wirings can be effectively prevented. Hereinafter, such operational effects will be described in detail with reference to FIGS. 4 and 5.

図４に示す走査線３ａとデータ線６ａとの交差部分の断面構造を見ると、基板本体（基体）１０ａ上にバックゲート電極１５ｂをなす導電膜パターンが配置されており、その上面に第１信号配線である走査線３ａが接して配置されている。走査線３ａは、第１層間絶縁膜１２と絶縁薄膜（ゲート絶縁膜）２との積層膜（第１絶縁膜）に形成されたコンタクトホール（貫通孔）６１内にその一部を埋入するようにして形成されている。走査線３ａは、その表面に形成された第２層間絶縁膜１３（第２絶縁膜）で覆われており、その上にデータ線６ａが走査線３ａと直交するように図示左右方向に延びている。このように、第１層間絶縁膜１２及び絶縁薄膜２に形成されたコンタクトホール６１内に走査線３ａが埋設されていることで、かかる交差部における走査線３ａの膜厚に起因する段差がほぼ解消され、その結果、走査線３ａとデータ線６ａとの交差部の段差が従来よりも格段に小さくなっている。   Looking at the cross-sectional structure of the intersection between the scanning line 3a and the data line 6a shown in FIG. 4, the conductive film pattern forming the back gate electrode 15b is arranged on the substrate body (base) 10a, and the first surface is formed on the upper surface. A scanning line 3a which is a signal wiring is disposed in contact therewith. A part of the scanning line 3 a is embedded in a contact hole (through hole) 61 formed in a laminated film (first insulating film) of the first interlayer insulating film 12 and the insulating thin film (gate insulating film) 2. It is formed in this way. The scanning line 3a is covered with a second interlayer insulating film 13 (second insulating film) formed on the surface thereof, and the data line 6a extends in the horizontal direction in the figure so as to be orthogonal to the scanning line 3a. Yes. As described above, since the scanning line 3a is embedded in the contact hole 61 formed in the first interlayer insulating film 12 and the insulating thin film 2, there is almost no step due to the film thickness of the scanning line 3a at the intersection. As a result, the level difference at the intersection of the scanning line 3a and the data line 6a is much smaller than before.

また、図５に示す容量線３ｂとデータ線６ａとの交差部分の断面構造を見ると、基板本体１０ａ上に下部容量配線１５ａをなす導電膜パターンが配置されており、その上面に容量線３ｂが接して配置されている。容量線３ｂは、第１層間絶縁膜１２と絶縁薄膜２との積層膜（第１絶縁膜）に形成されたコンタクトホール（貫通孔）６２内に埋設されて配置されている。容量線３ｂ上は第２層間絶縁膜１３（第２絶縁膜）で覆われており、その上にデータ線６ａが容量線３ｂと直交するように延びている。容量線３ｂはコンタクトホール６２の表面形状に倣う断面形状に形成されている。このように、容量線３ｂがデータ線６ａとの交差部において第１層間絶縁膜１２に形成されたコンタクトホール６２内に埋設されていることで、当該交差部では容量線３ｂの膜厚に起因する段差がほぼ解消されており、その結果、容量線３ｂとデータ線６ａとの交差部の段差が従来よりも格段に小さくなっている。   Further, when viewing the cross-sectional structure of the intersection between the capacitor line 3b and the data line 6a shown in FIG. 5, a conductive film pattern forming the lower capacitor line 15a is disposed on the substrate body 10a, and the capacitor line 3b is formed on the upper surface thereof. Are placed in contact. The capacitor line 3b is buried and arranged in a contact hole (through hole) 62 formed in a laminated film (first insulating film) of the first interlayer insulating film 12 and the insulating thin film 2. The capacitor line 3b is covered with a second interlayer insulating film 13 (second insulating film), and the data line 6a extends so as to be orthogonal to the capacitor line 3b. The capacitor line 3 b is formed in a cross-sectional shape that follows the surface shape of the contact hole 62. As described above, since the capacitor line 3b is buried in the contact hole 62 formed in the first interlayer insulating film 12 at the intersection with the data line 6a, the capacitor line 3b is caused by the film thickness of the capacitor line 3b at the intersection. As a result, the level difference at the intersection of the capacitor line 3b and the data line 6a is much smaller than that of the conventional level.

次に、図６に示す画素領域部分の断面構造を見ると、ＴＦＴアレイ基板１０は、例えば石英、ガラス、プラスチック等からなる基板本体（基体）１０ａの一面側に、下地絶縁膜１１と、この下地絶縁膜１１上に形成された導電膜パターンからなる下部容量配線１５ａ及びバックゲート電極１５ｂとを有している。下部容量配線１５ａ及びバックゲート電極１５ｂ上を含む下地絶縁膜１１上に、第１層間絶縁膜１２が形成されており、第１層間絶縁膜１２上にＴＦＴ３０の主要部を成す半導体層４２が設けられている。半導体層４２を覆って絶縁薄膜２が形成されている。
本実施形態において、下地絶縁膜１１は、導電膜パターンのパターニング工程におけるオーバーエッチングに対するバッファ層として機能するものであり、第１層間絶縁膜１２は、下部容量配線１５ａ及びバックゲート電極１５ｂと、半導体層４２とを絶縁するものである。またこれらの下地絶縁膜１１及び第１層間絶縁膜１２は、基板本体１０ａの表面の荒れや汚染等に起因するＴＦＴ３０の特性劣化を抑える作用をも奏する。 Next, looking at the cross-sectional structure of the pixel region portion shown in FIG. 6, the TFT array substrate 10 has a base insulating film 11 and a base insulating film 11 on one side of a substrate body (base) 10a made of, for example, quartz, glass, plastic, or the like. It has a lower capacitor wiring 15 a and a back gate electrode 15 b made of a conductive film pattern formed on the base insulating film 11. A first interlayer insulating film 12 is formed on the base insulating film 11 including the lower capacitor wiring 15 a and the back gate electrode 15 b, and a semiconductor layer 42 constituting the main part of the TFT 30 is provided on the first interlayer insulating film 12. It has been. An insulating thin film 2 is formed so as to cover the semiconductor layer 42.
In the present embodiment, the base insulating film 11 functions as a buffer layer against overetching in the patterning process of the conductive film pattern. The first interlayer insulating film 12 includes the lower capacitor wiring 15a and the back gate electrode 15b, a semiconductor The layer 42 is insulated. In addition, the base insulating film 11 and the first interlayer insulating film 12 also have an effect of suppressing deterioration in characteristics of the TFT 30 due to surface roughness or contamination of the substrate body 10a.

半導体層４２のうち、絶縁薄膜２を介した枝部４２ｂ上には、ゲート電極３２，３３が形成されており、蓄積容量電極４２ａ上には容量線３ｂが形成されている。したがって絶縁薄膜２は、ゲート電極３２，３３と平面的に重なる位置ではＴＦＴ３０のゲート絶縁膜として機能し、容量線３ｂと蓄積容量電極４２ａとに挟まれた領域では、蓄積容量７０の誘電体膜として機能するものとなっている。
図示のように、本実施形態のＴＦＴ３０はデュアルゲート構造を有しており、かつＬＤＤ構造を有している。より詳細には、枝部４２ｂのゲート電極３２，３３と対向する領域に、それぞれＴＦＴ３０のチャネル領域１ａが形成されている。これら２箇所のチャネル領域１ａは、それぞれＬＤＤ部を成す低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに挟まれるようにして配置されており、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃの外側には、高濃度ソース領域１ｄと、高濃度ドレイン領域１ｅと、高濃度ソース／ドレイン領域１ｆとが形成されている。 In the semiconductor layer 42, gate electrodes 32 and 33 are formed on the branch portion 42b with the insulating thin film 2 interposed therebetween, and a capacitor line 3b is formed on the storage capacitor electrode 42a. Therefore, the insulating thin film 2 functions as a gate insulating film of the TFT 30 in a position where the gate electrodes 32 and 33 are planarly overlapped, and a dielectric film of the storage capacitor 70 in a region sandwiched between the capacitor line 3b and the storage capacitor electrode 42a. As a function.
As shown in the figure, the TFT 30 of this embodiment has a dual gate structure and an LDD structure. More specifically, the channel region 1a of the TFT 30 is formed in the region facing the gate electrodes 32 and 33 of the branch part 42b. These two channel regions 1a are arranged so as to be sandwiched between the low-concentration source region 1b and the low-concentration drain region 1c forming the LDD part, respectively, and are outside the low-concentration source region 1b and the low-concentration drain region 1c. Are formed with a high concentration source region 1d, a high concentration drain region 1e, and a high concentration source / drain region 1f.

本実施形態に係る半導体層４２は多結晶シリコンにより形成されており、基板上に成膜したアモルファスシリコンを、レーザーアニール法や、Ｎｉ助長固相成長法等のガラス基板の融点より低い低温プロセスにより多結晶化したものを用いることが好ましい。
ゲート電極３２，３３、容量線３ｂ、及び絶縁薄膜２を覆って第２層間絶縁膜（第２絶縁膜）１３が形成されており、第２層間絶縁膜１３上には、中間電極層５８が形成されている。中間電極層５８と同層には、図７にも示すように、データ線６ａが形成されている。データ線６ａ及び中間電極層５８は、例えばＡｌ等の低抵抗金属を用いて形成される。 The semiconductor layer 42 according to the present embodiment is formed of polycrystalline silicon, and amorphous silicon formed on the substrate is subjected to a low temperature process lower than the melting point of the glass substrate such as laser annealing or Ni-assisted solid phase growth. It is preferable to use a polycrystallized one.
A second interlayer insulating film (second insulating film) 13 is formed so as to cover the gate electrodes 32 and 33, the capacitor line 3b, and the insulating thin film 2, and an intermediate electrode layer 58 is formed on the second interlayer insulating film 13. Is formed. In the same layer as the intermediate electrode layer 58, data lines 6a are formed as shown in FIG. The data line 6a and the intermediate electrode layer 58 are formed using a low resistance metal such as Al.

上記データ線６ａは、図３に示したソースコンタクトホール５５を介して半導体層４２の高濃度ソース領域１ｄと電気的に接続されている。したがってソースコンタクトホール５５は、絶縁薄膜２と第２層間絶縁膜１３とを貫通して形成されたものである。
また、第２層間絶縁膜１３と絶縁薄膜２とを貫通して半導体層４２に達するドレインコンタクトホール５６が形成されており、ドレインコンタクトホール５６を介して中間電極層５８と半導体層４２の高濃度ドレイン領域１ｅとが電気的に接続されている。 The data line 6a is electrically connected to the high concentration source region 1d of the semiconductor layer 42 via the source contact hole 55 shown in FIG. Therefore, the source contact hole 55 is formed through the insulating thin film 2 and the second interlayer insulating film 13.
Further, a drain contact hole 56 that penetrates the second interlayer insulating film 13 and the insulating thin film 2 and reaches the semiconductor layer 42 is formed, and the intermediate electrode layer 58 and the semiconductor layer 42 are highly concentrated through the drain contact hole 56. The drain region 1e is electrically connected.

中間電極層５８（及びデータ線６ａ）を含む第２層間絶縁膜１３上には、第３層間絶縁膜１４が形成されており、第３層間絶縁膜１４上に画素電極９が形成されている。そして、前記中間電極層５８の平面領域において、上記第３層間絶縁膜１４を貫通して中間電極層５８に達する画素コンタクトホール５７が形成されており、画素コンタクトホール５７を介して画素電極９と中間電極層５８とが電気的に接続されている。以上の構成により、中間電極層５８を介して半導体層４２の高濃度ドレイン領域１ｅと画素電極９とが電気的に接続されている。また、画素電極９及び第３層間絶縁膜１４上に、ラビング処理等の配向処理が施されたポリイミド膜などからなる配向膜１７が設けられている。   A third interlayer insulating film 14 is formed on the second interlayer insulating film 13 including the intermediate electrode layer 58 (and the data line 6a), and a pixel electrode 9 is formed on the third interlayer insulating film 14. . A pixel contact hole 57 that penetrates through the third interlayer insulating film 14 and reaches the intermediate electrode layer 58 is formed in a planar region of the intermediate electrode layer 58, and is connected to the pixel electrode 9 through the pixel contact hole 57. The intermediate electrode layer 58 is electrically connected. With the above configuration, the high concentration drain region 1 e of the semiconductor layer 42 and the pixel electrode 9 are electrically connected via the intermediate electrode layer 58. Further, an alignment film 17 made of a polyimide film or the like subjected to an alignment process such as a rubbing process is provided on the pixel electrode 9 and the third interlayer insulating film 14.

半導体層４２と基板本体１０ａとの間の配線層に設けられたバックゲート電極１５ｂは、ＴＦＴ３０のチャネル領域を基板本体１０ａ側から覆うように形成されており、基板本体１０ａ側からＴＦＴ３０に入射する光を遮断する遮光層としても機能する。また、バックゲート電極１５ｂは、半導体層４２と平面的に重なる領域でＴＦＴ３０の第２ゲート電極として機能し、例えばバックゲート電極１５ｂに対して、負の電位を与えることで、ＴＦＴ３０のオフリーク電流を抑えることができる。また、バックゲート電極１５ｂを負電位としない場合も、定電位に保持することで、ＴＦＴ３０の動作を安定化することが可能である。
さらに、本実施形態の液晶装置では、ＴＦＴ３０をマルチゲート構造とすることにより、１つのチャネル領域１ａの両側の電圧を低減し、オフリーク電流を低減しており、また各チャネル領域１ａを挟んで両側に低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃを形成したＬＤＤ構造を採用したことでオフ電流を低減することができるようになっている。 The back gate electrode 15b provided in the wiring layer between the semiconductor layer 42 and the substrate body 10a is formed so as to cover the channel region of the TFT 30 from the substrate body 10a side, and enters the TFT 30 from the substrate body 10a side. It also functions as a light shielding layer that blocks light. Further, the back gate electrode 15b functions as a second gate electrode of the TFT 30 in a region overlapping with the semiconductor layer 42 in a plane. For example, by applying a negative potential to the back gate electrode 15b, the off-leak current of the TFT 30 is reduced. Can be suppressed. Even when the back gate electrode 15b is not set to a negative potential, the operation of the TFT 30 can be stabilized by maintaining the constant potential.
Furthermore, in the liquid crystal device of this embodiment, the TFT 30 has a multi-gate structure, thereby reducing the voltage on both sides of one channel region 1a and reducing off-leakage current. Since the LDD structure in which the low concentration source region 1b and the low concentration drain region 1c are formed is employed, the off-current can be reduced.

図６及び図７に示すように、本実施形態の液晶装置では、半導体層４２の高濃度ドレイン領域１ｅが画素領域４１の中央部側へ延出されて形成された蓄積容量電極４２ａの平面領域において、絶縁薄膜２及び層間絶縁膜１２〜１４を介して導電材料からなる複数の配線部材が積層されて蓄積容量７０を構成している。
より詳細には、蓄積容量７０の形成領域において、上記蓄積容量電極４２ａの下層側には、第１層間絶縁膜１２を介して下部容量配線１５ａが対向配置されている。蓄積容量電極４２ａ上には、絶縁薄膜２を介して容量線３ｂが対向配置されており、さらに容量線３ｂと中間電極層５８とが第２層間絶縁膜１３を介して対向配置されている。そして、蓄積容量電極４２ａを挟持する下部容量配線１５ａと容量線３ｂとは、図５に示したように、容量線３ｂとデータ線６ａとの交差部に対応して設けられたコンタクトホール６２を介して電気的に接続されており、容量線３ｂを挟持する蓄積容量電極４２ａと中間電極層５８とは、図６に示すドレインコンタクトホール５６を介して電気的に接続されている。 As shown in FIGS. 6 and 7, in the liquid crystal device of this embodiment, the planar region of the storage capacitor electrode 42 a formed by extending the high concentration drain region 1 e of the semiconductor layer 42 toward the center of the pixel region 41. , A plurality of wiring members made of a conductive material are laminated via the insulating thin film 2 and the interlayer insulating films 12 to 14 to constitute the storage capacitor 70.
More specifically, in the formation region of the storage capacitor 70, the lower capacitor wiring 15a is disposed opposite to the lower layer side of the storage capacitor electrode 42a with the first interlayer insulating film 12 interposed therebetween. On the storage capacitor electrode 42 a, the capacitor line 3 b is disposed opposite to the insulating thin film 2, and the capacitor line 3 b and the intermediate electrode layer 58 are disposed opposite to each other via the second interlayer insulating film 13. As shown in FIG. 5, the lower capacitor wiring 15a and the capacitor line 3b sandwiching the storage capacitor electrode 42a have a contact hole 62 provided corresponding to the intersection of the capacitor line 3b and the data line 6a. The storage capacitor electrode 42a sandwiching the capacitor line 3b and the intermediate electrode layer 58 are electrically connected through the drain contact hole 56 shown in FIG.

このように、蓄積容量７０は下部容量配線１５ａと、蓄積容量電極４２ａとからなる第１の蓄積容量部と、蓄積容量電極４２ａと容量線３ｂとからなる第２の蓄積容量部と、容量線３ｂと中間電極層５８とからなる第３の蓄積容量部とを層厚方向に重畳した積層構造を有している。この構成により、蓄積容量７０では、画素領域４１内に占める平面積を節約しつつ、大きな容量が得られるようになっておる。その結果、本実施形態の液晶装置は、画素領域４１の開口率を高めることができ、画素ピッチを狭くして高精細化した際にも明るい表示が得られるものとなっている。   As described above, the storage capacitor 70 includes the first storage capacitor unit including the lower capacitor line 15a and the storage capacitor electrode 42a, the second storage capacitor unit including the storage capacitor electrode 42a and the capacitor line 3b, and the capacitor line. 3b and a third storage capacitor portion composed of the intermediate electrode layer 58 are stacked in the layer thickness direction. With this configuration, the storage capacitor 70 can obtain a large capacity while saving the plane area occupied in the pixel region 41. As a result, the liquid crystal device of the present embodiment can increase the aperture ratio of the pixel region 41, and a bright display can be obtained even when the pixel pitch is narrowed to increase the definition.

また、本実施形態の液晶装置では、図３及び図７に示すように、下部容量配線１５ａ、蓄積容量電極４２ａ、容量線３ｂ、及び中間電極層５８の平面領域において、蓄積容量７０を形成している領域が、基板本体１０ａ側から順次小さく（狭く）なるように形成されている。これにより、１つの部材上に積層される部材の形成領域が、下層側の絶縁膜の段差に掛からないようにすることができ、段差部分で絶縁膜が薄く成膜されることに起因する容量リークを防止することができる。   Further, in the liquid crystal device of the present embodiment, as shown in FIGS. 3 and 7, the storage capacitor 70 is formed in the planar region of the lower capacitor wiring 15a, the storage capacitor electrode 42a, the capacitor line 3b, and the intermediate electrode layer 58. The region is formed so as to become smaller (narrower) sequentially from the substrate body 10a side. As a result, the formation region of the member laminated on one member can be prevented from covering the step of the insulating film on the lower layer side, and the capacitance resulting from the thin formation of the insulating film at the step portion. Leakage can be prevented.

他方、対向基板２０は、基板本体２０ａの液晶層５０側にベタ状に形成された共通電極２１と、この共通電極２１を覆って形成された配向膜２２とを備えている。共通電極２１は、ＩＴＯ等の透明導電材料により形成でき、配向膜２２は、先のＴＦＴアレイ基板１０の配向膜１７と同様の構成とすることができる。また、カラー表示を行う場合には、各画素領域４１に対応して例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の色材層を備えたカラーフィルタを基板本体１０ａ又は２０ａ上に形成すればよい。   On the other hand, the counter substrate 20 includes a common electrode 21 formed in a solid shape on the liquid crystal layer 50 side of the substrate body 20 a and an alignment film 22 formed so as to cover the common electrode 21. The common electrode 21 can be formed of a transparent conductive material such as ITO, and the alignment film 22 can have the same configuration as the alignment film 17 of the TFT array substrate 10 described above. Further, when performing color display, a color filter including, for example, R (red), G (green), and B (blue) color material layers corresponding to each pixel region 41 is provided on the substrate body 10a or 20a. What is necessary is just to form.

上記構成の画像表示領域を備えた本実施形態の液晶装置では、データ線６ａと走査線３ａとの交差部に対応してコンタクトホール６１が形成され、データ線６ａと容量線３ｂとの交差部に対応してコンタクトホール６２が形成されているので、これらのコンタクトホール６１，６２に、下層側の配線である走査線３ａ及び容量線３ｂを一部埋設することができ、走査線３ａ及び容量線３ｂの膜厚に起因して生じる段差を解消することができる。これにより、データ線６ａをほぼ平坦な面上に形成することが可能になり、段差によるデータ線６ａの断線等を防止できる。   In the liquid crystal device of the present embodiment having the image display area having the above-described configuration, the contact hole 61 is formed corresponding to the intersection of the data line 6a and the scanning line 3a, and the intersection of the data line 6a and the capacitance line 3b. Since the contact holes 62 are formed corresponding to the contact holes 61, 62, the scanning lines 3a and the capacitor lines 3b, which are lower-layer wirings, can be partially embedded in the contact holes 61, 62. Steps caused by the film thickness of the line 3b can be eliminated. As a result, the data line 6a can be formed on a substantially flat surface, and disconnection of the data line 6a due to a step can be prevented.

また、上記コンタクトホール６１，６２の形成領域においては、図４及び図５に示したように、第２層間絶縁膜１３が形成される絶縁薄膜２及び走査線３ａ、容量線３ｂ上がほぼ平坦化されているので、走査線３ａ及び容量線３ｂを覆う第２層間絶縁膜１３の付き回りも良好なものとなり、データ線６ａと走査線３ａ、容量線３ｂとの間に生じる寄生容量を小さくでき、走査線３ａ、データ線６ａの双方で良好な信号特性を得ることができる。   In the formation region of the contact holes 61 and 62, as shown in FIGS. 4 and 5, the insulating thin film 2 on which the second interlayer insulating film 13 is formed, the scanning line 3a, and the capacitor line 3b are substantially flat. Therefore, the second interlayer insulating film 13 covering the scanning line 3a and the capacitance line 3b is also improved, and the parasitic capacitance generated between the data line 6a, the scanning line 3a and the capacitance line 3b is reduced. Thus, good signal characteristics can be obtained on both the scanning line 3a and the data line 6a.

また本実施形態では、コンタクトホール６１，６２内に一部埋入される走査線３ａ及び容量線３ｂは、その延在方向において切断されないので、絶縁膜を介した他の層に設けた架橋配線を利用する構成のように配線抵抗が上昇することもなく、良好な信号特性を得られるものとなっている。
さらに、コンタクトホール６１は、ＴＦＴ３０の第１ゲート電極となる走査線３ａと、ＴＦＴ３０の第２ゲート電極となるバックゲート電極１５ｂとを電気的に接続する貫通孔として機能し、コンタクトホール６２は、蓄積容量７０の一の電極を構成する容量線３ｂと、蓄積容量７０の他の一の電極を構成する下部容量配線１５ａとを電気的に接続する貫通孔として機能するものとなっている。このように、コンタクトホール６１，６２は、データ線６ａの延在領域を平坦化する機能のみならず、複数の機能を具備するものとなっているので、本実施形態の構成は製造工程の効率化に極めて有効な構成である。 Further, in the present embodiment, the scanning lines 3a and the capacitor lines 3b partially embedded in the contact holes 61 and 62 are not cut in the extending direction, so that the bridging wiring provided in another layer through the insulating film As in the configuration using, good signal characteristics can be obtained without increasing the wiring resistance.
Further, the contact hole 61 functions as a through hole that electrically connects the scanning line 3 a serving as the first gate electrode of the TFT 30 and the back gate electrode 15 b serving as the second gate electrode of the TFT 30. The capacitor line 3b that constitutes one electrode of the storage capacitor 70 and the lower capacitor wiring 15a that constitutes another electrode of the storage capacitor 70 function as a through hole. As described above, the contact holes 61 and 62 have not only a function of flattening the extension region of the data line 6a but also a plurality of functions. This is an extremely effective configuration.

以上詳細に説明したように、本実施形態の液晶装置は、高速応答化と高開口率を同時に実現でき、また高歩留まりに製造可能なものとなっている。特に、有機ＥＬ装置や、画素内ＲＡＭ、多色ＣＦを備えた液晶装置のような配線の交差部が多い電気光学装置や、画素ピッチが小さくなり開口率がとり難い高精細の液晶装置に用いて好適なものである。   As described above in detail, the liquid crystal device according to the present embodiment can simultaneously achieve a high speed response and a high aperture ratio, and can be manufactured with a high yield. In particular, it is used in organic EL devices, electro-optical devices with many wiring intersections, such as in-pixel RAM and liquid crystal devices with multicolored CF, and high-definition liquid crystal devices in which the pixel pitch is small and the aperture ratio is difficult to obtain. And suitable.

なお、本実施形態では、第１層間絶縁膜１２と絶縁薄膜２との積層膜（第１絶縁膜）に貫設したコンタクトホール６１，６２によって、走査線３ａ及び容量線３ｂの膜厚に起因する段差を緩和する構成について説明したが、走査線３ａとデータ線６ａとの交差部、及び容量線３ｂとデータ線６ａとの交差部に対応する位置の基板本体１０ａの表面に凹部が形成されていてもよい。このような構成とすれば、上記各交差部における段差をさらに低減でき、液晶装置の信頼性をさらに高めることができる。   In the present embodiment, the contact holes 61 and 62 penetrating the laminated film (first insulating film) of the first interlayer insulating film 12 and the insulating thin film 2 are caused by the film thickness of the scanning line 3a and the capacitor line 3b. Although the structure for reducing the level difference is described, a recess is formed on the surface of the substrate body 10a at a position corresponding to the intersection between the scanning line 3a and the data line 6a and the intersection between the capacitance line 3b and the data line 6a. It may be. With such a configuration, the level difference at each intersection can be further reduced, and the reliability of the liquid crystal device can be further improved.

また、走査線３ａとバックゲート電極１５ｂとの電気的接続や、容量線３ｂと下部容量配線１５ａとの電気的接続を形成する必要がない場合には、走査線３ａとデータ線６ａとの交差部、及び容量線３ｂとデータ線６ａとの交差部に対応する位置の基板本体１０ａの表面に凹部を形成し、上記コンタクトホール６１，６２を省略した構成も採用できる。この場合、基板本体１０ａ表面の凹部に倣って、下地絶縁膜１１、バックゲート電極１５ｂ（下部容量配線１５ａ）、第１層間絶縁膜１２、及び絶縁薄膜２が積層された上に凹部が形成されるようにすることができるので、この絶縁薄膜２表面の凹部に走査線３ａ及び容量線３ｂの一部を埋設することで、走査線３ａとデータ線６ａとの交差部、及び容量線３ｂとデータ線６ａとの交差部における段差を緩和することができ、データ線６ａの断線等を防止する効果を得ることができる。   Further, when it is not necessary to form an electrical connection between the scanning line 3a and the back gate electrode 15b or an electrical connection between the capacitive line 3b and the lower capacitive line 15a, the intersection of the scanning line 3a and the data line 6a. A configuration in which a recess is formed on the surface of the substrate body 10a at a position corresponding to the intersection of the capacitor line 3b and the data line 6a, and the contact holes 61 and 62 are omitted can be adopted. In this case, following the recess on the surface of the substrate body 10a, the recess is formed on the base insulating film 11, the back gate electrode 15b (lower capacitor wiring 15a), the first interlayer insulating film 12, and the insulating thin film 2 laminated. Therefore, by embedding a part of the scanning line 3a and the capacitance line 3b in the concave portion on the surface of the insulating thin film 2, the intersection between the scanning line 3a and the data line 6a and the capacitance line 3b The step at the intersection with the data line 6a can be relaxed, and the effect of preventing disconnection of the data line 6a can be obtained.

また本発明は、基板本体１０ａの表面に走査線３ａ（第１配線）や容量線３ｂ（第３配線）が直接形成されている場合にも適用することができる。この場合には、走査線３ａとデータ線６ａとの交差部、及び容量線３ｂとデータ線６ａとの交差部に対応する位置の基板本体１０ａの表面に、走査線３ａ、容量線３ｂを一部埋設するための凹部を形成すればよく、かかる凹部によって走査線３ａとデータ線６ａとの交差部、及び容量線３ｂとデータ線６ａとの交差部における段差を良好に緩和することができ、データ線６ａの断線等を効果的に防止することができる。   The present invention can also be applied to the case where the scanning line 3a (first wiring) and the capacitance line 3b (third wiring) are directly formed on the surface of the substrate body 10a. In this case, the scanning line 3a and the capacitance line 3b are placed on the surface of the substrate body 10a at a position corresponding to the intersection between the scanning line 3a and the data line 6a and the intersection between the capacitance line 3b and the data line 6a. It suffices to form a recess for embedding the portion, and the recess can satisfactorily relax the step at the intersection between the scanning line 3a and the data line 6a and the intersection between the capacitance line 3b and the data line 6a. The disconnection of the data line 6a can be effectively prevented.

以下、第１の実施形態に係るＴＦＴアレイ基板１０の製造工程の概略について簡単に説明する。なお、以下の説明では特に明示しない限り図６を参照するものとする。
（１）まず、下地絶縁膜１１が形成された基板本体１０ａ上に、遮光性の導電材料からなる導電膜パターンを形成することで、バックゲート電極１５ｂと下部容量配線１５ａとを形成する。
（２）次に、バックゲート電極１５ｂ及び下部容量配線１５ａと半導体層４２との間に、第１層間絶縁膜１２を成膜し、その上に非晶質シリコン（ａ−Ｓｉ）膜を成膜する。
（３）次に、上記ａ−Ｓｉ膜にレーザビームを照射して加熱し、ａ−Ｓｉを結晶化させて多結晶シリコン（ｐ−Ｓｉ）膜とする。
（４）次に、ｐ−Ｓｉを所定平面形状にパターニングし、パターニング後のｐ−Ｓｉ膜に各種不純物を所定量注入し、半導体層４２（蓄積容量電極４２ａ、枝部４２ｂ）を形成する。
（５）次に、半導体層４２を覆って、ＴＦＴ３０のゲート絶縁膜及び蓄積容量７０の誘電体膜となる絶縁薄膜２を形成する。
（６）次に、絶縁薄膜２及び第１層間絶縁膜１２を貫通するコンタクトホールを形成する。具体的には、図３に示したように、前記両絶縁膜を貫通してバックゲート電極１５ｂに達するコンタクトホール６１と、下部容量配線１５ａに達するコンタクトホール６２とをそれぞれ開口する。
（７）次に、絶縁薄膜２上に、走査線３ａと容量線３ｂとなる導電膜を成膜し、図３に示した平面形状にパターニングする。このとき、走査線３ａがコンタクトホール６１内に一部埋設され、走査線３ａとバックゲート電極１５ｂとが電気的に接続される。また、容量線３ｂがコンタクトホール６２内に一部埋設され、容量線３ｂと下部容量配線１５ａとが電気的に接続される。
（８）次に、走査線３ａ、容量線３ｂ、及び絶縁薄膜２を覆うように第２層間絶縁膜１３を形成した後、第２層間絶縁膜１３上に、図３に示した平面形状のデータ線６ａ及び中間導電層５８をパターン形成する。このとき、データ線６ａは、前記コンタクトホール６１，６２上を通過するように形成される。走査線３ａ及び容量線３ｂの膜厚に起因する段差は、前記コンタクトホール６１，６２内にそれぞれ走査線３ａ、３ｂが埋設されていることからほぼ解消されており、その結果データ線６ａは、良好な平坦性を有して形成される。
（９）以後は、通常の低温ポリシリコンＴＦＴを有するＴＦＴアレイ基板の製造工程と同様である。 The outline of the manufacturing process of the TFT array substrate 10 according to the first embodiment will be briefly described below. In the following description, FIG. 6 will be referred to unless otherwise specified.
(1) First, a back gate electrode 15b and a lower capacitor wiring 15a are formed by forming a conductive film pattern made of a light-shielding conductive material on the substrate body 10a on which the base insulating film 11 is formed.
(2) Next, a first interlayer insulating film 12 is formed between the back gate electrode 15b and the lower capacitor wiring 15a and the semiconductor layer 42, and an amorphous silicon (a-Si) film is formed thereon. Film.
(3) Next, the a-Si film is irradiated with a laser beam and heated to crystallize a-Si to form a polycrystalline silicon (p-Si) film.
(4) Next, p-Si is patterned into a predetermined planar shape, and a predetermined amount of various impurities are implanted into the patterned p-Si film to form the semiconductor layer 42 (storage capacitor electrode 42a, branch portion 42b).
(5) Next, the insulating thin film 2 that covers the semiconductor layer 42 and serves as the gate insulating film of the TFT 30 and the dielectric film of the storage capacitor 70 is formed.
(6) Next, a contact hole penetrating the insulating thin film 2 and the first interlayer insulating film 12 is formed. Specifically, as shown in FIG. 3, a contact hole 61 reaching the back gate electrode 15b through both the insulating films and a contact hole 62 reaching the lower capacitor wiring 15a are opened.
(7) Next, a conductive film to be the scanning lines 3a and the capacitance lines 3b is formed on the insulating thin film 2, and patterned into the planar shape shown in FIG. At this time, the scanning line 3a is partially embedded in the contact hole 61, and the scanning line 3a and the back gate electrode 15b are electrically connected. Further, the capacitor line 3b is partially embedded in the contact hole 62, and the capacitor line 3b and the lower capacitor line 15a are electrically connected.
(8) Next, after the second interlayer insulating film 13 is formed so as to cover the scanning lines 3 a, the capacitor lines 3 b, and the insulating thin film 2, the planar shape shown in FIG. 3 is formed on the second interlayer insulating film 13. The data line 6a and the intermediate conductive layer 58 are patterned. At this time, the data line 6 a is formed so as to pass over the contact holes 61 and 62. The step due to the film thickness of the scanning line 3a and the capacitance line 3b is almost eliminated because the scanning lines 3a and 3b are embedded in the contact holes 61 and 62, respectively. As a result, the data line 6a is It is formed with good flatness.
(9) Subsequent steps are the same as those for manufacturing a TFT array substrate having a normal low-temperature polysilicon TFT.

（第２の実施形態）
図８は、第２の実施形態に係る液晶装置を構成するＴＦＴアレイ（アクティブマトリクス）基板４０上の１画素領域を示す平面構成図であり、図９は、図８のＥ−Ｅ’線に沿う断面構成図である。
なお、本実施形態の液晶装置は、図１から図７を参照して説明した第１実施形態の液晶装置において、ＴＦＴアレイ基板１０に代えて以下に説明するＴＦＴアレイ基板４０を用いたものである。 (Second Embodiment)
FIG. 8 is a plan view showing one pixel region on the TFT array (active matrix) substrate 40 constituting the liquid crystal device according to the second embodiment, and FIG. 9 is taken along line EE ′ of FIG. FIG.
The liquid crystal device according to the present embodiment uses the TFT array substrate 40 described below in place of the TFT array substrate 10 in the liquid crystal device according to the first embodiment described with reference to FIGS. is there.

このＴＦＴアレイ基板４０と、先の第１の実施形態に係るＴＦＴアレイ基板１０との異なる点は、（１）ＴＦＴ３０を構成する部分のバックゲート電極１５ｂが走査線３ａとは別のバックゲート配線として形成されていること、（２）蓄積容量７０を構成する下部容量配線１５ａが容量線３ｂと接続されていないこと、（３）データ線６ａと走査線３ａ、容量線３ｂとが交差する位置に島状の導電膜パターンが形成されていることにある。
本実施形態の液晶装置の全体構成は図１に示したものと同様であり、ＴＦＴアレイ基板４０における各層の積層構造もＴＦＴアレイ基板１０と概略同様である。図８及び図９に示す各構成部材のうち図１から図７に示した第１実施形態の液晶装置と共通のものには同一の符号を付して説明を省略することとする。 The difference between the TFT array substrate 40 and the TFT array substrate 10 according to the first embodiment is that (1) the back gate electrode 15b of the portion constituting the TFT 30 is different from the scanning line 3a. (2) the lower capacitor wiring 15a constituting the storage capacitor 70 is not connected to the capacitor line 3b, and (3) a position where the data line 6a intersects with the scanning line 3a and the capacitor line 3b. The island-shaped conductive film pattern is formed on the surface.
The overall configuration of the liquid crystal device of the present embodiment is the same as that shown in FIG. 1, and the laminated structure of each layer in the TFT array substrate 40 is substantially the same as that of the TFT array substrate 10. 8 and 9 that are the same as those of the liquid crystal device according to the first embodiment shown in FIGS. 1 to 7 are denoted by the same reference numerals and description thereof is omitted.

図８に示すように、本実施形態に係るＴＦＴアレイ基板４０では、ＴＦＴ３０を構成する部分のバックゲート電極１５ｂは、走査線３ａに沿って延びる蛇行形状の配線を成しており、図８左右方向に配列された複数の画素領域に跨って延在するバックゲート配線を構成している。そして、ＴＦＴ３０の形成位置でのみ走査線３ａと平面的に重なって配置され、当該部分を外れると走査線３ａから離れ、走査線３ａに平行して延び、走査線３ａとは異なる位置でデータ線６ａと交差している。   As shown in FIG. 8, in the TFT array substrate 40 according to the present embodiment, the back gate electrode 15b constituting the TFT 30 forms a meandering wiring extending along the scanning line 3a. A back gate wiring extending across a plurality of pixel regions arranged in the direction is configured. Then, it is arranged so as to overlap the scanning line 3a only at the position where the TFT 30 is formed. When the TFT 30 is removed, the data line is separated from the scanning line 3a and extends in parallel to the scanning line 3a. Crosses 6a.

ここで、図９を参照してデータ線６ａと走査線３ａ等との交差部の構造について説明する。図９には、走査線３ａ、バックゲート電極１５ｂ及び半導体層４２の枝部４２ｂが、データ線６ａと交差する部分の断面構造が示されている。
図９に示すように、下地絶縁膜１１が形成された基板本体１０ａ上に、バックゲート電極１５ｂと、島状の導電膜パターンである島状導電膜１５ｃが形成されており、これらバックゲート電極１５ｂと島状導電膜１５ｃを覆って第１層間絶縁膜１２及び絶縁薄膜２が形成されている。同図左側に示された枝部４２ｂは、図８に示す半導体層４２のうち平面視略Ｕ字型の枝部４２ｂの図示左側の先端部に対応しており、半導体層４２は第１層間絶縁膜１２と絶縁薄膜２との間に設けられている。 Here, the structure of the intersection of the data line 6a and the scanning line 3a will be described with reference to FIG. FIG. 9 shows a cross-sectional structure of a portion where the scanning line 3a, the back gate electrode 15b, and the branch part 42b of the semiconductor layer 42 intersect with the data line 6a.
As shown in FIG. 9, a back gate electrode 15b and an island-like conductive film 15c that is an island-like conductive film pattern are formed on a substrate body 10a on which the base insulating film 11 is formed. A first interlayer insulating film 12 and an insulating thin film 2 are formed so as to cover 15b and the island-shaped conductive film 15c. The branch part 42b shown on the left side of the figure corresponds to the tip part on the left side of the substantially U-shaped branch part 42b in plan view of the semiconductor layer 42 shown in FIG. It is provided between the insulating film 12 and the insulating thin film 2.

第１層間絶縁膜１２と絶縁薄膜２とからなる積層膜（第１絶縁膜）を貫通して島状導電膜１５ｃに達するコンタクトホール（貫通孔）６４が設けられており、走査線３ａはその一部をこのコンタクトホール６４内に埋入するようにして形成されている。走査線３ａ及び絶縁薄膜２を覆って第２層間絶縁膜１３（第２絶縁膜）が形成されており、この第２層間絶縁膜１３及び絶縁薄膜２を貫通して枝部４２ｂ（半導体層４２）に達するコンタクトホール５５が形成されている。そして、コンタクトホール５５に一部を埋設されたデータ線６ａが、第２層間絶縁膜１３上に延在している。
なお、図９にはデータ線６ａまでの積層構造のみが示されているが、データ線６ａより上層側（画素電極９側）の積層構造は図６及び図７に示した第１実施形態の液晶装置と同様である。 A contact hole (through hole) 64 that penetrates the laminated film (first insulating film) composed of the first interlayer insulating film 12 and the insulating thin film 2 to reach the island-like conductive film 15c is provided, and the scanning line 3a A part is formed so as to be buried in the contact hole 64. A second interlayer insulating film 13 (second insulating film) is formed so as to cover the scanning line 3 a and the insulating thin film 2, and the branch portion 42 b (semiconductor layer 42) penetrates the second interlayer insulating film 13 and the insulating thin film 2. ) Is formed. A data line 6 a partially embedded in the contact hole 55 extends on the second interlayer insulating film 13.
9 shows only the laminated structure up to the data line 6a, the laminated structure on the upper layer side (pixel electrode 9 side) from the data line 6a is the same as that of the first embodiment shown in FIG. 6 and FIG. The same as the liquid crystal device.

このように走査線３ａは、データ線６ａとの交差部において、層間絶縁膜１２及び絶縁薄膜２を貫通して形成されたコンタクトホール６４内に埋設されているので、走査線３ａの膜厚に起因する段差が解消される。その結果、走査線３ａとデータ線６ａとの交差部の段差は従来よりも格段に小さくなり、当該交差部におけるデータ線６ａの断面形状は図９に示すように平坦なものとなる。   Thus, since the scanning line 3a is buried in the contact hole 64 formed through the interlayer insulating film 12 and the insulating thin film 2 at the intersection with the data line 6a, the thickness of the scanning line 3a is increased. The resulting step is eliminated. As a result, the level difference at the intersection of the scanning line 3a and the data line 6a is much smaller than before, and the cross-sectional shape of the data line 6a at the intersection is flat as shown in FIG.

次に、蓄積容量７０を構成する容量線３ｂ及び下部容量配線１５ａと、データ線６ａとが交差する位置について説明すると、図８に示すように、下部容量配線１５ａは、その平面視略矩形状の部分で容量線３ｂの平面視略矩形状の部分と平面的に重なって配置されているが、互いに異なる位置でデータ線６ａと交差している。そして、下部容量配線１５ａは、先の第１実施形態と同様、バックゲート電極１５ｂと同層の下地絶縁膜１１上に形成されている。   Next, the position where the capacitor line 3b and the lower capacitor line 15a constituting the storage capacitor 70 intersect with the data line 6a will be described. As shown in FIG. 8, the lower capacitor line 15a has a substantially rectangular shape in plan view. Is disposed so as to overlap with the substantially rectangular portion of the capacitor line 3b in plan view, but intersects with the data line 6a at different positions. The lower capacitor wiring 15a is formed on the underlying insulating film 11 in the same layer as the back gate electrode 15b, as in the first embodiment.

データ線６ａと容量線３ｂとの交差部に対応して島状導電膜１５ｄが形成され、島状導電膜１５ｄの形成領域内にコンタクトホール６３が形成されている。島状導電膜１５ｄは先の島状導電膜１５ｄと同層に形成されており、コンタクトホール６３は、絶縁薄膜２及び第１層間絶縁膜１２を貫通して島状導電膜１５ｄ表面に達している。そして、容量線３ｂがその一部をコンタクトホール６３内に埋入するようにして絶縁薄膜２上に形成されている。これにより、先の走査線３ａとデータ線６ａとの交差部と同様に、容量線３ｂとデータ線６ａとの交差部における段差が解消され、データ線６ａの断面形状が平坦化されたものとなっている。   An island-shaped conductive film 15d is formed corresponding to the intersection between the data line 6a and the capacitor line 3b, and a contact hole 63 is formed in the formation region of the island-shaped conductive film 15d. The island-shaped conductive film 15d is formed in the same layer as the previous island-shaped conductive film 15d, and the contact hole 63 reaches the surface of the island-shaped conductive film 15d through the insulating thin film 2 and the first interlayer insulating film 12. Yes. The capacitor line 3b is formed on the insulating thin film 2 so that a part thereof is buried in the contact hole 63. As a result, similar to the intersection between the scanning line 3a and the data line 6a, the step at the intersection between the capacitance line 3b and the data line 6a is eliminated, and the cross-sectional shape of the data line 6a is flattened. It has become.

第２実施形態に係るＴＦＴアレイ基板は、第１実施形態に係るＴＦＴアレイ基板と概略同様の製造方法を用いて製造することができる。本実施形態のＴＦＴアレイ基板を製造するに際して、先に述べた第１実施形態の液晶装置の製造手順と異なる製造工程のみを以下に挙げておく。
工程（１）で、バックゲート電極１５ｂと下部容量配線１５ａとともに、島状導電膜１５ｃ、１５ｄを形成する。またバックゲート電極１５ｂを複数の画素領域に跨って延びる配線形状とする。
工程（６）で、コンタクトホール６１，６２に代えて、図８に示したコンタクトホール６３，６４を絶縁薄膜２及び層間絶縁膜１２に開口する。このとき、コンタクトホール６３，６４の形成位置に対応する島状導電膜１５ｃ、１５ｄがエッチストッパーとして機能し、コンタクトホール６３，６４の開口深さを基板面内で均一なものとすることができ、ＴＦＴアレイ基板４０表面の平坦化を容易に実現することができる。 The TFT array substrate according to the second embodiment can be manufactured using a manufacturing method substantially similar to that of the TFT array substrate according to the first embodiment. In manufacturing the TFT array substrate of this embodiment, only the manufacturing steps different from the manufacturing procedure of the liquid crystal device of the first embodiment described above are listed below.
In step (1), island-like conductive films 15c and 15d are formed together with the back gate electrode 15b and the lower capacitor wiring 15a. The back gate electrode 15b has a wiring shape extending over a plurality of pixel regions.
In step (6), the contact holes 63 and 64 shown in FIG. 8 are opened in the insulating thin film 2 and the interlayer insulating film 12 instead of the contact holes 61 and 62. At this time, the island-shaped conductive films 15c and 15d corresponding to the positions where the contact holes 63 and 64 are formed function as etch stoppers, and the opening depth of the contact holes 63 and 64 can be made uniform within the substrate surface. The planarization of the surface of the TFT array substrate 40 can be easily realized.

上記第２実施形態の液晶装置によれば、走査線３ａ及び容量線３ｂと、データ線６ａとの交差部に対応して設けられたコンタクトホール６３，６４にそれぞれ容量線３ｂの一部、走査線３ａの一部を埋設することで走査線３ａ及び容量線３ｂの膜厚に起因する段差を解消し、もってデータ線６ａをその延在方向で平坦な形状に形成している。これにより、本実施形態の液晶装置も、データ線６ａの断線等を防止して優れた信頼性を得られるものとなっている。またデータ線６ａと走査線３ａ、容量線３ｂとの間の電荷のリークを防止し、寄生容量を低減できるものとなっており、電圧保持性及び高速応答性に優れた液晶装置となっている。   According to the liquid crystal device of the second embodiment, a part of the capacitance line 3b is scanned in the contact holes 63 and 64 provided corresponding to the intersections of the scanning lines 3a and the capacitance lines 3b and the data lines 6a. By embedding a part of the line 3a, the step caused by the film thickness of the scanning line 3a and the capacitor line 3b is eliminated, and thus the data line 6a is formed in a flat shape in the extending direction. As a result, the liquid crystal device according to the present embodiment can obtain excellent reliability by preventing disconnection of the data line 6a. In addition, it is possible to prevent charge leakage between the data line 6a, the scanning line 3a, and the capacitance line 3b, and to reduce the parasitic capacitance, and the liquid crystal device is excellent in voltage holding property and high-speed response. .

第２実施形態の利点は、コンタクトホール６３，６４の形成位置に対応してそれぞれ島状導電膜１５ｄ、１５ｃが形成されているので、これらの島状導電膜１５ｃ、１５ｄをコンタクトホール６３，６４形成時のエッチストッパーとして機能させることができる点にある。これにより、コンタクトホール６３，６４の開口深さを基板面内で均一化することができ、これによりデータ線６ａをより平坦に形成できるので、ＴＦＴアレイ基板４０の表面形状をより平坦なものとすることができる。   The advantage of the second embodiment is that the island-like conductive films 15d and 15c are formed corresponding to the positions where the contact holes 63 and 64 are formed. It is in the point which can function as an etch stopper at the time of formation. As a result, the opening depth of the contact holes 63 and 64 can be made uniform in the substrate surface, whereby the data line 6a can be formed more flat, and the surface shape of the TFT array substrate 40 can be made flatter. can do.

また本実施形態の場合、走査線３ａとバックゲート電極１５ｂとは電気的に接続されていないので、バックゲート電極１５ｂに走査線３ａとは異なる電圧を印加することが可能であり、各ゲート電極に入力する電圧を最適化してＴＦＴ３０の電気特性を十分に発揮させることができる。また、容量線３ｂと下部容量配線１５ａも電気的に接続されていないので、それぞれを異なる電位に保持することが可能である。島状導電膜１５ｃ、１５ｄは、それぞれ容量線３ｂ、走査線３ａと電気的に接触しているので、これらの島状導電膜１５ｃ、１５ｄが液晶装置の動作時に不要な寄生容量を発生させることはない。   In the present embodiment, since the scanning line 3a and the back gate electrode 15b are not electrically connected, it is possible to apply a voltage different from that of the scanning line 3a to the back gate electrode 15b. The voltage input to the TFT 30 can be optimized to fully exhibit the electrical characteristics of the TFT 30. In addition, since the capacitor line 3b and the lower capacitor line 15a are not electrically connected, each can be held at a different potential. Since the island-like conductive films 15c and 15d are in electrical contact with the capacitance line 3b and the scanning line 3a, respectively, the island-like conductive films 15c and 15d generate unnecessary parasitic capacitance during the operation of the liquid crystal device. There is no.

なお、第２実施形態の液晶装置においても、先の第１実施形態と同様、走査線３ａとデータ線６ａとの交差部、及び容量線３ｂとデータ線６ａとの交差部に対応する位置の基板本体１０ａ表面に、凹部を形成した構成とすることができるのは勿論であり、この場合には、コンタクトホール６３，６４の形成を省略することも可能である。   In the liquid crystal device of the second embodiment as well, the positions corresponding to the intersections between the scanning lines 3a and the data lines 6a and the intersections between the capacitance lines 3b and the data lines 6a are the same as in the first embodiment. Of course, a concave portion can be formed on the surface of the substrate body 10a. In this case, the formation of the contact holes 63 and 64 can be omitted.

以上、図１から図９を参照して本発明に係る電気光学装置の実施形態について詳細に説明したが、本発明の技術範囲は、上記実施形態に限定されるものではない。例えば、図８及び図９を参照して説明した第２実施形態の液晶装置では、走査線３ａ及び容量線３ｂとデータ線６ａとが交差する位置に、第１層間絶縁膜１２と絶縁薄膜２とを貫通するコンタクトホール６３，６４を形成することとしたが、これらのコンタクトホールは、下層側の配線層と走査線３ａ、容量線３ｂとを電気的に接続するものではないため、必ずしも絶縁膜を貫通している必要はなく、第１層間絶縁膜１２と絶縁薄膜２との積層膜を部分的に除去してなる凹部であってもよい。このような構成とした場合にも、走査線３ａ及び容量線３ｂの膜厚に起因する絶縁薄膜２上の段差を緩和することができ、データ線６ａの形状を平坦化することができるので、相当程度の効果を得ることが可能である。なお、このように凹部を設ける場合には島状導電膜１５ｃ、１５ｄは不要であるが、これらの島状導電膜を設けておけば、オーバーエッチングを防止することができる。   As described above, the embodiments of the electro-optical device according to the present invention have been described in detail with reference to FIGS. 1 to 9, but the technical scope of the present invention is not limited to the above-described embodiments. For example, in the liquid crystal device according to the second embodiment described with reference to FIGS. 8 and 9, the first interlayer insulating film 12 and the insulating thin film 2 are arranged at positions where the scanning lines 3 a, the capacitor lines 3 b, and the data lines 6 a intersect. However, these contact holes are not necessarily electrically connected to the lower wiring layer and the scanning lines 3a and the capacitor lines 3b. The concave portion formed by partially removing the laminated film of the first interlayer insulating film 12 and the insulating thin film 2 is not necessarily required to penetrate the film. Even in such a configuration, the step on the insulating thin film 2 due to the film thickness of the scanning line 3a and the capacitor line 3b can be relaxed, and the shape of the data line 6a can be flattened. A considerable effect can be obtained. In this case, the island-like conductive films 15c and 15d are not necessary when the recess is provided, but if these island-like conductive films are provided, over-etching can be prevented.

また上記第１、第２実施形態における配線の交差構造は、図１及び図２に示した周辺回路（データ線駆動回路２０１、走査線駆動回路２０４）における配線構造にも適用することができる。ポリシリコン膜を半導体層に用いた電気光学装置では、画素スイッチング素子の薄膜トランジスタと、周辺回路の薄膜トランジスタやインバータを同工程で一括に形成する製造プロセスが採用できる。したがって周辺回路における信号配線の交差部に対応してコンタクトホールや凹部を設け、下層側の配線をそれらに対し一部埋設するようにすることで、周辺回路における信号配線の断線や信号配線間での電荷リーク、寄生容量の発生を効果的に防止することができる。   The wiring crossing structure in the first and second embodiments can also be applied to the wiring structure in the peripheral circuits (data line driving circuit 201 and scanning line driving circuit 204) shown in FIGS. In an electro-optical device using a polysilicon film as a semiconductor layer, a manufacturing process in which a thin film transistor of a pixel switching element and a thin film transistor and an inverter of a peripheral circuit are formed in the same process can be adopted. Therefore, contact holes and recesses are provided corresponding to the intersections of the signal wirings in the peripheral circuit, and a part of the lower layer wiring is embedded in them, so that the signal wiring in the peripheral circuit is disconnected or between the signal wirings. Can effectively prevent the occurrence of charge leakage and parasitic capacitance.

（電子機器）
図１０は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上記実施形態の液晶装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上記各実施の形態の液晶装置は、上記携帯電話に限らず、プロジェクタ、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、いずれの電子機器においても、明るく、高精細の表示が可能な高信頼性の表示部を備えたものとなる。 (Electronics)
FIG. 10 is a perspective view showing an example of an electronic apparatus according to the invention. A cellular phone 1300 shown in this figure includes the liquid crystal device of the above embodiment as a small-sized display portion 1301, and includes a plurality of operation buttons 1302, an earpiece 1303, and a mouthpiece 1304.
The liquid crystal device of each of the above embodiments is not limited to the mobile phone, but a projector, an electronic book, a personal computer, a digital still camera, a liquid crystal television, a video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, a word processor, a work It can be suitably used as an image display means for stations, videophones, POS terminals, devices equipped with touch panels, etc., and any electronic device has a highly reliable display unit capable of bright and high-definition display. It will be.

第１実施形態の液晶装置の（ａ）平面構成図、（ｂ）断面構成図。1A is a plan configuration diagram of a liquid crystal device according to a first embodiment, and FIG. 同、回路構成図である。FIG. 2 is a circuit configuration diagram. 同、１画素領域を示す平面構成図。FIG. 2 is a plan configuration diagram showing one pixel region. 図３のＡ−Ａ’線に沿う断面構成図。FIG. 4 is a cross-sectional configuration diagram taken along line A-A ′ of FIG. 3. 図３のＢ−Ｂ’線に沿う断面構成図。FIG. 4 is a cross-sectional configuration diagram taken along line B-B ′ of FIG. 3. 図３のＣ−Ｃ’線に沿う断面構成図。FIG. 4 is a cross-sectional configuration diagram taken along line C-C ′ of FIG. 3. 図３のＤ−Ｄ’線に沿う断面構成図。FIG. 4 is a cross-sectional configuration diagram taken along line D-D ′ in FIG. 3. 第２実施形態の液晶装置の１画素領域を示す平面構成図。FIG. 6 is a plan configuration diagram illustrating one pixel region of a liquid crystal device according to a second embodiment. 同、画素領域の断面構成図。The cross-sectional block diagram of a pixel area | region similarly. 本発明の電子機器の一例を示す外観斜視図。FIG. 14 is an external perspective view illustrating an example of an electronic apparatus of the invention.

符号の説明Explanation of symbols

１ａ チャネル領域、２ 絶縁薄膜（第１絶縁膜）、３ａ 走査線（第１信号配線）、３ｂ 容量線（第３信号配線）、６ａ データ線（第２信号配線）、９ 画素電極、１０，４０ ＴＦＴアレイ基板（アクティブマトリクス基板）、１０ａ、２０ａ 基板本体、１２ 第１層間絶縁膜（第１絶縁膜）、１３ 第２層間絶縁膜（第２絶縁膜）、１５ａ 下部容量配線（導電膜パターン）、１５ｂ バックゲート電極（導電膜パターン）、１５ｃ，１５ｄ 島状導電膜（導電膜パターン）、２０ 対向基板、３０ ＴＦＴ（薄膜トランジスタ）、４１ 画素領域、４２ 半導体層、４２ａ 蓄積容量電極、４２ｂ 枝部、５０ 液晶層、７０ 蓄積容量、２０１ データ線駆動回路、２０４ 走査線駆動回路   1a channel region, 2 insulating thin film (first insulating film), 3a scanning line (first signal wiring), 3b capacitance line (third signal wiring), 6a data line (second signal wiring), 9 pixel electrode, 10, 40 TFT array substrate (active matrix substrate), 10a, 20a substrate body, 12 first interlayer insulating film (first insulating film), 13 second interlayer insulating film (second insulating film), 15a lower capacitor wiring (conductive film pattern) ), 15b Back gate electrode (conductive film pattern), 15c, 15d Insular conductive film (conductive film pattern), 20 counter substrate, 30 TFT (thin film transistor), 41 pixel region, 42 semiconductor layer, 42a storage capacitor electrode, 42b branch Part, 50 liquid crystal layer, 70 storage capacitor, 201 data line driving circuit, 204 scanning line driving circuit

Claims (10)

互いに交差して延びる第１信号配線及び第２信号配線と、前記第１信号配線及び第２信号配線に電気的に接続されたトランジスタとを基体上に形成してなる電気光学装置であって、
前記基体上に形成された前記第１信号配線の少なくとも一部を覆って形成された層間絶縁膜上に前記第２信号配線が形成されて、前記第１信号配線と前記第２信号配線とが交差しており、
前記第１信号配線と第２信号配線との交差部に対応する位置の前記基体表面に凹部が形成されていることを特徴とする電気光学装置。 An electro-optical device comprising: a first signal wiring and a second signal wiring extending across each other; and a transistor electrically connected to the first signal wiring and the second signal wiring formed on a substrate.
The second signal wiring is formed on an interlayer insulating film formed to cover at least a part of the first signal wiring formed on the base, and the first signal wiring and the second signal wiring are Crossed,
An electro-optical device, wherein a recess is formed on the surface of the base body at a position corresponding to an intersection of the first signal wiring and the second signal wiring. 互いに交差して延びる第１信号配線及び第２信号配線と、前記第１信号配線及び第２信号配線に電気的に接続されたトランジスタとを基体上に形成してなる電気光学装置であって、
前記基体上に形成された第１絶縁膜上に前記第１信号配線が形成され、該第１信号配線の少なくとも一部を覆って形成された第２絶縁膜上に前記第２信号配線が形成されて、前記第１信号配線と前記第２信号配線とが交差しており、
前記第１信号配線と第２信号配線との交差部に対応する位置の前記第１絶縁膜に凹部が形成されていることを特徴とする電気光学装置。 An electro-optical device comprising: a first signal wiring and a second signal wiring extending across each other; and a transistor electrically connected to the first signal wiring and the second signal wiring formed on a substrate.
The first signal wiring is formed on a first insulating film formed on the substrate, and the second signal wiring is formed on a second insulating film formed to cover at least a part of the first signal wiring. The first signal wiring and the second signal wiring intersect,
An electro-optical device, wherein a recess is formed in the first insulating film at a position corresponding to an intersection of the first signal wiring and the second signal wiring. 前記基体表面又は第１絶縁膜上に、前記第１信号配線に沿って延び、前記第２信号配線と交差する第３信号配線が形成されており、
前記第３信号配線と第２信号配線との交差部に対応する位置の前記基体表面又は第１絶縁膜にも凹部が形成されていることを特徴とする請求項１又は２に記載の電気光学装置。 A third signal wiring extending along the first signal wiring and intersecting the second signal wiring is formed on the substrate surface or the first insulating film,
3. The electro-optical device according to claim 1, wherein a concave portion is also formed on the surface of the base body or the first insulating film at a position corresponding to an intersection of the third signal wiring and the second signal wiring. apparatus. 前記凹部の幅が、前記第２信号配線の線幅より広く形成されていることを特徴とする請求項１から３のいずれか１項に記載の電気光学装置。   4. The electro-optical device according to claim 1, wherein a width of the concave portion is formed wider than a line width of the second signal wiring. 5. 前記凹部が、前記第１絶縁膜を貫通する貫通孔であることを特徴とする請求項２から４のいずれか１項に記載の電気光学装置。   5. The electro-optical device according to claim 2, wherein the concave portion is a through-hole penetrating the first insulating film. 前記基体と第１絶縁膜との間に導電膜パターンを含む配線層が形成されており、前記貫通孔を介して前記第１信号配線及び／又は前記第３信号配線と前記導電膜パターンとが電気的に接続されていることを特徴とする請求項４に記載の電気光学装置。   A wiring layer including a conductive film pattern is formed between the base and the first insulating film, and the first signal wiring and / or the third signal wiring and the conductive film pattern are interposed through the through hole. The electro-optical device according to claim 4, wherein the electro-optical device is electrically connected. 前記トランジスタと電気的に接続された蓄積容量を備え、
前記第３信号配線が、前記蓄積容量の一の電極を構成する容量線であり、前記貫通孔を介して該容量線と接続された前記導電膜パターンが前記蓄積容量の他の一の電極を構成する容量電極膜であることを特徴とする請求項６に記載の電気光学装置。 A storage capacitor electrically connected to the transistor;
The third signal wiring is a capacitor line constituting one electrode of the storage capacitor, and the conductive film pattern connected to the capacitor line through the through hole serves as another electrode of the storage capacitor. The electro-optical device according to claim 6, wherein the electro-optical device is a capacitive electrode film. 前記トランジスタが、半導体層と、該半導体層を層厚方向に挟持する第１ゲート電極及び第２ゲート電極とを備えており、
前記第１信号配線が前記トランジスタの第１ゲート電極に接続された走査線であり、前記貫通孔を介して該走査線と接続された前記導電膜パターンが、前記トランジスタの第２ゲート電極に接続されたバックゲート配線であることを特徴とする請求項６又は７に記載の電気光学装置。 The transistor includes a semiconductor layer, and a first gate electrode and a second gate electrode that sandwich the semiconductor layer in the layer thickness direction,
The first signal wiring is a scanning line connected to the first gate electrode of the transistor, and the conductive film pattern connected to the scanning line through the through hole is connected to the second gate electrode of the transistor. The electro-optical device according to claim 6, wherein the electro-optical device is a back gate wiring. 前記貫通孔を介して前記第１信号配線又は第３信号配線と電気的に接続された導電膜パターンが、前記配線層に含まれる他の導電膜パターンと電気的に絶縁されていることを特徴とする請求項６に記載の電気光学装置。   A conductive film pattern electrically connected to the first signal wiring or the third signal wiring through the through hole is electrically insulated from other conductive film patterns included in the wiring layer. The electro-optical device according to claim 6. 請求項１から９のいずれか１項に記載の電気光学装置を備えたことを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 1.
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