JP5298450B2 - Manufacturing method of ceramic electronic parts - Google Patents

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Description

本発明は、セラミックス電子部品の製造方法に関する。   The present invention relates to a method for manufacturing a ceramic electronic component.

セラミックスを用いた電子部品においては通常、はんだによる実装性を高めるために、電子部品素体の端部表面に、導電層、ニッケルめっき層、スズめっき層が順次形成される。ここで、ニッケル(Ni)めっき層は、一般の電気Niめっき浴であるワット浴やスルファミン酸浴、酢酸などのカルボン酸、クエン酸などのオキシカルボン酸やアンモニアを錯化剤とする電解/無電解めっき液を使用して形成される(下記特許文献1〜3参照)。
国際公開第2004/053901号パンフレット 特開平6−224483号公報 特許第3678195号公報
In an electronic component using ceramics, usually, a conductive layer, a nickel plating layer, and a tin plating layer are sequentially formed on the end surface of the electronic component element body in order to improve the mountability by solder. Here, the nickel (Ni) plating layer is a general electric Ni plating bath such as a Watt bath, a sulfamic acid bath, a carboxylic acid such as acetic acid, an oxycarboxylic acid such as citric acid, or ammonia as a complexing agent. It is formed using an electrolytic plating solution (see Patent Documents 1 to 3 below).
International Publication No. 2004/053901 Pamphlet Japanese Patent Application Laid-Open No. 6-224483 Japanese Patent No. 3678195

しかしながら、上記特許文献1〜3に記載のめっき液を用いて導電層の上にニッケルめっき層を形成すると、セラミックス電子部品素体がめっき液によって溶解する場合がある。その結果、セラミックス電子部品の電気特性が低下することがある。この電気特性の低下は、セラミックス電子部品のサイズが十分大きい場合には無視できる程度のものであるが、近年になって著しく小型化が進んだセラミックス電子部品においては、無視できない程度にまでなってきている。   However, when the nickel plating layer is formed on the conductive layer using the plating solutions described in Patent Documents 1 to 3, the ceramic electronic component element body may be dissolved by the plating solution. As a result, the electrical characteristics of the ceramic electronic component may deteriorate. This decrease in electrical characteristics is negligible when the size of the ceramic electronic component is sufficiently large. However, in ceramic electronic components that have been remarkably miniaturized in recent years, it has become insignificant. ing.

そこで、本発明は、電気特性の低下を十分に抑制できるセラミックス電子部品の製造方法を提供することを目的とする。   Then, an object of this invention is to provide the manufacturing method of the ceramic electronic component which can fully suppress the fall of an electrical property.

本発明者らは、上記課題を解決するため鋭意研究した結果、素体中に、めっき液によって溶解しうる金属原子を突き止め、その金属原子の溶解が十分に抑制されるような条件について検討した。特に、本発明者らは、めっき液の成分及びpHに着目した。そして、本発明者らは鋭意研究を重ねた結果、めっき液が特定の成分及びpHを有している場合に、セラミックス電子部品素体がめっき液に極めて溶解しにくくなることを見出し、本発明を完成するに至った。   As a result of diligent research to solve the above-mentioned problems, the present inventors have found a metal atom that can be dissolved by the plating solution in the element body, and examined conditions under which the dissolution of the metal atom is sufficiently suppressed. . In particular, the inventors paid attention to the components and pH of the plating solution. As a result of intensive studies, the present inventors have found that when the plating solution has a specific component and pH, the ceramic electronic component body is extremely difficult to dissolve in the plating solution. It came to complete.

即ち、本発明は、亜鉛原子、鉄原子、コバルト原子及びマンガン原子からなる群より選ばれる少なくとも1種の金属原子の酸化物を含むセラミックス電子部品素体の表面に導電層を形成する工程、及び、前記導電層上に、めっき液を用いて、ニッケルめっき層を形成する工程を経てセラミックス電子部品を得るセラミック電子部品の製造方法であって、前記めっき液が、ニッケル塩と、ニッケルイオンと錯体を形成するアミン化合物とを含み、pHが6〜12であり、アミン化合物が、ニッケルイオンとの錯体形成の際における第一段階反応の逐次生成定数K1が4.0〜15.0となるアミン化合物であって、リシン酸、ピコリン酸、ジアミノプロピオン酸、ジアミノ酪酸、アラニン、フェニルアラニン、メチオニン、アルギニン、バリン、テアニン、グリシルグリシン、フェナントロリンアンモニア又はこれらの混合物であり、ニッケルイオンに対するアミン化合物のモル比が、アミン化合物のニッケルイオンへの配位数の0.5〜3.0倍であるセラミックス電子部品の製造方法である。
That is, the present invention comprises a step of forming a conductive layer on the surface of a ceramic electronic component body containing an oxide of at least one metal atom selected from the group consisting of zinc atoms, iron atoms, cobalt atoms and manganese atoms, and A method of manufacturing a ceramic electronic component, wherein a ceramic electronic component is obtained through a step of forming a nickel plating layer using a plating solution on the conductive layer, the plating solution comprising a nickel salt, a nickel ion, and a complex. And an amine compound having a pH of 6 to 12 and an amine compound having a sequential formation constant K1 of the first-stage reaction of 4.0 to 15.0 upon complex formation with nickel ions a compound, Li thin acid, pin choline acid, diaminopropionic acid, diaminobutyric acid, alanine, phenylalanine, methionine, arginine, valine Theanine, glycylglycine, the full E-phenanthroline-en monitor A or a mixture thereof, the molar ratio of amine compound to the nickel ions, at 0.5 to 3.0 times the coordination number of the nickel ion of the amine compound A method for manufacturing a ceramic electronic component.

このセラミックス電子部品の製造方法によれば、ニッケルめっき層を形成する工程において、セラミックス電子部品素体がめっき液と接触しても、素体の溶解が十分に抑制される。このため、得られるセラミックス電子部品について電気特性の劣化が十分に抑制される。   According to this method for manufacturing a ceramic electronic component, in the step of forming the nickel plating layer, even if the ceramic electronic component element is in contact with the plating solution, dissolution of the element is sufficiently suppressed. For this reason, deterioration of electrical characteristics of the obtained ceramic electronic component is sufficiently suppressed.

前記アミン化合物が、前記ニッケルイオンとの錯体形成の際における第一段階反応の逐次生成定数K1が4.0〜15.0となるアミン化合物であることが好ましい。   It is preferable that the amine compound is an amine compound in which the sequential formation constant K1 of the first stage reaction in the complex formation with the nickel ions is 4.0 to 15.0.

溶液中において、ニッケルイオンは、錯化作用を有するアミン化合物を配位子Lとして、単核錯体を形成する。この単核錯体では、配位子Lは金属イオンMと段階的に結合する。各段階での生成定数はKnで定義され、これを逐次生成定数と呼ぶ。下記式:
MLn-1+L=MLn・・・(1)
で示される第n段階反応に対して、逐次生成定数Knは、下記式:
Kn=[MLn]/[MLn-1][L] ・・・(2)
で定義される。従って、下記式:
M+L=ML・・・(3)
で示される第1段階反応に対して、第1段階反応の逐次生成定数K1は、下記式:
K1=[ML]/[M][L] ・・・(4)
で定義される。
In the solution, the nickel ions form a mononuclear complex with the amine compound having a complexing action as the ligand L. In this mononuclear complex, the ligand L is bonded to the metal ion M stepwise. The generation constant at each stage is defined by Kn, and this is called a sequential generation constant. Following formula:
MLn-1 + L = MLn (1)
For the n-th stage reaction shown in FIG.
Kn = [MLn] / [MLn-1] [L] (2)
Defined by Therefore, the following formula:
M + L = ML (3)
For the first-stage reaction represented by the following formula, the sequential production constant K1 of the first-stage reaction is:
K1 = [ML] / [M] [L] (4)
Defined by

なお、上記式(2)、(4)において、[M]、[L]、[ML]、[MLn]等は、金属イオンM、配位子L、単核錯体ML、MLnの濃度を意味する。   In the above formulas (2) and (4), [M], [L], [ML], [MLn] etc. mean the concentrations of metal ion M, ligand L, mononuclear complex ML, MLn. To do.

第1段階反応の逐次生成定数K1が4.0〜15.0であると、K1がこの範囲を外れる場合に比べて、セラミックス電子部品素体の溶解がより十分に抑制される。   When the sequential generation constant K1 of the first stage reaction is 4.0 to 15.0, the dissolution of the ceramic electronic component body is more sufficiently suppressed as compared with the case where K1 is out of this range.

前記めっき液が還元剤を更に含むことが好ましい。めっき液が還元剤を含むと、無電解めっきを有効に行うことができる。   It is preferable that the plating solution further contains a reducing agent. When the plating solution contains a reducing agent, electroless plating can be performed effectively.

本発明は、前記セラミックス電子部品が、チップコンデンサ、チップインダクタ、チップバリスタ、チップレゾネータ、チップサーミスタ又はそれらの複合部品である場合に特に有効である。これらは一般的に小型の電子部品であり、めっき液による溶解によって電気特性が著しく低下する可能性があるためである。   The present invention is particularly effective when the ceramic electronic component is a chip capacitor, a chip inductor, a chip varistor, a chip resonator, a chip thermistor, or a composite component thereof. This is because these are generally small electronic components, and electrical characteristics may be remarkably deteriorated by dissolution with a plating solution.

本発明によれば、電気特性の低下を十分に抑制できるセラミックス電子部品の製造方法が提供される。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the ceramic electronic component which can fully suppress the fall of an electrical property is provided.

以下、本発明の実施形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail.

〔第1実施形態〕
セラミックス電子部品が積層チップコンデンサである場合を例にしてその製造方法について説明する。
[First Embodiment]
A method for manufacturing the ceramic electronic component will be described by taking as an example a case where the ceramic electronic component is a multilayer chip capacitor.

まず図1に示されるように、本発明の一実施形態に係る製造方法により製造される積層チップコンデンサ100は、誘電体層2と内部電極層3とが交互に積層された構成のコンデンサ素体10を有する。このコンデンサ素体10の両端部には、素体10の内部で交互に配置された内部電極層3と各々導通する一対の外部電極4が形成してある。コンデンサ素体10の形状に特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよいが、通常、(0.6〜5.6mm)×(0.3〜5.0mm)×(0.3〜1.9mm)程度である。   First, as shown in FIG. 1, a multilayer chip capacitor 100 manufactured by a manufacturing method according to an embodiment of the present invention includes a capacitor body having a configuration in which dielectric layers 2 and internal electrode layers 3 are alternately stacked. 10 A pair of external electrodes 4 are formed at both ends of the capacitor body 10 to be electrically connected to the internal electrode layers 3 arranged alternately in the body 10. The shape of the capacitor body 10 is not particularly limited, but is usually a rectangular parallelepiped shape. Also, there is no particular limitation on the dimensions, and it may be an appropriate dimension according to the application. Usually, (0.6 to 5.6 mm) × (0.3 to 5.0 mm) × (0.3 ˜1.9 mm).

内部電極層3は、各端面がコンデンサ素体10の対向する2端部の表面に交互に露出するように積層してある。一対の外部電極4は、コンデンサ素体10の両端部に形成され、交互に配置された内部電極層3の露出端面に接続されて、コンデンサ回路を構成する。   The internal electrode layers 3 are laminated so that the respective end faces are alternately exposed on the surfaces of the two opposite ends of the capacitor body 10. The pair of external electrodes 4 are formed at both ends of the capacitor body 10 and connected to the exposed end surfaces of the alternately arranged internal electrode layers 3 to constitute a capacitor circuit.

外部電極4の表面には、ニッケルめっき層5及びスズめっき層6が順次積層されている。   A nickel plating layer 5 and a tin plating layer 6 are sequentially laminated on the surface of the external electrode 4.

誘電体層2は、例えばBaTiOを主成分とし、この主成分に対しZnOなどの添加物を含有している。 The dielectric layer 2 contains, for example, BaTiO 3 as a main component, and contains an additive such as ZnO for the main component.

内部電極層3に含有される導電材は特に限定されないが、例えばNiまたはNi合金が用いられる。Ni合金としては、Mn,Cr,CoおよびAlから選択される1種以上の元素とNiとの合金が好ましく、合金中のNi含有量は95重量%以上であることが好ましい。なお、NiまたはNi合金中には、P等の各種微量成分が0.1重量%程度以下含まれていてもよい。内部電極層3の厚さは用途等に応じて適宜決定すればよいが、通常、0.5〜5μm程度である。   The conductive material contained in the internal electrode layer 3 is not particularly limited. For example, Ni or Ni alloy is used. The Ni alloy is preferably an alloy of Ni and one or more elements selected from Mn, Cr, Co and Al, and the Ni content in the alloy is preferably 95% by weight or more. In addition, in Ni or Ni alloy, various trace components, such as P, may be contained about 0.1 wt% or less. The thickness of the internal electrode layer 3 may be appropriately determined according to the application and the like, but is usually about 0.5 to 5 μm.

外部電極4に含有される導電材は特に限定されないが、例えば安価なNi,Cuや、これらの合金を用いることができる。外部電極4の厚さは用途等に応じて適宜決定されればよいが、通常、10〜50μm程度である。   Although the electrically conductive material contained in the external electrode 4 is not particularly limited, for example, inexpensive Ni, Cu, and alloys thereof can be used. Although the thickness of the external electrode 4 should just be determined suitably according to a use etc., it is about 10-50 micrometers normally.

次に、上記積層チップセラミックスコンデンサ100の製造方法について説明する。   Next, a method for manufacturing the multilayer chip ceramic capacitor 100 will be described.

まずコンデンサ素体10を準備する。次に、このコンデンサ素体10に、例えばバレル研磨やサンドブラストなどにより端面研磨を施し、外部電極用ペーストを印刷または転写して焼成し、外部電極4を形成する。外部電極用ペーストは、各種金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等と、有機ビヒクルとを混練して調製すればよい。有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、例えばテルピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。外部電極用ペーストの焼成条件は、例えば、加湿したNとHとの混合ガス中で600〜800℃にて10分間〜1時間程度とすればよい。 First, the capacitor body 10 is prepared. Next, the capacitor body 10 is subjected to end face polishing by, for example, barrel polishing or sand blasting, and the external electrode paste is printed or transferred and baked to form the external electrode 4. The external electrode paste may be prepared by kneading a conductive material made of various metals or alloys, or various oxides, organometallic compounds, resinates, and the like that become the conductive material described above after firing, and an organic vehicle. An organic vehicle is obtained by dissolving a binder in an organic solvent. The binder used for the organic vehicle is not particularly limited, and may be appropriately selected from usual various binders such as ethyl cellulose and polyvinyl butyral. Further, the organic solvent to be used is not particularly limited, and may be appropriately selected from various organic solvents such as terpineol, butyl carbitol, acetone, and toluene. The firing conditions of the external electrode paste may be, for example, about 10 minutes to 1 hour at 600 to 800 ° C. in a humidified mixed gas of N 2 and H 2 .

次に、外部電極4表面に、めっき液を用いてニッケルめっき層5を形成し、続いてニッケルめっき層5の上に、スズめっき層6を形成する。こうして積層チップセラミックスコンデンサ100が完成する。   Next, a nickel plating layer 5 is formed on the surface of the external electrode 4 using a plating solution, and then a tin plating layer 6 is formed on the nickel plating layer 5. Thus, the multilayer chip ceramic capacitor 100 is completed.

ここで、ニッケルめっき層5の形成に用いるめっき液について詳細に説明する。   Here, the plating solution used for forming the nickel plating layer 5 will be described in detail.

めっき液は、ニッケル塩と、ニッケルイオンと錯体を形成するアミン化合物とを含み、pHが6〜12となっている。   The plating solution contains a nickel salt and an amine compound that forms a complex with nickel ions, and has a pH of 6-12.

ニッケル塩は、めっき液として完成したときに、めっき液中に溶解し、ニッケルイオンを生成するものであれば特に限定されない。このようなニッケル塩としては、例えば硫酸ニッケル、塩化ニッケル、硝酸ニッケル、スルファミン酸ニッケル、水酸化ニッケル、炭酸ニッケル、ピロリン酸ニッケル又はこれらの2種以上の組み合せが挙げられる。   The nickel salt is not particularly limited as long as it is dissolved in the plating solution and produces nickel ions when completed as a plating solution. Examples of such nickel salts include nickel sulfate, nickel chloride, nickel nitrate, nickel sulfamate, nickel hydroxide, nickel carbonate, nickel pyrophosphate, or combinations of two or more thereof.

めっき液中におけるニッケル塩の含有率は、ニッケルイオン換算で、好ましくは0.1〜2.0mol/L、より好ましくは0.3〜1.0mol/Lである。ニッケル塩の含有率が小さすぎると、ニッケルめっき層5の形成が困難となる傾向にある。一方、ニッケル塩の含有率が大きすぎると、アミン塩化合物等の他の成分が飽和して、沈殿してしまうことがある。   The content of the nickel salt in the plating solution is preferably 0.1 to 2.0 mol / L, more preferably 0.3 to 1.0 mol / L in terms of nickel ions. If the content of the nickel salt is too small, the formation of the nickel plating layer 5 tends to be difficult. On the other hand, if the content of the nickel salt is too large, other components such as the amine salt compound may be saturated and precipitate.

アミン化合物は、ニッケルイオンと錯体を形成できるものであれば特に限定されないが、ニッケルイオンと錯体形成する際における第一段階反応の逐次生成定数K1が4.0〜15.0の範囲にあるものが、コンデンサ素体10の溶解をより十分に抑制する観点から好ましい。K1は、好ましくは4.0〜12.0であり、より好ましくは4.0〜9.0である。この場合、特に、材料の溶解性が少ないという利点がある。   The amine compound is not particularly limited as long as it can form a complex with nickel ions, but the sequential formation constant K1 of the first stage reaction when complexing with nickel ions is in the range of 4.0 to 15.0. However, it is preferable from the viewpoint of suppressing the dissolution of the capacitor body 10 more sufficiently. K1 is preferably 4.0 to 12.0, and more preferably 4.0 to 9.0. In this case, there is an advantage that the solubility of the material is particularly small.

第一段階反応の逐次生成定数K1が4.0〜15.0の範囲にあるアミン化合物としては、例えばグルタミン酸、アスパラギン酸、リシン酸、リシン−グルタミン酸、リシン−アスパラギン酸、アルギニン−グルタミン酸、ピコリン酸、ジアミノプロピオン酸、ジアミノ酪酸、グリシン、アラニン、フェニルアラニン、メチオニン、アルギニン、バリン、テアニン、グリシルグリシン、エチレンジアミン、ジエチレントリアミン、トリエタノールアミン、イミダゾール、1,10フェナントロリン、フェナントロリンアンモニア、フタロシアニン又はこれらの混合物が挙げられる。なお、アンモニア、エチレンジアミン四酢酸(EDTA)などは、アミン化合物に分類されるが、逐次生成定数K1が4.0〜15.0の範囲外となる化合物である。また、クエン酸は、逐次生成定数K1が5.35となり、上記範囲内ではあるが、アミン化合物ではないため、不適である。   Examples of the amine compound having a sequential production constant K1 of the first-stage reaction in the range of 4.0 to 15.0 include glutamic acid, aspartic acid, ricinic acid, lysine-glutamic acid, lysine-aspartic acid, arginine-glutamic acid, and picolinic acid. , Diaminopropionic acid, diaminobutyric acid, glycine, alanine, phenylalanine, methionine, arginine, valine, theanine, glycylglycine, ethylenediamine, diethylenetriamine, triethanolamine, imidazole, 1,10 phenanthroline, phenanthroline ammonia, phthalocyanine or mixtures thereof Can be mentioned. Ammonia, ethylenediaminetetraacetic acid (EDTA), and the like are classified as amine compounds, but are compounds whose sequential production constant K1 is outside the range of 4.0 to 15.0. In addition, citric acid has a sequential formation constant K1 of 5.35, which is within the above range, but is not an amine compound, and thus is not suitable.

アミン化合物の含有率は、ニッケルイオンの含有量との関係で次のようになっていることが好ましい。   The content of the amine compound is preferably as follows in relation to the content of nickel ions.

即ち、ニッケルイオンとアミン化合物とのモル比が、アミン化合物のニッケルイオンへの配位数の0.5〜3.0倍であることが好ましく、より好ましくは1.2〜3.0倍、さらに好ましくは1.3〜2.0倍である。この場合、コンデンサ素体10に含まれるZnOの溶解がより効果的に抑制され、また、水への溶解性が向上し、無めっきとなりにくくなる。   That is, the molar ratio of nickel ion to amine compound is preferably 0.5 to 3.0 times the coordination number of the amine compound to nickel ion, more preferably 1.2 to 3.0 times. More preferably, it is 1.3 to 2.0 times. In this case, the dissolution of ZnO contained in the capacitor body 10 is more effectively suppressed, the solubility in water is improved, and no plating becomes difficult.

めっき液のpHは6〜12である。pHが上記範囲を外れると、コンデンサ素体10中の添加剤であるZnOが溶解してZnイオンが溶出されてしまい、誘電損失の低下につながる。   The pH of the plating solution is 6-12. If the pH is out of the above range, ZnO as an additive in the capacitor body 10 is dissolved and Zn ions are eluted, leading to a decrease in dielectric loss.

pHは好ましくは7〜11、更に好ましくは8〜10である。この場合、Znイオンの溶出がより抑制される。   The pH is preferably 7-11, more preferably 8-10. In this case, elution of Zn ions is further suppressed.

めっき液のpHは、例えば水酸化物塩などを用いて調整することができる。水酸化物塩は、特に限定されないが、例えば水酸化カリウム、水酸化ナトリウム、水酸化カルシウム等が挙げられる。また、めっき液は、水酸化物塩に加え、pH緩衝剤としてホウ酸を含有してもよい。   The pH of the plating solution can be adjusted using, for example, a hydroxide salt. Although hydroxide salt is not specifically limited, For example, potassium hydroxide, sodium hydroxide, calcium hydroxide etc. are mentioned. The plating solution may contain boric acid as a pH buffer in addition to the hydroxide salt.

上記めっき液を使用してニッケルめっき層5を外部電極4の表面上に形成する場合、例えば電解めっき法が用いられる。この場合、上記めっき液と、ニッケルを含む陽極とが使用される。具体的には、外部電極4が形成されたコンデンサ素体10が上記めっき液中に浸漬される。そして、陽極と外部電極4との間に電圧を印加すると、外部電極4の表面にニッケルめっき層5が形成される。ここで、ニッケルを含む陽極としては、電解めっきで通常使用されるニッケル陽極を使用すればよい。具体的なめっき条件は、めっき液の温度を、30〜90℃とし、めっき時の電流密度を、0.01〜5A/dmとすればよい。 When the nickel plating layer 5 is formed on the surface of the external electrode 4 using the plating solution, for example, an electrolytic plating method is used. In this case, the plating solution and an anode containing nickel are used. Specifically, the capacitor body 10 on which the external electrode 4 is formed is immersed in the plating solution. When a voltage is applied between the anode and the external electrode 4, the nickel plating layer 5 is formed on the surface of the external electrode 4. Here, as the anode containing nickel, a nickel anode usually used in electrolytic plating may be used. Specific plating conditions may be that the temperature of the plating solution is 30 to 90 ° C., and the current density during plating is 0.01 to 5 A / dm 2 .

なお、上記めっき液が還元剤を更に含むと好ましい。この場合、めっき液に酸化還元力が付与され、無電解めっきを有効に行うことが可能となる。ここで、還元剤は、めっき液中に含有されるニッケルイオンを化学的に還元できるものであれば良く、特に限定されるものではない。このような還元剤としては、例えば次亜リン酸、次亜リン酸塩化合物、テトラヒドロホウ酸、テトラヒドロホウ酸塩化合物、ジメチルアミンボラン、ジエチルアミンボラン、ヒドラジンなどが挙げられる。還元剤の含有率は、好ましくは0.05〜0.5mol/L、より好ましくは0.1〜0.3mol/Lである。この場合、ニッケルめっき層5をより効率よく形成でき、めっき液の自己分解を起こりにくくすることができる。めっき液が還元剤を含む場合、めっき液は安定剤を、0.01〜10mg/L程度の範囲で更に含有しても良い。このような安定剤としては、チオ尿素などの有機硫黄化合物、ビスマス(Bi)、鉛(Pb)などが挙げられる。   The plating solution preferably further contains a reducing agent. In this case, a redox power is imparted to the plating solution, and electroless plating can be effectively performed. Here, the reducing agent is not particularly limited as long as it can chemically reduce nickel ions contained in the plating solution. Examples of such a reducing agent include hypophosphorous acid, hypophosphite compound, tetrahydroboric acid, tetrahydroborate compound, dimethylamine borane, diethylamine borane, hydrazine and the like. The content of the reducing agent is preferably 0.05 to 0.5 mol / L, more preferably 0.1 to 0.3 mol / L. In this case, the nickel plating layer 5 can be formed more efficiently, and the self-decomposition of the plating solution can be made difficult to occur. When the plating solution contains a reducing agent, the plating solution may further contain a stabilizer in the range of about 0.01 to 10 mg / L. Examples of such stabilizers include organic sulfur compounds such as thiourea, bismuth (Bi), and lead (Pb).

また無電解めっきを行うことによって外部電極4の表面上にニッケルめっき層5を形成する場合には、めっき条件は、めっき液の温度を例えば30〜80℃とすればよい。   Moreover, when forming the nickel plating layer 5 on the surface of the external electrode 4 by performing electroless plating, the plating conditions should just make the temperature of a plating solution into 30-80 degreeC, for example.

〔第2実施形態〕
次に、本発明に係るセラミックス電子部品の製造方法の第2実施形態について説明する。本実施形態では、セラミックス電子部品が積層チップバリスタである場合を例にしてその製造方法について説明する。
[Second Embodiment]
Next, a second embodiment of the method for manufacturing a ceramic electronic component according to the present invention will be described. In the present embodiment, the manufacturing method will be described by taking as an example the case where the ceramic electronic component is a multilayer chip varistor.

図2に示すように、積層チップバリスタ200は、内部電極層3と層間電圧非直線性抵抗体層8とが積層された構成のバリスタ素体210を有する。このバリスタ素体210の両端部には、バリスタ素体210の内部に配置された内部電極層3と各々導通する一対の外部電極4が形成してある。バリスタ素体210の形状は、特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよいが、通常、縦(0.6〜5.6mm)×横(0.3〜5.0mm)×厚み(0.3〜1.9mm)程度である。   As shown in FIG. 2, the multilayer chip varistor 200 includes a varistor element body 210 having a configuration in which an internal electrode layer 3 and an interlayer voltage nonlinear resistor layer 8 are stacked. At both ends of the varistor element body 210, a pair of external electrodes 4 are formed which respectively conduct with the internal electrode layer 3 disposed inside the varistor element body 210. The shape of the varistor element body 210 is not particularly limited, but is usually a rectangular parallelepiped shape. Also, there is no particular limitation on the dimensions, and it may be an appropriate dimension according to the application, but usually, length (0.6 to 5.6 mm) × width (0.3 to 5.0 mm) × thickness ( 0.3 to 1.9 mm).

内部電極層3は、各端面が素体210の対向する2端部の表面に露出するように積層してある。一対の外部電極4は、素体210の両端部に形成され、内部電極層3の露出端面にそれぞれ接続されて、回路を構成する。   The internal electrode layer 3 is laminated so that each end face is exposed on the surface of two opposing end portions of the element body 210. The pair of external electrodes 4 are formed at both ends of the element body 210 and connected to the exposed end faces of the internal electrode layer 3 to constitute a circuit.

バリスタ素体210において、内部電極層3および層間電圧非直線性抵抗体層8の積層方向の両外側端部には、外側保護層8aが配置してあり、素体210の内部を保護している。外側保護層8aの材質は、層間電圧非直線性抵抗体層8の材質と同じであっても異なっていても良い。   In the varistor element body 210, outer protective layers 8 a are disposed at both outer ends in the stacking direction of the internal electrode layer 3 and the interlayer voltage nonlinear resistor layer 8 to protect the inside of the element body 210. Yes. The material of the outer protective layer 8a may be the same as or different from the material of the interlayer voltage nonlinear resistor layer 8.

内部電極層3に含有される導電材は、特に限定されないが、PdまたはAg−Pd合金で構成してあることが好ましい。合金中のPd含有量は95重量%以上であることが好ましい。内部電極層3の厚さは、用途に応じて適宜決定すればよいが、通常0.5〜5μm程度である。   The conductive material contained in the internal electrode layer 3 is not particularly limited, but is preferably composed of Pd or an Ag—Pd alloy. The Pd content in the alloy is preferably 95% by weight or more. The thickness of the internal electrode layer 3 may be appropriately determined according to the application, but is usually about 0.5 to 5 μm.

外部電極4に含有される導電材は、特に限定されないが、通常、AgやAg−Pd合金などを用いる。外部電極4の厚さは、用途に応じて適宜決定すればよいが、通常10〜50μm程度である。   The conductive material contained in the external electrode 4 is not particularly limited, but usually Ag, an Ag—Pd alloy, or the like is used. The thickness of the external electrode 4 may be appropriately determined according to the application, but is usually about 10 to 50 μm.

層間電圧非直線性抵抗体層8は、酸化亜鉛を含む主成分を有する。この酸化亜鉛を含む主成分は、電圧−電流特性における優れた電圧非直線性と、大きなサージ耐量とを発現する物質として作用する。   The interlayer voltage nonlinear resistor layer 8 has a main component containing zinc oxide. The main component containing zinc oxide acts as a substance that exhibits excellent voltage nonlinearity in voltage-current characteristics and a large surge resistance.

層間電圧非直線性抵抗体層8は、Prなどの希土類元素の酸化物、Siの酸化物、Coの酸化物、B、Al、GaおよびInから選ばれる少なくとも1種の酸化物をさらに含有していてもよい。   The interlayer voltage nonlinear resistor layer 8 further contains at least one oxide selected from oxides of rare earth elements such as Pr, oxides of Si, oxides of Co, B, Al, Ga and In. It may be.

次に、上記積層チップバリスタ200の製造方法について説明する。   Next, a method for manufacturing the multilayer chip varistor 200 will be described.

まずバリスタ素体210を準備する。次に、このバリスタ素体210に、例えばバレル研磨やサンドブラストなどにより端面研磨を施し、外部電極用ペーストを印刷または転写して焼成し、外部電極4を形成する。外部電極用ペーストは、各種金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等と、第1実施形態と同様の有機ビヒクルとを混練して調製すればよい。外部電極用ペーストの焼成条件は、例えば、空気雰囲気中で600〜900℃にて10分〜1時間程度とすればよい。   First, a varistor element body 210 is prepared. Next, the varistor element body 210 is subjected to end surface polishing by, for example, barrel polishing or sand blasting, and the external electrode paste is printed or transferred and baked to form the external electrode 4. The paste for external electrodes is made by kneading conductive materials made of various metals and alloys, or various oxides, organometallic compounds, resinates, etc., which become conductive materials described above after firing, and an organic vehicle similar to the first embodiment. What is necessary is just to prepare. The firing conditions of the external electrode paste may be, for example, about 10 minutes to 1 hour at 600 to 900 ° C. in an air atmosphere.

次に、外部電極4表面に、第1実施形態と同様のめっき液を用いてニッケルめっき層5を形成し、続いてニッケルめっき層5の上にスズめっき層6を形成する。こうして積層チップバリスタが完成する。   Next, the nickel plating layer 5 is formed on the surface of the external electrode 4 using the same plating solution as in the first embodiment, and then the tin plating layer 6 is formed on the nickel plating layer 5. A multilayer chip varistor is thus completed.

この製造方法では、上記めっき液を用いることにより、バリスタ素体210の溶解を十分に抑制できる。特に、本実施形態の積層チップバリスタ200では、層間電圧非直線性抵抗体層8が酸化亜鉛を主成分の一つとしているが、酸化亜鉛は、従来のめっき液では特に溶出が懸念される材料であったため、本実施形態の製造方法は、積層チップバリスタの製造方法に特に有効である。こうして、本実施形態の製造方法によれば、積層チップバリスタ200のバリスタ電圧の低下を十分に抑制でき、電気特性の低下を十分に抑制できる。   In this manufacturing method, dissolution of the varistor element body 210 can be sufficiently suppressed by using the above plating solution. In particular, in the multilayer chip varistor 200 of this embodiment, the interlayer voltage non-linear resistor layer 8 has zinc oxide as one of the main components. However, zinc oxide is a material that is particularly likely to be eluted in conventional plating solutions. Therefore, the manufacturing method of this embodiment is particularly effective for the manufacturing method of the multilayer chip varistor. Thus, according to the manufacturing method of the present embodiment, a decrease in the varistor voltage of the multilayer chip varistor 200 can be sufficiently suppressed, and a decrease in electrical characteristics can be sufficiently suppressed.

本発明は、上記第1〜第2実施形態に限定されるものではない。例えば上記実施形態では、セラミックス電子部品が、積層チップコンデンサ、積層チップバリスタである場合について説明したが、本発明に係るセラミックス電子部品の製造方法は、積層チップインダクタ、積層チップサーミスタ、積層チップレゾネータ、又はそれらの複合部品である電子部品についても適用可能である。   The present invention is not limited to the first and second embodiments. For example, in the above embodiment, the case where the ceramic electronic component is a multilayer chip capacitor or a multilayer chip varistor has been described. However, the method for manufacturing a ceramic electronic component according to the present invention includes a multilayer chip inductor, a multilayer chip thermistor, a multilayer chip resonator, Or it is applicable also about the electronic component which is those composite parts.

以下、本発明の内容を、実施例を挙げてより具体的に説明するが、本発明は以下の実施例に限定されるものではない。   Hereinafter, the content of the present invention will be described more specifically with reference to examples. However, the present invention is not limited to the following examples.

〔バリスタ〕
(実施例4、参考例1〜3及び比較例1〜3)
まず、ZnO粉末に、Pr11、Co、CaCO、SiOおよびその他の添加物を、Zr、Pr、Co、Al、K、Cr、Ca、Siの含有率がそれぞれ96.945、0.5、1.5、0.005,0.05、0.1、0.1、0.8原子%(金属元素の百分率換算)に相当する量となるように添加し、混合した。そして、得られた粉体に、有機バインダ、有機溶剤、有機可塑剤を加え、ボールミルで20時間混合し粉砕を行って、スラリーを作製した。
[Varistor]
(Example 4, Reference Examples 1-3 and Comparative Examples 1-3)
First, in the ZnO powder, Pr 6 O 11 , Co 3 O 4 , CaCO 3 , SiO 2 and other additives are added, and the contents of Zr, Pr, Co, Al, K, Cr, Ca, and Si are 96. Add to 945, 0.5, 1.5, 0.005, 0.05, 0.1, 0.1, 0.8 atomic% (percent conversion of metal element) and mix did. Then, an organic binder, an organic solvent, and an organic plasticizer were added to the obtained powder, mixed for 20 hours by a ball mill, and pulverized to prepare a slurry.

このスラリーをドクターブレード法により、PET(ポリエチレンテレフタレート)製のベースフィルム上に30μmの厚さのグリーンシートを作製し、塗布したグリーンシート上に、パラジウムペーストを用い、スクリーン印刷にて、所望の形状になるように印刷し、乾燥して、内部電極を形成した。次に、グリーンシートの反対側の表面にも、上記と同様にして内部電極を形成した。   A 30 μm-thick green sheet is produced on this slurry by a doctor blade method on a PET (polyethylene terephthalate) base film, and the desired shape is formed by screen printing using palladium paste on the coated green sheet. Was printed and dried to form internal electrodes. Next, an internal electrode was formed on the opposite surface of the green sheet in the same manner as described above.

さらに、最外層となる保護層は、同じ組成のグリーンシートを複数枚重ねて形成した。   Furthermore, the protective layer as the outermost layer was formed by stacking a plurality of green sheets having the same composition.

その後、これらを加熱、圧着した後、所定のチップ形状となるように切断してグリーンチップとした。   Thereafter, these were heated and pressure-bonded, and then cut into a predetermined chip shape to obtain a green chip.

このグリーンチップを350℃で2時間脱バインダを行った後、1250℃で2時間空気中において焼成し、積層チップバリスタ素体となる焼結体を得た。   The green chip was debindered at 350 ° C. for 2 hours and then fired in air at 1250 ° C. for 2 hours to obtain a sintered body to be a multilayer chip varistor element body.

次いでこのバリスタ素体をバレル研磨した後、その両端にAgを主体とした電極ペーストを塗布し、800℃で焼き付けして外部電極を形成し、0.10mm×0.05mm×厚さ0.8mmの外部電極付きチップバリスタ素体を準備した。   Next, after barrel-polishing the varistor element body, an electrode paste mainly composed of Ag is applied to both ends of the varistor element body and baked at 800 ° C. to form an external electrode, which is 0.10 mm × 0.05 mm × thickness 0.8 mm. A chip varistor body with external electrodes was prepared.

次に、外部電極付きチップバリスタ素体の外部電極の表面に、厚さ2μmのニッケルめっき層を形成した。このとき、ニッケルめっき層の形成は、小型回転バレルめっき装置(コンドウ社製BH型)を用いて行い、めっき液及びめっき条件は、表1に示す通りとした。続いて、めっき装置により、ニッケルめっき層上に電解めっき法により厚さ4μmのスズめっき層を形成した。このとき、めっき装置として、小型回転バレル(コンドウ社製BH型)を用いた。このようにして、積層チップバリスタを得た。   Next, a nickel plating layer having a thickness of 2 μm was formed on the surface of the external electrode of the chip varistor body with external electrode. At this time, the nickel plating layer was formed using a small rotating barrel plating apparatus (BH type manufactured by Kondo), and the plating solution and plating conditions were as shown in Table 1. Subsequently, a tin plating layer having a thickness of 4 μm was formed on the nickel plating layer by an electroplating method using a plating apparatus. At this time, a small rotating barrel (BH type manufactured by Kondo) was used as a plating apparatus. In this way, a multilayer chip varistor was obtained.

上記のようにして積層チップバリスタを100個作成し、100個の積層チップバリスタについて、バリスタ電圧を測定した。バリスタ電圧(V1mA)は、積層チップバリスタを直流定電圧電源に接続し、積層チップバリスタの両電極間に作用する電圧を電圧計で測定すると共に、積層チップバリスタに流れる電流を電流計にて読みとることにより求めた。具体的には、積層チップバリスタに流れる電流が1mAの時に、積層チップバリスタの電極間に作用する電圧を電圧計により読みとり、その値をバリスタ電圧とした。単位はVとした。結果を表1に示す。なお、表1には、100個の積層チップバリスタについて測定したバリスタ電圧の平均値をバリスタ電圧として示してある。ここで、バリスタ電圧の規格値は6.4〜9.6Vである。

Figure 0005298450
100 multilayer chip varistors were produced as described above, and the varistor voltage was measured for 100 multilayer chip varistors. The varistor voltage (V1 mA) is measured by connecting the multilayer chip varistor to a DC constant voltage power source, measuring the voltage acting between both electrodes of the multilayer chip varistor with a voltmeter, and reading the current flowing through the multilayer chip varistor with an ammeter. Was determined by Specifically, when the current flowing through the multilayer chip varistor was 1 mA, the voltage acting between the electrodes of the multilayer chip varistor was read with a voltmeter, and the value was taken as the varistor voltage. The unit was V. The results are shown in Table 1. Table 1 shows the average value of the varistor voltages measured for 100 laminated chip varistors as the varistor voltage. Here, the standard value of the varistor voltage is 6.4 to 9.6V.
Figure 0005298450

表1に示すように、実施例4、参考例1〜3の積層チップバリスタは、比較例1〜3の積層チップバリスタよりも、バリスタ電圧が高くなっており、電気特性の低下を十分に抑制できることが分かった。
As shown in Table 1, the laminated chip varistors of Example 4 and Reference Examples 1 to 3 have a higher varistor voltage than the laminated chip varistors of Comparative Examples 1 to 3, and sufficiently suppress the deterioration of electrical characteristics. I understood that I could do it.

(実施例8、参考例5〜7
めっき液の組成及びめっき条件を表2に示すようにし、外部電極付きバリスタ素体の外部電極表面を無電解めっきしたこと以外は、参考例1と同様にして100個の積層チップバリスタを作成した。そして、得られた100個の積層チップバリスタについて、参考例1と同様にしてバリスタ電圧を測定した。結果を表2に示す。なお、表2には、100個の積層チップバリスタについて測定したバリスタ電圧の平均値をバリスタ電圧として示してある。ここで、バリスタ電圧の規格値は6.4〜9.6Vである。

Figure 0005298450
(Example 8, Reference Examples 5-7 )
100 laminated chip varistors were prepared in the same manner as in Reference Example 1 except that the composition of the plating solution and the plating conditions were as shown in Table 2, and the external electrode surface of the varistor element body with external electrodes was electrolessly plated. . The varistor voltage was measured for the 100 obtained multilayer chip varistors in the same manner as in Reference Example 1. The results are shown in Table 2. In Table 2, the average value of varistor voltages measured for 100 laminated chip varistors is shown as the varistor voltage. Here, the standard value of the varistor voltage is 6.4 to 9.6V.
Figure 0005298450

表2に示すように、実施例8、参考例5〜7の積層チップバリスタは、比較例4〜6の積層チップバリスタよりも、バリスタ電圧が高くなっており、電気特性の低下を十分に抑制できることが分かった。
As shown in Table 2, the multilayer chip varistors of Example 8 and Reference Examples 5 to 7 have a higher varistor voltage than the multilayer chip varistors of Comparative Examples 4 to 6, and sufficiently suppress the deterioration of electrical characteristics. I understood that I could do it.

〔コンデンサ〕
(実施例10、参考例9、11及び比較例7〜9)
まず、BaTiO:85モル%、Bi:1モル%、TaO:4.5モル%、MgO:0.5モル%、CuO:1モル%、ZnO:1.5モル%、TiO:2モル%、SnO:1.5モル%、Dy:3モル%の組成を有する誘電体材料100重量部と、アクリル樹脂4.8重量部と、塩化メチレン40重量部と、酢酸エチル20重量部と、ミネラルスピリット6重量部と、アセトン4重量部とをボールミルで混合してペースト化し、誘電体層用ペーストを得た。
次いで、平均粒径0.2〜0.8μmのNi粒子100重量部と、有機ビヒクル(エチルセルロース8重量部をブチルカルビトール92重量部に溶解したもの)40重量部と、ブチルカルビトール10重量部とを3本ロールにより混練してペースト化し、内部電極層用ペーストを得た。
[Capacitor]
(Example 10, Reference Examples 9, 11 and Comparative Examples 7-9)
First, BaTiO 3: 85 mol%, Bi 2 O 3: 1 mole%, TaO 6: 4.5 mol%, MgO: 0.5 mol%, CuO: 1 mol%, ZnO: 1.5 mol%, TiO 100 parts by weight of a dielectric material having a composition of 2 : 2 mol%, SnO 2 : 1.5 mol%, Dy 2 O 3 : 3 mol%, 4.8 parts by weight of acrylic resin, and 40 parts by weight of methylene chloride Then, 20 parts by weight of ethyl acetate, 6 parts by weight of mineral spirits, and 4 parts by weight of acetone were mixed with a ball mill to obtain a paste for a dielectric layer.
Next, 100 parts by weight of Ni particles having an average particle size of 0.2 to 0.8 μm, 40 parts by weight of an organic vehicle (8 parts by weight of ethyl cellulose dissolved in 92 parts by weight of butyl carbitol), and 10 parts by weight of butyl carbitol Were kneaded with three rolls to obtain a paste, and an internal electrode layer paste was obtained.

次いで、平均粒径0.5μmのCu粒子100重量部と、有機ビヒクル(エチルセルロース樹脂8重量部をブチルカルビトール92重量部に溶解したもの)35重量部およびブチルカルビトール7重量部とを混練してペースト化し、外部電極用ペーストを得た。   Next, 100 parts by weight of Cu particles having an average particle diameter of 0.5 μm, 35 parts by weight of an organic vehicle (8 parts by weight of ethyl cellulose resin dissolved in 92 parts by weight of butyl carbitol) and 7 parts by weight of butyl carbitol were kneaded. To obtain a paste for an external electrode.

次いで、上記誘電体層用ペーストを用いてPETフィルム上に、厚さ15μmのグリーンシートを形成し、この上に内部電極層用ペーストを印刷したのち、PETフィルムからグリーンシートを剥離した。次いで、これらのグリーンシートと保護用グリーンシート(内部電極層用ペーストを印刷しないもの)とを積層、圧着して、グリーンチップを得た。内部電極を有するシートの積層数は4層とした。   Next, a green sheet having a thickness of 15 μm was formed on the PET film using the dielectric layer paste, and the internal electrode layer paste was printed thereon, and then the green sheet was peeled from the PET film. Next, these green sheets and protective green sheets (not printed with internal electrode layer paste) were laminated and pressure-bonded to obtain green chips. The number of sheets having internal electrodes was four.

次いで、グリーンチップを所定サイズに切断し、脱バインダ処理、焼成およびアニールを行って、積層セラミック焼成体を得た。脱バインダ処理は、昇温時間15℃/時間、保持温度280℃、保持時間8時間、空気雰囲気の条件で行った。また、焼成は、昇温速度200℃/時間、保持温度1280〜1320℃、保持時間2時間、冷却速度300℃/時間、加湿したN+H混合ガス雰囲気(酸素分圧は10−9気圧)の条件で行った。アニールは、保持温度900℃、温度保持時間9時間、冷却速度300℃/時間、加湿したN ガス雰囲気(酸素分圧は10−5気圧)の条件で行った。なお、焼成およびアニールの際の雰囲気ガスの加湿には、水温を35℃としたウェッターを用いた。 Next, the green chip was cut into a predetermined size and subjected to binder removal processing, firing and annealing to obtain a multilayer ceramic fired body. The binder removal treatment was performed under conditions of a temperature rising time of 15 ° C./hour, a holding temperature of 280 ° C., a holding time of 8 hours, and an air atmosphere. The firing is performed at a temperature rising rate of 200 ° C./hour, a holding temperature of 1280 to 1320 ° C., a holding time of 2 hours, a cooling rate of 300 ° C./hour, and a humidified N 2 + H 2 mixed gas atmosphere (oxygen partial pressure is 10 −9 atmospheres). ). The annealing was performed under the conditions of a holding temperature of 900 ° C., a temperature holding time of 9 hours, a cooling rate of 300 ° C./hour, and a humidified N 2 gas atmosphere (oxygen partial pressure was 10 −5 atm). A wetter with a water temperature of 35 ° C. was used for humidifying the atmospheric gas during firing and annealing.

次いで、積層セラミック焼成体の端面をサンドブラストにて研磨したのち、外部電極用ペーストを端面に転写し、加湿したN +H 雰囲気中において、800℃にて10分間焼成して外部電極を形成した。こうして、0.10mm×0.05mm×0.8mmのサイズの外部電極付きコンデンサ素体を得た。 Next, after polishing the end face of the multilayer ceramic fired body by sandblasting, the external electrode paste was transferred to the end face and fired at 800 ° C. for 10 minutes in a humidified N 2 + H 2 atmosphere to form an external electrode. . In this way, a capacitor body with external electrodes having a size of 0.10 mm × 0.05 mm × 0.8 mm was obtained.

こうして得られた外部電極付きコンデンサ素体の外部電極表面上に、めっき液の組成及びめっき条件を表3に示すようにしたこと以外は実施例1と同様にして、ニッケルめっき層及びスズめっき層を順次形成した。こうして積層チップコンデンサを得た。   A nickel plating layer and a tin plating layer were formed in the same manner as in Example 1 except that the composition of the plating solution and the plating conditions were shown in Table 3 on the surface of the external electrode of the capacitor body with external electrodes thus obtained. Were sequentially formed. Thus, a multilayer chip capacitor was obtained.

このようにして得られた積層チップコンデンサにおいて、内部電極層に挟まれた誘電体層の数は4、その厚さは0.8mmであり、内部電極層の厚さは5μmであった。   In the multilayer chip capacitor thus obtained, the number of dielectric layers sandwiched between the internal electrode layers was 4, the thickness thereof was 0.8 mm, and the thickness of the internal electrode layer was 5 μm.

上記のようにして100個の積層チップコンデンサを作成し、これらに対し、LCRメータにより、周波数1kHz,入力信号レベル1Vrmsの条件下で、誘電損失(単位は%)を測定した。結果を表3に示す。なお、表3においても、100個の積層チップコンデンサについて測定した誘電損失の平均値で誘電損失を示してある。

Figure 0005298450
100 multilayer chip capacitors were prepared as described above, and dielectric loss (unit:%) was measured for these using an LCR meter under the conditions of a frequency of 1 kHz and an input signal level of 1 Vrms. The results are shown in Table 3. In Table 3, the dielectric loss is shown as an average value of dielectric loss measured for 100 multilayer chip capacitors.
Figure 0005298450

表3に示すように、実施例10、参考例9、11の積層チップコンデンサは、比較例7〜9の積層チップコンデンサよりも、誘電損失が小さくなり、電気特性の低下を十分に抑制できることが分かった。
As shown in Table 3, the multilayer chip capacitors of Example 10 and Reference Examples 9 and 11 have a smaller dielectric loss than the multilayer chip capacitors of Comparative Examples 7 to 9, and can sufficiently suppress the deterioration of electrical characteristics. I understood.

(実施例13〜14、参考例12及び比較例10〜12)
めっき液の組成及びめっき条件を表4に示すようにし、外部電極付きコンデンサ素体の外部電極表面を無電解めっきしたこと以外は、参考例9と同様にして100個の積層チップコンデンサを作成した。そして、得られた100個の積層チップコンデンサについて、参考例9と同様にして誘電損失を測定した。結果を表4に示す。なお、表4においても、100個の積層チップコンデンサについて測定した誘電損失の平均値で誘電損失を示してある。

Figure 0005298450
(Examples 13 to 14, Reference Example 12 and Comparative Examples 10 to 12)
100 multilayer chip capacitors were prepared in the same manner as in Reference Example 9 except that the composition of the plating solution and the plating conditions were as shown in Table 4 and the external electrode surface of the capacitor body with external electrodes was electrolessly plated. . Then, the dielectric loss of the obtained 100 multilayer chip capacitors was measured in the same manner as in Reference Example 9. The results are shown in Table 4. Also in Table 4, the dielectric loss is shown as an average value of dielectric loss measured for 100 multilayer chip capacitors.
Figure 0005298450

表4に示すように、実施例13〜14、参考例12の積層チップコンデンサは、比較例10〜12の積層チップコンデンサよりも、誘電損失が小さくなり、電気特性の低下を十分に抑制できることが分かった。
As shown in Table 4, the multilayer chip capacitors of Examples 13 to 14 and Reference Example 12 have a smaller dielectric loss than the multilayer chip capacitors of Comparative Examples 10 to 12, and can sufficiently suppress a decrease in electrical characteristics. I understood.

〔インダクタ〕
(実施例1517、参考例16及び比較例13〜15)
粒径0.1〜10μm程度のNiO,CuO,ZnOおよびFeの粉体を用い、これらをボールミルを用いて湿式混合し、ついで、この湿式混合物をスプレードライヤーにより乾燥し700℃にて仮焼し、これをボールミルにて粉砕した後、スプレードライヤーで乾燥し、比表面積8m/gのNi−Cu−Znフェライト原料粉末とした。このとき、Ni−Cu−Znフェライト原料粉末の組成は、フェライト原料粉末中のmol%で、Fe:45mol%、NiO:25mol%、CuO:10mol%、およびZnO:20mol%となるようにした。
ついでこの原料粉末100重量部に対して、エチルセルロース2.5重量部、テルピネオール40重量部を加え、3本ロールにて混練して磁性フェライトペーストを調製した。
[Inductor]
(Examples 15 and 17 , Reference Example 16 and Comparative Examples 13 to 15)
NiO, CuO, ZnO and Fe 2 O 3 powder having a particle size of about 0.1 to 10 μm are used and wet-mixed using a ball mill, and then the wet mixture is dried by a spray dryer at 700 ° C. After calcination, this was pulverized with a ball mill and then dried with a spray dryer to obtain a Ni—Cu—Zn ferrite raw material powder having a specific surface area of 8 m 2 / g. At this time, the composition of the Ni—Cu—Zn ferrite raw material powder is mol% in the ferrite raw material powder, Fe 2 O 3 : 45 mol%, NiO: 25 mol%, CuO: 10 mol%, and ZnO: 20 mol%. I made it.
Next, 2.5 parts by weight of ethyl cellulose and 40 parts by weight of terpineol were added to 100 parts by weight of the raw material powder, and kneaded with three rolls to prepare a magnetic ferrite paste.

一方、平均粒径0.8μmのAg100重量部に対して、エチルセルロース2.5重量部、テルピネオール40重量部を加え、3本ロールにて混練して、導体用ペーストを調製した。   On the other hand, 2.5 parts by weight of ethyl cellulose and 40 parts by weight of terpineol were added to 100 parts by weight of Ag having an average particle size of 0.8 μm, and kneaded with three rolls to prepare a conductor paste.

このような磁性フェライト用ペーストと導体用ペーストとを、交互に印刷積層した後、積層体の対向する2側面を切断し、導体用ペーストにより印刷された導体パターンの縁部を積層体側面から露出させた。その後、この積層体について、900℃で2時間の焼成を行って、積層型チップインダクタを得た。得られた積層型チップインダクタのタイプは、1005タイプであり、その外形寸法は0.10mm×0.05mm×0.8mmであった。   After alternately laminating and laminating such magnetic ferrite paste and conductor paste, the two opposite side surfaces of the laminate are cut, and the edge of the conductor pattern printed with the conductor paste is exposed from the side of the laminate. I let you. Thereafter, the multilayer body was baked at 900 ° C. for 2 hours to obtain a multilayer chip inductor. The type of the obtained multilayer chip inductor was 1005 type, and the external dimensions were 0.10 mm × 0.05 mm × 0.8 mm.

焼成後、内部導体保護のため露出した内部導体の部分をガラスから成る非磁性体層で被覆した。次に、積層チップインダクタの内部導体の引き出し部に外部導体ペーストを塗布し、外部導体およびガラスを大気中において600℃で30分間焼き付け、コイル状内部導体の両端部に外部電極が形成された状態の外部電極付きチップインダクタ素体を形成した。   After firing, the exposed portion of the inner conductor was covered with a nonmagnetic layer made of glass to protect the inner conductor. Next, an external conductor paste is applied to the lead portion of the internal conductor of the multilayer chip inductor, and the external conductor and glass are baked at 600 ° C. for 30 minutes in the atmosphere, and external electrodes are formed at both ends of the coiled internal conductor. A chip inductor body with external electrodes was formed.

このチップインダクタ素体の外部電極表面上に、めっき液の組成及びめっき条件を表5に示すようにしたこと以外は実施例1と同様にして、ニッケルめっき層及びスズめっき層を順次形成した。こうして積層チップインダクタを得た。   A nickel plating layer and a tin plating layer were sequentially formed on the external electrode surface of the chip inductor body in the same manner as in Example 1 except that the composition of the plating solution and the plating conditions were as shown in Table 5. Thus, a multilayer chip inductor was obtained.

上記のようにして積層チップインダクタを100個作成し、これらに対し、測定周波数100kHz、測定電流0.1mAの条件で、LCRメーター(ヒューレットパッカード(株)製)を用いてインダクタンスLを測定した。結果を表5に示す。なお、表5においては、100個の積層チップインダクタについて測定したインダクタンス値の平均値でインダクタンス値を示してある。

Figure 0005298450
100 multilayer chip inductors were produced as described above, and the inductance L was measured using an LCR meter (manufactured by Hewlett-Packard Co.) under the conditions of a measurement frequency of 100 kHz and a measurement current of 0.1 mA. The results are shown in Table 5. In Table 5, the inductance value is shown as an average value of the inductance values measured for 100 multilayer chip inductors.
Figure 0005298450

表5に示すように、実施例1517、参考例16の積層チップインダクタは、比較例13〜15の積層チップインダクタよりも、インダクタンスが大きく、電気特性の低下を十分に抑制できることが分かった。
As shown in Table 5, it was found that the multilayer chip inductors of Examples 15 and 17 and Reference Example 16 had a larger inductance than the multilayer chip inductors of Comparative Examples 13 to 15 and could sufficiently suppress a decrease in electrical characteristics. .

(実施例18〜19、参考例20及び比較例16〜18)
めっき液の組成及びめっき条件を表6に示すようにし、外部電極付きインダクタ素体の外部電極表面を無電解めっきしたこと以外は、実施例15と同様にして100個の積層チップインダクタを作成した。そして、得られた100個の積層チップインダクタについて、実施例15と同様にしてインダクタンスを測定した。結果を表6に示す。なお、表6においても、100個の積層チップインダクタについて測定したインダクタンス値の平均値でインダクタンス値を示してある。

Figure 0005298450
(Examples 18 to 19, Reference Example 20 and Comparative Examples 16 to 18)
The composition of the plating solution and the plating conditions were as shown in Table 6, and 100 multilayer chip inductors were produced in the same manner as in Example 15 except that the surface of the external electrode of the inductor body with external electrodes was electrolessly plated. . And about 100 obtained multilayer chip inductors, it carried out similarly to Example 15, and measured the inductance. The results are shown in Table 6. In Table 6, the inductance value is shown as an average value of inductance values measured for 100 multilayer chip inductors.
Figure 0005298450

表6に示すように、実施例18〜19、参考例20の積層チップインダクタは、比較例16〜18の積層チップインダクタよりも、インダクタンスが大きく、電気特性の低下を十分に抑制できることが分かった。
As shown in Table 6, it was found that the multilayer chip inductors of Examples 18 to 19 and Reference Example 20 had a larger inductance than the multilayer chip inductors of Comparative Examples 16 to 18 and could sufficiently suppress a decrease in electrical characteristics. .

〔圧電レゾネータ〕
(実施例21〜22、参考例23及び比較例19〜22)
まず主成分の原料として、PbO粉末、TiO粉末、ZrO粉末、MnCO粉末、Nb粉末を用意し、最終的に、Pb[(Mn1/3Nb2/30.1Ti0.5Zr0.35]Oの組成となるように秤量した。
[Piezoelectric resonator]
(Examples 21 to 22, Reference Example 23 and Comparative Examples 19 to 22)
First, PbO powder, TiO 2 powder, ZrO 2 powder, MnCO 3 powder, and Nb 2 O 5 powder are prepared as the main component raw materials, and finally Pb 1 [(Mn 1/3 Nb 2/3 ) 0. 1 Ti 0.5 Zr 0.35 ] O 3 was weighed.

次に、秤量された各粉末の総重量に対して、副成分としてのAl、SiO、MnCO、Cr3をそれぞれ0.1wt%添加した。各原料粉末の平均粒径は0.1〜3.0μmの範囲で適宜選択した。 Next, 0.1 wt% of Al 2 O 3 , SiO 2 , MnCO 3 , and Cr 2 O 3 as subcomponents were added to the total weight of each weighed powder. The average particle size of each raw material powder was appropriately selected within the range of 0.1 to 3.0 μm.

上記原料粉末を湿式混合した後、800℃で3時間保持する仮焼を行った。このときの雰囲気はN2とした。 After the raw material powder was wet-mixed, calcination was carried out at 800 ° C. for 3 hours. The atmosphere at this time was N 2 .

仮焼き後、原料粉末の粉砕を行い、粉砕粉末を顆粒に造粒した。この際、粉砕粉末にポリビニルアルコール(PVA)を少量添加し、かつこれらを十分に混合し、その後にメッシュを通過させて整粒することにより造粒粉末を得た。次いで、造粒粉末を300MPaの圧力で加圧成形し、成形体を得た。   After calcination, the raw material powder was pulverized, and the pulverized powder was granulated into granules. At this time, a small amount of polyvinyl alcohol (PVA) was added to the pulverized powder, and these were sufficiently mixed, and then granulated by passing through a mesh to obtain granulated powder. Next, the granulated powder was pressure-molded at a pressure of 300 MPa to obtain a molded body.

成形時に添加したバインダを除去した後、1200℃で3時間成形体を加熱保持し焼結体を得た。このときの雰囲気はN2とした。 After removing the binder added during molding, the molded body was heated and held at 1200 ° C. for 3 hours to obtain a sintered body. The atmosphere at this time was N 2 .

得られた焼結体に分極処理用の電極を形成した後、分極処理を行った。分極処理は、100℃の温度で、1.5Ec(Ecは抗電界)の電界を焼結体に対して20分間印加した。   After forming electrodes for polarization treatment on the obtained sintered body, polarization treatment was performed. In the polarization treatment, an electric field of 1.5 Ec (Ec is a coercive electric field) was applied to the sintered body at a temperature of 100 ° C. for 20 minutes.

分極処理は、上述した温度に加熱されたシリコンオイル浴中で行った。なお、分極方向は、主面に平行方向に分極を行った。   The polarization treatment was performed in a silicone oil bath heated to the temperature described above. The polarization was performed in a direction parallel to the main surface.

そして、分極処理後の焼結体を、厚さが0.5mmとなるまで研磨した後、振動電極を形成した。次いで、ダイシングソーで所望の形状に切断した。そして、切断面上に、実施例1と同様にしてAgを主体とする電極ペーストを塗布し、大気中において600℃で30分間焼き付け、両端部に外部電極が形成された状態の外部電極付きチップレゾネータ素体を形成した。   And after grind | polishing the sintered compact after a polarization process until thickness was set to 0.5 mm, the vibrating electrode was formed. Subsequently, it cut | disconnected in the desired shape with the dicing saw. Then, an electrode paste mainly composed of Ag is applied to the cut surface in the same manner as in Example 1, and baked at 600 ° C. for 30 minutes in the atmosphere, and the external electrode-attached chip in which external electrodes are formed at both ends. A resonator element body was formed.

そして、このチップレゾネータ素体の外部電極表面上に、めっき液の組成及びめっき条件を表7に示すようにしたこと以外は実施例1と同様にして、ニッケルめっき層及びスズめっき層を順次形成した。こうして積層チップレゾネータを得た。   Then, a nickel plating layer and a tin plating layer are sequentially formed on the external electrode surface of the chip resonator element body in the same manner as in Example 1 except that the composition of the plating solution and the plating conditions are as shown in Table 7. did. Thus, a laminated chip resonator was obtained.

上記のようにして100個の積層チップレゾネータを作製し、これらについて、インピーダンスアナライザーを用いて共振インピーダンスを測定した。結果を表7に示す。なお、表7においても、100個の積層チップレゾネータについて測定した共振インピーダンス値の平均値で共振インピーダンス値を示してある。

Figure 0005298450
100 laminated chip resonators were produced as described above, and the resonance impedance of these was measured using an impedance analyzer. The results are shown in Table 7. Also in Table 7, the resonance impedance value is shown as an average value of the resonance impedance values measured for 100 laminated chip resonators.
Figure 0005298450

表7に示すように、実施例21〜22、参考例23の積層チップレゾネータは、比較例19〜22の積層チップレゾネータよりも、規格値により近い値を示していた。
As shown in Table 7, the laminated chip resonators of Examples 21 to 22 and Reference Example 23 showed values closer to the standard values than the laminated chip resonators of Comparative Examples 19 to 22.

(実施例25、参考例24、26及び比較例23〜26)
めっき液の組成及びめっき条件を表8に示すようにし、外部電極付きレゾネータ素体の外部電極表面を無電解めっきしたこと以外は、実施例21と同様にして100個の積層チップレゾネータを作成した。そして、得られた100個の積層チップレゾネータについて、実施例21と同様にして共振インピーダンスを測定した。結果を表8に示す。なお、表8においても、100個の積層チップレゾネータについて測定した共振インピーダンス値の平均値で共振インピーダンス値を示してある。

Figure 0005298450
(Example 25, Reference Examples 24 and 26, and Comparative Examples 23 to 26)
The composition of the plating solution and the plating conditions were as shown in Table 8, and 100 multilayer chip resonators were produced in the same manner as in Example 21 except that the surface of the external electrode of the resonator body with external electrodes was electrolessly plated. . And about 100 obtained laminated chip resonators, it carried out similarly to Example 21, and measured the resonant impedance. The results are shown in Table 8. In Table 8, the resonance impedance value is shown as an average value of the resonance impedance values measured for 100 laminated chip resonators.
Figure 0005298450

表8に示すように、実施例25、参考例24、26の積層チップレゾネータは、比較例23〜26の積層チップレゾネータよりも、理論値により近い値を示していた。
As shown in Table 8, the laminated chip resonators of Example 25 and Reference Examples 24 and 26 showed values closer to the theoretical values than the laminated chip resonators of Comparative Examples 23 to 26.

〔NTCサーミスタ〕
(実施例28、参考例27、29及び比較例27〜29)
まず、出発材料として、市販の四三酸化マンガン(Mn)、酸化ニッケル、酸化鉄、酸化銅及び酸化ジルコニウムを、焼成後の組成が下記組成比(但し、主成分を構成するMn酸化物及びNi酸化物のモル%は、それぞれMn換算及びNi換算でのモル%を示している。添加物としての酸化鉄、酸化銅及び酸化ジルコニウムは、前記主成分を100重量%としたときの、Fe換算、CuO換算、ZrO換算での添加量(重量%)を示している。)
主成分であるMn酸化物:45モル%、Ni酸化物:55モル%、添加物であるFe:50.00wt%、CuO:40.00wt%、ZrO:10.00wt%となるように秤量配合し、ボールミルで16時間湿式混合した。なお、これらの出発原料中には、不可避的不純物が0.1重量%程度含まれている。
[NTC thermistor]
(Example 28, Reference Examples 27 and 29, and Comparative Examples 27 to 29)
First, as a starting material, commercially available trimanganese tetraoxide (Mn 3 O 4 ), nickel oxide, iron oxide, copper oxide and zirconium oxide, the composition after firing has the following composition ratio (however, Mn oxidation constituting the main component) The mol% of the product and the Ni oxide indicate the mol% in terms of Mn and Ni, respectively.The iron oxide, copper oxide, and zirconium oxide as additives are based on the above main component being 100% by weight. , Fe 2 O 3 equivalent, CuO equivalent, ZrO 2 equivalent added amount (% by weight).
Mn oxide as main component: 45 mol%, Ni oxide: 55 mol%, Fe 2 O 3 as additive: 50.00 wt%, CuO: 40.00 wt%, ZrO 2 : 10.00 wt% The mixture was weighed and mixed with a ball mill for 16 hours. These starting materials contain about 0.1% by weight of inevitable impurities.

次に、湿式混合後の出発原料を、脱水乾燥し、乳鉢、乳棒を用いて粉体にした。   Next, the starting material after the wet mixing was dehydrated and dried, and powdered using a mortar and pestle.

次に、得られた粉体をアルミナこう鉢に入れ、1000℃で2時間仮焼成した。   Next, the obtained powder was put into an alumina mortar and temporarily calcined at 1000 ° C. for 2 hours.

次に、得られた仮焼き済み粉体を、ボールミルにより微粉砕した後、脱水乾燥して、サーミスタ用組成物原料とした。   Next, the obtained calcined powder was finely pulverized by a ball mill and then dehydrated and dried to obtain a composition material for the thermistor.

次に、得られたサーミスタ用組成物原料100重量部に対して、ポリビニルアルコール1.5重量部(固形分)を加え、乳鉢、乳棒で顆粒に造粒したのち、1mm×0.5mm×0.5mmの直方体状に加圧成形して成形体を得た。   Next, 1.5 parts by weight of polyvinyl alcohol (solid content) is added to 100 parts by weight of the obtained thermistor composition raw material, granulated into granules with a mortar and pestle, and then 1 mm × 0.5 mm × 0. A molded body was obtained by pressure forming into a 5 mm rectangular parallelepiped shape.

次に、この成形体を、大気中で600℃で2時間加熱して、脱バインダ処理した後、大気中で1000℃で2時間本焼成して焼結体であるサーミスタ素体を得た。   Next, the molded body was heated in air at 600 ° C. for 2 hours to remove the binder, and then subjected to main firing in air at 1000 ° C. for 2 hours to obtain a thermistor body as a sintered body.

次に、得られた焼結体の両端に、銀ペーストをスクリーン印刷し、800℃で焼き付けて、外部電極を形成した。そして、このサーミスタ素体の外部電極表面上に、めっき液の組成及びめっき条件を表9に示すようにしたこと以外は実施例1と同様にして、ニッケルめっき層及びスズめっき層を順次形成した。こうして積層チップサーミスタを得た。   Next, silver paste was screen-printed on both ends of the obtained sintered body and baked at 800 ° C. to form external electrodes. Then, a nickel plating layer and a tin plating layer were sequentially formed on the external electrode surface of the thermistor body in the same manner as in Example 1 except that the composition of the plating solution and the plating conditions were as shown in Table 9. . A multilayer chip thermistor was thus obtained.

上記のようにして積層チップサーミスタを100個作成し、得られた100個のサーミスタについて、直流4端子法を用いて、25℃の抵抗値(R25)、−40℃の抵抗値(R−40 )および85℃の抵抗値(R85)を測定し、それぞれ次式のT、To、R、Roに代入してB定数を算出した。

Figure 0005298450
100 laminated chip thermistors were prepared as described above, and for the 100 thermistors obtained, the resistance value at 25 ° C. (R25) and the resistance value at −40 ° C. (R-40) were measured using the direct current four-terminal method. ) And 85 ° C. resistance values (R85) were measured, and B constants were calculated by substituting them in T, To, R, and Ro of the following equations, respectively.
Figure 0005298450

これらの最大値と最小値の規格値からのずれの大きな方を百分率で表し、B定数許容差とした。結果を表9に示す。なお、表9においても、100個の積層チップサーミスタについて測定したB定数許容差の平均値でB定数許容差を示してある。

Figure 0005298450
The greater deviation of the maximum value and the minimum value from the standard value is expressed as a percentage and used as the B constant tolerance. The results are shown in Table 9. In Table 9, the B constant tolerance is shown as an average value of the B constant tolerance measured for 100 laminated chip thermistors.
Figure 0005298450

表9に示す結果より、実施例28、参考例27、29に係る積層チップサーミスタでは、B定数許容差の絶対値がB定数許容差規格の絶対値より小さいのに対して、比較例27〜29に係る積層チップサーミスタでは、B定数許容差の絶対値がB定数許容差規格の絶対値より大きくなっていた。このことから、実施例28、参考例27は、電気特性の劣化を十分に抑制できることが分かった。
From the results shown in Table 9, in the laminated chip thermistor according to Example 28 and Reference Examples 27 and 29, the absolute value of the B constant tolerance is smaller than the absolute value of the B constant tolerance standard, whereas Comparative Examples 27 to In the multilayer chip thermistor according to No. 29, the absolute value of the B constant tolerance is larger than the absolute value of the B constant tolerance standard. From this, it was found that Example 28 and Reference Example 27 can sufficiently suppress the deterioration of electrical characteristics.

(実施例30、参考例31、32及び比較例30〜32)
めっき液の組成及びめっき条件を表10に示すようにし、外部電極付きサーミスタ素体の外部電極表面を無電解めっきしたこと以外は、参考例27と同様にして100個の積層チップサーミスタを作成した。そして、得られた100個の積層チップサーミスタについて、参考例27と同様にしてB定数許容差を測定した。結果を表10に示す。なお、表10においても、100個の積層チップサーミスタについて測定したB定数許容差の平均値でB定数許容差を示してある。

Figure 0005298450
(Example 30 , Reference Examples 31, 32, and Comparative Examples 30 to 32)
100 laminated chip thermistors were prepared in the same manner as in Reference Example 27 except that the composition of the plating solution and the plating conditions were as shown in Table 10 and the external electrode surface of the thermistor body with external electrodes was electrolessly plated. . And about the obtained 100 laminated chip thermistors, it carried out similarly to the reference example 27, and measured B constant tolerance. The results are shown in Table 10. In Table 10, the B constant tolerance is shown as an average value of the B constant tolerance measured for 100 laminated chip thermistors.
Figure 0005298450

表10に示す結果より、実施例30、参考例31、32に係る積層チップサーミスタでは、B定数許容差の絶対値がB定数許容差規格の絶対値より小さいのに対して、比較例30〜32に係る積層チップサーミスタでは、B定数許容差の絶対値がB定数許容差規格の絶対値より大きくなっていた。このことから、実施例30、参考例31、32は、電気特性の劣化を十分に抑制できることが分かった。
From the results shown in Table 10, in the multilayer chip thermistor according to Example 30 and Reference Examples 31 and 32, the absolute value of the B constant tolerance is smaller than the absolute value of the B constant tolerance standard, whereas Comparative Examples 30 to In the multilayer chip thermistor according to No. 32, the absolute value of the B constant tolerance is larger than the absolute value of the B constant tolerance standard. From this, it was found that Example 30 and Reference Examples 31 and 32 can sufficiently suppress deterioration of electrical characteristics.

以上より、本発明に係るセラミックス電子部品の製造方法によれば、電気特性の低下を十分に抑制できることが確認された。   From the above, it has been confirmed that the method for manufacturing a ceramic electronic component according to the present invention can sufficiently suppress a decrease in electrical characteristics.

本発明に係るセラミックス電子部品の製造方法によって得られるセラミックス電子部品の一例を示す断面図である。It is sectional drawing which shows an example of the ceramic electronic component obtained by the manufacturing method of the ceramic electronic component which concerns on this invention. 本発明に係るセラミックス電子部品の製造方法によって得られるセラミックス電子部品の他の例を示す断面図である。It is sectional drawing which shows the other example of the ceramic electronic component obtained by the manufacturing method of the ceramic electronic component which concerns on this invention.

符号の説明Explanation of symbols

4…外部電極(導電層)、5…ニッケルめっき層、6…スズめっき層、10…コンデンサ素体(セラミックス電子部品素体)、100…積層チップコンデンサ(セラミックス電子部品)、200…積層チップバリスタ(セラミックス電子部品)、210…バリスタ素体(セラミックス電子部品素体)。   DESCRIPTION OF SYMBOLS 4 ... External electrode (conductive layer), 5 ... Nickel plating layer, 6 ... Tin plating layer, 10 ... Capacitor body (ceramic electronic component body), 100 ... Multilayer chip capacitor (ceramic electronic component), 200 ... Multilayer chip varistor (Ceramic electronic component), 210... Varistor element (ceramic electronic component element).

Claims (3)

亜鉛原子、鉄原子、コバルト原子及びマンガン原子からなる群より選ばれる少なくとも1種の金属原子の酸化物を含むセラミックス電子部品素体の表面に導電層を形成する工程、及び、前記導電層上に、めっき液を用いて、ニッケルめっき層を形成する工程を経てセラミックス電子部品を得るセラミック電子部品の製造方法であって、
前記めっき液が、ニッケル塩と、ニッケルイオンと錯体を形成するアミン化合物とを含み、pHが6〜12であり、
前記アミン化合物が、前記ニッケルイオンとの錯体形成の際における第一段階反応の逐次生成定数K1が4.0〜15.0となるアミン化合物であって、リシン酸、ピコリン酸、ジアミノプロピオン酸、ジアミノ酪酸、アラニン、フェニルアラニン、メチオニン、アルギニン、バリン、テアニン、グリシルグリシン又はこれらの混合物であり、
前記ニッケルイオンに対する前記アミン化合物のモル比が、前記アミン化合物の前記ニッケルイオンへの配位数の0.5〜3.0倍である、
セラミックス電子部品の製造方法。
Forming a conductive layer on the surface of the ceramic electronic component body including an oxide of at least one metal atom selected from the group consisting of zinc atom, iron atom, cobalt atom and manganese atom; and on the conductive layer A method for producing a ceramic electronic component using a plating solution to obtain a ceramic electronic component through a step of forming a nickel plating layer,
The plating solution contains a nickel salt and an amine compound that forms a complex with nickel ions, and has a pH of 6 to 12,
The amine compound is an amine compound having a sequential formation constant K1 of 4.0 to 15.0 in the first-stage reaction when forming a complex with the nickel ion, wherein ricinic acid, picolinic acid, diaminopropionic acid, diaminobutyric acid, alanine, phenylalanine, methionine, arginine, valine, theanine, is Gurishirugurishi down or a mixture thereof,
The molar ratio of the amine compound to the nickel ion is 0.5 to 3.0 times the coordination number of the amine compound to the nickel ion.
Manufacturing method of ceramic electronic parts.
前記めっき液が還元剤を更に含む請求項1記載のセラミックス電子部品の製造方法。   The method for manufacturing a ceramic electronic component according to claim 1, wherein the plating solution further contains a reducing agent. 前記セラミックス電子部品が、チップコンデンサ、チップインダクタ、チップバリスタ、チップレゾネータ、チップサーミスタ又はそれらの複合部品である、請求項1又は2に記載のセラミックス電子部品の製造方法。   The method for manufacturing a ceramic electronic component according to claim 1 or 2, wherein the ceramic electronic component is a chip capacitor, a chip inductor, a chip varistor, a chip resonator, a chip thermistor, or a composite component thereof.
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