JP5296799B2 - Pllキャリブレーション - Google Patents
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Description
発振器信号を発振器周波数で生成する可変周波数の発振器と、
前記発振器信号を、可変分周比を用いて分周する可変分周比の分周手段と、
前記分周された発振器信号と基準信号との間の位相差を示すエラー信号を生成する位相比較手段と、
前記発振器周波数を制御するために、前記エラー信号を前記発振器に加える結合手段と、
を備え、
前記装置は、
前記変調信号の低周波数成分と前記変調信号の高周波数成分とを準備する変調フィルタリング手段と、
前記低周波数成分を第1ゲイン係数で、且つ、前記高周波数成分を第2ゲイン係数で、スケーリングする(scaling)スケーリング手段と、
前記分周比を制御するための前記低周波数成分と、前記エラー信号との組み合わせで前記発振器周波数を制御するための前記スケールされた低周波数成分及びスケールされた高周波数成分と、を伝達する出力と、
前記変調信号のエネルギーと前記エラー信号のエネルギーとの表示を、前記変調信号と前記エラー信号とに共通の周波数範囲において生成する、エネルギー見積もり手段と、
前記第1及び第2ゲイン係数を、前記エネルギーの前記表示に基づいて、変更するゲイン調整手段と、
を備える装置が提供される。
発振器信号を発振器周波数で生成する可変周波数の発振器と、
前記発振器信号を、可変分周比を用いて分周する可変分周比の分周手段と、
前記分周された発振器信号と基準信号との間の位相差を示すエラー信号を生成する位相比較手段と、
前記発振器周波数を制御するために前記エラー信号を前記発振器に加える結合手段と、
を備え、
前記方法は、
前記変調信号の低周波数成分及び高周波数成分を、前記変調信号をフィルタリングすることにより準備し、
前記低周波数成分を第1ゲイン係数で、且つ、前記高周波数成分を第2ゲイン係数で、スケーリングし、
前記分周比を制御するための前記低周波数成分と、前記エラー信号との組み合わせで前記発振器周波数を制御するための前記スケールされた低周波数成分及びスケールされた高周波数成分と、を伝達し、
前記変調信号のエネルギーと前記エラー信号のエネルギーとの表示を、前記変調信号と前記エラー信号とに共通の周波数範囲において生成し、
前記第1及び第2ゲイン係数を、前記エネルギーの前記表示に基づいて、変更する、
ことを含む方法が提供される。
ここでEEは前記エラー信号の前記共通の周波数範囲の前記見積もられたエネルギーを表し、ELは前記変調信号の前記共通の周波数範囲の前記見積もられたエネルギーを表し、k=GL/GHであり、ここでGLは前記第1ゲイン係数であると共にGHは前記第2ゲイン係数であり、且つ、k<1である。
Claims (35)
- 変調信号を位相ロックループに加える装置であって、
前記位相ロックループは、
発振器信号を発振器周波数で生成する可変周波数の発振器と、
前記発振器信号を、可変分周比を用いて分周する可変分周比の分周手段と、
前記分周された発振器信号と基準信号との間の位相差を示すエラー信号を生成する位相比較手段と、
前記発振器周波数を制御するために前記エラー信号を前記発振器に加える結合手段と、を備え、
前記装置は、
前記変調信号の低周波数成分と前記変調信号の高周波数成分とを準備する変調フィルタリング手段と、
前記低周波数成分を第1ゲイン係数で、且つ、前記高周波数成分を第2ゲイン係数で、スケーリングするスケーリング手段と、
前記分周比を制御するための前記低周波数成分と、前記エラー信号との組み合わせで前記発振器周波数を制御するための前記スケールされた低周波数成分及びスケールされた高周波数成分と、を伝達する出力と、
前記変調信号のエネルギーと前記エラー信号のエネルギーとの表示を、前記変調信号と前記エラー信号とに共通の周波数範囲において生成する、エネルギー見積もり手段と、
前記第1及び第2ゲイン係数を、前記エネルギーの前記表示に基づいて、変更するゲイン調整手段と、
を備える装置。 - 前記位相ロックループは前記エラー信号をフィルタリングするローパス・ループフィルタリング手段を備え、且つ、前記エネルギー見積もり手段は、前記エラー信号の前記エネルギーを、前記共通の周波数範囲において、前記フィルタされたエラー信号から見積もるように構成された、請求項1に記載の装置。
- 前記エネルギー見積もり手段は、前記変調信号の前記エネルギーを前記共通の周波数範囲において前記変調信号の前記低周波数成分から見積もるように構成された、請求項1又は2に記載の装置。
- 前記エネルギー見積もり手段は、前記変調信号の前記エネルギーを前記共通の周波数範囲において前記変調信号の前記スケールされた低周波数成分から見積もるように構成された、請求項1又は2に記載の装置。
- 前記共通の周波数範囲は前記ループフィルタリング手段の帯域幅に相当する、請求項1から4の何れか1項に記載の装置。
- 前記エネルギーの前記表示は、前記変調信号の前記共通の周波数範囲における前記エネルギーの表示と、前記エラー信号の前記共通の周波数範囲における前記エネルギーの表示とを含む、請求項1から5の何れか1項に記載の装置。
- 前記エネルギーの前記表示は、前記共通の周波数範囲における前記変調信号の前記エネルギーと、前記共通の周波数範囲における前記エラー信号の前記エネルギーと、の比の表示を含む、請求項1から5の何れか1項に記載の装置。
- EEとELは、前記発振器の制御入力における前記各エネルギーを表す、請求項8に記載の装置。
- 前記第2ゲイン係数は前記第1ゲイン係数の2n倍であり、ここでnは正の整数である、請求項1から9の何れか1項に記載の装置。
- 前記エラー信号の前記エネルギー見積もりに先立って、DC成分を前記エラー信号から除去するDC除去手段を備える、請求項1から10の何れか1項に記載の装置。
- 請求項1又は2に記載の位相ロックループと、請求項1から10の何れか1項に記載の装置とを備える位相ロックループ。
- ロック外れ表示を生成するロック検出手段を備え、
前記ゲイン調整手段は、前記第1及び第2ゲイン係数を変更することを、前記ロック外れ表示に応じてやめるように構成された、請求項12に記載の位相ロックループ。 - 前記第1及び第2ゲイン係数の値を記憶する記憶手段を備え、
前記スケーリング手段は、前記記憶された値をスケーリングに用いるように構成された、請求項12又は13に記載の位相ロックループ。 - 前記第2ゲイン係数の値を記憶する記憶手段を備え、
前記スケーリング手段は、前記記憶された値をスケーリングに用いるように構成された、請求項12又は13に記載の位相ロックループ。 - 前記エラー信号の前記DC成分の値を記憶する記憶手段を備え、
前記DC除去手段は、前記記憶された値をDC除去に用いるように構成された、請求項12から15の何れか1項に記載の位相ロックループ。 - 変調信号を位相ロックループに加える方法であって、
前記位相ロックループは、
発振器信号を発振器周波数で生成する可変周波数の発振器と、
前記発振器信号を、可変分周比を用いて分周する可変分周比の分周手段と、
前記分周された発振器信号と基準信号との間の位相差を示すエラー信号を生成する位相比較手段と、
前記発振器周波数を制御するために前記エラー信号を前記発振器に加える結合手段と、を備え、
前記方法は、
前記変調信号の低周波数成分及び高周波数成分を、前記変調信号をフィルタリングすることにより準備し、
前記低周波数成分を第1ゲイン係数で、且つ、前記高周波数成分を第2ゲイン係数で、スケーリングし、
前記分周比を制御するための前記低周波数成分と、前記エラー信号との組み合わせで前記発振器周波数を制御するための前記スケールされた低周波数成分及びスケールされた高周波数成分と、を伝達し、
前記変調信号のエネルギーと前記エラー信号のエネルギーとの表示を、前記変調信号と前記エラー信号とに共通の周波数範囲において生成し、
前記第1及び第2ゲイン係数を、前記エネルギーの前記表示に基づいて、変更する、
ことを含む方法。 - 前記位相ロックループは前記エラー信号をフィルタリングするローパス・ループフィルタリング手段を備え、前記方法は、前記エラー信号の前記エネルギーの前記表示を、前記共通の周波数範囲において、前記フィルタされたエラー信号から生成することを含む、請求項17に記載の方法。
- 前記変調信号の前記エネルギーの前記表示を、前記共通の周波数範囲において前記変調信号の前記低周波数成分から生成することを含む、請求項17又は18に記載の方法。
- 前記変調信号の前記エネルギーの前記表示を、前記共通の周波数範囲において前記変調信号の前記スケールされた低周波数成分から生成することを含む、請求項17又は18に記載の方法。
- 前記共通の周波数範囲は前記ループフィルタリング手段の帯域幅に相当する、請求項17から20の何れか1項に記載の方法。
- 前記エネルギーの前記表示は、前記変調信号の前記共通の周波数範囲における前記エネルギーの表示と、前記エラー信号の前記共通の周波数範囲における前記エネルギーの表示と、を含む、請求項17から21の何れか1項に記載の方法。
- 前記エネルギーの前記表示は、前記共通の周波数範囲における前記変調信号の前記エネルギーと、前記共通の周波数範囲における前記エラー信号の前記エネルギーと、の比の表示を含む、請求項17から21の何れか1項に記載の方法。
- EEとELは、前記発振器の制御入力における前記各エネルギーを表す、請求項24に記載の方法。
- 前記第2ゲイン係数は前記第1ゲイン係数の2n倍であり、ここでnは正の整数である、請求項17から25の何れか1項に記載の方法。
- 前記エラー信号の前記エネルギー見積もりに先立って、DC成分を前記エラー信号から除去することを含む、請求項17から26の何れか1項に記載の方法。
- 前記位相ロックループがロックされているか判定し、そして、前記位相ロックループがロック外れであることに応じて、前記第1及び第2ゲイン係数を変更することをやめることを含む、請求項17から27の何れか1項に記載の方法。
- 前記第1及び第2ゲイン係数の値を記憶し、そして、前記記憶された値を、次の変調信号の前記低周波数成分及び高周波数成分を各々スケーリングするために用いることを含む、請求項17から28の何れか1項に記載の方法。
- 前記第2ゲイン係数の値を記憶し、そして、前記記憶された値を、次の変調信号の前記低周波数成分及び高周波数成分をスケーリングするために用いることを含む、請求項17から28の何れか1項に記載の方法。
- 前記エラー信号の前記DC成分の値を記憶し、そして、前記記憶された値を次のDC除去に用いることを含む、請求項17から30の何れか1項に記載の方法。
- 請求項1から11の何れか1項に記載の装置を備える集積回路。
- 請求項12から16の何れか1項に記載の位相ロックループを備える無線送信機。
- 請求項17から31の何れか1項に記載の方法を実行するように構成されたコンピュータプログラム。
- 請求項34に記載されたコンピュータプログラムを備えるコンピュータ読み取り可能な媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP07119902.0 | 2007-11-02 | ||
EP07119902 | 2007-11-02 | ||
PCT/EP2008/009355 WO2009056361A2 (en) | 2007-11-02 | 2008-10-31 | Pll calibration |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011503983A JP2011503983A (ja) | 2011-01-27 |
JP5296799B2 true JP5296799B2 (ja) | 2013-09-25 |
Family
ID=40591549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010532491A Expired - Fee Related JP5296799B2 (ja) | 2007-11-02 | 2008-10-31 | Pllキャリブレーション |
Country Status (7)
Country | Link |
---|---|
US (1) | US8364098B2 (ja) |
EP (1) | EP2220761B1 (ja) |
JP (1) | JP5296799B2 (ja) |
CN (1) | CN102067440B (ja) |
AT (1) | ATE503298T1 (ja) |
DE (1) | DE602008005794D1 (ja) |
WO (1) | WO2009056361A2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140106681A1 (en) * | 2012-10-12 | 2014-04-17 | Qualcomm Incorporated | Ku ADAPTATION FOR PHASE-LOCKED LOOP WITH TWO-POINT MODULATION |
EP2926109B1 (en) | 2012-12-03 | 2020-02-05 | Dockon AG | In medium communication system using log detector amplifier |
WO2014144919A1 (en) * | 2013-03-15 | 2014-09-18 | Forrest James Brown | Power combiner and fixed/adjustable cpl antennas |
KR102226415B1 (ko) | 2013-03-15 | 2021-03-11 | 도콘 아게 | 주파수 복조 능력이 내재된 주파수 선택적 대수 증폭기 |
US9236892B2 (en) | 2013-03-15 | 2016-01-12 | Dockon Ag | Combination of steering antennas, CPL antenna(s), and one or more receive logarithmic detector amplifiers for SISO and MIMO applications |
US9048943B2 (en) | 2013-03-15 | 2015-06-02 | Dockon Ag | Low-power, noise insensitive communication channel using logarithmic detector amplifier (LDA) demodulator |
US20150070093A1 (en) | 2013-09-12 | 2015-03-12 | Dockon Ag | Logarithmic Detector Amplifier System for Use as High Sensitivity Selective Receiver Without Frequency Conversion |
US11082014B2 (en) | 2013-09-12 | 2021-08-03 | Dockon Ag | Advanced amplifier system for ultra-wide band RF communication |
US11183974B2 (en) | 2013-09-12 | 2021-11-23 | Dockon Ag | Logarithmic detector amplifier system in open-loop configuration for use as high sensitivity selective receiver without frequency conversion |
US9350296B1 (en) * | 2015-01-23 | 2016-05-24 | Freescale Semiconductor, Inc. | Systems and methods for calibrating a dual port phase locked loop |
CN113364509B (zh) * | 2021-05-10 | 2022-11-18 | 上海航天电子有限公司 | Pm测控体制防错锁方法及其实现电路 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4810977A (en) * | 1987-12-22 | 1989-03-07 | Hewlett-Packard Company | Frequency modulation in phase-locked loops |
EP0961412B1 (en) * | 1998-05-29 | 2004-10-06 | Motorola Semiconducteurs S.A. | Frequency synthesiser |
US6049255A (en) | 1998-06-05 | 2000-04-11 | Telefonaktiebolaget Lm Ericsson | Tuning the bandwidth of a phase-locked loop |
CA2281522C (en) | 1999-09-10 | 2004-12-07 | Philsar Electronics Inc. | Delta-sigma based two-point angle modulation scheme |
US6229400B1 (en) * | 1999-10-22 | 2001-05-08 | Motorola Inc. | Method and apparatus for a calibrated frequency modulation phase locked loop |
DE10127612A1 (de) | 2001-06-07 | 2003-01-02 | Infineon Technologies Ag | Zwei-Punkt-Modulator mit PLL-Schaltung und vereinfachter digitaler Vorfilterung |
US20030043950A1 (en) | 2001-09-04 | 2003-03-06 | Hansen Eric J. | Phase-locked loop frequency synthesizer with two-point modulation |
DE10147963A1 (de) | 2001-09-28 | 2003-04-30 | Infineon Technologies Ag | Abgleichverfahren für eine nach dem Zwei-Punkt-Prinzip arbeitende PLL-Schaltung und PLL-Schaltung mit einer Abgleichvorrichtung |
FR2840469A1 (fr) * | 2002-05-28 | 2003-12-05 | Koninkl Philips Electronics Nv | Boucle a verrouillage de phase |
US6909331B2 (en) * | 2002-08-28 | 2005-06-21 | Qualcomm Incorporated | Phase locked loop having a forward gain adaptation module |
US7015738B1 (en) * | 2003-06-18 | 2006-03-21 | Weixun Cao | Direct modulation of a voltage-controlled oscillator (VCO) with adaptive gain control |
JP4437097B2 (ja) * | 2004-03-02 | 2010-03-24 | パナソニック株式会社 | 2点変調型周波数変調装置及び無線送信装置 |
US7728690B2 (en) * | 2007-10-19 | 2010-06-01 | Qualcomm, Incorporated | Method and apparatus for compensating for tuning nonlinearity of an oscillator |
-
2008
- 2008-10-31 DE DE602008005794T patent/DE602008005794D1/de active Active
- 2008-10-31 AT AT08845290T patent/ATE503298T1/de not_active IP Right Cessation
- 2008-10-31 EP EP08845290A patent/EP2220761B1/en not_active Not-in-force
- 2008-10-31 WO PCT/EP2008/009355 patent/WO2009056361A2/en active Application Filing
- 2008-10-31 CN CN2008801237290A patent/CN102067440B/zh not_active Expired - Fee Related
- 2008-10-31 JP JP2010532491A patent/JP5296799B2/ja not_active Expired - Fee Related
-
2010
- 2010-04-30 US US12/771,900 patent/US8364098B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2009056361A3 (en) | 2010-01-07 |
CN102067440B (zh) | 2013-11-20 |
US8364098B2 (en) | 2013-01-29 |
US20100279635A1 (en) | 2010-11-04 |
ATE503298T1 (de) | 2011-04-15 |
EP2220761A2 (en) | 2010-08-25 |
EP2220761B1 (en) | 2011-03-23 |
JP2011503983A (ja) | 2011-01-27 |
DE602008005794D1 (de) | 2011-05-05 |
CN102067440A (zh) | 2011-05-18 |
WO2009056361A2 (en) | 2009-05-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111021 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130122 |
|
A521 | Request for written amendment filed |
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|
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