JP5296189B2 - アナログ処理用のシステム、装置、および方法 - Google Patents

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Description

関連出願の相互参照
本出願は、２００８年３月２４日出願の米国特許仮出願第６１／０３９０４１号「超伝導プローブカード用のシステム、方法および装置(Systems, Methods and Appratus for a Superconducting Probe Card)」を米国特許法第１１９（ｅ）条に基づき優先権主張し、２００８年３月２６日出願の米国特許仮出願第６１／０３９７１０号「アナログ処理用のシステム、装置、および方法(Systems, Devices, and Methods for Analog Processing)」を米国特許法第１１９（ｅ）条に基づき優先権主張する。
背景
分野
本開示は一般に、アナログ計算およびアナログプロセッサ、例えば量子計算および量子プロセッサに関する。
関連技術の詳細
量子計算の方式
量子コンピュータを設計および操作するいくつかの一般的な方式がある。そのような方式の一つに、量子計算の「回路モデル」がある。この方式では、アルゴリズムのコンパイル済み表現である一連の論理的ゲートにより量子ビットに作用する。多くの研究が、回路モデル量子コンピュータの基本素子を形成すべく充分なコヒーレンスを有する量子ビットを開発することに着目してなされてきた。
量子計算の別の方式には、計算システムとして結合量子系のシステムの自然な物理的発展の利用が含まれる。この方式は、量子ゲートおよび回路を利用しない。その代わり、計算システムは容易にアクセスできる基底状態を有する既知の初期ハミルトニアンから出発して、基底状態が問題の解を表す最終ハミルトニアンへ制御可能に誘導される。この方式は、長い量子ビットコヒーレンス時間を必要とせず、回路モデルよりも堅牢であろう。この種の方法の例として断熱量子計算および量子アニーリングが含まれる。
超伝導量子ビット
超伝導量子ビットは、超伝導集積回路に含めることができる超伝導量子素子の一種である。超伝導量子ビットは、情報の符号化に用いる物理特性に応じていくつかのカテゴリに分類できる。例えば、電荷、磁束、および位相素子に分類できる。電荷素子は、情報を素子の電荷状態に保存して操作する。磁束素子は、素子の一部を介して磁束に関する変数に情報を保存する。位相素子は、位相素子の２個の領域の間の超伝導位相の差異に関する変数に情報を保存する。最近では、電荷、磁束、および位相自由度のうち２個以上を用いるハイブリッド素子が開発されている。
超伝導集積回路は、単一磁束量子（ＳＦＱ）素子を含んでいてよい。超伝導量子ビットを用いたＳＦＱ素子の集積について米国特許出願第１１／９５０，２７６号に記述されている。
簡単な概要
システムを要約すれば、第１量子ビットと、第１量子ビットの一部と交差する第２量子ビットと、第１量子ビットと第２量子ビットの間に結合を生じさせると共に第２量子ビットと交差する第１量子ビットの部分に近接する周辺部を有するカプラとを含んでいる。
第１量子ビットは第２量子ビットとほぼ垂直に交差していてよい。カプラの周辺部は第２量子ビットと交差する第１量子ビットの部分の、少なくとも一部を囲んでいてよい。カプラの周辺部は、第２量子ビットと交差しない第１量子ビットの第１部分および第１量子ビットと交差しない第２量子ビットの第２部分を囲んでいてよい。カプラの周辺部は、第１量子ビットの長さ方向とほぼ平行に伸長する第１アームおよび第２量子ビットの長さ方向とほぼ平行に伸長する第２アームを含んでいてよい。第１量子ビットは、第１臨界温度で超伝導性を示す超伝導材料の第１量子ビットループおよび少なくとも１個のジョセフソン接合を含んでいてよく、第２量子ビットは、第２臨界温度で超伝導性を示す超伝導材料の第２量子ビットループおよび少なくとも１個のジョセフソン接合を含み、カプラは、第３の臨界温度で超伝導性を示す超伝導材料の結合ループを含んでいる。結合ループは、少なくとも１個のジョセフソン接合により遮断されていてよい。カプラは、第１および第２量子ビットから分離された層にあってよい。カプラは、第１または第２量子ビットの一方と同じ層にあってよい。第１カプラは、第１量子ビットと第２量子ビットを強磁性的、反強磁性的および横方向のうち少なくとも一つの方式で結合すべく動作可能であってよい。
多層コンピュータチップを要約すれば、第１金属層内に少なくとも部分的に配置された第１の複数すなわちＮ個の量子ビットと、第２金属層内に少なくとも部分的に配置された第２の複数すなわちＭ個の量子ビットであって、各々が第１の複数量子ビットの各量子ビットと交差する第２の複数量子ビットと、第１の複数すなわちＮ×Ｍ個の結合素子であって、第１および第２の複数量子ビットからの各量子ビット対が互いに交差する場所に各々が近接している第１の複数結合素子である。
結合素子の少なくとも１個は、第１の複数すなわちＮ個の量子ビットの１個の量子ビットの長さ方向にほぼ平行に伸長する第１アーム、および第２の複数すなわちＭ個の量子ビットの第２量子ビットの長さ方向にほぼ平行に伸長する第２アームを含んでいてよい。これら複数の結合素子は、第２金属層内に少なくとも部分的に配置されていてよい。ＭはＮに等しくてもよい。多層コンピュータチップは、量子ビットおよびカプラ周辺の磁気ノイズを減らすべく配置された金属保護層を含んでいてよい。第２の複数量子ビットが第２金属層および第１金属層の両方に配置されていてよく、複数のビアが第２金属層と第１金属層の間に個別の電流路を提供することができる。複数の結合素子が第２金属層および第１金属層の両方に配置されていてよく、複数のビアが第２金属層と第１金属層の間に個別の電流路を提供することができる。第１の複数量子ビットの量子ビットは互いに平行に配置されていてよく、第２の複数量子ビットの量子ビットは互いに平行に配置されていてよく、第２の複数量子ビットの量子ビットは第１の複数量子ビットの量子ビットに対して垂直に配置されていてよい。第１の複数量子ビットの量子ビットは第１から第ｎ量子ビットまで連続的な順序で配置されていてよく、第２の複数量子ビットの量子ビットは第１量子ビットから第ｍ量子ビットまで連続的な順序で配置されていて、第１の複数量子ビットの第１量子ビットは第２の複数量子ビットの第１量子ビットと強磁性的に結合されていて、第１の複数量子ビットの第２量子ビットは第２の複数量子ビットの第２量子ビットと強磁性的に結合されていて、第１の複数量子ビットの第３量子ビットは第２の複数量子ビットの第３量子ビットと強磁性的に結合されていて、第１の複数量子ビットの第４量子ビットは第２の複数量子ビットの第４量子ビットと強磁性的に結合されていて、第１の複数量子ビットの第１量子ビットは第２の複数量子ビットの第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、第１の複数量子ビットの第２量子ビットは第２の複数量子ビットの第１、第３、および第４量子ビットの各々と制御可能に結合可能であって、第１の複数量子ビットの第３量子ビットは第２の複数量子ビットの第１、第２、および第４量子ビットの各々と制御可能に結合可能であって、第１の複数量子ビットの第４量子ビットは第２の複数量子ビットの第１、第２、および第３量子ビットの各々と制御可能に結合可能であって第１Ｋ４ブロックを形成する。多層コンピュータチップは、第１金属層内に配置された第３の複数すなわちＩ個の量子ビットと、第２金属層内に少なくとも部分的に配置された第４の複数すなわちＪ個の量子ビットであって、第１の複数量子ビットの各量子ビットと各々交差する第４の複数量子ビットと、第１金属層内に配置された第５の複数すなわちＫ個の量子ビットと、第２金属層内に少なくとも部分的に配置された第６の複数すなわちＬ個の量子ビットであって、第１の複数量子ビットの各量子ビットと各々交差する第６の複数量子ビットと、第２の複数すなわちＩ×Ｊ個の結合素子であって、当該第２の複数結合素子の各結合素子が第３および第４の複数量子ビットからの各量子ビット対が互いに交差する領域を少なくとも部分的に囲み、第３の複数量子ビットの量子ビットは第１から第ｎ量子ビットまで連続的な順序で配置されていて、第４の複数量子ビットの量子ビットは第１量子ビットから第ｎ量子ビットまで連続的な順序で配置されていて、第３の複数量子ビットの第１量子ビットは第４の複数量子ビットの第１、第２、第３および第４量子ビットの各々と制御可能に結合可能であって、第３の複数量子ビットの第２量子ビットは第４の複数量子ビットの第１、第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、第３の複数量子ビットの第３量子ビットは第４の複数量子ビットの第１、第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、第３の複数量子ビットの第４量子ビットは第４の複数量子ビットの第１、第２、第３、および第４量子ビットの各々と制御可能に結合可能であって第１の二分ブロック形成する第２の複数結合素子と、第３の複数すなわちＫ×Ｌ個の結合素子であって、当該第３の複数結合素子の各結合素子が第３および第４の複数の量子ビットからの各量子ビット対が互いに交差する領域を少なくとも部分的に囲み、第５の複数量子ビットの量子ビットは第１から第ｎ量子ビットまで連続的な順序で配置されていて、第６の複数量子ビットの量子ビットは第１量子ビットから第ｎ量子ビットまで連続的な順序で配置されていて、第５の複数量子ビットの第１量子ビットは第６の複数量子ビットの第１量子ビットと強磁性的に結合されていて、第５の複数量子ビットの第２量子ビットは第６の複数量子ビットの第２量子ビットと強磁性的に結合されていて、第５の複数量子ビットの第３量子ビットは第６の複数量子ビットの第３量子ビットと強磁性的に結合されていて、第５の複数量子ビットの第４量子ビットは第６の複数量子ビットの第４量子ビットと強磁性的に結合されていて、第５の複数量子ビットの第１量子ビットは第６の複数量子ビットの第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、第５の複数量子ビットの第２量子ビットは第６の複数量子ビットの第１、第３、および第４量子ビットの各々と制御可能に結合可能であって、第５の複数量子ビットの第３量子ビットは第６の複数量子ビットの第１、第２、および第４量子ビットの各々と制御可能に結合可能であって、第５の複数量子ビットの第４量子ビットは第６の複数量子ビットの第１、第２、および第３量子ビットの各々と制御可能に結合可能であって第２Ｋ４ブロックを形成する第３の複数結合素子とを含んでいて、第３の複数量子ビットの量子ビットは第１の複数量子ビットの量子ビットの各１個ずつと強磁性的に結合されていて、第４の複数量子ビットからの量子ビットは第６の複数量子ビットの量子ビットの各１個ずつと強磁性的に結合されて第１Ｋ８ブロックを形成する。多層コンピュータチップは、第２Ｋ８ブロックを形成すべく構成された追加的な複数の量子ビットおよび追加的な複数のカプラを含んでいてよく、第１Ｋ８ブロックからの少なくとも１個の量子ビットは第２Ｋ８ブロックからの少なくとも１個の量子ビットと制御可能に結合されている。これらカプラの少なくとも１個は、第１Ｋ４ブロックからの少なくとも１個の量子ビットを、第５または第６の複数量子ビットの一方からの対応する個別量子ビットに結合すべく操作可能であるコーナーカプラであってよい。多層コンピュータチップは、当該多層コンピュータチップとデジタルコンピュータの間にインターフェースを確立する超伝導プローブカードを含んでいてよく、超伝導プローブカードは、臨界温度未満で超伝導性を示す材料により形成された少なくとも第１導電トレースと、臨界温度未満で超伝導性を示す材料により少なくとも部分的に形成された少なくとも第１導電針とを搭載する誘電体を含む印刷回路基板を含んでいて、第１導電針の第１端部は印刷回路基板上で第１導電トレースと通信可能に結合されていて、第１導電針の第２端部は尖端を形成すべく先細になっている。
超伝導プローブカードを要約すれば、臨界温度未満で超伝導性を示す材料により形成された少なくとも第１導電トレースと、臨界温度未満で超伝導性を示す材料により少なくとも部分的に形成された少なくとも第１導電針とを搭載する誘電体を含む印刷回路基板を含んでいて、第１導電針の第１端部は印刷回路基板上で第１導電トレースと通信可能に結合されていて、第１導電針の第２端部は尖端を形成すべく先細になっていて、第１導電トレースの臨界温度および第１導電針の臨界温度は共に超伝導プローブカードの動作温度にほぼ等しいか、より高い。印刷回路基板は、臨界温度未満で超伝導性を示す材料により形成された第１接触パッドを搭載していて、第１接触パッドは、第１導電トレースと超伝導通信可能に結合することにより、第１導電トレースと第１導電針の間の通信可能な結合は第１接触パッドを介して実現される。第１導電針の第１端部は、臨界温度未満で超伝導性を示すはんだ付け可能な材料でコーティングされていることにより、第１導電針の第１端部が、超伝導はんだ接続により印刷回路基板上の第１接触パッドと通信可能に結合されていてよい。はんだ付け可能な材料は亜鉛を含んでいてよい。はんだ付け可能な材料は錫と鉛の少なくとも一方を含んでいてよい。第１導電針はタングステンレニウム合金で形成されていて、合金内のレニウムの比率は４％より大きく５０％未満であってよい。合金内のレニウムの比率は１０％〜４０％の範囲であってよい。合金内のレニウムの比率は約２６％であってよい。印刷回路基板は、誘電体を貫通する穴を含んでいてよく、第１導電針は、第１導電針の第２端部の尖端がこの穴を貫通するように長さ方向に湾曲していてよい。第１導電針の第２端部は、超伝導通信可能に超伝導素子に結合されていてよい。超伝導素子は、超伝導集積回路を含んでいてよい。超伝導素子は超伝導プロセッサを含んでいてよい。超伝導プロセッサは超伝導量子プロセッサを含んでいてよい。超伝導量子プロセッサは、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、超伝導結合素子、および超伝導読み出し素子からなるグループから選択された少なくとも１個の素子を含んでいてよい。
超伝導プローブカードは更に、各々が臨界温度未満で超伝導性を示す材料により形成されて誘電体に搭載されている複数の追加的な導電トレースと、各々が臨界温度未満で超伝導性を示す材料により形成された複数の追加的な導電針とを含んでいて、各々の追加的な導電針の第１端部は複数の追加的な導電トレースの少なくとも１個と通信可能に結合されていて、各々の追加的な導電針の各々の第２端部が尖端を形成すべく先細になっていて、複数の追加的な導電トレースの臨界温度および複数の追加的な導電針の臨界温度が共に超伝導プローブカードの動作温度にほぼ等しいか高い。印刷回路基板は、複数の接触パッドを搭載していてよく、各々の接触パッドは臨界温度未満で超伝導性を示す材料により形成されていて、各々の接触パッドは導電トレースの各１個と超伝導通信可能に結合することにより導電トレースと少なくとも１個の導電針の間の各通信可能な結合が各々の接触パッドにより実現される。各導電針の第１端部は、臨界温度未満で超伝導性を示すはんだ付け可能な材料でコーティングされていてよく、各導電針の第１端部は超伝導はんだ接続により印刷回路基板上の少なくとも１個の接触パッドと通信可能に結合されていてよい。印刷回路基板は誘電体を貫通する穴を含んでいてよく、各導電針は、各導電針の第２端部の尖端がこの穴を貫通するように長さ方向に湾曲している。各導電針の第２端部は、超伝導素子に搭載された少なくとも１個の接触パッドと超伝導通信可能に結合されていてよい。誘電体、第１導電トレース、および第１導電針は各々、実質的に非磁性である材料により形成されていてよい。超伝導プローブカードは、共に印刷回路基板上の同一導電トレースと通信可能に結合されている少なくとも２本の導電針を含んでいてよい。第１導電針は、臨界温度未満で超伝導性を示す材料のめっき層を含んでいてよい。
各図面の簡単な説明
各図面において、同一の参照番号は類似の要素または動作を識別する。図面内の要素のサイズおよび相対位置は必ずしも一定の縮尺で描かれている訳ではない。例えば、各種要素の形状および角度は一定の縮尺では描かれておらず、これらの要素のいくつかは図面を見やすくするために任意に拡大されて配置されている。更に、描かれた要素の特定の形状は、特定の要素の実際の形状に関する情報を伝達することは何ら意図しておらず、単に図面の認識を容易にすべく選択されているに過ぎない。
一例示的な実施形態による、計算問題を解決するシステムを示す機能図である。 一例示的な実施形態による、計算問題を解決するシステムを示す機能図である。 一例示的な実施形態による、計算問題を解決するシステムを示す概念図である。 一例示的な実施形態による、計算問題を解決するシステムを示す概念図である。 ソースグラフの概念図である。 ソースグラフの概念図である。 別の例示的な実施形態による、計算問題を解決するシステムを示す概念図である。 更なる例示的な実施形態による、計算問題を解決するシステムを示す概念図である。 一例示的な実施形態による超伝導プローブカードの平面図である。 一例示的な実施形態による、超伝導プローブカードで用いる超伝導針の側面図である。 一例示的な実施形態による、超伝導プローブカードで用いる長さ方向に湾曲している超伝導針の側面図である。
本発明の詳細な説明
以下の説明において、開示する各種実施形態が完全に理解されるよう特定の具体的な詳細事項を記載する。しかし、当業者には、これらの具体的な詳細事項または他の方法、構成要素、材料等のいずれかが存在しなくても実施形態を実施できることが理解されよう。他の例では、量子プロセッサ、量子ビット、カプラ、コントローラ、読み出し素子および／またはインターフェースに関連付けられた公知の構造は、実施形態の説明を無用に分かり難くしないよう、例示または詳述を省略している。
別途前後関係から必要でない限り、本明細書および添付の請求項を通じて、「含む」という用語およびその変化形、例えば「含まれる」や「含んでいる」は開いた包含的な意味、すなわち「含んでいるがこれに限定されない」意味に解釈するものである。
本明細書を通じて「一実施形態」または「ある実施形態」への言及は、実施形態との関連で記述された特定の特徴、構造、または特性が少なくとも１個の実施形態に含まれることを意味する。従って、本明細書を通じて様々な場所で「一実施形態において」または「ある実施形態において」という語句が出現しても、必ずしも全てが同一の実施形態に言及している訳ではない。更に、特定の特徴、構造、または特性は任意の適当な仕方で１個以上の実施形態にも組み込まれていてよい。
本明細書および添付の請求項おいて用いられているように、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、別途明示しない限り複数の指示対象を含んでいる。また、「または」という用語は一般に、別途その内容が明示しない限り、「および／または」を含む意味で用いられている。
本明細書で提供する見出しおよび開示の要約は単に便宜上のものに過ぎず、実施形態の範囲または意味を解釈するものではない。
計算問題を解決するシステム
図１Ａに例示的な問題解決システム１００を示す。問題解決システム１００は、コンピュータ１０２およびアナログプロセッサ１５０を含んでいてよい。アナログプロセッサは、物理的システムの基本特性を用いて計算問題の解を発見するプロセッサである。解を発見するアルゴリズムに続いてブール法に従い当該アルゴリズム内の各ステップの実行を必要とするデジタルプロセッサとは対照的に、アナログプロセッサはブール法を含まない。
コンピュータ１０２は、マイクロプロセッサ１１０、不揮発性ストレージコントローラ１２５、デジタル信号プロセッサ（ＤＳＰ）（図示せず）、アナログプロセッサ１５０等、１個以上のコントローラを含んでいてよい。コンピュータ１０２は更に、１個以上のバス１０６を介してコントローラ１１０、１２５、１５０に結合された１個以上のメモリ１２６を含んでいてよい。１個以上のメモリの例として、システム制御プログラム（例：オペレーティングシステム１２８、不揮発性主記憶装置１２０からロードされたアプリケーションプログラム、データ等）を保存するための高速ランダムアクセスメモリ（ＲＡＭ）、および読出し専用メモリ（ＲＯＭ）等のシステムメモリ１２６が含まれる。コンピュータ１０２はまた、不揮発性主記憶装置１２０、ユーザインターフェース１１４、ネットワークインターフェースカード（ＮＩＣ）１２４、通信回路、ネットワーク接続部１１８等を含んでいてよい。ＮＩＣ１２４、通信回路、ネットワーク接続部１１８等は、１個以上の通信路を提供して、例えばシステムが１個以上の外部素子（例：外部コンピュータシステム、サーバコンピュータシステム、メモリ等）と通信できるようにする。ユーザインターフェース１１４はまた、ディスプレイ１１２、マウス、キーボード、および他の周辺装置を含む１個以上の入力装置１１６を含んでいてよい。
コンピュータ１０２は、ファイルサービス等各種のシステムサービスを扱うための、およびハードウェアに依存するタスクを実行するオペレーティングシステム１２８を含んでいてよい。オペレーティングシステム１２８の例として、ＵＮＩＸ（登録商標）、ＷｉｎｄｏｗｓＮＴ、ＷｉｎｄｏｗｓＸＰ、ＤＯＳ、ＬＩＮＵＸ、ＶＭＸ等が含まれる。あるいは、オペレーティングシステム１２８が存在せずに、命令を例えばデイジーチェーン方式で実行することができる。一実施形態において、コンピュータ１０２はデジタルコンピュータの形式であってよい。別の実施形態において、アナログプロセッサ１５０はコンピュータ１０２と通信状態にあってよい。
アナログプロセッサ１５０は、相互接続トポロジを形成する複数の量子ビット１７２ａ〜１７２ｄ（図では４個のみ示す）、複数の結合素子１７４ａ〜１７４ｄ（図では４個のみ示す）、読み出し素子１６０、量子ビット制御システム１６２、および結合素子制御システム１６４を含む図１Ｂに示す量子プロセッサ１５０ａの形式であってよい。量子プロセッサ１５０ａは、少なくとも２個の量子ビット１７２ａ、１７２ｂ、少なくとも１個の結合素子１７４ａ、および少なくとも１個の局所バイアス素子を含んでいてよい。
量子ビット１７２の相互接続トポロジは集合的に、量子計算を実行する基盤として機能するものであって、超伝導量子ビットの形式であってよい。量子ビットの例として、量子分子、原子、電子、光子、イオン等が含まれる。典型的な超伝導量子ビットは、例えばスケーラビリティに利点があり、情報の符号化に利用される物理特性に応じて一般的に分類され、例えば電荷および位相素子、位相および磁束素子、ハイブリッド素子等が含まれる。
量子プロセッサ１５０ａは更に、読み出し素子１６０を含んでいてよい。読み出し素子１６０は、各々が相互接続トポロジ１７２内で異なる量子ビットと誘導的に接続している複数のｄｃ−ＳＱＵＩＤ磁力計を含んでいてよい。ＮＩＣ１２４は、読み出し素子１６０から電圧または電流を受容すべく構成されていてよい。少なくとも１個のジョセフソン接合により遮断される超伝導材料のループを含むｄｃ−ＳＱＵＩＤ磁力計が公知である。
量子ビット制御システム１６２は、量子ビット１７２の相互接続トポロジ用の１個以上のコントローラを含んでいてよい。結合素子制御システム１６４は、集合的に１７４で示す結合素子用の１個以上の結合コントローラを含んでいてよい。結合素子制御システム１６４内の各々の結合コントローラは、ゼロから最大値まで対応する結合素子１７４ａ〜１７４ｄの結合強度を調整すべく構成されていてよい。結合素子１７４は例えば、量子ビット１７２同士の強磁性または反強磁性結合を提供すべく調整することができる。
問題解決システム１００は更に、多くのプログラムおよびデータ構造を含んでいてよい。通常、データ構造およびプログラムの一部または全てを、システムメモリ１２６、ランダムアクセスメモリ１１１、読出し専用メモリ１１３等を含む１個以上のメモリに保存することができる。そのようなものとして、制御可能な結合素子の少なくとも１個に対応する結合状態または量子素子の少なくとも１個に対応する初期基底状態の少なくとも一方に関する情報を保存するステップを含んでいてよい。同様に、これらのプログラムおよびデータ構造または情報は、１個以上のマイクロプロセッサ１１０、アナログプロセッサ１５０等を用いて処理することができる。しかし、本システム、装置、および方法の各種の特徴および利点を分かりやすく示すために、このようなデータ構造およびプログラムをシステムメモリ１２６の構成要素として描いている。しかし任意の所与の時点において、システムメモリ１２６内に描かれたプログラムおよびデータ構造または他の情報（例：制御可能な結合素子の少なくとも１個に対応する対応する結合状態または量子素子の少なくとも１個に対応する初期基底状態の少なくとも一方に関する情報）が、例えば不揮発性記憶装置１２０に保存されていてよい。いくつかの実施形態において、データ構造およびプログラムの一部または全ては、コンピュータ１０２により１個以上の遠隔コンピュータがアドレス指定可能であるとの前提で、図１Ａに示さない１個以上の遠隔コンピュータに保存することができる。すなわち、通信プロトコル（例：ＦＴＰ、ｔｅｌｎｅｔ、ＳＳＨ、ＩＰ等）を用いてデータネットワーク（例：インターネット、シリアル接続、パラレル接続、イーサネット（登録商標）等）を介してコンピュータ間でデータを交換可能なように、遠隔コンピュータとコンピュータ１０２との間に何らかの通信方法が存在する。他のいくつかの実施形態において、コンピュータ１０２により１個以上の遠隔コンピュータにアドレス指定可能であるとの前提で、データ構造およびプログラムの一部または全てを、１個以上遠隔コンピュータ（図示せず）において冗長保存および／または冗長処理することができる。
問題解決システム１００は更に、レシーバ１３０、前処理マネージャ１３２、量子プロセッサインターフェース１３４ａ等のアナログプロセッサインターフェース１３４、および後処理マネージャ１３６を含んでいてよい。レシーバ１３０は、アナログプロセッサ１５０上で解決したい問題を受信すべく構成されていてよい。レシーバ１３０は更に、計算問題処理リクエストへの応答を送るべく構成されていてよい。
一実施形態において、レシーバ１３０、前処理マネージャ１３２、量子プロセッサインターフェース１３４ａ、および後処理マネージャ１３６は全て１個以上のデジタルコンピュータシステムに実装されている。別の実施形態において、レシーバ１３０、前処理マネージャ１３２、量子プロセッサインターフェース１３４ａ、および後処理マネージャ１３６の少なくとも１個は、量子プロセッサ１５０ａから離れた場所にあってよい。
マイクロプロセッサ１１０は、同程度の複雑さの問題との比較に部分的に基づいて計算問題処理リクエストに対する１個以上の解を生成するための推定値を判定すべく構成されていてよい。
アナログプロセッサ１５０は、計算問題処理リクエストにより識別される計算問題に対する１個以上の解を与えるべく動作可能であってよい。いくつかの実施形態において、アナログプロセッサ１５０は、アナログプロセッサの物理的発展を通じて計算問題の１個以上の解を得るべく動作可能であってよい。別の実施形態において、問題解決システム１００は、計算問題処理リクエストにより識別される計算問題に対する１個以上の解を冗長的に共同処理すべく動作可能な追加的アナログプロセッサ１５０を含んでいてよい。
計算問題は、電話モデム、無線モデム、ローカルエリアネットワーク接続、広域ネットワーク接続、携帯デジタルデータ機器を介して問題解決システム１００が受信することができる。レシーバ１３０が受信する情報には、量子ビット１７２同士の結合の初期値、量子ビット１７２の局所バイアス、実行時制御パラメータ等が含まれていてよい。あるいは、レシーバ１３０が受信する情報には、計算問題を表すグラフ、計算問題を定義するＡＭＰＬ等のマクロ言語命令、その他が含まれていてよい。
レシーバ１３０は、問題の解を得ることと合わせて、計算をスケジューリングする命令を提供すべく動作可能であってよい。一実施形態において、計算の解は、量子プロセッサ１５０ａからの出力として収集される。別の実施形態において、レシーバ１３０はオプションとして、グラフィカルユーザインターフェース（ＧＵＩ）、コマンドラインインターフェース（ＣＬＩ）、テキストユーザインターフェース（ＴＵＩ）等を含んでいてよい。別の実施形態において、レシーバ１３０は、計算問題のグラフ表現を受信すべく動作可能である。
問題解決システム１００は更に、レシーバ１３０、前処理マネージャ１３２、量子プロセッサインターフェース１３４ａ、量子プロセッサ１５０ａ、および後処理マネージャ１３６の少なくとも２個の間でデータを送受信するネットワーク接続部１１８等、１個以上の通信リンクを含んでいてよい。通信リンクは更に、暗号化インターフェース（図示せず）を含んでいてよい。
前処理マネージャ１３２は、レシーバ１３０から計算問題処理リクエストを受信し、当該計算問題処理リクエストを第１の命令列に変換すべく構成されていてよい。前処理マネージャ１３２は更に、第１ハミルトニアンを決定すべく構成されていてよい。一実施形態において、前処理マネージャ１３２は、計算問題を複雑度が等価なクラスの問題にマッピングすべく構成されている。別の実施形態において、前処理マネージャ１３２は、計算問題を複雑度が等価、より複雑、より簡単なクラスの問題の少なくとも１個にマッピングする論理を含んでいる。一実施形態において、計算問題をアナログプロセッサ１５０にマッピングする論理は、計算問題をトポロジカルな表現にマッピングして、トポロジカルな表現をアナログプロセッサ１５０に組み込む命令を含んでいる。一実施形態において、トポロジカルな表現は、平面グラフまたは非平面グラフの少なくとも一方の形式である。別の実施形態において、トポロジカルな表現は、複数の頂点および１個以上の辺の形式をなすグラフである。別の実施形態において、トポロジカルな表現は、量子ビットの相互接続トポロジと同一構造の相互接続されたグラフである。
別の実施形態において、前処理マネージャ１３２は、計算問題をアナログプロセッサ１５０、例えば量子プロセッサ１５０ａにマッピングすべく構成されている。計算問題をアナログプロセッサ１５０にマッピングするステップは、例えば、計算問題をグラフにマッピングしてアナログプロセッサ１５０にグラフを埋め込むステップを含んでいてよい。
量子プロセッサインターフェース１３４ａは、前処理マネージャ１３２から第１の命令列を受信すべく動作可能であってよい。量子プロセッサ１５０ａは、量子プロセッサインターフェース１３４ａから第２命令列を受信して、アナログプロセッサの物理的発展により、計算問題処理リクエストに対する解を得るべく構成されていてよい。後処理マネージャ１３６は、当該解を後処理された解に変換すべく構成されていてよい。
前処理マネージャ１３２は、解くべき計算問題をアナログプロセッサ１５０により解くことができる対応問題記述にマッピングすべく構成されたマッパーインターフェースを含んでいてよい。マッパーインターフェースは、問題を１個のグラフ表現からアナログプロセッサ１５０の特定の構成に必要な対象グラフ表現にマッピングすべく構成されていてよい。一実施形態において、対象グラフ表現は相互接続トポロジを含んでいてよく、アナログプロセッサ１５０は量子ビット１７２に結合素子１７４の格子を含む量子プロセッサ１５０ａの形式であってよく、各結合素子１７４は２個の量子ビット１７２を互いに結合すべく構成されていてよい。
マッパーインターフェースは、いくつかのＮＰ問題（例：最大独立集合、最大クリーク、最大カットまたはｋ−ＳＡＴ等の数学的問題、または整数計画問題、制約最適化問題、因数分解問題、予測モデル問題、オペレーションズリサーチ問題、金融ポートフォリオ選択問題、スケジューリング問題、供給管理問題、回路設計問題、移動経路最適化問題、ビジネスプロセスシミュレーション問題、生態学的生息環境シミュレーション問題、タンパク質折りたたみシミュレーション問題、分子基底状態シミュレーション問題または量子系シミュレーション問題等の問題）をイジングスピングラス問題または既に言及した他の問題等の他のＮＰ問題にマッピングすべく構成されていてよい。
所望の問題を解くために必要な対象グラフ表現がマッパーインターフェースによりマップされたならば、量子プロセッサインターフェース１３４ａを用いて、当該表現を量子プロセッサ１５０ａにマッピングするために、結合素子１７４および相互接続された量子ビット１７２用の結合値および局所バイアス値を設定する。一実施形態において、３個の別々のプログラムモジュール、すなわち初期化モジュール１４０、発展モジュール１４２、および出力モジュール１４４により量子プロセッサインターフェース１３４ａの機能を提供することができる。
初期化モジュール１４０は、結合素子１７４用の結合Ｊｉｊの適当な値、および相互接続された量子ビット１７２用の局所バイアスｈｉの値を決定すべく構成されていてよい。初期化モジュール１４０は、問題定義の概念を結合強度値および量子ビットバイアス値等の物理的な値に変換すべく構成されていてよく、これは量子プロセッサ１５０ａにプログラムすることができる。初期化モジュール１４０は次いで、適当な信号を１個以上の内部バス１０６に沿ってＮＩＣ１２４に送るべく構成されていてよい。ＮＩＣ１２４は次いで、そのようなコマンドを量子ビット制御システム１６２および結合素子制御システム１６４に送るべく構成されていてよい。
任意の所与の問題に対して、発展モジュール１４２は、結合素子１７４用の結合Ｊｉｊおよび相互接続された量子ビット１７２用の局所バイアスｈｉの値の計算を行なう間の各時点において、何らかの所定の発展スケジュール（すなわちどのように発展が生じるかのスケジュール）を実現するための適切な値を決定すべく構成されていてよい。発展スケジュール用の適切な結合素子値および局所バイアス値が決定されたならば、１個以上のバス１０６を介してＮＩＣ１２４へ信号として送られる。ＮＩＣ１２４は次いで、そのようなコマンドを量子装置制御システム１６２および結合素子制御システム１６４へ送るべく構成されている。
アナログプロセッサ１５０の計算は、例えば、断熱発展またはアニーリング発展として動作すべく構成されていてよい。断熱発展は断熱アナログコンピューティングに用られる発展であり、発展モジュール１４２は断熱量子計算で用いる発展に応じてアナログプロセッサ１５０の状態を発展させるべく構成されていてよい。例えば各々が「超伝導量子ビットを有する断熱量子計算」と題された米国特許出願公開第２００５−０２５６００７号、第２００５−０２５０６５１号、および第２００５−０２２４７８４号を参照されたい。アニーリングは、いくつかのアナログプロセッサ１５０に適用可能な発展の別の形式であり、発展モジュール１４２はアニーリング発展に応じてアナログプロセッサ１５０の状態を発展させるべく構成されていてよい。
量子プロセッサ１５０ａは、初期化モジュール１４０および発展モジュール１４２が与える信号に基づいて量子問題を解くべく構成されていてよい。問題が解かれたならば、問題に対する解を、読み出し素子１６０により相互接続された量子ビット１７２の状態から測定することができる。出力モジュール１４４は、この解を読むべく読み出し素子１６０と連動的に構成されていてよい。
システムメモリ１２６は更に、アナログプロセッサ１５０に信号を出力すべく構成されたドライバモジュール１４６を含んでいてよい。ＮＩＣ１２４は、相互接続された量子ビット１７２および結合素子１７４と、直接または読み出し素子１６０、量子ビット制御システム１６２、および／または結合素子制御システム１６４を介してインターフェースを提供すべく構成されていてよい。あるいは、ＮＩＣ１２４は、ドライバモジュール１４６からのコマンドを相互接続された量子ビット１７２および結合素子１７４に直接印加される信号（例：電圧、電流）に変換するソフトウェアおよび／またはハードウェアを含んでいてよい。一実施形態において、ＮＩＣ１２４は、相互接続された量子ビット１７２および結合素子１７４からの信号（問題に対する解または他の何らかの形式のフィードバックを表す）を、出力モジュール１４４がそれらを解釈できるように変換するソフトウェアおよび／またはハードウェアを含んでいてよい。いくつかの実施形態において、初期化モジュール１４０、発展モジュール１４２、および／または出力モジュール１４４は、直接ＮＩＣ１２４とではなく、ドライバモジュール１４６と通信して、アナログプロセッサ１５０との間で信号を送受信することができる。
ＮＩＣ１２４の機能は二つのクラス、すなわちデータ取得および制御に分類することができる。各々別個の機能クラスを扱うために異なる種類のチップを用いてよい。データ取得を用いて、量子プロセッサ１５０ａが計算を終了した後の相互接続された量子ビット１７２の物理特性を測定する。そのようなデータは、ＡＤ１３２、ＡＤ１３６、ＭＦ２３２、ＭＦ２３６、ＡＤ１４２、ＡＤ２１８、ＣＦ２４１カード等を含むElan Digital Systems (Fareham, UK)社製のデータ取得カードを含む任意の数の特注または市販のデータ取得マイクロコントローラを用いて測定することができる。あるいは、Elan社Ｄ４０３ＣまたはＤ４８０Ｃ等の単一種類のマイクロプロセッサによりデータ取得および制御を扱うことができる。相互接続された量子ビット１７２および結合素子１７４を充分に制御するため、および量子プロセッサ１５０ａに対する量子計算の結果を判断するために、複数のＮＩＣ１２４があってよい。
コンピュータ１０２は更に、電話モデム、無線モデム、ローカルエリアネットワーク（ＬＡＮ）接続、広域ネットワーク（ＷＡＮ）接続、携帯デジタルデータ機器等を介して、計算問題を受信したり、アナログプロセッサ１５０により処理された計算問題の解を他のシステムに送信すべく構成されていてよい。コンピュータ１０２は、内蔵アナログプロセッサ１５０により処理される計算問題の解と共に、データ信号を実現する搬送波を生成すべく構成されていてよい。
アナログプロセッサ１５０は、例として量子ビットレジスタを含む超伝導量子コンピュータ、読み出し素子、および補助的素子の形式であってよい。超伝導量子コンピュータは通常、ミリケルビン温度で動作し、多くの場合、希釈冷凍機内で動作する。希釈冷凍機の例として、Leiden Cryogenics B.V.社のＭＮＫ１２６シリーズ（Galgewater No. 21, 2311 VZ Leiden, The Netherlands）がある。量子プロセッサ１５０ａの要素の全部または一部が希釈冷凍機に収納されていてよい。例えば、量子ビット制御システム１６２および結合素子制御システム１６４を希釈冷凍機の外部に収納し、量子プロセッサ１５０ａの残りの要素が希釈冷凍機内に収納されていてもよい。
レシーバ１３０、量子プロセッサインターフェース１３４ａ、およびドライバモジュール１４６、またはこれらの任意の組合せを既存のソフトウェアパッケージを介して実装できる。適当なソフトウェアパッケージとして、例えば、ＭＡＴＬＡＢ（The MathWorks, Natick, Massachusetts）、ＬａｂＶＩＥＷ（National Instruments, Austin, Texas）、Ｍａｐｌｅ（Waterloo Maple Inc., Waterloo, Ontario, Canada）、Ｍａｔｈｅｍａｔｉｃａ（Wolfram Research, Inc., Champaign, Illinois）等が含まれる。
一実施形態において、レシーバ１３０は計算問題処理リクエストを受信し、受信した計算問題処理リクエストに対して責任を負う（例：金銭的責任を負う）主体を示す識別情報を提供すべく構成されていてよい。
一実施形態において、本システム、装置、および方法は、計算機可読の記憶媒体に組み込まれたコンピュータプログラム機構を含むコンピュータプログラム製品として実装されていてよい。例えば、コンピュータプログラム製品は、量子プロセッサインターフェース１３４ａ、オペレーティングシステム１２８、レシーバ１３０、前処理マネージャ１３２、後処理マネージャ１３６等の態様を含んでいてよい。各種のインターフェース、マネージャ、およびモジュールの態様は、ＣＤ−ＲＯＭ、ＤＶＤ、磁気ディスクストレージ製品、その他任意の計算機可読なデータまたはプログラムストレージ製品に保存することができ、また、インターネットを介して、あるいは別途搬送波等に実装されたコンピュータデータ信号（ソフトウエアモジュールは組み込まれた）の送信により電子的に配信できる。
一実施形態において、問題解決システム１００は、マイクロプロセッサ１１０、レシーバ１３０、前処理マネージャ１３６、および量子プロセッサインターフェース１３４ａを含んでいてよい。レシーバ１３０は、計算問題処理リクエストを受信し、受信した計算問題処理リクエストに対して責任を負う主体を示す識別情報を提供すべく構成されていてよい。量子プロセッサインターフェース１３４ａは、計算問題処理リクエストに対する解を得る、および／または計算問題に対する解を送信するために、計算問題処理リクエストを量子プロセッサ１５０ａにより受信可能な命令列に変換すべく構成されていてよい。
他の実施形態において、問題解決システム１００は、計算問題処理リクエストの処理を通じて、処理変数、解のパラメータ、シミュレーション軌道、チェックポイント等を含む実行データを保存すべく構成された追加的なプロセッサ１１０を含んでいてよい。例えば、所定の時点で、または所定の動作の後で実行データを保存することにより、問題解決システム１００を所定の位置またはチェックポイントに戻すことが可能であろう。所定の時点で実行データを保存するステップは、例えば一定の間隔で、またはユーザが決めたスケジュールに従い実行データを保存するステップを含んでいてよい。
一実施形態において、問題解決システム１００への電力が遮断した、および／またはアプリケーションまたはオペレーティングシステムが期待された機能の実行を止めた、および／またはアプリケーションまたはオペレーティングシステムの一部がシステムの他の部分に応答するのを止めた場合、保存された処理変数、解のパラメータ、シミュレーション軌道、および／またはチェックポイント等を用いて、問題解決システム１００を所定の位置またはチェックポイントに戻してもよい。
相互接続トポロジ
ｎ個の頂点（Ｋｎと表記）を有する完全グラフは、各頂点が他の各々と（各頂点対の間に１本の辺で）接続しているｎ個の頂点を有するグラフである。いくつかの実施形態において、各頂点対の間の辺は、重み無しまたは重み付きで接続されていてよい。
図２Ａに、量子ビット２１０ａ〜ｄ（集合的に２１０と表記）および量子ビット２２０ａ〜ｄ（集合的に２２０と表記）を含むトポロジ２００ａを示す。量子ビット２１０は図２Ａで垂直に配置され、量子ビット２２０は図２Ａで水平に配置されている。当業者には、４個の量子ビットが水平および垂直両方向に描かれているが、この数が任意であって実施形態により４個より多くのまたは少ない量子ビットを含んでいてよいことが理解されよう。量子ビット２１０、２２０は超伝導量子ビットであってよい。量子ビット２１０と量子ビット２２０の間のクロストークは、本システムおよび方法のいくつかの実施形態には存在し得ない。クロストーク、すなわち量子ビットの意図しない結合が存在するためには、２個の個別量子ビットから出る２本の電流搬送導線が、第１導線内の電流からの磁束が第２導線内で電流を誘導させるようにある程度平行でなければならない。量子ビット２１０と量子ビット２２０が互いに垂直であるため、量子ビット２１０と量子ビット２２０の間のクロストークを制限できる。従って、量子ビット２１０と量子ビット２２０が互いに近接していながら、第３の構造が介在しない限り量子ビット２１０と量子ビット２２０から量子ビット対の間に結合は存在しない。各量子ビット２１０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合２１５ａ〜ｄにより遮断された超伝導材料２１２ａ〜ｄの個別ループであってよい。各量子ビット２２０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合２２５ａ〜ｄにより遮断される超伝導材料２２２ａ〜ｄの個別ループであってよい。カプラ２３０ａ〜２３０ｐ（集合的に２３０と表記）は量子ビット２１０、２２０を結合する。各量子ビット２１０ａ〜ｄは、各量子ビット２１０ａ〜ｄの一部が量子ビット２２０ａ〜ｄの一部と交差する箇所に近接する領域内のカプラ２３０から４個の個別カプラを介して各量子ビット２２０ａ〜ｄに結合されている。各カプラ２３０ａ〜ｐは、超伝導材料の個別ループであって、ループまたは超伝導材料が結合領域の周辺部を画定していてよい。各カプラ２３０ａ〜ｐは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであって、ループまたは超伝導材料が結合領域の周辺部を画定し、超伝導材料２１２ａ〜ｄ、２２２ａ〜ｄのループ等の電流搬送導線を、超伝導材料２１２ａ〜ｄ、２２２ａ〜ｄのループ内の電流からの磁束がカプラ２３０ａ〜ｐ内で電流を誘導するようにカプラ２３０ａ〜ｐとある程度平行に配置することにより周辺部に沿って結合が生じ、逆も同様である。カプラ２３０は、２個の個別量子ビット２１０、２２０の間でカプラ２３０により生じる結合がアナログプロセッサの動作中に変化できる点で調整可能であってよい。計算中に結合が変化してもよい。アナログプロセッサに問題を組み込むべく計算毎に結合が変化してもよい。
図２Ｂに、量子ビット２１０ａ〜ｄ（集合的に２１０と表記）および量子ビット２２０ａ〜ｄ（集合的に２２０と表記）を含むトポロジ２００Ｂを示す。量子ビット２１０は図２Ｂで垂直に配置され、量子ビット２２０は図２Ｂで水平に配置されている。当業者には、４個の量子ビットが水平および垂直両方向に描かれているが、この数が任意であって実施形態により４個より多くのまたは少ない量子ビットを含んでいてよいことが理解されよう。量子ビット２１０、２２０は超伝導量子ビットであってよい。量子ビット２１０と量子ビット２２０の間のクロストークは、本システムおよび方法のいくつかの実施形態には存在し得ない。クロストーク、すなわち量子ビットの意図しない結合が存在するためには、２個の個別量子ビットから出る２本の電流搬送導線が、第１導線内の電流からの磁束が第２導線内で電流を誘導させるようにある程度平行でなければならない。量子ビット２１０と量子ビット２２０が互いに垂直であるため、量子ビット２１０と量子ビット２２０の間のクロストークを制限できる。従って、量子ビット２１０と量子ビット２２０が互いに近接していながら、第３の構造が介在しない限り量子ビット２１０と量子ビット２２０から量子ビット対の間に結合は存在しない。各量子ビット２１０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合２１５ａ〜ｄにより遮断された超伝導材料２１２ａ〜ｄの個別ループであってよい。各量子ビット２２０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合２２５ａ〜ｄにより遮断される超伝導材料２２２ａ〜ｄの個別ループであってよい。カプラ２４０ａ〜２４０ｐ（集合的に２４０と表記）は量子ビット２１０、２２０を結合する。各量子ビット２１０ａ〜ｄは、各量子ビット２１０ａ〜ｄの一部が量子ビット２２０ａ〜ｄの一部と交差する箇所に近接する領域内のカプラ２４０から４個の個別カプラを介して各量子ビット２２０ａ〜ｄに結合されている。各カプラ２４０ａ〜ｐは、超伝導材料の個別ループであって、ループまたは超伝導材料が結合領域の周辺部を画定していてよく、周辺部は２本のアームを有し、第１アームは量子ビット２１０の個別量子ビットとほぼ平行に伸長していて、第２アームは量子ビット２２０の個別量子ビットとほぼ平行に伸長している。周辺部は、互いに交差する量子ビット２１０と量子ビット２２０の各対の部分の一部を含んでいても含んでいなくてもよい。各カプラ２４０ａ〜ｐは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであって、ループまたは超伝導材料が結合領域の周辺部を画定し、超伝導材料２１２ａ〜ｄ、２２２ａ〜ｄのループ等の電流搬送導線を、超伝導材料２１２ａ〜ｄ、２２２ａ〜ｄのループ内の電流からの磁束がカプラ２４０ａ〜ｐ内で電流を誘導するようにカプラ２４０ａ〜ｐとある程度平行に配置することにより周辺部に沿って結合が生じ、逆も同様である。カプラ２４０は、２個の個別量子ビット２１０、２２０の間でカプラ２４０により生じる結合がアナログプロセッサの動作中に変化できる点で調整可能であってよい。計算中に結合が変化してもよい。結合は、アナログプロセッサに問題を組み込むべく計算毎に変化してもよい。
カプラ２３０、２４０は、量子ビット２１０および２２０により画定される格子の頂点を表し、量子ビット２１０、２２０が互いに近接する箇所に存在することにより効率的な結合を実現できる。対角線上のカプラ２３０ａ、２３０ｆ、２３０ｋ、２３０ｐまたはカプラ２４０ａ、２４０ｆ、２４０ｋ、２４０ｐに沿った強磁性的結合により、図３に示すような完全接続されたＫ４グラフ３００がトポロジ２００ａ、２００ｂに埋め込まれていてよい。一実施形態において、ノード３０１は量子ビット２１０ａ、２２０ａに埋め込まれていてよく、カプラ２３０ａ、２４０ａは、量子ビット２１０ａの状態が量子ビット２２０ａの状態と同じになるように量子ビット２１０ａ、２２０ａを互いと強磁性的に結合する。ノード３０２は量子ビット２１０ｂ、２２０ｂに埋め込まれていてよく、カプラ２３０ｆ、２４０ｆは、量子ビット２１０ｂの状態が量子ビット２２０ｂの状態と同じになるように量子ビット２１０ｂ、２２０ｂを互いと強磁性的に結合する。ノード３０３は量子ビット２１０ｃ、２２０ｃに埋め込まれていてよく、カプラ２３０ｋ、２４０ｋは、量子ビット２１０ｃの状態が量子ビット２２０ｃの状態と同じになるように量子ビット２１０ｃ、２２０ｃを互いと強磁性的に結合する。ノード３０４は量子ビット２１０ｄ、２２０ｄに埋め込まれていてよく、カプラ２３０ｐ、２４０ｐは、量子ビット２１０ｄの状態が量子ビット２２０ｄの状態と同じになるように量子ビット２１０ｄ、２２０ｄを互いと強磁性的に結合する。辺３１２は、カプラ２３０ｂ、２３０ｅまたは２４０ｂ、２４０ｅに埋め込まれていてよい。辺３１３は、カプラ２３０ｃ、２３０ｉまたは２４０ｃ、２４０ｉに埋め込まれていてよい。辺３１４は、カプラ２３０ｄ、２３０ｍまたは２４０ｄ、２４０ｍに埋め込まれていてよい。辺３２３は、カプラ２３０ｇ、２３０ｊまたは２４０ｇ、２４０ｊに埋め込まれていてよい。辺３２４は、カプラ２３０ｈ、２３０ｎまたは２４０ｈ、２４０ｎに埋め込まれていてよい。辺３３４は、カプラ２３０ｌ、２３０ｏまたは２４０ｌ、２４０ｏに埋め込まれていてよい。
トポロジ２００ａ、２００ｂはアナログコンピュータチップ内に配置されていてよい。アナログコンピュータチップは多層であってよい。アナログコンピュータチップ内に少なくとも２個の金属層があってよい。超伝導材料２１２ａ〜ｄのループは、アナログコンピュータチップの低位金属層内に配置されていてよい。超伝導材料２２２ａ〜ｄのループは、アナログコンピュータチップの上位金属層内に配置されていてよい。カプラ２３０ａ〜ｐ、２４０ａ〜ｐは、上位金属層および低位金属層の両方に存在していてよい。カプラ２３０ａ〜ｐ、２４０ａ〜ｐは量子ビット２１０ａ〜ｄに近接している場合には上位金属層内に存在し、量子ビット２２０ａ〜ｄに近接している場合には低位金属層内に存在していてよい。カプラ２３０ａ〜ｐ、２４０ａ〜ｐ内のビアを用いて、上位金属層と低位金属層を架橋することができる。
トポロジ２００ａは、超伝導材料２１２ａ〜ｄのループが低位金属層内に配置でき、カプラ２３０ａ〜ｐ、２４０ａ〜ｐが上位および下位の両金属層内に存在でき、且つ超伝導材料２２２ａ〜ｄのループが上位金属層および低位金属層の両方に配置できるように別の多層アナログコンピュータチップに配置されていてよい。超伝導材料２２０ａ〜ｄのループは主に低位金属内に存在してよいが、超伝導材料２１０ａ〜ｄのループに近接する場合には、ビアを用いて上位金属層内に存在してもよい。アナログコンピュータチップ内における遮蔽に利用可能な追加的な金属層も存在していてよい。
超伝導量子ビットの例として、超伝導磁束量子ビット、超伝導電荷量子ビット等が含まれる。例えば、Makhlin et al., 2001, Reviews of Modern Physics 73, pp. 357-400を参照されたい。利用可能な磁束量子ビットの例として、１個のジョセフソン接合により遮断される超伝導ループを含むｒｆ−ＳＱＵＩＤｓ、３個のジョセフソン接合により遮断される超伝導ループを含む永久電流量子ビット等が含まれる。例えばMooij et al., 1999, Science 285, 1036、および Orlando et al., 1999, Phys. Rev. B 60, 15398を参照されたい。超伝導量子ビットの他の例は、例えばIl’ichev et al., 2003, Phys. Rev. Lett. 91, 097906、および Blatter et al., 2001, Phys. Rev. B 63, 174511、および Friedman et al., 2000, Nature 406, 43に見ることができる。また、ハイブリッド電荷位相量子ビットを用いてもよい。
いくつかの実施形態において、量子素子は、超伝導材料のループである磁束量子ビットである。ループの実際の形状は重要でない。これは、ほぼ円形ループが細長い「やせた」ループより良くも悪くもないことを意味する。
オンチップ制御回路が、量子ビット２１０、２２０により画定される格子内の領域内に効率的に配置されていてよい。オンチップ制御回路の例は、米国特許出願公開第２００８−０２１５８５０号、米国特許出願第１２／１０９，８４７号、米国特許出願第１２／１２０，３５４号、および米国特許出願第１２／２３６，０４０号に見られる。
相互接続トポロジの例として、米国特許出願公開第２００６−０２２５１６５号、米国特許出願第２００８−０１７６７５０号、および米国特許出願第１２／２６６，３７８号が含まれる。
量子ビット２１０、２２０は相互作用する。これは、量子ビット２１０、２２０とカプラ２３０、２４０の間に相互インダクタンスが生起することによる。この相互インダクタンスは、トポロジ２００ａ、２００ｂが配置されたチップ上で相当の物理スペース、および総量子ビット導線長の相当な割合を占有する。
一般に、より短くて細い導線を有する量子ビットの方が（所与のβＬにおける）インダクタンスと静電容量の比が大きい。ここで、量子ビットのインダクタンスと静電容量の比は量子ビットの量子レベル間隔を決定する。βＬは
Figure 0005296189
として定義され、式中、Ｌは各々の個別量子ビットのインダクタンスであり、
Figure 0005296189
は各々の個別量子ビットの臨界電流であり、Φ０は磁束量子である。レベルの間隔が大きいほど、量子ビットが示す量子効果がより識別しやすい。結合性がより高い量子ビットを有するプロセッサは（所与の数の量子ビットに対して）より強力であると考えられるが、結合性がより高い量子ビットは本質的に量子レベル間隔が狭い。
米国特許出願公開第２００６−０２２５１６５号および米国特許出願第１２／２６６，３７８号は、比較的小さい量子ビットおよび大きなカプラを使用する。アナログおよび量子プロセッサトポロジは、比較的大きい量子ビットおよび小型カプラを用いて量子効果が増大した量子系を生成することができる。各量子ビットのβＬは約３．５（量子ビットのインダクタンスと量子ビットの臨界電流の積に比例する）であってよいのに対し、各カプラのβＬは１〜１．５であってよい。線幅およびジョセフソン接合サイズが同一ならば、アナログプロセッサトポロジ内で量子効果を発揮するには量子ビットはカプラの物理サイズの約３倍でなければならない。量子ビットはその線幅を増すことによっても大きくできるため、量子ビットのインダクタンスと静電容量の比を低下させる不必要な静電容量を加えることにより、量子ビットが発揮する量子効果が減少する。カプラは同一手段により長くすることができるため、各カプラインダクタンスと静電容量の比が減少する。
本装置、システム、および方法は、短い導線および小さいジョセフソン接合（インダクタンと静電容量の大きい比に対応する）を有する量子ビットを可能にする。カプラは、量子ビットが交差または接触する任意の箇所に配置され、量子ビットの上に必要なだけ長い距離カプラを伸長させることでカプラおよび量子ビットに対する所望の相互インダクタンスおよびβＬを生成することができる。
強磁性結合は平行な磁束がエネルギー的に有利なことを意味し、反強磁性結合は逆平行磁束がエネルギー的に有利なことを意味する。結合素子の例は、例えば、米国特許出願公開第２００６−０１４７１５４号、米国特許出願公開第２００８−０２３８５３１号、米国特許出願公開第２００８−０２７４８９８号、米国特許出願第１２／２３８，１４７号および米国特許出願第１２／２４２，１３３号に見られる。あるいは、電荷に基づく結合素子を用いてもよい。
図４に完全接続されたＫ８ソースグラフ４００を示し、ソースグラフ内の各ノードが辺によりソースグラフ他の全てのノードに接続している。図５にトポロジ５００を示す。トポロジ５００は３個のサブトポロジ５０１、５０２、５０３を含んでいて、全てのサブトポロジがトポロジ２００ａと同様である。トポロジ５００はトポロジ２００ｂと同様のサブトポロジを含んでいてよい。
サブトポロジ５０１、５０３を用いて２個の異なるＫ４グラフを埋め込むことができる。サブトポロジ５０２を用いて二分グラフを符号化することができる。二分グラフは、頂点またはノードが２個の互いに素な集合Ｖ１およびＶ２に分割して二分グラフの全ての辺がＶ１のノードおよびＶ２のノードを接続することが可能なグラフである。すなわち、同一集合内の２個のノード間に辺が存在しない。サブトポロジ５０２は、Ｖ１の各ノードとＶ２の各ノードの間に辺が存在するように完全二分グラフを埋め込むことができる。ここで、Ｖ１の各ノードはサブトポロジ５０１に埋め込まれたノードに関連付けられていて、Ｖ２の各ノードはサブトポロジ５０３に埋め込まれたノードに関連付けられている。
サブトポロジ５０１は、量子ビット５１０ａ〜ｄ（集合的に５１０と表記）および量子ビット５２０ａ〜ｄ（集合的に５２０と表記）を含んでいてよい。量子ビット５１０は垂直に配置されていて量子ビット５２０は水平に配置されている。量子ビット５１０、５２０は超伝導量子ビットであってよい。各量子ビット５１０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。各量子ビット５２０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。カプラ５３０ａ〜５３０ｐ（集合的に５３０と表記）は量子ビット５１０、５２０を結合する。各量子ビット５１０ａ〜ｄは、カプラ５３０からの４個の個別カプラを介して各量子ビット５２０ａ〜ｄに結合されている。各カプラ５３０ａ〜ｐは超伝導材料の個別ループであってよい。各カプラ５３０ａ〜ｐは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。
カプラ５３０は量子ビット５１０および５２０により画定される格子の頂点を表し、量子ビット５１０、５２０が互いに近接する箇所に存在することにより、効率的な結合を実現する。対角線上のカプラ５３０ａ、５３０ｆ、５３０ｋ、５３０ｐに沿った強磁性的な結合により、完全接続されたＫ４グラフをサブトポロジ５０１に埋め込むことができる。一実施形態において、ノード４０１は量子ビット５１０ａ、５２０ａに埋め込まれていてよく、カプラ５３０ａは量子ビット５１０ａの状態が量子ビット５２０ａの状態と同じになるように量子ビット５１０ａ、５２０ａを互いと強磁性的に結合する。ノード４０２は量子ビット５１０ｂ、５２０ｂに埋め込まれていてよく、カプラ５３０ｆは量子ビット５１０ｂの状態が量子ビット５２０ｂの状態と同じになるように量子ビット５１０ｂ、５２０ｂを互いと強磁性的に結合する。ノード４０３は量子ビット５１０ｃ、５２０ｃに埋め込まれていてよく、カプラ５３０ｋは量子ビット５１０ｃの状態が量子ビット５２０ｃの状態と同じになるように量子ビット５１０ｃ、５２０ｃを互いと強磁性的に結合する。ノード４０４は量子ビット５１０ｄ、５２０ｄに埋め込まれていてよく、カプラ５３０ｐは量子ビット５１０ｄの状態が量子ビット５２０ｄの状態と同じになるように量子ビット５１０ｄ、５２０ｄを互いと強磁性的に結合する。辺４１２はカプラ５３０ｂ、５３０ｅに埋め込まれていてよい。辺４１３はカプラ５３０ｃ、５３０ｉに埋め込まれていてよい。辺４１４はカプラ５３０ｄ、５３０ｍに埋め込まれていてよい。辺４２３はカプラ５３０ｇ、５３０ｊに埋め込まれていてよい。辺４２４はカプラ５３０ｈ、５３０ｎに埋め込まれていてよい。辺４３４はカプラ５３０ｌ、５３０ｏに埋め込まれていてよい。
サブトポロジ５０３は、量子ビット５７０ａ〜ｄ（集合的に５７０と表記）および量子ビット５８０ａ〜ｄ（集合的に５８０と表記）を含んでいてよい。量子ビット５７０は垂直に配置されていて量子ビット５８０は水平に配置されている。量子ビット５７０、５８０は超伝導量子ビットであってよい。各量子ビット５７０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。各量子ビット５８０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。カプラ５９０ａ〜５９０ｐ（集合的に５９０と表記）は量子ビット５７０、５８０を結合する。各量子ビット５７０ａ〜ｄは、カプラ５９０からの４個の個別カプラを介して各量子ビット５８０ａ〜ｄに結合されている。各カプラ５９０ａ〜ｐは超伝導材料の個別ループであってよい。各カプラ５９０ａ〜ｐは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。
カプラ５９０は量子ビット５７０および５８０により画定される格子の頂点を表し、量子ビット５７０、５８０が互いに近接する箇所に存在することにより、効率的な結合を実現する。対角線上のカプラ５９０ａ、５９０ｆ、５９０ｋ、５９０ｐに沿った強磁性的な結合により、完全接続されたＫ４グラフをサブトポロジ５０３に埋め込むことができる。一実施形態において、ノード４０５は量子ビット５７０ａ、５８０ａに埋め込まれていてよく、カプラ５９０ａは量子ビット５７０ａの状態が量子ビット５８０ａの状態と同じになるように量子ビット５７０ａ、５８０ａを互いと強磁性的に結合する。ノード４０６は量子ビット５７０ｂ、５８０ｂに埋め込まれていてよく、カプラ５９０ｆは量子ビット５７０ｂの状態が量子ビット５８０ｂの状態と同じになるように量子ビット５７０ｂ、５８０ｂを互いと強磁性的に結合する。ノード４０７は量子ビット５７０ｃ、５８０ｃに埋め込まれていてよく、カプラ５９０ｋは量子ビット５７０ｃの状態が量子ビット５８０ｃの状態と同じになるように量子ビット５７０ｃ、５８０ｃを互いと強磁性的に結合する。ノード４０８は量子ビット５７０ｄ、５８０ｄに埋め込まれていてよく、カプラ５９０ｐは量子ビット５７０ｄの状態が量子ビット５８０ｄの状態と同じになるように量子ビット５７０ｄ、５８０ｄを互いと強磁性的に結合する。辺４５６はカプラ５９０ｂ、５９０ｅに埋め込まれていてよい。辺４５７はカプラ５９０ｃ、５９０ｉに埋め込まれていてよい。辺４５８はカプラ５９０ｄ、５９０ｍに埋め込まれていてよい。辺４６７はカプラ５９０ｇ、５９０ｊに埋め込まれていてよい。辺４６８はカプラ５９０ｈ、５９０ｎに埋め込まれていてよい。辺４７８はカプラ５９０ｌ、５９０ｏに埋め込まれていてよい。
サブトポロジ５０２は、量子ビット５４０ａ〜ｄ（集合的に５４０と表記）および量子ビット５５０ａ〜ｄ（集合的に５５０と表記）を含んでいてよい。量子ビット５４０は垂直に配置されていて量子ビット５５０は水平に配置されている。量子ビット５４０、５５０は超伝導量子ビットであってよい。各量子ビット５４０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。各量子ビット５５０ａ〜ｄは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。カプラ５６０ａ〜５６０ｐ（集合的に５６０と表記）は量子ビット５４０、５５０を結合する。各量子ビット５４０ａ〜ｄは、カプラ５６０からの４個の個別カプラを介して各量子ビット５５０ａ〜ｄに結合されている。各カプラ５６０ａ〜ｐは超伝導材料の個別ループであってよい。各カプラ５６０ａ〜ｐは、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。各量子ビット５４０ａ〜ｄは、量子ビット５１０ａ〜ｄからの対応する量子ビットと強磁性的または反強磁性的に結合されていて、量子ビット５１０ａが５４０ａに結合することによりノード４０１を量子ビット５４０ａに埋め込み、量子ビット５１０ｂが５４０ｂに結合することによりノード４０２を量子ビット５４０ｂに埋め込み、量子ビット５１０ｃが５４０ｃに結合することによりノード４０３を量子ビット５４０ｃに埋め込み、量子ビット５１０ｄが５４０ｄに結合することによりノード４０４を量子ビット５４０ｄに埋め込むようにできる。各量子ビット５５０ａ〜ｄは、量子ビット５８０ａ〜ｄからの対応する量子ビットと強磁性的または反強磁性的に結合されていて、量子ビット５８０ａが５５０ａに結合することによりノード４０５を量子ビット５５０ａに埋め込み、量子ビット５８０ｂが５５０ｂに結合することによりノード４０６を量子ビット５５０ｂに埋め込み、量子ビット５８０ｃが５５０ｃに結合することによりノード４０７を量子ビット５５０ｃに埋め込み、量子ビット５８０ｄが５５０ｄに結合することによりノード４０８を量子ビット５５０ｄに埋め込むようにできる。サブトポロジ間結合は、カプラ５１２、５２３により実現できる。カプラ５１２は、サブトポロジ５０１の量子ビット５１０をサブトポロジ５０２の量子ビット５４０に結合させることができる一連の結合素子であってよい。カプラ５２３は、サブトポロジ５０２の量子ビット５５０をサブトポロジ５０３の量子ビット５８０に結合させることができる一連の結合素子であってよい。各カプラ５１２、５２３は超伝導材料の個別ループであってよい。各カプラ５１２、５２３は、少なくとも１個の個別ジョセフソン接合により遮断される超伝導材料の個別ループであってよい。
２個のサブトポロジの量子ビット間の線形距離を結合しないサブトポロジ間カプラが存在してもよい。逆に、互いに垂直な２個の異なるサブトポロジの量子ビットの対を結合するコーナーカプラが存在してもよく、当該コーナーカプラはカプラの長さ方向に約９０度の角を設けることによりこれら２個の垂直な量子ビットを結合する。
カプラ５６０は量子ビット５４０および５５０により画定される格子の頂点を表し、量子ビット５４０、５５０が互いに近接する箇所に存在することにより、効率的な結合を実現する。辺４１５は、カプラ５６０ａに埋め込まれていてよい。辺４２５はカプラ５６０ｂに埋め込まれていてよい。辺４３５はカプラ５６０ｃに埋め込まれていてよい。辺４４５はカプラ５６０ｄに埋め込まれていてよい。辺４１６はカプラ５６０ｅに埋め込まれていてよい。辺４２６はカプラ５６０ｆに埋め込まれていてよい。辺４３６はカプラ５６０ｇに埋め込まれていてよい。辺４４６はカプラ５６０ｈに埋め込まれていてよい。辺４１７はカプラ５６０ｉに埋め込まれていてよい。辺４２７はカプラ５６０ｊに埋め込まれていてよい。辺４３７はカプラ５６０ｋに埋め込まれていてよい。辺４４７はカプラ５６０ｌに埋め込まれていてよい。辺４１８はカプラ５６０ｍに埋め込まれていてよい。辺４２８はカプラ５６０ｎに埋め込まれていてよい。辺４３８はカプラ５６０ｏに埋め込まれていてよい。辺４４８はカプラ５６０ｐに埋め込まれていてよい。
追加的なＫ４および完全二分グラフをトポロジ５００に加えることにより、より多くのノードを有するグラフを埋め込むことができる。２個のトポロジ５００および２×２正方形に構成れた４個のサブトポロジ５０３からなる二分グラフを生成することにより、完全Ｋ１６グラフを埋め込むことができる。
トポロジ２００ａ、２００ｂ、５００に埋め込まれたグラフは完全である必要はない。まばらに構成されたグラフもまた、より大きいトポロジに埋め込まれていてよい。
図６にトポロジ６００を示す。トポロジ６００は、図５のサブトポロジ５０１、５０２、５０３に加えてサブトポロジ６０１、６０２、６０３を含んでいる。サブトポロジ間カプラ５１１、５１２、５２３、５３１、５３３、６１２、６２３もまたトポロジ６００内に配置されていてよい。サブトポロジ５０１、５０３は、２×Ｋ８グラフをトポロジ６００に埋め込むことができるように、カプラ５１１、５３１、５３３を介してサブトポロジ６０１、６０３に結合されている。図４のソースグラフ４００等、各Ｋ８グラフまたはその一部は、第２Ｋ８グラフの変数に結合されていてよい。１個のＫ８グラフがサブトポロジ５０１、５０２、５０３に埋め込まれていて、第２Ｋ８グラフがサブトポロジ６０１、６０２、６０３に埋め込まれていてよい。サブトポロジ５０１、５０３およびサブトポロジ６０１、６０３の量子ビット間のカプラ５１１、５１２、５２３、５３１、５３３、６１２、６２３は、隣接する量子ビット対の間に強磁性結合、反強磁性結合、ゼロ結合、および横結合の全てを生成できるように制御可能であってよい。
超伝導プローブカード
本明細書に記述する各種の実施形態は、超伝導プローブカード用のシステムおよび装置を提供する。超伝導プローブカードは、超伝導集積回路との超伝導接続を確立できる少なくとも１個の超伝導針を含んでいてよい。常伝導金属および非超伝導プローブカードが当該技術分野で公知である（例えば、Wentworth Laboratories, Inc. of 500 Federal Road, Brookfield, CT 06804, USAから販売されている）が、超伝導プローブカードに関する過去の記述または実装を本発明者は知らない。
トポロジ２００ａ、２００ｂ、５００、６００に模式的に示すようなトポロジを組み込んだ集積回路のような集積回路の動作において、電子機器の別個のシステムへのインターフェースが典型的に確立される。このようなインターフェースを介して、電力配送、通信、システムプログラミング、較正、測定、システム監視、回路制御、フィードバック、計算、運用等を含むがこれらに限定されない各種の目的で集積回路との間で信号を伝達することができる。超伝導集積回路（「ＳＩＣ」）の要素と通信する際に、非超伝導通信インターフェースではなく超伝導通信インターフェースを確立することが望ましいだろう。超伝導通信インターフェースは、冷凍システム）の熱負荷を減らす（超伝導温度に到達するために必要）ことができ、且つＳＩＣに結合されている信号ノイズのレベルを下げることができるため、いくつかのアプリケーションで有用である。後者の利点は、超伝導プロセッサおよび／または超伝導量子プロセッサ等、極めて高感度のＳＩＣに関わるアプリケーションにおいて特に重要である。
ＳＩＣと通信するための超伝導インターフェースの実装は当該技術分野で知られている。一般的な技術は、アルミニウム導線等の超伝導導線を用いてＳＩＣに配線することである。超伝導配線に関するシステムの更なる詳細については、米国特許出願第１２／０１６，８０１号を参照されたい。
手作業による配線は有効ではあるが、遅く且つ労働集約的な工程である。ＳＩＣとの通信インターフェースは、任意の数の個別通信路を含んでいてよく、そのような多くの経路（すなわち約１００以上）を含むアプリケーションを手作業で配線するのは長い時間を要する。更に、配線は、容易には元に戻せない工程である。上述のように、いくつかのアプリケーションテストにおいて、ＳＩＣのシステムからの取り外しおよび／または交換が容易であれば、分析および／または修復を簡素化できる。ＳＩＣの取り外しまたは交換が容易に行なえるままで、超伝導プローブカードの実装によりＳＩＣとの超伝導接続を迅速且つ簡単に行なうことができる。
プローブカードは、集積回路との通信インターフェースを迅速に提供すべく設計された装置である。典型的なプローブカードは、そこから突出している複数の導電針に通信可能に接続された印刷回路基板（ＰＣＢ）を含んでいてよい。導電針は、集積回路に隣接して配置された際に、プローブカードの各々の針が集積回路上の特定の要素または接触パッドと整列するように配置されている。プローブカード針は次いで、集積回路の対応要素または接触パッドと集合的に接触させられる、それらの間で通信接続が確立される。プローブカード針が集積回路の対応要素または接触パッドと接触し続けている間、通信接続を維持することができる。プローブカードは、現在さまざまな形式で利用できるが、本明細書に記述する各種の実施形態は、極低温度で超伝導集積回路への超伝導接続を提供することを目的とするプローブカードを最初に記述するものである。
タングステン３％レニウムは、非超伝導接続を必要とするアプリケーションにおいて常伝導金属プローブカードの針を形成すべく典型的に用いられる標準的な合金である。この材料は、延性および耐久性を有するため、少なくとも部分的に用いられることが多い。プローブカード針において耐久性が特に重要である理由は、動作中に針が集積回路の要素または接触パッドに強く押し付けられるためである。実際、その圧力は、往々にして針が接触パッドの一部を削り取ってしまうほどである。従って、針は、反復使用に耐え、且つ連続使用時に信頼性が保証される耐久性がなければならない。
タングステン３％レニウム合金は、１Ｋ未満の極低温に限って超伝導可能であってよい。しかし、Blaugher et al., “The Superconductivity of Some Intermetallic Compounds”, IBM Journal (1992), pp. 117-118に記述されているように、合金の臨界温度（すなわち、それ以下の温度では合金が超伝導性を示す）は、レニウムの比が約４０％まで増えると上昇する。従って、本システムおよび装置によれば、当該技術分野で従来使用されているよりも大幅に高い含有率のレニウムを含むタングステンレニウム合金で形成された針を使用する超伝導プローブカードが記述されている。いくつかの実施形態において、タングステン２６％レニウムの合金を用いて超伝導プローブカード針を形成する。
超伝導プローブカードは特に、２種類の温度、すなわちシステムテスト温度および完全実施温度のうち少なくとも一方の付近で動作すべく設計されていてよい。通常、完全実施温度はシステムテスト温度より低い。システムテストにおいて、超伝導プローブカードを用いて、ＳＩＣの臨界温度より低いが、それにもかかわらず完全実施する場合にはＳＩＣが動作する筈の温度よりも高い温度でＳＩＣをテストおよび分析することができる。これを行なう理由は、ＳＩＣを完全実施温度まで冷却すべくリソースを投入する前にＳＩＣの超伝導下における電気的挙動を分析および確認するためである。例えば、ＳＩＣが超伝導量子プロセッサ等の超伝導プロセッサを含んでいる場合、超伝導量子計算に望ましいミリケルビン環境までＳＩＣを確実に冷却する前に超伝導状態におけるＳＩＣ挙動をテストすることが望ましいだろう。超伝導状態まで装置を冷却するための最も簡単且つ速い方法の一つは、液体ヘリウム等の液体冷却剤に浸たすことである。液体ヘリウム４の浴は、断熱デュワーに保存された場合、約４．２Ｋの温度を維持することができる。４．２Ｋは、いくつかの超伝導材料（例：鉛およびニオブ）の臨界温度を下回り、従って多くのＳＩＣアプリケーションにとって充分なテスト温度を提供する。更に、気化冷却（すなわち、デュワーからヘリウム蒸気をポンプ排気すること）により、ある量の液体ヘリウム４を、他の多くの超伝導材料（例：スズおよびアルミニウム）の臨界温度を下回る約１Ｋの温度範囲まで容易に冷却することができる。従って、ＳＩＣの超伝導下での電気的挙動は、ＳＩＣを（必要ならばポンプされた）液体ヘリウム４浴に浸たすことにより容易にテストできる。
システムテスト用に実装された超伝導プローブカードは、テストが実行される冷凍システムの基準温度を超える臨界温度を有する少なくとも１個の超伝導材料を用いてもよい。例えば、液体ヘリウム４の浴で用いられる超伝導プローブカードは、液体ヘリウム４の温度を超える臨界温度を有する少なくとも１個の超伝導材料を用いてよい。本システムおよび装置によれば、超伝導プローブカードは、約１Ｋ〜５Ｋの範囲で超伝導性を示す材料で形成された針を含んでいてよい。Blaugherらが示すように、これは約１０％〜３０％のレニウム（すなわちタングステン１０％レニウムからタングステン３０％レニウムまで）を含むタングステンレニウム合金に対応する。この範囲内で、タングステン２６％レニウムは、一般に高温熱電対装置で使用されるため、導線の形で簡単に入手できる合金である。
システムを完全実施する際に用いる超伝導プローブカードは、完全実施のために用いる冷凍システムの基準温度を超える臨界温度を有する少なくとも１個の超伝導材料を用いてよい。例えば、超伝導量子プロセッサ等の超伝導プロセッサとの超伝導通信インターフェースを提供すべく用いられる超伝導プローブカードは、超伝導量子プロセッサの動作温度を超える臨界温度を有する超伝導材料を用いてよい。通常、超伝導量子プロセッサは、ミリケルビン範囲で動作可能であり、従って超伝導プローブカードは、この範囲を超える臨界温度を有する超伝導材料を使用すべきである。システムテスト用の温度範囲は通常、完全システム実施用の温度より高く、従って、システムテスト温度に適した超伝導プローブカードもまた全システム実施温度に適しているが、必ずしもその逆は成り立たない。
図７に、一例示的な実施形態による超伝導プローブカード７００を示す。プローブカード７００はＰＣＢ７０１を含んでいて、この例示的な実施形態では４個のアーム７０１ａ〜７０１ｄを含んでいる。当業者には、代替的な実施形態において、ＰＣＢ７０１が任意の形式または形状であってよいことが理解されよう。図示しないが、ＰＣＢ７０１は複数の超伝導トレースを含んでいてよく、その各々が個別超伝導接触パッド７１１ａ、７１１ｂ（図７では２個のみ示し、集合的に７１１と表記）に結合されている。超伝導トレース（図示せず）は、超伝導材料により直接形成されていても、あるいは超伝導材料にめっきされた非超伝導材料により形成されていてもよい。接触パッド７１１は、超伝導針７２０（図では１個のみ示す）の接続箇所を提供することができる。ＰＣＢ７０１はまた、穴７３０を含んでいて、超伝導針７２０がその穴を通り抜けて超伝導素子７４０と超伝導通信接続を確立することができる。いくつかの実施形態において、各々の針７２０は、穴７３０を貫通するように各々の長さ方向に沿ってある箇所で湾曲していてよい。
プローブカード７００の例示的な実施形態は単純化されていて、アーム７０１ａだけに接続している接触パッド７１１および針７２０を示し、アーム７０１ｂ〜７０１ｄに接続している同様の構造は描かれていない。これは、図７を煩雑にしないことを意図しており、当業者にはアーム７０１ｂ〜７０１ｄがアーム７０１ａに関して図示および説明されているものと同様の構造および特徴を含んでいることが理解されよう。同様の理由により、図７ではＰＣＢ７０１上の超伝導トレースが省略されている。当業者には、そのようなトレースがＰＣＢ７０１の内側層を含む、ＰＣＢ７０１の絶縁材の任意の表面または部分に形成でき、最終的に別個の信号配信システムへの超伝導通信接続を提供できることが理解されよう。更に、図７の例示的な実施形態は、いくつかの針を白く、いくつかの針を黒く示している。図において、黒色を用いて、個別接触パッド７１１に対してＰＣＢ７０１上の接地点に接続された針を表している。しかし、当業者には、アプリケーションの必要に応じて、プローブカード７００が、接地針が無い実施形態を含め、任意の数の針７２０および任意の数の対応する接地針（黒で示す）を含んでいてよいことが理解されよう。
上述のように、超伝導針７２０は、超伝導プローブカード７００の意図された動作温度を超える臨界温度を有する超伝導材料で形成されていてよい。そのような材料の例として、タングステン２６％レニウム等、タングステンレニウムの合金がある。各々の超伝導針７２０の第１端部は、超伝導通信可能にＰＣＢ７０１上の個別接触パッド７１１に結合されている。いくつかの実施形態において、この結合は、例えばはんだ接続により実現される固定接続である。各々の超伝導針７２０の第２端部は、超伝導素子７４０上の個別接触パッド７４１と超伝導通信可能に結合されている。いくつかの実施形態において、この結合は、各々の針の先端および接触パッド７４１の各々の１個との間の直接的な物理接触により実現される自由接続であってよい。従って、針の先端の全ては、いくつかの実施形態において同一平面上に整列配置されていてよく、プローブカード７００は平面接触パッド７４１の組を有する超伝導素子７４０と共に用いられる。他の実施形態において、針の先端は、例えばプローブカード７００が同一平面上にない接触パッド７４１の組を有する超伝導素子７４０と共に用いられる箇所で、同一平面にない仕方で整列配置されていてよい。いくつかの実施形態において、針の先端の第１組が第１平面に置かれ、針の先端の第２組が第１平面とは異なる第２平面に置かれていてよい。そのような実施形態のいくつかでは、第１および第２平面は互いにほぼ平行であってよい。
超伝導素子７４０は、さまざまな形式であってよく、超伝導集積回路を含んでいてよい。いくつかの実施形態において、超伝導素子７４０は、超伝導量子プロセッサ等の超伝導プロセッサを含んでいてよい。そのような超伝導量子プロセッサは、トポロジ２００ａ、２００ｂ、５００、６００のうち１個と類似している回路を含んでいてよい。そのような実施形態において、各々の接触パッド７４１は、個別装置または超伝導量子プロセッサ７４０の構成要素と超伝導通信可能に結合されていてよい。超伝導量子プロセッサ７４０に含まれ得る素子または要素の例として、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、超伝導結合素子、超伝導読み出し素子、および超伝導オンチッププログラミング装置が含まれるが、これらに限定されない。超伝導オンチッププログラム素子の更なる詳細は、米国特許出願公開第２００８−２１５８５０号に開示されている。
上述のように、いくつかの実施形態において、各々の針７２０の第１端部は、はんだ接続によりＰＣＢ７０１上の個別接触パッド７１１と超伝導通信可能に結合されていてよい。しかし、タングステンレニウムの合金は、はんだ付けが容易でない。当該技術分野において、（低レニウム組成の）タングステンレニウムは非超伝導電気用途に用いられることが多く、はんだ接続が望ましい場合、タングステンレニウムはニッケル層によりめっきが施される。しかし、ニッケルは超伝導材料ではなく、従って超伝導プローブカードにおいてそのようなニッケルコーティングは信号の超伝導性を遮断するであろう。本システムおよび装置によれば、各々の超伝導針７２０の少なくとも一部は、亜鉛等のはんだ付け可能な超伝導材料によりめっきを施すことができる。
図８Ａに、一例示的な実施形態による、超伝導プローブカードで用いる超伝導針８００ａを示す。上述のように、針８００ａは、プローブカードの動作温度に等しいか高い温度で超伝導性を発揮できる材料で形成できる。例えば、針８００ａは、タングステンレニウムの合金で形成することができ、合金の臨界温度は当該合金のタングステン対レニウムの比率に依存する。タングステンレニウムの合金は、非常に硬く、従ってＳＩＣと繰り返し接触しても損傷し難いため、プローブカード針としての使用に適している。実際、タングステンレニウムの合金は、当該技術分野においてプローブカード針を形成するために既に用いられている。しかし、これらの用途（例えば、“Probe Needle Part Number Clarification, Terminology, Tolerances and Material Properties” Point Technologies Inc. により出版（http://www.pointtech.com/pdf/def_mat_number.pdf）参照）は、半導体および非超伝導用途に限られている。本システムおよび装置によれば、針８００ａは、超伝導プローブカードを形成するという新たな目的のために、当該技術分野で従来実施されていたものよりもレニウムの含有率が高いタングステンレニウムの合金で形成できる。
超伝導針８００ａは本体またはシャフト８０１および尖端または針の先端８１０に至る先細端部８０２を含んでいる。先細端部８０２を用いて、図７の超伝導素子７４０等、超伝導素子上の接触パッドとの物理的且つ超伝導的電気接続を確立する。シャフト８０１の長さ方向のどこかで、好適には端部８１１またはその近くで、針８００ａが超伝導プローブカードのＰＣＢ部分の上の超伝導接触パッドに接続（例：はんだ付け）されていてよい。この接続を容易にするために、シャフト８０１の少なくとも一部が、超伝導であって容易にはんだ付け可能な材料でコーティングされていてよい。亜鉛はそのような材料の例である。いくつかの実施形態において、亜鉛めっきはシャフト８０１だけに用いられ、先細端部８０２または尖端８１０では用いられない。これにより、針８００ａの表面において亜鉛とタングステンレニウムの間の境界８０３が画定される。当業者には、別の実施形態において、境界８０３が、端部８１１、尖端８１０、および先細端部８０２に対して図８Ａに示すものとは異なる位置に配置できることが理解されよう。当業者にはまた、図８Ａに示すように、別の実施形態ではシャフト８０１と先細端部８０２の間の相対的な長さが変化することが理解されよう。針８００ａは、半導体および非超伝導目的でタングステンレニウムプローブカード針に使用するものと同様の仕様に化学エッチングを施されてよい。しかし、本システムおよび装置によれば、タングステンレニウム合金は、針８００ａの臨界温度が典型的な半導体プローブカード針の温度より高くなるように、レニウム（例：タングステン２６％レニウム）の含有率がより高い。
上述のように、超伝導プローブカード針は、針の尖端がプローブカードＰＣＢの（穴７３０のような）穴を貫通するように長さ方向に少なくとも１箇所の湾曲を含んでいてよい。図８Ｂに、一例示的な実施形態による、超伝導プローブカードで用いる超伝導針８００ｂを示す。針８００ｂは、針８００ｂが長さ方向に湾曲８２０を含んでいること以外は図８Ａの針８００ａと同様である。当業者には、針８００ｂの相対比率が実施形態毎に異なり得ることが理解されよう。例えば、湾曲８２０は必要に応じて端部８３０に近い側で、または先端部８３１に近い側で生じてよい。同様に、湾曲８２０が約９０度であるように示しているが、当業者には、代替的な実施形態において９０度より広いかまたは狭い異なる角度の湾曲を用いてよいことが理解されよう。更に、針８００ｂの表面における亜鉛とタングステンレニウムの境界８３３は、各種の実施形態において湾曲８２０に対して異なる位置に生じてよい。いくつかの実施形態において、針８００ｂは、特定の導電トレースまたはプローブカードＰＣＢ上の接触パッドとの接触を容易にすべく、端部８３０の近傍に湾曲８２０と同様の第２湾曲を含んでいてよい。
当業者には、本システムおよび装置が図８Ａ、８Ｂに示すプローブカード針の設計だけでなく、さまざまなプローブカード針の設計で実装できることが理解されよう。例えば、本システムおよび装置は、ブレードプローブカード針および／またはケルビンプローブカード針を用いて実装できる。
上述のように、公知の半導体および非超伝導プローブカードの設計において、はんだ付けを容易にすべく針にニッケルめっきが施されていてよい。本システムおよび装置によれば、超伝導プローブカード針は、はんだ付けを容易にすべく、ニッケルではなく亜鉛めっきが施されていてよい。超伝導プローブカードの設計において亜鉛がニッケルより好適である理由は、亜鉛が超伝導材料であるのに対しニッケルはそうでないからである。更に、超伝導量子計算等の超伝導電子素子の多くのアプリケーションは、特に磁場の影響を受けやすい。そのようなアプリケーションにおいて、実質的に非磁性な材料を専ら使用することが望ましいだろう。亜鉛およびタングステンレニウム合金は、実質的に非磁性であって磁気的に静かな環境での使用に適している。
当業者には、本現在のシステムおよび装置において記述する超伝導プローブカード針が、代替的な超伝導で容易にはんだ付け可能な材料によりめっきを施すことができる点が理解されよう。例えば、いくつかの実施形態において、超伝導プローブカード針の少なくとも一部に、鉛、スズ、またはスズ／鉛の合金によりめっきが施されていてよい。スズ／鉛の合金の方が亜鉛よりも高い臨界温度を有し、このためより高い極低温（例：液体ヘリウム４の温度）で動作する実施形態において好適である。当業者には、亜鉛の臨界温度が、液体ヘリウム４温度では亜鉛が超伝導性を示さない温度であることを認識されよう。しかし、そのようなアプリケーションでは亜鉛層の厚さが約数ミクロンであるため、いくつかのアプリケーションにおいて無視できる程度の抵抗が生じるに過ぎない。
本システムおよび装置の更なる態様は、超伝導プローブカードにおける超伝導ＰＣＢの利用である。図７のＰＣＢ７０１等の超伝導ＰＣＢは、超伝導材料により形成（またはめっき）された導電トレースを含んでいる。そのようなトレースは、ＰＣＢ７０１上の接触パッド７１１と何らかの外部信号配信システムとの間を接続する超伝導通信導管として用いられる。例えば、システムテスト用の実装において、ＰＣＢ７０１上の超伝導トレースは、液冷媒浴内の回路の高速テストに用いられるディッププローブの入出力システムに接続されていてよい。あるいは、完全システム実装において、ＰＣＢ７０１上の超伝導トレースは、米国特許出願第１２／０１６，８０１号および／または米国特許出願第１２／２５６，３３２号に記載されているようなフルスケール入出力システムの超伝導通信導管に接続していてよい。
本システムおよび装置のいくつかの実施形態において、少なくとも２本の超伝導プローブカード針が、超伝導ＰＣＢ上の同一導電トレースまたは接触パッドと超伝導通信可能に結合されていてよい。そのような実施形態は特に、単一のプローブカード素子を用いて通信導管に複数のチップを提供することに適しているだろう。そのようなアプリケーションにおいて、超伝導ＰＣＢ上の同一導電トレースに結合された少なくとも２本の超伝導プローブカード針の各々もまた、個別ＳＩＣと超伝導通信可能に結合されていてよい。
本明細書に記述する各種の実施形態は、超伝導プローブカード用のシステムおよび装置を提供する。超伝導プローブカードは、ＳＩＣの完全実施に関するアプリケーションだけでなく、ＳＩＣのテストに関するアプリケーションにおいて利点を有する。プローブカード方式は、プローブカードと集積回路の接続（および分離）を極めて迅速に行なうことができるため、集積回路との通信接続を確立する配線等の他の手段よりも優れている。本明細書に記述する超伝導プローブカードは、ＳＩＣとの実質的に非磁性な通信インターフェースを提供し、通信インターフェースは複数の通信導管を含んでいてよく、各通信導管はプローブカードを介してＳＩＣとの間で実質的に遮断されない超伝導経路を提供する。
本明細書および添付の請求項を通じて、「超伝導」という用語は、「超伝導針」等の物理構造を記述するために用いた場合、適切な温度で超伝導体として振舞うことができる材料を示すために用いている。超伝導材料は、必ずしも、本システムおよび装置の全ての実施形態において常に超伝導体として機能する訳ではない。
例示的な実施形態の上の説明は、要約に記載されているものを含め、網羅的ではなく、且つこれらの実施形態を開示された形式に厳密に限定することを意図していない。本明細書に具体的な実施形態および実施例を説明目的で記述しているが、当業者には認識されるように、本開示の趣旨および範囲から逸脱することなく各種の等価な変更を行なうことが可能である。本明細書で提示する各種実施形態の開示内容は、必ずしも上述の例示的な量子プロセッサだけでなく、他のアナログプロセッサにも適用できる。
上述の各種実施形態を組み合わせて更なる実施形態を提供することができる。本明細書における具体的な開示内容および定義事項と矛盾しない範囲で、本明細書で参照したおよび／または本出願の出願人に譲渡されている２００８年３月２４日出願の米国特許仮出願第６１／０３９０４１号「超伝導プローブカード用のシステム、方法および装置(Systems, Methods And Apparatus for a Superconducting Probe Card)」および２００８年３月２６日出願の米国特許仮出願第６１／０３９７１０号「アナログ処理用のシステム、装置、および方法(Systems, Devices, And Methods for Analog Processing)」を含むがこれら限定されない出願データシートに掲載した全ての米国特許、米国特許出願公開、米国特許出願について、その全文を本明細書に引用している。また更なる実施形態を提供するために各種の特許、出願特許、および公開特許のシステム、回路、および概念を利用するために、必要ならば上記実施形態の態様は変更可能である。
上の詳細説明を考慮して、これらおよび他の変更を実施形態に行なうことができる。一般に、添付の請求項において使用する用語が、当該請求項を明細書および請求項に開示された具体的な実施形態に限定するものと解釈してはならず、当該請求項が権利を有する等価物のあらゆる範囲と共に全ての可能な実施形態を含むものと解釈すべきである。従って、当該請求項は本開示内容に限定されない。

Claims (22)

  1. 第１超伝導量子ビットと、
    第２超伝導量子ビットであって、当該第２超伝導量子ビットの一部が前記第１超伝導量子ビットの一部とほぼ垂直に交差する、第２超伝導量子ビットと、
    周辺部を有し、前記第１超伝導量子ビットと前記第２超伝導量子ビットの間に通信結合を提供し、前記第２超伝導量子ビットと交差する前記第１超伝導量子ビットの前記一部に物理的に近接しているカプラと
    を含むシステム。
  2. 前記カプラの周辺部が、前記第２超伝導量子ビットの前記一部と交差する前記第１超伝導量子ビットの前記一部の少なくとも一部を含む、請求項１に記載のシステム。
  3. 前記カプラの周辺部が、前記第２超伝導量子ビットと交差しない前記第１超伝導量子ビットの第１部分および前記第１超伝導量子ビットと交差しない前記第２超伝導量子ビットの第２部分を含む、請求項１に記載のシステム。
  4. 前記カプラの周辺部が、前記第１超伝導量子ビットの長さ方向とほぼ平行に伸長する第１アームおよび前記第２超伝導量子ビットの長さ方向とほぼ平行に伸長する第２アームを含む、請求項１に記載のシステム。
  5. 前記第１超伝導量子ビットが、臨界温度で超伝導性を示す超伝導材料の第１超伝導量子ビットループおよび少なくとも１個のジョセフソン接合を含み、前記第２超伝導量子ビットが、臨界温度で超伝導性を示す超伝導材料の第２超伝導量子ビットループおよび少なくとも１個のジョセフソン接合を含み、前記カプラが、臨界温度で超伝導性を示す超伝導材料の結合ループを含む、請求項１に記載のシステム。
  6. 前記結合ループが少なくとも１個のジョセフソン接合により遮断される、請求項５に記載のシステム。
  7. 前記カプラが前記第１および第２超伝導量子ビットから分離された層にある、請求項５に記載のシステム。
  8. 前記カプラが前記第１または第２超伝導量子ビットの一方と同じ層にある、請求項５に記載のシステム。
  9. 前記カプラが、前記第１超伝導量子ビットと前記第２超伝導量子ビットを強磁性的、反強磁性的および横方向のうち少なくとも一つの方式で結合すべく動作可能である、請求項１に記載のシステム。
  10. 第１金属層内に少なくとも部分的に配置された第１の複数すなわちＮ個の量子ビットと、
    第２金属層内に少なくとも部分的に配置された第２の複数すなわちＭ個の量子ビットであって、各々が前記第１の複数量子ビットの各量子ビットと交差する第２の複数量子ビットと、
    第１の複数すなわちＮ×Ｍ個の結合素子であって、前記第１および第２の複数量子ビットからの各量子ビット対が互いに交差する場所に各々が近接している第１の複数結合素子と
    を含む多層コンピュータチップ。
  11. 前記結合素子の少なくとも１個が、前記第１の複数すなわちＮ個の量子ビットの１個の量子ビットの長さ方向にほぼ平行に伸長する第１アーム、および前記第２の複数すなわちＭ個の量子ビットの第２量子ビットの長さ方向にほぼ平行に伸長する第２アームを含む、請求項１０に記載の多層コンピュータチップ。
  12. 前記複数の結合素子が前記第２金属層内に少なくとも部分的に配置されている、請求項１０に記載の多層コンピュータチップ。
  13. ＭがＮに等しい、請求項１０に記載の多層コンピュータチップ。
  14. 前記量子ビットおよび前記カプラ周辺の磁気ノイズを減らすべく配置された金属保護層を更に含む、請求項１０に記載の多層コンピュータチップ。
  15. 前記第２の複数量子ビットが、前記第２金属層および前記第１金属層の両方に配置されていて、複数のビアが前記第２金属層と前記第１金属層の間に個別の電流路を提供する、請求項１０に記載の多層コンピュータチップ。
  16. 前記複数の結合素子が、前記第２金属層および前記第１金属層の両方に配置されていて、複数のビアが前記第２金属層と前記第１金属層の間に個別の電流路を提供する、請求項１０に記載の多層コンピュータチップ。
  17. 前記第１の複数量子ビットの量子ビットが互いに平行に配置されていて、前記第２の複数量子ビットの量子ビットが互いに平行に配置されていて、前記第２の複数量子ビットの量子ビットが前記第１の複数量子ビットの量子ビットに対して垂直に配置されている、請求項１０に記載の多層コンピュータチップ。
  18. 前記第１の複数量子ビットの量子ビットが第１から第ｎ量子ビットまで連続的な順序で配置されていて、前記第２の複数量子ビットの量子ビットが第１量子ビットから第ｍ量子ビットまで連続的な順序で配置されていて、前記第１の複数量子ビットの第１量子ビットが前記第２の複数量子ビットの第１量子ビットと強磁性的に結合されていて、前記第１の複数量子ビットの第２量子ビットが前記第２の複数量子ビットの第２量子ビットと強磁性的に結合されていて、前記第１の複数量子ビットの第３量子ビットが前記第２の複数量子ビットの第３量子ビットと強磁性的に結合されていて、前記第１の複数量子ビットの第４量子ビットが前記第２の複数量子ビットの第４量子ビットと強磁性的に結合されていて、前記第１の複数量子ビットの第１量子ビットが前記第２の複数量子ビットの第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、前記第１の複数量子ビットの第２量子ビットが前記第２の複数量子ビットの第１、第３、および第４量子ビットの各々と制御可能に結合可能であって、前記第１の複数量子ビットの第３量子ビットが前記第２の複数量子ビットの第１、第２、および第４量子ビットの各々と制御可能に結合可能であって、前記第１の複数量子ビットの第４量子ビットが前記第２の複数量子ビットの第１、第２、および第３量子ビットの各々と制御可能に結合可能であって第１Ｋ４ブロックを形成する、請求項１０に記載の多層コンピュータチップ。
  19. 第１金属層内に配置された第３の複数すなわちＩ個の量子ビットと、
    第２金属層内に少なくとも部分的に配置された第４の複数すなわちＪ個の量子ビットであって、前記第１の複数量子ビットの各量子ビットと各々交差する第４の複数量子ビットと、
    前記第１金属層内に配置された第５の複数すなわちＫ個の量子ビットと、
    第２金属層内に少なくとも部分的に配置された第６の複数すなわちＬ個の量子ビットであって、前記第１の複数量子ビットの各量子ビットと各々交差する第６の複数量子ビットと、
    第２の複数すなわちＩ×Ｊ個の結合素子であって、前記第２の複数結合素子の各結合素子が前記第３および第４の複数量子ビットからの各量子ビット対が互いに交差する領域を少なくとも部分的に囲み、
    前記第３の複数量子ビットの量子ビットが第１から第ｎ量子ビットまで連続的な順序で配置されていて、前記第４の複数量子ビットの量子ビットが第１量子ビットから第ｎ量子ビットまで連続的な順序で配置されていて、前記第３の複数量子ビットの第１量子ビットが前記第４の複数量子ビットの第１、第２、第３および第４量子ビットの各々と制御可能に結合可能であって、前記第３の複数量子ビットの第２量子ビットが前記第４の複数量子ビットの第１、第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、前記第３の複数量子ビットの第３量子ビットが前記第４の複数量子ビットの第１、第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、前記第３の複数量子ビットの第４量子ビットが前記第４の複数量子ビットの第１、第２、第３、および第４量子ビットの各々と制御可能に結合可能であって第１の二分ブロック形成する、第２の複数結合素子と、
    第３の複数すなわちＫ×Ｌ個の結合素子であって、前記第３の複数結合素子の各結合素子が前記第３および第４の複数の量子ビットからの各量子ビット対が互いに交差する領域を少なくとも部分的に囲み、
    前記第５の複数量子ビットの量子ビットが第１から第ｎ量子ビットまで連続的な順序で配置されていて、前記第６の複数量子ビットの量子ビットが第１量子ビットから第ｎ量子ビットまで連続的な順序で配置されていて、前記第５の複数量子ビットの第１量子ビットが前記第６の複数量子ビットの第１量子ビットと強磁性的に結合されていて、前記第５の複数量子ビットの第２量子ビットが前記第６の複数量子ビットの第２量子ビットと強磁性的に結合されていて、前記第５の複数量子ビットの第３量子ビットが前記第６の複数量子ビットの第３量子ビットと強磁性的に結合されていて、前記第５の複数量子ビットの第４量子ビットが前記第６の複数量子ビットの第４量子ビットと強磁性的に結合されていて、前記第５の複数量子ビットの第１量子ビットが前記第６の複数量子ビットの第２、第３、および第４量子ビットの各々と制御可能に結合可能であって、前記第５の複数量子ビットの第２量子ビットが前記第６の複数量子ビットの第１、第３、および第４量子ビットの各々と制御可能に結合可能であって、前記第５の複数量子ビットの第３量子ビットが前記第６の複数量子ビットの第１、第２、および第４量子ビットの各々と制御可能に結合可能であって、前記第５の複数量子ビットの第４量子ビットが前記第６の複数量子ビットの第１、第２、および第３量子ビットの各々と制御可能に結合可能であって第２Ｋ４ブロックを形成する第３の複数結合素子とを更に含み、
    前記第３の複数量子ビットの量子ビットが前記第１の複数量子ビットの量子ビットの各１個ずつと強磁性的に結合されていて、前記第４の複数量子ビットからの量子ビットが前記第６の複数量子ビットの量子ビットの各１個ずつと強磁性的に結合されて第１Ｋ８ブロックを形成する、請求項１８に記載の多層コンピュータチップ。
  20. 第２Ｋ８ブロックを形成すべく構成された追加的な複数の量子ビットおよび追加的な複数のカプラを更に含み、前記第１Ｋ８ブロックからの少なくとも１個の量子ビットが前記第２Ｋ８ブロックからの少なくとも１個の量子ビットと制御可能に結合されている、請求項１９に記載の多層コンピュータチップ。
  21. 前記カプラの少なくとも１個が、前記第１Ｋ４ブロックからの少なくとも１個の量子ビットを、前記第５または前記第６の複数量子ビットの一方からの対応する個別量子ビットに結合すべく操作可能であるコーナーカプラである、請求項１９に記載の多層コンピュータチップ。
  22. 前記多層コンピュータチップとデジタルコンピュータの間にインターフェースを確立する超伝導プローブカードを更に含み、前記超伝導プローブカードが、
    臨界温度未満で超伝導性を示す材料により形成された少なくとも第１導電トレースを搭載する誘電体を含む印刷回路基板と、
    臨界温度未満で超伝導性を示す材料により少なくとも部分的に形成された少なくとも第１導電針と
    を含んでいて、前記第１導電針の第１端部が前記印刷回路基板上で前記第１導電トレースと通信可能に結合されていて、前記第１導電針の第２端部が尖端を形成すべく先細になっていて、
    前記第１導電トレースの前記臨界温度および前記第１導電針の前記臨界温度が共に前記超伝導プローブカードの動作温度にほぼ等しいか高い、請求項１０に記載の多層コンピュータチップ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7533068B2 (en) 2004-12-23 2009-05-12 D-Wave Systems, Inc. Analog processor comprising quantum devices
US7615385B2 (en) 2006-09-20 2009-11-10 Hypres, Inc Double-masking technique for increasing fabrication yield in superconducting electronics
US7605600B2 (en) 2007-04-05 2009-10-20 D-Wave Systems Inc. Systems, methods and apparatus for anti-symmetric qubit-coupling
WO2009120638A2 (en) 2008-03-24 2009-10-01 D-Wave Systems Inc. Systems, devices, and methods for analog processing
WO2009143166A2 (en) 2008-05-20 2009-11-26 D-Wave Systems Inc. Systems, methods, and apparatus for calibrating, controlling, and operating a quantum processor
US8229863B2 (en) 2008-05-28 2012-07-24 D-Wave Systems Inc. Method and apparatus for evolving a quantum system using a mixed initial hamiltonian comprising both diagonal and off-diagonal terms
US8611974B2 (en) 2008-06-03 2013-12-17 D-Wave Systems Inc. Systems, methods and apparatus for superconducting demultiplexer circuits
WO2009152180A2 (en) 2008-06-10 2009-12-17 D-Wave Systems Inc. Parameter learning system for solvers
CN102187489B (zh) 2008-09-03 2014-02-26 D-波***公司 用于量子处理器元件的有效补偿的***、方法及装置
JP5584691B2 (ja) 2008-10-09 2014-09-03 ディー−ウェイブ システムズ，インコーポレイテッド 磁場測定用のシステム、方法および装置
JP2012519379A (ja) 2009-02-27 2012-08-23 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路を製造するためのシステムおよび方法
US8700689B2 (en) 2009-06-17 2014-04-15 D-Wave Systems Inc. Systems and methods for solving computational problems
WO2010151581A2 (en) 2009-06-26 2010-12-29 D-Wave Systems Inc. Systems and methods for quantum computation using real physical hardware
US8738105B2 (en) * 2010-01-15 2014-05-27 D-Wave Systems Inc. Systems and methods for superconducting integrated circuts
CA2814865C (en) 2010-11-11 2019-02-19 D-Wave Systems Inc. Systems and methods for superconducting flux qubit readout
US8977576B2 (en) 2010-11-19 2015-03-10 D-Wave Systems Inc. Methods for solving computational problems using a quantum processor
EP3745322A1 (en) 2011-07-06 2020-12-02 D-Wave Systems Inc. Quantum processor based systems and methods that minimize an objective function
US9026574B2 (en) 2011-11-15 2015-05-05 D-Wave Systems Inc. Systems and methods for solving computational problems
US9192085B2 (en) 2012-01-20 2015-11-17 D-Ware Systems Inc. Systems, methods and apparatus for planar expulsion shields
US8841764B2 (en) * 2012-01-31 2014-09-23 International Business Machines Corporation Superconducting quantum circuit having a resonant cavity thermalized with metal components
US9768371B2 (en) 2012-03-08 2017-09-19 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US9396440B2 (en) 2012-04-19 2016-07-19 D-Wave Systems Inc. Systems and methods for solving combinatorial problems
KR20130126337A (ko) * 2012-05-11 2013-11-20 에스케이하이닉스 주식회사 반도체 장치의 테스트 장비, 반도체 장치의 테스트 시스템 및 반도체 장치의 테스트 방법
US9064067B2 (en) * 2012-08-06 2015-06-23 Microsoft Technology Licensing, Llc Quantum gate optimizations
US9178154B2 (en) 2012-10-09 2015-11-03 D-Wave Systems Inc. Quantum processor comprising a second set of inter-cell coupling devices where a respective pair of qubits in proximity adjacent unit cells crossed one another
US9865648B2 (en) 2012-12-17 2018-01-09 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
US9501747B2 (en) 2012-12-18 2016-11-22 D-Wave Systems Inc. Systems and methods that formulate embeddings of problems for solving by a quantum processor
US9875215B2 (en) 2012-12-18 2018-01-23 D-Wave Systems Inc. Systems and methods that formulate problems for solving by a quantum processor using hardware graph decomposition
US9207672B2 (en) 2013-01-25 2015-12-08 D-Wave Systems Inc. Systems and methods for real-time quantum computer-based control of mobile systems
EP2954416B1 (en) 2013-02-05 2021-05-12 D-Wave Systems, Inc. Systems and methods for error correction in quantum computation
US8865537B2 (en) 2013-03-14 2014-10-21 International Business Machines Corporation Differential excitation of ports to control chip-mode mediated crosstalk
US8972921B2 (en) * 2013-03-14 2015-03-03 International Business Machines Corporation Symmetric placement of components on a chip to reduce crosstalk induced by chip modes
US9159033B2 (en) 2013-03-14 2015-10-13 Internatinal Business Machines Corporation Frequency separation between qubit and chip mode to reduce purcell loss
US9489634B2 (en) 2013-03-15 2016-11-08 Microsoft Technology Licensing, Llc Topological quantum computation via tunable interactions
US9471880B2 (en) * 2013-04-12 2016-10-18 D-Wave Systems Inc. Systems and methods for interacting with a quantum computing system
US9424526B2 (en) 2013-05-17 2016-08-23 D-Wave Systems Inc. Quantum processor based systems and methods that minimize a continuous variable objective function
US10068180B2 (en) 2013-06-07 2018-09-04 D-Wave Systems Inc. Systems and methods for operating a quantum processor to determine energy eigenvalues of a hamiltonian
EP3014534A4 (en) 2013-06-28 2017-03-22 D-Wave Systems Inc. Systems and methods for quantum processing of data
US10318881B2 (en) 2013-06-28 2019-06-11 D-Wave Systems Inc. Systems and methods for quantum processing of data
US9727823B2 (en) 2013-07-23 2017-08-08 D-Wave Systems Inc. Systems and methods for achieving orthogonal control of non-orthogonal qubit parameters
US9129224B2 (en) 2013-07-24 2015-09-08 D-Wave Systems Inc. Systems and methods for increasing the energy scale of a quantum processor
US9495644B2 (en) 2013-07-24 2016-11-15 D-Wave Systems Inc. Systems and methods for improving the performance of a quantum processor by reducing errors
US9183508B2 (en) 2013-08-07 2015-11-10 D-Wave Systems Inc. Systems and devices for quantum processor architectures
US10037493B2 (en) 2013-10-22 2018-07-31 D-Wave Systems Inc. Universal adiabatic quantum computing with superconducting qubits
JPWO2015060256A1 (ja) 2013-10-22 2017-03-09 富士フイルム株式会社 撮像モジュールの製造方法及び撮像モジュールの製造装置
US9588940B2 (en) 2013-12-05 2017-03-07 D-Wave Systems Inc. Sampling from a set of spins with clamping
AU2014373698B2 (en) * 2014-01-06 2019-09-19 Google Llc Constructing and programming quantum hardware for robust quantum annealing processes
US9634224B2 (en) 2014-02-14 2017-04-25 D-Wave Systems Inc. Systems and methods for fabrication of superconducting circuits
EP3828782A1 (en) * 2014-02-28 2021-06-02 Rigetti & Co., Inc. Operating a multi-dimensional array of qubit devices
US10002107B2 (en) 2014-03-12 2018-06-19 D-Wave Systems Inc. Systems and methods for removing unwanted interactions in quantum devices
US9710758B2 (en) 2014-04-23 2017-07-18 D-Wave Systems Inc. Quantum processor with instance programmable qubit connectivity
US10769545B2 (en) 2014-06-17 2020-09-08 D-Wave Systems Inc. Systems and methods employing new evolution schedules in an analog computer with applications to determining isomorphic graphs and post-processing solutions
US10454015B2 (en) 2014-08-13 2019-10-22 D-Wave Systems Inc. Method of forming superconducting wiring layers with low magnetic noise
CN107077642B (zh) 2014-08-22 2021-04-06 D-波***公司 可用于量子计算的用于求解问题的***和方法
US10552755B2 (en) 2014-08-22 2020-02-04 D-Wave Systems Inc. Systems and methods for improving the performance of a quantum processor to reduce intrinsic/control errors
JP5901712B2 (ja) * 2014-08-29 2016-04-13 株式会社日立製作所 半導体装置および情報処理装置
JP5865456B1 (ja) 2014-08-29 2016-02-17 株式会社日立製作所 半導体装置
JP5851570B1 (ja) * 2014-08-29 2016-02-03 株式会社日立製作所 半導体装置
US10031887B2 (en) 2014-09-09 2018-07-24 D-Wave Systems Inc. Systems and methods for improving the performance of a quantum processor via reduced readouts
US11797641B2 (en) 2015-02-03 2023-10-24 1Qb Information Technologies Inc. Method and system for solving the lagrangian dual of a constrained binary quadratic programming problem using a quantum annealer
CA2881033C (en) 2015-02-03 2016-03-15 1Qb Information Technologies Inc. Method and system for solving lagrangian dual of a constrained binary quadratic programming problem
CA2983880A1 (en) 2015-05-05 2016-11-10 Kyndi, Inc. Quanton representation for emulating quantum-like computation on classical processors
EP3266063B1 (en) 2015-05-14 2020-03-18 D-Wave Systems Inc. Frequency multiplexed resonator input and/or output for a superconducting device
WO2016199220A1 (ja) * 2015-06-09 2016-12-15 株式会社日立製作所 情報処理装置及びその制御方法
ES2850151T3 (es) * 2015-06-29 2021-08-25 Parity Quantum Computing GmbH Dispositivo y procedimiento de procesamiento cuántico
JP6833817B2 (ja) 2015-08-13 2021-02-24 ディー−ウェイブ システムズ インコーポレイテッド 量子装置間の高次相互作用を生成および使用するためのシステムおよび方法
EP3338221A4 (en) 2015-08-19 2019-05-01 D-Wave Systems Inc. DISCRETE VARIATION SELF-ENCODING SYSTEMS AND METHODS FOR MACHINE LEARNING USING ADIABATIC QUANTUM COMPUTERS
CN108351987A (zh) 2015-08-19 2018-07-31 D-波***公司 用于使用绝热量子计算机进行机器学习的***和方法
WO2017058194A1 (en) 2015-09-30 2017-04-06 Yu Chen Co-planar waveguide flux qubits
JP6873120B2 (ja) 2015-10-27 2021-05-19 ディー−ウェイブ システムズ インコーポレイテッド 量子プロセッサにおける縮退軽減のためのシステムと方法
US10657455B2 (en) 2015-12-16 2020-05-19 Google Llc Programmable universal quantum annealing with co-planar waveguide flux qubits
US10755190B2 (en) 2015-12-21 2020-08-25 D-Wave Systems Inc. Method of fabricating an electrical filter for use with superconducting-based computing systems
US10268622B2 (en) * 2016-01-29 2019-04-23 D-Wave Systems Inc. Systems and methods for increasing analog processor connectivity
US10484479B2 (en) 2016-01-31 2019-11-19 QC Ware Corp. Integration of quantum processing devices with distributed computers
US10614370B2 (en) 2016-01-31 2020-04-07 QC Ware Corp. Quantum computing as a service
US10599988B2 (en) 2016-03-02 2020-03-24 D-Wave Systems Inc. Systems and methods for analog processing of problem graphs having arbitrary size and/or connectivity
US10817796B2 (en) 2016-03-07 2020-10-27 D-Wave Systems Inc. Systems and methods for machine learning
WO2017152289A1 (en) 2016-03-11 2017-09-14 1Qb Information Technologies Inc. Methods and systems for quantum computing
US10229355B2 (en) * 2016-04-13 2019-03-12 Iqb Information Technologies Inc. Quantum processor and its use for implementing a neural network
US10789540B2 (en) 2016-04-18 2020-09-29 D-Wave Systems Inc. Systems and methods for embedding problems into an analog processor
CN109478255B (zh) 2016-05-03 2023-10-27 D-波***公司 用于超导电路和可扩展计算中使用的超导装置的***和方法
CN109154798B (zh) 2016-05-09 2022-02-25 1Qb信息技术公司 用于改进随机控制问题的策略的方法和***
US9870273B2 (en) 2016-06-13 2018-01-16 1Qb Information Technologies Inc. Methods and systems for quantum ready and quantum enabled computations
US10044638B2 (en) * 2016-05-26 2018-08-07 1Qb Information Technologies Inc. Methods and systems for quantum computing
EP3465558A4 (en) * 2016-06-07 2020-03-11 D-Wave Systems Inc. SYSTEMS AND METHODS FOR QUANTUM PROCESS ORTOPOLOGY
US10671937B2 (en) 2016-06-08 2020-06-02 D-Wave Systems Inc. Systems and methods for quantum computation
DE102016110780A1 (de) * 2016-06-13 2017-12-14 Infineon Technologies Austria Ag Chipkartenmodul und Verfahren zum Herstellen eines Chipkartenmoduls
JP6771660B2 (ja) * 2016-09-15 2020-10-21 グーグル エルエルシー 量子信号クロストークを低減させるための多層プリント回路板
WO2018058061A1 (en) 2016-09-26 2018-03-29 D-Wave Systems Inc. Systems, methods and apparatus for sampling from a sampling server
WO2018063139A1 (en) * 2016-09-27 2018-04-05 Intel Corporation Tileable arrays of qubits
US11042811B2 (en) 2016-10-05 2021-06-22 D-Wave Systems Inc. Discrete variational auto-encoder systems and methods for machine learning using adiabatic quantum computers
US10929576B2 (en) 2016-12-05 2021-02-23 1Qb Information Technologies Inc. Method for estimating the thermodynamic properties of a quantum Ising model with transverse field
CA3045487A1 (en) 2016-12-07 2018-06-14 D-Wave Systems Inc. Superconducting printed circuit board related systems, methods, and apparatus
CN110249343B (zh) 2016-12-29 2023-12-08 谷歌有限责任公司 降低寄生电容并耦合到电感耦合器模式
US10346508B2 (en) 2017-01-12 2019-07-09 D-Wave Systems Inc. Re-equilibrated quantum sampling
US11023821B2 (en) 2017-01-27 2021-06-01 D-Wave Systems Inc. Embedding of a condensed matter system with an analog processor
US11263547B2 (en) 2017-01-30 2022-03-01 D-Wave Systems Inc. Quantum annealing debugging systems and methods
EP3577700B1 (en) 2017-02-01 2022-03-30 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US10133603B2 (en) 2017-02-14 2018-11-20 Bank Of America Corporation Computerized system for real-time resource transfer verification and tracking
US10454892B2 (en) 2017-02-21 2019-10-22 Bank Of America Corporation Determining security features for external quantum-level computing processing
US10447472B2 (en) * 2017-02-21 2019-10-15 Bank Of America Corporation Block computing for information silo
US10243976B2 (en) 2017-02-24 2019-03-26 Bank Of America Corporation Information securities resource propagation for attack prevention
US10489726B2 (en) 2017-02-27 2019-11-26 Bank Of America Corporation Lineage identification and tracking of resource inception, use, and current location
US10929294B2 (en) 2017-03-01 2021-02-23 QC Ware Corp. Using caching techniques to improve graph embedding performance
WO2018160599A1 (en) * 2017-03-01 2018-09-07 QC Ware Corp. Quantum computing as a service
US10440051B2 (en) 2017-03-03 2019-10-08 Bank Of America Corporation Enhanced detection of polymorphic malicious content within an entity
US10284496B2 (en) 2017-03-03 2019-05-07 Bank Of America Corporation Computerized system for providing resource distribution channels based on predicting future resource distributions
US10270594B2 (en) 2017-03-06 2019-04-23 Bank Of America Corporation Enhanced polymorphic quantum enabled firewall
US10437991B2 (en) 2017-03-06 2019-10-08 Bank Of America Corporation Distractional variable identification for authentication of resource distribution
US10412082B2 (en) 2017-03-09 2019-09-10 Bank Of America Corporation Multi-variable composition at channel for multi-faceted authentication
US11120356B2 (en) 2017-03-17 2021-09-14 Bank Of America Corporation Morphing federated model for real-time prevention of resource abuse
US10440052B2 (en) 2017-03-17 2019-10-08 Bank Of America Corporation Real-time linear identification of resource distribution breach
US11055776B2 (en) 2017-03-23 2021-07-06 Bank Of America Corporation Multi-disciplinary comprehensive real-time trading signal within a designated time frame
US10796240B2 (en) 2017-07-22 2020-10-06 QC Ware Corp. Performing fault tree analysis on quantum computers
US10381708B2 (en) * 2017-10-30 2019-08-13 International Business Machines Corporation Superconducting resonator to limit vertical connections in planar quantum devices
US11586915B2 (en) 2017-12-14 2023-02-21 D-Wave Systems Inc. Systems and methods for collaborative filtering with variational autoencoders
US11494683B2 (en) 2017-12-20 2022-11-08 D-Wave Systems Inc. Systems and methods for coupling qubits in a quantum processor
WO2019144118A1 (en) 2018-01-22 2019-07-25 D-Wave Systems Inc. Systems and methods for improving performance of an analog processor
US11074382B2 (en) 2018-01-30 2021-07-27 International Business Machines Corporation Quantum computing device design
CN111903057B (zh) 2018-02-27 2024-05-24 D-波***公司 用于将超导传输线耦合到谐振器阵列的***和方法
US11100418B2 (en) 2018-02-28 2021-08-24 D-Wave Systems Inc. Error reduction and, or, correction in analog computing including quantum processor-based computing
US11481354B2 (en) 2018-04-24 2022-10-25 D-Wave Systems Inc. Systems and methods for calculating the ground state of non-diagonal Hamiltonians
JP7431811B2 (ja) 2018-05-11 2024-02-15 ディー－ウェイブ システムズ インコーポレイテッド 射影測定のための単一磁束量子発生源
US11105866B2 (en) 2018-06-05 2021-08-31 D-Wave Systems Inc. Dynamical isolation of a cryogenic processor
WO2020036673A2 (en) * 2018-06-14 2020-02-20 Rigetti & Co., Inc. Modular quantum processor architectures
JP7182173B2 (ja) * 2018-06-20 2022-12-02 株式会社デンソー 変数埋込方法及び処理システム
US11386346B2 (en) 2018-07-10 2022-07-12 D-Wave Systems Inc. Systems and methods for quantum bayesian networks
US10811588B2 (en) 2018-08-06 2020-10-20 International Business Machines Corporation Vertical dispersive readout of qubits of a lattice surface code architecture
CN112956129A (zh) 2018-08-31 2021-06-11 D-波***公司 用于超导器件的频率复用谐振器输入和/或输出的操作***和方法
US11678433B2 (en) 2018-09-06 2023-06-13 D-Wave Systems Inc. Printed circuit board assembly for edge-coupling to an integrated circuit
JP7173804B2 (ja) * 2018-09-14 2022-11-16 株式会社東芝 電子回路、発振器、及び計算装置
US11593174B2 (en) 2018-10-16 2023-02-28 D-Wave Systems Inc. Systems and methods for scheduling programs for dedicated execution on a quantum processor
US10474960B1 (en) * 2018-10-25 2019-11-12 International Business Machines Corporation Approximate gate and supercontrolled unitary gate decompositions for two-qubit operations
US20200152851A1 (en) 2018-11-13 2020-05-14 D-Wave Systems Inc. Systems and methods for fabricating superconducting integrated circuits
US11461644B2 (en) 2018-11-15 2022-10-04 D-Wave Systems Inc. Systems and methods for semantic segmentation
US11468293B2 (en) 2018-12-14 2022-10-11 D-Wave Systems Inc. Simulating and post-processing using a generative adversarial network
US11526795B1 (en) 2019-01-14 2022-12-13 QC Ware Corp. Executing variational quantum algorithms using hybrid processing on different types of quantum processing units
JP2022517100A (ja) 2019-01-17 2022-03-04 ディー－ウェイブ システムズ インコーポレイテッド クラスタ収縮を使用するハイブリッドアルゴリズムのためのシステム及び方法
US11900264B2 (en) 2019-02-08 2024-02-13 D-Wave Systems Inc. Systems and methods for hybrid quantum-classical computing
US11625612B2 (en) 2019-02-12 2023-04-11 D-Wave Systems Inc. Systems and methods for domain adaptation
WO2020170392A1 (ja) * 2019-02-21 2020-08-27 Ｍｄｒ株式会社 量子計算素子
US11567779B2 (en) 2019-03-13 2023-01-31 D-Wave Systems Inc. Systems and methods for simulation of dynamic systems
US11593695B2 (en) 2019-03-26 2023-02-28 D-Wave Systems Inc. Systems and methods for hybrid analog and digital processing of a computational problem using mean fields
US11288073B2 (en) * 2019-05-03 2022-03-29 D-Wave Systems Inc. Systems and methods for calibrating devices using directed acyclic graphs
US11422958B2 (en) 2019-05-22 2022-08-23 D-Wave Systems Inc. Systems and methods for efficient input and output to quantum processors
US12039465B2 (en) 2019-05-31 2024-07-16 D-Wave Systems Inc. Systems and methods for modeling noise sequences and calibrating quantum processors
US12033033B2 (en) 2019-06-11 2024-07-09 D-Wave Systems Inc. Input/output systems and methods for superconducting devices
US11647590B2 (en) 2019-06-18 2023-05-09 D-Wave Systems Inc. Systems and methods for etching of metals
WO2020255076A1 (en) 2019-06-19 2020-12-24 1Qb Information Technologies Inc. Method and system for mapping a dataset from a hilbert space of a given dimension to a hilbert space of a different dimension
US11839164B2 (en) 2019-08-19 2023-12-05 D-Wave Systems Inc. Systems and methods for addressing devices in a superconducting circuit
US11714730B2 (en) 2019-08-20 2023-08-01 D-Wave Systems Inc. Systems and methods for high availability, failover and load balancing of heterogeneous resources
US11425841B2 (en) * 2019-09-05 2022-08-23 International Business Machines Corporation Using thermalizing material in an enclosure for cooling quantum computing devices
US11790259B2 (en) 2019-09-06 2023-10-17 D-Wave Systems Inc. Systems and methods for tuning capacitance in quantum devices
US12033996B2 (en) 2019-09-23 2024-07-09 1372934 B.C. Ltd. Systems and methods for assembling processor systems
JP6773359B1 (ja) * 2020-01-16 2020-10-21 Ｍｄｒ株式会社 量子計算素子
USD1002664S1 (en) 2020-02-24 2023-10-24 D-Wave Systems Inc. Display screen or portion thereof with graphical user interface
US11409426B2 (en) 2020-02-24 2022-08-09 D-Wave Systems Inc. User in interface, programmer and/or debugger for embedding and/or modifying problems on quantum processors
JP7080927B2 (ja) * 2020-07-01 2022-06-06 グーグル エルエルシー 共面導波管の磁束量子ビット
CN112329298B (zh) * 2020-10-30 2024-05-07 中国科学院高能物理研究所 一种高方向性矩形波导定向耦合器的仿真优化方法及装置
CN113033812B (zh) * 2021-04-01 2022-03-18 腾讯科技（深圳）有限公司 量子操作执行方法、装置及量子操作芯片
CN115423108B (zh) * 2021-05-31 2024-07-16 本源量子计算科技（合肥）股份有限公司 量子线路切割处理方法、装置及量子计算机操作***

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3343979A (en) * 1965-10-22 1967-09-26 Jr Charles E Hamrin Method for depositing a tungsten-rhenium metal alloy on a substrate
US4660061A (en) * 1983-12-19 1987-04-21 Sperry Corporation Intermediate normal metal layers in superconducting circuitry
CA2084394C (en) * 1991-12-02 1997-06-24 Takao Nakamura Superconducting multilayer interconnection formed of oxide superconductor material and method for manufacturing the same
US5394556A (en) * 1992-12-21 1995-02-28 Apple Computer, Inc. Method and apparatus for unique address assignment, node self-identification and topology mapping for a directed acyclic graph
US7025710B2 (en) 1998-07-23 2006-04-11 Unisen, Inc. Elliptical exercise device and arm linkage
US6987282B2 (en) * 2000-12-22 2006-01-17 D-Wave Systems, Inc. Quantum bit with a multi-terminal junction and loop with a phase shift
KR20050105469A (ko) * 2003-02-14 2005-11-04 클리어사이트 시스템즈 인크. 양자 컴퓨팅 방법 및 프로그램 가능한 장치
US6926921B2 (en) * 2003-05-05 2005-08-09 Hewlett-Packard Development Company, L.P. Imprint lithography for superconductor devices
US7135701B2 (en) * 2004-03-29 2006-11-14 D-Wave Systems Inc. Adiabatic quantum computation with superconducting qubits
US7109593B2 (en) * 2004-07-30 2006-09-19 Microsoft Corporation Systems and methods for performing quantum computations
US7268576B2 (en) * 2004-11-08 2007-09-11 D-Wave Systems Inc. Superconducting qubit with a plurality of capacitive couplings
US7533068B2 (en) * 2004-12-23 2009-05-12 D-Wave Systems, Inc. Analog processor comprising quantum devices
CN100585629C (zh) * 2004-12-23 2010-01-27 D-波***公司 包括量子装置的模拟处理器
US7619437B2 (en) * 2004-12-30 2009-11-17 D-Wave Systems, Inc. Coupling methods and architectures for information processing
JP4836028B2 (ja) * 2006-02-09 2011-12-14 日本電気株式会社 超伝導量子演算回路
US7778951B2 (en) * 2006-08-02 2010-08-17 The Mitre Corporation Efficient construction of quantum computational clusters using Hadamard rotations
WO2008058360A1 (en) * 2006-11-13 2008-05-22 Research In Motion Limited System, method and mobile device for displaying wireless mode indicators
US7687938B2 (en) * 2006-12-01 2010-03-30 D-Wave Systems Inc. Superconducting shielding for use with an integrated circuit for quantum computing
WO2008067664A1 (en) * 2006-12-05 2008-06-12 D-Wave Systems Inc. Systems, methods and apparatus for local programming of quantum processor elements
WO2008083498A1 (en) * 2007-01-12 2008-07-17 D-Wave Systems, Inc. Systems, devices and methods for interconnected processor topology
WO2008089559A1 (en) * 2007-01-23 2008-07-31 D-Wave Systems Inc. Systems, devices, and methods for controllably coupling qubits
US7843209B2 (en) * 2007-04-25 2010-11-30 D-Wave Systems Inc. Architecture for local programming of quantum processor elements using latching qubits
US7800395B2 (en) * 2007-05-02 2010-09-21 D-Wave Systems Inc. Systems, devices, and methods for controllably coupling qubits
WO2008138150A1 (en) * 2007-05-14 2008-11-20 D-Wave Systems Inc. Systems, methods and apparatus for digital-to-analog conversion of superconducting magnetic flux signals
CA2698132C (en) * 2007-09-24 2016-09-06 D-Wave Systems Inc. Systems, methods, and apparatus for qubit state readout
WO2009039663A1 (en) * 2007-09-25 2009-04-02 D-Wave Systems Inc. Systems, devices, and methods for controllably coupling qubits
US8159313B2 (en) * 2007-10-22 2012-04-17 D-Wave Systems Inc. Systems, methods, and apparatus for electrical filters and input/output systems
US8190548B2 (en) * 2007-11-08 2012-05-29 D-Wave Systems Inc. Systems, devices, and methods for analog processing
US8102185B2 (en) * 2008-01-28 2012-01-24 D-Wave Systems Inc. Systems, devices, and methods for controllably coupling qubits
WO2009120638A2 (en) 2008-03-24 2009-10-01 D-Wave Systems Inc. Systems, devices, and methods for analog processing

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