JP5293001B2 - キャッシュメモリ装置及びその制御方法 - Google Patents
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Description
2 2次キャッシュメモリ
3 キャッシュメモリ制御部
10 キャッシュメモリ装置
11 キャッシュライン
11a データエントリ部
11b 有効ビット部
11c アドレスエントリ部
12 ウェイ
31 スヌープアドレス部
32 タグコピー部
33 タグアレイ本体
34 比較器
35 デコーダ(無効化ユニット)
36 初期化ユニット
Claims (5)
- データをキャッシュラインで記憶する1次キャッシュメモリを備えるキャッシュメモリ装置であって、
前記1次キャッシュメモリのラインサイズは、2次キャッシュメモリのラインサイズよりも大きくなるように構成されており、
前記1次キャッシュメモリのキャッシュラインは、データを記憶する複数のデータエントリ部と、該データエントリ部に対応して、前記データが有効又は無効であること示す複数の有効ビット部と、前記キャッシュラインのアドレスを記憶するアドレスエントリ部と、を含む、ことを特徴とするキャッシュメモリ装置。 - 請求項1記載のキャッシュメモリ装置であって、
前記1次キャッシュメモリのキャッシュラインに対して、スヌーピング処理を実行するキャッシュメモリ制御部を更に備える、ことを特徴とするキャッシュメモリ装置。 - 請求項1又は2記載のキャッシュメモリ装置であって、
前記1次キャッシュメモリのキャッシュラインに対して、リプレース処理を実行するキャッシュメモリ制御部を更に備える、ことを特徴とするキャッシュメモリ装置。 - 1次キャッシュメモリのラインサイズは、2次キャッシュメモリのラインサイズよりも大きくなるように構成されており、
前記1次キャッシュメモリのキャッシュラインは、データを記憶する複数のデータエントリ部と、該データエントリ部に対応して、前記データが有効又は無効であること示す複数の有効ビット部と、前記キャッシュラインのアドレスを記憶するアドレスエントリ部と、を含むキャッシュメモリ装置の制御方法であって、
フィル処理の対象となる前記アドレスエントリ部を決定する決定工程と、
該決定工程で決定された前記アドレスエントリ部の前記キャッシュラインに含まれる前記複数の有効ビット部のうち、前記無効であることを示す有効ビット部及び対応する前記データエントリ部に対してフィル処理を実行するフィル処理工程と、を含むことを特徴とするキャッシュメモリ装置の制御方法。 - 請求項4記載のキャッシュメモリ装置の制御方法であって、
スヌーピング処理の対象となる前記アドレスエントリ部を決定する決定工程と、
該決定工程で決定された前記アドレスエントリ部の前記キャッシュラインに含まれる前記有効ビット部のうち、前記無効であることを示す有効ビット部及び対応する前記データエントリ部に対してスヌーピング処理を実行するスヌーピング処理工程と、を更に含むことを特徴とするキャッシュメモリ装置の制御方法。
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