JP5283975B2 - 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法 - Google Patents

半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法 Download PDF

Info

Publication number
JP5283975B2
JP5283975B2 JP2008149717A JP2008149717A JP5283975B2 JP 5283975 B2 JP5283975 B2 JP 5283975B2 JP 2008149717 A JP2008149717 A JP 2008149717A JP 2008149717 A JP2008149717 A JP 2008149717A JP 5283975 B2 JP5283975 B2 JP 5283975B2
Authority
JP
Japan
Prior art keywords
memory device
semiconductor memory
field effect
effect transistor
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008149717A
Other languages
English (en)
Other versions
JP2009016816A (ja
Inventor
利憲 深井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008149717A priority Critical patent/JP5283975B2/ja
Publication of JP2009016816A publication Critical patent/JP2009016816A/ja
Application granted granted Critical
Publication of JP5283975B2 publication Critical patent/JP5283975B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

本発明は、半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法に関する。
従来の半導体記憶装置としては、例えば特許文献１、２に記載されたものがある。これらの文献に記載された半導体記憶装置には、複数のメモリチップが設けられている。各メモリチップは、当該メモリチップを特定するための情報（チップＩＤ）が格納された格納手段を有している。格納手段は、複数のヒューズによって構成されており、ヒューズの切断状況によりチップＩＤが書き込まれるように構成されている。つまり、各ヒューズが完全に切断されているか否かで、当該ヒューズが持つデータが０であるか１であるかの判別がなされる。
なお、本発明に関連する先行技術文献としては、特許文献１、２の他に、特許文献３が挙げられる。
特開２００６−８５７５３号公報 特開２００６−３３８７７３号公報 特開２００５−３９２２０号公報
しかしながら、ヒューズを切断しても、エレクトロマイグレーション等の影響により、切断箇所が再接続される場合がある。その場合、当該ヒューズの持つデータ（０または１）が反転してしまう。それゆえ、上述の半導体記憶装置には、信頼性の面で向上の余地がある。
本発明による半導体記憶装置は、二重ウエル中に設けられた第１の電界効果トランジスタと、上記第１の電界効果トランジスタのソース領域またはドレイン領域の一方と電気的に接続されたｍ個（ｍ：自然数）の第１の導体プラグと、上記第１の電界効果トランジスタの上記ソース領域または上記ドレイン領域の他方と電気的に接続されたｎ個（ｎ：自然数）の第２の導体プラグと、を備え、上記ｍは、上記ｎよりも小さいことを特徴とする。上記半導体記憶装置はさらに、第２の電界効果トランジスタと、上記第１の電界効果トランジスタの出力と上記第２の電界効果トランジスタの出力との差を検出する検出回路と、を備えていてもよい。また、本発明によるデータ書込方法は、上記半導体記憶装置にデータを書き込む方法であって、少なくとも１個の上記第１の導体プラグの抵抗値が上昇するように、当該第１の導体プラグに電流を流すステップを含むことを特徴とする。また、本発明によるデータ読出方法は、上記半導体記憶装置からデータを読み出す方法であって、上記第１の電界効果トランジスタの出力と上記第２の電界効果トランジスタの出力との差を検出するステップを含むことを特徴とする。
この半導体記憶装置においては、第１の電界効果トランジスタのソース領域に電気的に接続された導体プラグの個数とドレイン領域に電気的に接続された導体プラグの個数とが相違する。このため、少ない方の導体プラグに電流を流すことにより、当該導体プラグの抵抗値を容易に上昇させることができる。この抵抗値の変化は、第１の電界効果トランジスタの出力（電位または電流）の変化となって表れる。したがって、第１および第２の電界効果トランジスタの出力の差を検出回路で検出することにより、上記導体プラグの抵抗値が上昇したか否かを判別することができる。すなわち、導体プラグの抵抗値の上昇の有無で、データが０であるか１であるかの判別がなされる。
かかる構成によれば、導体プラグを完全に切断しなくてもデータの書込みを行うことが可能である。このため、上述の問題、すなわち切断箇所の再接続によりデータが反転するという問題を回避することができる。
本発明によれば、信頼性に優れた半導体記憶装置、ならびにそのデータ書込方法およびデータ読出方法が実現される。
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１および図２は、それぞれ本発明による半導体記憶装置の第１実施形態を示す平面図および断面図である。図２は、図１のII−II線に沿った断面を示している。また、図３は、当該半導体記憶装置の回路図である。
半導体記憶装置１は、ＦＥＴ１０（第１の電界効果トランジスタ）、ＦＥＴ２０（第２の電界効果トランジスタ）、コンタクトプラグ３２（第１の導体プラグ）、コンタクトプラグ３４（第２の導体プラグ）、および検出回路５０を備えている。なお、図１および図２においては、検出回路５０の図示を省略している。
ＦＥＴ１０は、ｎ＋型の拡散層１２（ソース領域）、ｎ＋型の拡散層１４（ドレイン領域）、およびゲート電極１６を有している。ゲート電極１６は、ゲート絶縁膜１８を介して半導体基板８０上に設けられている。本実施形態において半導体基板８０は、ｐ型シリコン基板である。ＦＥＴ１０は、ｐ型のウエル領域７４中に形成されている。
拡散層１２および拡散層１４には、それぞれコンタクトプラグ６２およびコンタクトプラグ６４が接続されている。本実施形態においてコンタクトプラグ６２およびコンタクトプラグ６４は、３個ずつ設けられている。また、ウエル領域７４には、ｐ＋型の拡散層７８を通じてコンタクトプラグ６８が電気的に接続されている。コンタクトプラグ６２、コンタクトプラグ６４およびコンタクトプラグ６８には、それぞれ配線６３、配線６５および配線６９が接続されている。さらに、図１に示すように、ゲート電極１６には、コンタクトプラグ９２を介して配線９３が接続されている。
ＦＥＴ２０は、ｎ＋型の拡散層２２（ソース領域）、ｎ＋型の拡散層２４（ドレイン領域）、およびゲート電極２６を有している。ゲート電極２６は、ゲート絶縁膜２８を介して半導体基板８０上に設けられている。ＦＥＴ２０のＷ（ゲート幅）およびＬ（ゲート長）は、それぞれＦＥＴ１０のＷおよびＬに等しいことが好ましい。また、ＦＥＴ２０のゲート絶縁膜２８の厚み、閾値電圧および電源電圧も、それぞれＦＥＴ１０のゲート絶縁膜１８の厚み、閾値電圧および電源電圧に等しいことが好ましい。さらに、各ＦＥＴ１０、２０のＬは、半導体記憶装置１に設けられたＦＥＴの最小のＬよりも大きいことが好ましい。
ＦＥＴ２０は、二重ウエル４０中に設けられている。この二重ウエル４０は、ｎ型のウエル領域４２（ディープｎウエル）およびｐ型のウエル領域４４によって構成されている。ＦＥＴ１０およびＦＥＴ２０は、素子分離領域８２によって互いに分離されている。素子分離領域８２は、例えばＳＴＩ（Shallow Trench Isolation）である。
拡散層２２には、ｍ個（ｍ：自然数）のコンタクトプラグ３２が接続されている。また、拡散層２４には、ｎ個（ｎ：自然数）のコンタクトプラグ３４が接続されている。ここで、ｍはｎよりも小さい。本実施形態においては、ｍ＝１、ｎ＝３である。これらのコンタクトプラグ３２およびコンタクトプラグ３４は、配線層（図示せず）中の同一の層に設けられている。この配線層は、半導体基板８０上に設けられ、配線等の導体パターンを含む層間絶縁膜によって構成されている。
ウエル領域４２には、ｎ＋型の拡散層４６を通じてコンタクトプラグ３６が電気的に接続されている。同様に、ウエル領域４４には、ｐ＋型の拡散層４８を通じてコンタクトプラグ３８が電気的に接続されている。コンタクトプラグ３２およびコンタクトプラグ３４には、それぞれ配線３３および配線３５が接続されている。コンタクトプラグ３６およびコンタクトプラグ３８は、配線３７によって互いに電気的に接続されている。図１に示すように、コンタクトプラグ３８には配線３９が接続されている。また、ゲート電極２６には、コンタクトプラグ９４を介して配線９５が接続されている。なお、上述したコンタクトプラグ３２、３４、３６、３８、６２、６４、６８、９２、９４は金属からなり、例えば、タングステン、銅からなる。
図３に示すように、ＦＥＴ１０およびＦＥＴ２０には、検出回路５０が接続されている。具体的には、各ＦＥＴ１０、２０のソースに検出回路５０が接続されている。検出回路５０は、電源線５２に所定の電位が与えられた状態で、ＦＥＴ１０の出力とＦＥＴ２０の出力との差を検出する。例えば、検出回路５０は、ＦＥＴ１０のソース電位とＦＥＴ２０のソース電位との差を検出する。あるいは、検出回路５０は、ＦＥＴ１０のソース電流とＦＥＴ２０のソース電流との差を検出する。そして、検出回路５０は、上記差が所定の閾値以下であれば０（または１）を出力し、当該閾値よりも大きければ１（または０）を出力するように構成されている。
なお、図３においては、ノードＮ４２、ノードＮ４４およびノードＮ８０の電位が、それぞれ図１および図２に示したウエル領域４２、ウエル領域４４および半導体基板８０の電位に相当する。ノードＮ８０の電位、すなわち半導体基板８０の電位は、例えばグランド電位とされる。
検出回路５０の具体的な例を図２０に示す。図２０は、検出回路５０の詳細を示している点を除いて、図３の構成と同じである。検出回路５０は、配線６３に接続された抵抗５４と、配線３３に接続された抵抗５５と、センスアンプ回路５８とを含んでいる。抵抗５４の一端は配線６３に接続されるとともに、配線５６を介してセンスアンプ回路５８の第２の入力端子６１に接続され、抵抗５４の他端は接地電位に接続される。抵抗５５の一端は配線３３に接続されるとともに、配線５７を介してセンスアンプ回路５８の第１の入力端子６０に接続され、抵抗５５の他端は接地電位に接続される。抵抗５４の抵抗値と抵抗５５の抵抗値は同じになるように設定されている。センスアンプ回路５８は、第１の入力端子６０に入力された電位と、第２の入力端子６１に入力された電位との差に応じた出力を出力端子５９に出力する。上述した検出回路５０は、基準となるＦＥＴ１０を流れる電流と、ＦＥＴ２０を流れる電流とが異なる場合、抵抗５４の両端に生じる電位差Ｖ１と、抵抗５５の両端に生じる電位差Ｖ２とを、センスアンプ回路５８によって検知する構成になっている。
図４（ａ）および図４（ｂ）を参照しつつ、本発明によるデータ書込方法およびデータ読出方法の第１実施形態として、半導体記憶装置１の動作の一例を説明する。これらの図は、図２と同様の断面を示している。データを書き込むには、図４（ａ）に線Ｌ１で示すように、コンタクトプラグ３２の抵抗値が上昇するようにコンタクトプラグ３２に電流を流す。具体的には、ＦＥＴ２０の拡散層２２とウエル領域４４との間に順方向バイアス電圧を印加することにより、コンタクトプラグ３２に電流を流す。このとき、コンタクトプラグ３２を完全に切断してもよいし、しなくてもよい。なお、複数のコンタクトプラグ３２が設けられている場合であれば、少なくとも１個のコンタクトプラグ３２の抵抗値を上昇させればよい。
また、データを読み出すには、検出回路５０により、ＦＥＴ１０の出力とＦＥＴ２０の出力との差を検出すればよい。例えば、図４（ｂ）に線Ｌ３および線Ｌ４で示すように、各ＦＥＴ１０、２０のソース−ドレイン間に電流を流し、ＦＥＴ１０の出力電位とＦＥＴ２０の出力電位との差を検出すればよい。このように、半導体記憶装置１においては、ＦＥＴ１０およびＦＥＴ２０がそれぞれリファレンスセルおよびメモリセルを構成している。
本実施形態の効果を説明する。半導体記憶装置１においては、ＦＥＴ２０のソース領域（拡散層２２）に電気的に接続されたコンタクトプラグ３２の個数とドレイン領域（拡散層２４）に電気的に接続されたコンタクトプラグ３４の個数とが相違する。このため、少ない方のコンタクトプラグ３２に電流を流すことにより、当該コンタクトプラグ３２の抵抗値を容易に上昇させることができる。この抵抗値の変化は、ＦＥＴ２０の出力（電位または電流）の変化となって表れる。したがって、ＦＥＴ１０およびＦＥＴ２０の出力の差を検出回路５０で検出することにより、コンタクトプラグ３２の抵抗値が上昇したか否かを判別することができる。すなわち、コンタクトプラグ３２の抵抗値の上昇の有無で、データが０であるか１であるかの判別がなされる。
かかる構成によれば、コンタクトプラグ３２を完全に切断しなくてもデータの書込みを行うことが可能である。このため、特許文献１、２の半導体記憶装置について上述した問題、すなわち切断箇所の再接続によりデータが反転するという問題を回避することができる。よって、本実施形態によれば、信頼性に優れた半導体記憶装置１、ならびにそのデータ書込方法およびデータ読出方法が実現される。
また、抵抗値を上昇させたい導体プラグであるコンタクトプラグ３２の個数をコンタクトプラグ３４の個数よりも少なくしている。これにより、これらの個数が互いに等しい場合に比して、コンタクトプラグ３２の抵抗値をより確実に上昇させることができる。すなわち、図４（ａ）に線Ｌ２で示すように、コンタクトプラグ３２に電流を流す際には、その電流がコンタクトプラグ３４にも流れる場合がある。その場合であっても、コンタクトプラグ３２の個数がコンタクトプラグ３４のそれよりも少なければ、コンタクトプラグ３４の１個あたりに流れる電流よりも、コンタクトプラグ３２の１個あたりに流れる電流の方が大きくなる。したがって、コンタクトプラグ３２の抵抗値を選択的に上昇させることができる。
ＦＥＴ２０が二重ウエル４０中に設けられている。これにより、ＦＥＴ２０の拡散層２２とウエル領域４４との間に順方向バイアス電圧を印加することが可能となる。かかる順方向バイアス電圧を用いれば、比較的低い電圧でデータの書込（コンタクトプラグ３２の抵抗値の上昇）を実現することができる。すなわち、書込電圧を低くすることができる。
ＦＥＴ１０およびＦＥＴ２０のうちＦＥＴ２０のみが二重ウエル中に設けられている。このようにデータが書き込まれるＦＥＴ２０側にのみ二重ウエルを設けることにより、半導体記憶装置１の回路面積を小さく抑えることができる。また、コンタクトプラグ３２に電流を流す際に、その電流がＦＥＴ１０に流れ込むのを防ぐことができる。このため、コンタクトプラグ６２およびコンタクトプラグ６４の個数についての設計自由度が高まる。
ＦＥＴ２０のソース領域と電気的に接続された導体プラグ（コンタクトプラグ３２）の個数をドレイン領域と電気的に接続された導体プラグ（コンタクトプラグ３４）の個数より少なくすることにより、前者の導体プラグの抵抗値を上昇させるように構成している。これは、ドレイン領域と電気的に接続された導体プラグの個数をソース領域と電気的に接続された導体プラグの個数より少なくする場合よりも、好ましい。ソース領域と電気的に接続された導体プラグの抵抗値の変化の方が、ドレイン領域と電気的に接続された導体プラグの抵抗値の変化よりも検出し易いからである。
ＦＥＴ２０のＷおよびＬがそれぞれＦＥＴ１０のＷおよびＬに等しい場合、コンタクトプラグ３２の抵抗値が上昇していないときのＦＥＴ１０およびＦＥＴ２０の出力差を小さくすることができる。ＦＥＴ２０のゲート絶縁膜の厚み、閾値電圧および電源電圧も、それぞれＦＥＴ１０のゲート絶縁膜の厚み、閾値電圧および電源電圧に等しければ、当該出力差を一層小さくすることができる。コンタクトプラグ３２の抵抗値が上昇していないときのＦＥＴ１０およびＦＥＴ２０の出力差が小さいほど、コンタクトプラグ３２の抵抗値が上昇したときとそうでないときとで、ＦＥＴ１０およびＦＥＴ２０の出力差の違いが明確になる。これにより、半導体記憶装置１から誤ったデータが読み出される確率が低減するため、半導体記憶装置１の信頼性が一層向上する。
各ＦＥＴ１０、２０のＬが半導体記憶装置１に設けられたＦＥＴの最小のＬよりも大きい場合、各ＦＥＴ１０、２０のＬが当該最小のＬに等しい場合に比して、コンタクトプラグ３２の抵抗値が上昇していないときのＦＥＴ１０およびＦＥＴ２０の出力差を小さくすることができる。ＦＥＴ１０、２０を最小寸法で設計すると、両者間での特性のバラつきが大きくなってしまうためである。
さらに、半導体記憶装置１は、ロジックの設計基準でレイアウトすることが可能である。したがって、プロセスリリース後（製造工程を固定した後）であっても、レイアウトの変更のみで半導体記憶装置１を実現することが可能となるため、利便性が高い。
（第２実施形態）
図５および図６は、それぞれ本発明による半導体記憶装置の第２実施形態を示す平面図および断面図である。図６は、図５のVI−VI線に沿った断面を示している。また、図７は、当該半導体記憶装置の回路図である。半導体記憶装置２においては、ＦＥＴ１０およびＦＥＴ２０の双方が同一の二重ウエル４０中に設けられている。これに伴い、コンタクトプラグ６８、配線６９および拡散層７８（図１および図２参照）が設けられていない。半導体記憶装置２のその他の構成は、半導体記憶装置１と同様である。また、図７の検出回路５０についても、図２０の検出回路５０の構成とすることができる。
図８（ａ）および図８（ｂ）を参照しつつ、本発明によるデータ書込方法およびデータ読出方法の第２実施形態として、半導体記憶装置２の動作の一例を説明する。これらの図は、図６と同様の断面を示している。データを書き込むには、図８（ａ）に線Ｌ５で示すように、コンタクトプラグ３２の抵抗値が上昇するようにコンタクトプラグ３２に電流を流す。また、データを読み出すには、電源線５２に所定の電位が与えられた状態で、検出回路５０により、ＦＥＴ１０の出力とＦＥＴ２０の出力との差を検出すればよい。例えば、図８（ｂ）に線Ｌ９および線Ｌ１０で示すように、各ＦＥＴ１０、２０のソース−ドレイン間に電流を流し、ＦＥＴ１０の出力電位とＦＥＴ２０の出力電位との差を検出すればよい。
本実施形態においては、ＦＥＴ１０およびＦＥＴ２０が１つの二重ウエル４０中に設けられている。これにより、ＦＥＴ２０のみが二重ウエル４０に設けられていた第１の実施形態と比較して、半導体記憶装置２の回路面積を小さく抑えることができる。
また、抵抗値を上昇させたい導体プラグであるコンタクトプラグ３２の個数を、各コンタクトプラグ３４、６２、６４の個数よりも少なくしている。換言すれば、コンタクトプラグ３２、３４、６２、６４の中でコンタクトプラグ３２の個数が最小である。コンタクトプラグ３２の個数をコンタクトプラグ３４の個数より少なくすることで、これらの個数が互いに等しい場合に比して、コンタクトプラグ３２の抵抗値をより確実に上昇させることができる。すなわち、図８（ａ）に線Ｌ６で示すように、コンタクトプラグ３２に電流を流す際には、その電流がコンタクトプラグ３４にも流れる場合がある。その場合であっても、コンタクトプラグ３２の個数がコンタクトプラグ３４のそれよりも少なければ、コンタクトプラグ３４の１個あたりに流れる電流よりも、コンタクトプラグ３２の１個あたりに流れる電流の方が大きくなる。したがって、コンタクトプラグ３２の抵抗値を選択的に上昇させることができる。
さらに、各コンタクトプラグ６２、６４の個数をコンタクトプラグ３２の個数より多くすることで、コンタクトプラグ６２、６４の抵抗値が上昇してしまうのを防ぐことができる。すなわち、図８（ａ）に線Ｌ７および線Ｌ８で示すように、コンタクトプラグ３２に電流を流す際には、その電流がコンタクトプラグ６２、６４にも流れる場合がある。その場合であっても、コンタクトプラグ３２の個数が各コンタクトプラグ６２、６４のそれよりも少なければ、コンタクトプラグ６２、６４の１個あたりに流れる電流よりも、コンタクトプラグ３２の１個あたりに流れる電流の方が大きくなる。したがって、コンタクトプラグ３２の抵抗値を選択的に上昇させ、コンタクトプラグ６２、６４の抵抗値の上昇を防ぐことができる。本実施形態のその他の効果は、第１実施形態と同様である。
（第３実施形態）
図９および図１０は、それぞれ本発明による半導体記憶装置の第３実施形態を示す平面図および断面図である。図１０は、図９のX−X線に沿った断面を示している。また、図１１は、当該半導体記憶装置の回路図である。半導体記憶装置３においては、ＦＥＴ１０およびＦＥＴ２０が、相異なる二重ウエル中に設けられている。すなわち、ＦＥＴ１０およびＦＥＴ２０は、それぞれ二重ウエル４０および二重ウエル７０中に設けられている。二重ウエル７０は、ｎ型のウエル領域７２（ディープｎウエル）およびｐ型のウエル領域７４によって構成されている。ウエル領域７２には、ｎ＋型の拡散層７６を通じてコンタクトプラグ６６が電気的に接続されている。コンタクトプラグ６６およびコンタクトプラグ６８は、配線６７によって互いに電気的に接続されている。半導体記憶装置３のその他の構成は、半導体記憶装置１と同様である。
なお、図１１においては、ノードＮ７２およびノードＮ７４の電位が、それぞれ図９および図１０に示したウエル領域７２およびウエル領域７４の電位に相当する。
図１２（ａ）および図１２（ｂ）を参照しつつ、本発明によるデータ書込方法およびデータ読出方法の第３実施形態として、半導体記憶装置３の動作の一例を説明する。これらの図は、図１０と同様の断面を示している。データを書き込むには、図１２（ａ）に線Ｌ１１で示すように、コンタクトプラグ３２の抵抗値が上昇するようにコンタクトプラグ３２に電流を流す。また、データを読み出すには、電源線５２に所定の電位が与えられた状態で、検出回路５０により、ＦＥＴ１０の出力とＦＥＴ２０の出力との差を検出すればよい。例えば、図１２（ｂ）に線Ｌ１３および線Ｌ１４で示すように、各ＦＥＴ１０、２０のソース−ドレイン間に電流を流し、ＦＥＴ１０の出力電位とＦＥＴ２０の出力電位との差を検出すればよい。
本実施形態においては、ＦＥＴ１０およびＦＥＴ２０が相異なる二重ウエル４０、７０中に設けられている。これにより、コンタクトプラグ３２に電流を流す際に、その電流がＦＥＴ１０に流れ込むのを防ぐことができる。さらに、これらの二重ウエル４０、７０は、同一のウエル構造を有している。つまり、二重ウエル４０、７０は共に、ディープｎウエル（ウエル領域４２、７２）と、その中に形成されたｐウエル（ウエル領域４４、７４）とで構成されている。このため、ＦＥＴ１０、２０の設計が容易となる。
また、抵抗値を上昇させたい導体プラグであるコンタクトプラグ３２の個数をコンタクトプラグ３４の個数よりも少なくしている。これにより、これらの個数が互いに等しい場合に比して、コンタクトプラグ３２の抵抗値をより確実に上昇させることができる。すなわち、図１２（ａ）に線Ｌ１２で示すように、コンタクトプラグ３２に電流を流す際には、その電流がコンタクトプラグ３４にも流れる場合がある。その場合であっても、コンタクトプラグ３２の個数がコンタクトプラグ３４のそれよりも少なければ、コンタクトプラグ３４の１個あたりに流れる電流よりも、コンタクトプラグ３２の１個あたりに流れる電流の方が大きくなる。したがって、コンタクトプラグ３２の抵抗値を選択的に上昇させることができる。本実施形態のその他の効果は、第１実施形態と同様である。
（第４実施形態）
図１３および図１４は、それぞれ本発明による半導体記憶装置の第４実施形態を示す平面図および断面図である。図１４は、図１３のXIV−XIV線に沿った断面を示している。また、図１５は、当該半導体記憶装置の回路図である。半導体記憶装置４においては、ＦＥＴ１０がＦＥＴ１０ａと共にペアトランジスタを構成している。ＦＥＴ１０ａは、ｎ＋型の拡散層１４、１４ａおよびゲート電極１６ａを有している。ゲート電極１６ａは、ゲート絶縁膜１８ａを介して半導体基板８０上に設けられている。拡散層１４は、ＦＥＴ１０およびＦＥＴ１０ａによって共有されている。同様に、ＦＥＴ２０は、ＦＥＴ２０ａと共にペアトランジスタを構成している。ＦＥＴ２０ａは、ｎ＋型の拡散層２４、２４ａおよびゲート電極２６ａを有している。ゲート電極２６ａは、ゲート絶縁膜２８ａを介して半導体基板８０上に設けられている。拡散層２４は、ＦＥＴ２０およびＦＥＴ２０ａによって共有されている。拡散層１４ａおよび拡散層２４ａには、それぞれコンタクトプラグ６４ａおよびコンタクトプラグ３４ａが接続されている。コンタクトプラグ６４ａおよびコンタクトプラグ３４ａには、それぞれ配線６５ａおよび配線３５ａが接続されている。
図１５に示すように、検出回路５０は、ＦＥＴ１０およびＦＥＴ１０ａ間、ならびにＦＥＴ２０およびＦＥＴ２０ａ間に接続されている。具体的には、ＦＥＴ１０のドレイン（ＦＥＴ１０ａのソース）とＦＥＴ２０のドレイン（ＦＥＴ２０ａのソース）とに検出回路５０が接続されている。半導体記憶装置４のその他の構成は、半導体記憶装置１と同様である。
図１６（ａ）および図１６（ｂ）を参照しつつ、本発明によるデータ書込方法およびデータ読出方法の第４実施形態として、半導体記憶装置４の動作の一例を説明する。これらの図は、図１４と同様の断面を示している。データを書き込むには、図１６（ａ）に線Ｌ１５で示すように、コンタクトプラグ３２の抵抗値が上昇するようにコンタクトプラグ３２に電流を流す。また、データを読み出すには、電源線５２に所定の電位が与えられた状態で、検出回路５０により、ＦＥＴ１０の出力とＦＥＴ２０の出力との差を検出すればよい。例えば、図１６（ｂ）に線Ｌ１８および線Ｌ１９で示すように、各ペアトランジスタのソース−ドレイン間（ＦＥＴ１０、２０のソースおよびＦＥＴ１０ａ、２０ａのドレイン間）に電流を流し、ＦＥＴ１０の出力電位とＦＥＴ２０の出力電位との差を検出すればよい。
本実施形態においては、ペアトランジスタを構成するＦＥＴ１０およびＦＥＴ１０ａ間、ならびにもう１つのペアトランジスタを構成するＦＥＴ２０およびＦＥＴ２０ａ間に検出回路５０が接続されている。このため、各ペアトランジスタの中間電位の差を検出することにより、データの読出しを行うことができる。かかる構成によれば、検出回路５０に電流を流さなくても、データを読み出すことが可能となる。
また、抵抗値を上昇させたい導体プラグであるコンタクトプラグ３２の個数を各コンタクトプラグ３４、３４ａの個数よりも少なくしている。これにより、これらの個数が互いに等しい場合に比して、コンタクトプラグ３２の抵抗値をより確実に上昇させることができる。すなわち、図１６（ａ）に線Ｌ１６および線Ｌ１７で示すように、コンタクトプラグ３２に電流を流す際には、その電流がコンタクトプラグ３４、３４ａにも流れる場合がある。その場合であっても、コンタクトプラグ３２の個数が各コンタクトプラグ３４、３４ａのそれよりも少なければ、コンタクトプラグ３４、３４ａの１個あたりに流れる電流よりも、コンタクトプラグ３２の１個あたりに流れる電流の方が大きくなる。したがって、コンタクトプラグ３２の抵抗値を選択的に上昇させることができる。本実施形態のその他の効果は、第１実施形態と同様である。
（第５実施形態）
図１７および図１８は、それぞれ本発明による半導体記憶装置の第５実施形態を示す平面図および断面図である。図１８は、図１７のXVIII−XVIII線に沿った断面を示している。半導体記憶装置５においては、ビアプラグ１０２（第１の導体プラグ）、ビアプラグ１０４（第２の導体プラグ）、ビアプラグ１１２およびビアプラグ１１４が設けられている。コンタクトプラグが拡散層（またはゲート電極）と配線とを接続する導体プラグであるのに対して、ビアプラグは配線どうしを接続する導体プラグである。
ビアプラグ１０２は、コンタクトプラグ３２および配線３３を通じてＦＥＴ２０の拡散層２２と電気的に接続されている。ビアプラグ１０４は、コンタクトプラグ３４および配線３５を通じてＦＥＴ２０の拡散層２４と電気的に接続されている。ビアプラグ１１２は、コンタクトプラグ６２および配線６３を通じてＦＥＴ１０の拡散層１２と電気的に接続されている。また、ビアプラグ１１４は、コンタクトプラグ６４および配線６５を通じてＦＥＴ１０の拡散層１４と電気的に接続されている。ビアプラグ１０２、１０４、１１２、１１４には、それぞれ配線１０３、１０５、１１３、１１５が接続されている。ここで、ビアプラグ１０２の個数は、各ビアプラグ１０４、１１２、１１４の個数よりも少ない。半導体記憶装置５のその他の構成は、半導体記憶装置１と同様である。
図１９（ａ）および図１９（ｂ）を参照しつつ、本発明によるデータ書込方法およびデータ読出方法の第５実施形態として、半導体記憶装置５の動作の一例を説明する。これらの図は、図１８と同様の断面を示している。データを書き込むには、図１９（ａ）に線Ｌ２０で示すように、ビアプラグ１０２の抵抗値が上昇するようにビアプラグ１０２に電流を流す。また、データを読み出すには、配線３５、６５に共通の所定の電位が与えられた状態で、検出回路５０により、ＦＥＴ１０の出力とＦＥＴ２０の出力との差を検出すればよい。例えば、図１９（ｂ）に線Ｌ２２および線Ｌ２３で示すように、各ＦＥＴ１０、２０のソース−ドレイン間に電流を流し、ＦＥＴ１０の出力電位とＦＥＴ２０の出力電位との差を検出すればよい。なお、配線１０３、１１３は、検出回路５０に接続されている。
本実施形態においては、抵抗値を上昇させたい導体プラグであるビアプラグ１０２の個数をビアプラグ１０４の個数よりも少なくしている。これにより、これらの個数が互いに等しい場合に比して、ビアプラグ１０２の抵抗値をより確実に上昇させることができる。すなわち、図１９（ａ）に線Ｌ２１で示すように、ビアプラグ１０２に電流を流す際には、その電流がビアプラグ１０４にも流れる場合がある。その場合であっても、ビアプラグ１０２の個数がビアプラグ１０４のそれよりも少なければ、ビアプラグ１０４の１個あたりに流れる電流よりも、ビアプラグ１０２の１個あたりに流れる電流の方が大きくなる。したがって、ビアプラグ１０２の抵抗値を選択的に上昇させることができる。本実施形態のその他の効果は、第１実施形態と同様である。
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、半導体基板８０、ウエル領域４４、７４および拡散層４８、７８の導電型がｐ型であり、ウエル領域４２、７２、拡散層１２、１４、２２、２４、４６、７６の導電型がｎ型である場合を例示した。しかし、半導体基板８０、ウエル領域４４、７４および拡散層４８、７８の導電型がｎ型であり、ウエル領域４２、７２、拡散層１２、１４、２２、２４、４６、７６の導電型がｐ型であってもよい。
また、上記実施形態においては、ＦＥＴ２０のソース領域に接続された導体プラグの個数が、ドレイン領域に接続された導体プラグの個数より少ない例を示した。しかし、ＦＥＴ２０のドレイン領域に接続された導体プラグの個数が、ソース領域に接続された導体プラグの個数より少なくてもよい。また、上記各実施形態において、検出回路５０は、ＦＥＴ１０、２０のソース側およびドレイン側の何れに接続されてもよい。
本発明による半導体記憶装置の第１実施形態を示す平面図である。 本発明による半導体記憶装置の第１実施形態を示す断面図である。 第１実施形態に係る半導体記憶装置の回路図である。 （ａ）および（ｂ）は、第１実施形態に係る半導体記憶装置の動作を説明するための断面図である。 本発明による半導体記憶装置の第２実施形態を示す平面図である。 本発明による半導体記憶装置の第２実施形態を示す断面図である。 第２実施形態に係る半導体記憶装置の回路図である。 （ａ）および（ｂ）は、第２実施形態に係る半導体記憶装置の動作を説明するための断面図である。 本発明による半導体記憶装置の第３実施形態を示す平面図である。 本発明による半導体記憶装置の第３実施形態を示す断面図である。 第３実施形態に係る半導体記憶装置の回路図である。 （ａ）および（ｂ）は、第３実施形態に係る半導体記憶装置の動作を説明するための断面図である。 本発明による半導体記憶装置の第４実施形態を示す平面図である。 本発明による半導体記憶装置の第４実施形態を示す断面図である。 第４実施形態に係る半導体記憶装置の回路図である。 （ａ）および（ｂ）は、第４実施形態に係る半導体記憶装置の動作を説明するための断面図である。 本発明による半導体記憶装置の第５実施形態を示す平面図である。 本発明による半導体記憶装置の第５実施形態を示す断面図である。 （ａ）および（ｂ）は、第５実施形態に係る半導体記憶装置の動作を説明するための断面図である。 第１実施形態に係る半導体記憶装置の回路図において、検出回路の詳細を例示した回路図である。
符号の説明
１ 半導体記憶装置
２ 半導体記憶装置
３ 半導体記憶装置
４ 半導体記憶装置
５ 半導体記憶装置
１０ ＦＥＴ
１２ 拡散層
１４ 拡散層
１４ａ 拡散層
１６ ゲート電極
１６ａ ゲート電極
１８ ゲート絶縁膜
１８ａ ゲート絶縁膜
２０ ＦＥＴ
２２ 拡散層
２４ 拡散層
２４ａ 拡散層
２６ ゲート電極
２６ａ ゲート電極
２８ ゲート絶縁膜
２８ａ ゲート絶縁膜
３２ コンタクトプラグ
３３ 配線
３４ コンタクトプラグ
３４ａ コンタクトプラグ
３５ 配線
３５ａ 配線
３６ コンタクトプラグ
３７ 配線
３８ コンタクトプラグ
３９ 配線
４０ 二重ウエル
４２ ウエル領域
４４ ウエル領域
４６ 拡散層
４８ 拡散層
５０ 検出回路
５２ 電源線
５４ 抵抗
５５ 抵抗
５６ 配線
５７ 配線
５８ センスアンプ回路
５９ 出力端子
６０ 第１の入力端子
６１ 第２の入力端子
６２ コンタクトプラグ
６３ 配線
６４ コンタクトプラグ
６４ａ コンタクトプラグ
６５ 配線
６５ａ 配線
６６ コンタクトプラグ
６７ 配線
６８ コンタクトプラグ
６９ 配線
７０ 二重ウエル
７２ ウエル領域
７４ ウエル領域
７６ 拡散層
７８ 拡散層
８０ 半導体基板
８２ 素子分離領域
９２ コンタクトプラグ
９３ 配線
９４ コンタクトプラグ
９５ 配線
１０２ ビアプラグ
１０３ 配線
１０４ ビアプラグ
１０５ 配線
１１２ ビアプラグ
１１３ 配線
１１４ ビアプラグ
１１５ 配線
Ｎ４２ ノード
Ｎ４４ ノード
Ｎ７２ ノード
Ｎ７４ ノード
Ｎ８０ ノード
Ｌ１ 線（電流経路）
Ｌ２ 線（電流経路）
Ｌ３ 線（電流経路）
Ｌ４ 線（電流経路）
Ｌ５ 線（電流経路）
Ｌ６ 線（電流経路）
Ｌ７ 線（電流経路）
Ｌ８ 線（電流経路）
Ｌ９ 線（電流経路）
Ｌ１０ 線（電流経路）
Ｌ１１ 線（電流経路）
Ｌ１２ 線（電流経路）
Ｌ１３ 線（電流経路）
Ｌ１４ 線（電流経路）
Ｌ１５ 線（電流経路）
Ｌ１６ 線（電流経路）
Ｌ１７ 線（電流経路）
Ｌ１８ 線（電流経路）
Ｌ１９ 線（電流経路）
Ｌ２０ 線（電流経路）
Ｌ２１ 線（電流経路）
Ｌ２２ 線（電流経路）
Ｌ２３ 線（電流経路）

Claims (15)

  1. 二重ウエル中に設けられた第１の電界効果トランジスタと、
    第２の電界効果トランジスタと、
    前記第１の電界効果トランジスタの出力と前記第２の電界効果トランジスタの出力との差を検出する検出回路と、
    前記第１の電界効果トランジスタのソース領域またはドレイン領域の一方と電気的に接続されたｍ個（ｍ：自然数）の第１の導体プラグと、
    前記第１の電界効果トランジスタの前記ソース領域または前記ドレイン領域の他方と電気的に接続されたｎ個（ｎ：自然数）の第２の導体プラグと、
    前記第２の電界効果トランジスタのソース領域及びドレイン領域の一方と電気的に接続された第３の導体プラグと、
    前記第２の電界効果トランジスタの前記ソース領域及び前記ドレイン領域の他方と電気的に接続された第４の導体プラグと
    を備え、
    前記ｍは、前記ｎよりも小さく、
    少なくとも１個の前記第１の導体プラグの抵抗値が上昇するように、前記第１の導体プラグに電流を流すことによってデータが書き込まれ、
    前記検出回路は、前記第１の導体プラグ及び前記第２の導体プラグの一方と前記第３の導体プラグ及び前記第４の導体プラグの一方に一定の電位が与えられた状態で、前記第１の導体プラグ及び前記第２の導体プラグの他方を前記第１の電界効果トランジスタの出力とし、前記第３の導体プラグ及び前記第４の導体プラグの他方を前記第２の電界効果トランジスタの出力として、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタの出力の差を検出する半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記第１および前記第２の電界効果トランジスタのうち前記第１の電界効果トランジスタのみが前記二重ウエル中に設けられている半導体記憶装置。
  3. 請求項１に記載の半導体記憶装置において、
    前記第１および前記第２の電界効果トランジスタの双方が同一の前記二重ウエル中に設けられている半導体記憶装置。
  4. 請求項３に記載の半導体記憶装置において、
    ａ個（ａ：自然数）の前記第３の導体プラグと、
    ｂ個（ｂ：自然数）の前記第４の導体プラグとを備え、
    前記ｍは、前記ａよりも小さく、かつ、前記ｂよりも小さい半導体記憶装置。
  5. 請求項１に記載の半導体記憶装置において、
    前記第１および前記第２の電界効果トランジスタは、相異なる前記二重ウエル中に設けられている半導体記憶装置。
  6. 請求項１乃至５いずれかに記載の半導体記憶装置において、
    前記第１および前記第２の導体プラグは、それぞれ前記第１の電界効果トランジスタの前記ソース領域および前記ドレイン領域と電気的に接続されている半導体記憶装置。
  7. 請求項１乃至６いずれかに記載の半導体記憶装置において、
    前記第１の電界効果トランジスタのゲート幅およびゲート長は、それぞれ前記第２の電界効果トランジスタのゲート幅およびゲート長に等しい半導体記憶装置。
  8. 請求項１乃至７いずれかに記載の半導体記憶装置において、
    前記各電界効果トランジスタのゲート長は、当該半導体記憶装置に設けられた電界効果トランジスタの最小のゲート長よりも大きい半導体記憶装置。
  9. 請求項１乃至８いずれかに記載の半導体記憶装置において、
    前記第１および前記第２の導体プラグは、同一の層に設けられている半導体記憶装置。
  10. 請求項１乃至９いずれかに記載の半導体記憶装置において、
    前記各導体プラグは、コンタクトプラグである半導体記憶装置。
  11. 請求項１乃至９いずれかに記載の半導体記憶装置において、
    前記各導体プラグは、ビアプラグである半導体記憶装置。
  12. 請求項１乃至１１いずれかに記載の半導体記憶装置にデータを書き込む方法であって、
    少なくとも１個の前記第１の導体プラグの抵抗値が上昇するように、当該第１の導体プラグに電流を流すステップを含むことを特徴とするデータ書込方法。
  13. 請求項１２に記載のデータ書込方法において、
    前記電流を流すステップにおいては、前記第１の電界効果トランジスタの前記ソース領域または前記ドレイン領域とウエル領域との間に順方向バイアス電圧を印加することにより、前記第１の導体プラグに電流を流すデータ書込方法。
  14. 請求項１乃至１１いずれかに記載の半導体記憶装置からデータを読み出す方法であって、
    前記第１の電界効果トランジスタの出力と前記第２の電界効果トランジスタの出力との差を検出するステップを含むことを特徴とするデータ読出方法。
  15. 請求項１４に記載のデータ読出方法において、
    前記差を検出するステップにおいては、前記第１の電界効果トランジスタの出力電位と前記第２の電界効果トランジスタの出力電位との差を検出するデータ読出方法。
JP2008149717A 2007-06-07 2008-06-06 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法 Expired - Fee Related JP5283975B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008149717A JP5283975B2 (ja) 2007-06-07 2008-06-06 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007152014 2007-06-07
JP2007152014 2007-06-07
JP2008149717A JP5283975B2 (ja) 2007-06-07 2008-06-06 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法

Publications (2)

Publication Number Publication Date
JP2009016816A JP2009016816A (ja) 2009-01-22
JP5283975B2 true JP5283975B2 (ja) 2013-09-04

Family

ID=40095741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008149717A Expired - Fee Related JP5283975B2 (ja) 2007-06-07 2008-06-06 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法

Country Status (2)

Country Link
US (1) US7826261B2 (ja)
JP (1) JP5283975B2 (ja)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4150392A (en) * 1976-07-31 1979-04-17 Nippon Gakki Seizo Kabushiki Kaisha Semiconductor integrated flip-flop circuit device including merged bipolar and field effect transistors
JP3068291B2 (ja) * 1990-12-12 2000-07-24 新日本製鐵株式会社 半導体記憶装置
JP2839819B2 (ja) * 1993-05-28 1998-12-16 株式会社東芝 不揮発性半導体記憶装置
JP3204602B2 (ja) * 1995-07-13 2001-09-04 株式会社東芝 不揮発性半導体記憶装置
US6242789B1 (en) * 1999-02-23 2001-06-05 Infineon Technologies North America Corp. Vertical fuse and method of fabrication
TW486869B (en) * 1999-12-27 2002-05-11 Sanyo Electric Co Voltage producing circuit and a display device provided with such voltage producing circuit
US6384664B1 (en) * 2000-10-05 2002-05-07 Texas Instruments Incorporated Differential voltage sense circuit to detect the state of a CMOS process compatible fuses at low power supply voltages
JP2005039220A (ja) 2003-06-26 2005-02-10 Nec Electronics Corp 半導体装置
JP4615884B2 (ja) * 2004-03-23 2011-01-19 川崎マイクロエレクトロニクス株式会社 アンチヒューズ素子
JP2006085753A (ja) 2004-09-14 2006-03-30 Oki Electric Ind Co Ltd 半導体記憶装置
JP2006253237A (ja) * 2005-03-08 2006-09-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100697282B1 (ko) * 2005-03-28 2007-03-20 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
JP2006338773A (ja) 2005-06-01 2006-12-14 Elpida Memory Inc 半導体メモリモジュール

Also Published As

Publication number Publication date
JP2009016816A (ja) 2009-01-22
US20080304315A1 (en) 2008-12-11
US7826261B2 (en) 2010-11-02

Similar Documents

Publication Publication Date Title
JP6537583B2 (ja) 半導体集積回路装置
CN105097810A (zh) 用于存储器件的结构、器件和方法
JP2001352077A (ja) Ｓｏｉ電界効果トランジスタ
JP5002967B2 (ja) 半導体装置及びその製造方法
CN104778970A (zh) 存储单元
TWI692770B (zh) 包含三元內容可定址記憶體陣列的電子電路、電子裝置及其方法
US8836076B2 (en) Semiconductor device and method of manufacturing the same
US6791200B2 (en) Semiconductor memory device
US20080079481A1 (en) Semiconductor device with current mirror circuit having two transistors of identical characteristics
US20210035968A1 (en) Apparatus with a current-gain layout
KR19980080856A (ko) 반도체 장치
US20140254292A1 (en) Overlapping interconnect signal lines for reducing capacitive coupling effects
US7030437B2 (en) Semiconductor device having sense amplifier including paired transistors
JP5283975B2 (ja) 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法
US20220173100A1 (en) Semiconductor device
KR100390905B1 (ko) 반도체 메모리 소자의 센스앰프 레이아웃 구조
US6455899B2 (en) Semiconductor memory device having improved pattern of layers and compact dimensions
US20080029826A1 (en) Semicondutor memory device and method of manufacturing the same
CN107534043B (zh) 半导体存储装置
US6469400B2 (en) Semiconductor memory device
US11183502B1 (en) Memory cell and Method for reading out data therefrom
US20240178213A1 (en) Semiconductor device including common body bias region
US7696541B2 (en) Structure for a latchup robust gate array using through wafer via
JP2012238626A (ja) 多値ｒｏｍセル及び半導体装置
JP5010169B2 (ja) メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110308

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130529

R150 Certificate of patent or registration of utility model

Ref document number: 5283975

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees