JP5281746B2 - 半導体記憶装置 - Google Patents
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Description
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、CD−RWやDVDに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。違いは書き込み/読み出し方法にあり、CD−RWやDVDがレーザーを利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いから値を読み出す。
相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて2〜3桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。それに加えて、1012回の書き換えが可能であるなど、フラッシュメモリーの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。
次いで、層間絶縁膜6を堆積すると、図5のようになる。
次いで、層間絶縁膜6の上部に上部電極4と電気的に接続する配線層と、さらにその上部に複数の配線層を形成して相変化メモリが完成する(図示せず)。
1つめの課題は、カルコゲナイド材料は接着性が低いため、製造工程中に剥離しやすいことである。前述したように、相変化メモリの動作中は、カルコゲナイド材料は融点以上に加熱されるため、カルコゲナイド材料と接するプラグや上部電極には高融点金属を使う必要がある。半導体集積回路装置に既に用いられている高融点金属としては、例えばタングステンが挙げられる。しかし、我々は、カルコゲナイド材料はタングステンなどの高融点金属との接着性が低いため、プラグや上部電極との界面で剥離しやすいことを見出した。加えて、カルコゲナイド材料はシリコン酸化膜との接着性も低いため、層間絶縁膜との界面も剥離しやすい。
図3から図5で説明した製造工程を用いると、カルコゲナイド材料の上部界面と下部界面は接着性が低いことは明らかである。このため、カルコゲナイド材料の接着性を向上する手段が必要である。
図7から明らかなように、GeSbTe膜は、この条件に直接曝されると昇華すると考えられる。
図3から図5で説明した製造工程を用いると、層間絶縁膜6は段差被覆性に優れる化学的気相成長法を用いて形成する必要があるため、カルコゲナイド材料層3が側壁から昇華する懸念がある。このため、カルコゲナイド材料の一部が露出しても熱安定性を保持できる手段が必要である。
カルコゲナイド材料層の上部及び下部に接着層を形成することにより、製造工程中の剥離を抑制することができる。また、カルコゲナイド材料層の側壁に保護膜を形成することにより、製造工程中の昇華を抑制することができる。
その結果、相変化メモリの製造工程に起因した、電気特性の不均一性や信頼性の劣化を抑えることが可能となる。
まず、接着層の効果について説明する。SiO2膜上に膜厚が100nmのGeSbTe膜を形成し、スクラッチ試験により剥離強度を比較した。スクラッチ試験とは、圧子針により試料に垂直方向の荷重をかけながら薄膜表面をスクラッチし、剥離が発生したときの荷重(剥離臨界荷重)を測定するものであり、剥離臨界荷重が大きいほど剥離強度が高い。測定結果を図8に示す。接着層を挿入しないと剥離強度は極めて弱く、接着層としてWを挿入しても剥離強度は向上しないことがわかる。これは、カルコゲナイド材料と高融点金属との接着性が低いことを裏付ける。一方、Al系の材料を挿入すると剥離強度は7〜9倍、Ti系の材料を挿入すると剥離強度は10〜15倍に増大する。
この結果は、接着層の挿入はカルコゲナイド材料の接着性の向上に効果的であることを示す。図8から、接着層としてはAl系の材料よりもTi系の材料の方が望ましく、また、酸化物、窒化物、単体金属の順に接着性が高いことがわかる。
ここでは、カルコゲナイド材料層の上部及び下部に接着層を形成する手段について説明したが、カルコゲナイド材料層の上部のみ、あるいは、下部のみに接着層を形成してもよい。
ここで、接着層の望ましい膜厚について説明しておく。GeSbTe膜の温度―抵抗特性を図9A,Bに示す。図9Aは接着層を挿入していない場合である。非晶質のGeSbTe膜を加熱すると120〜130℃程度で結晶化して抵抗が急激に低下する。200℃程度まで加熱した後に冷却すると、抵抗が5桁以上変化していることがわかる。相変化メモリでは抵抗値を信号として用いるため、非晶質と結晶の抵抗値の差が大きいほど望ましい。一方、図9Bは接着層としてチタンを2.5nm挿入した場合である。非晶質状態でも抵抗が低く、200℃程度まで加熱して結晶化させた後に冷却しても抵抗値の変化が小さい。これは、接着層のチタンがGeSbTe膜中に拡散したためと考えられる。この結果は、接着層の膜厚が厚いと相変化メモリの特性に悪影響を及ぼす可能性があることを示す。
接着層の材料にもよるが、相変化メモリとして動作させるためには接着層の膜厚は5nm以下とするのが望ましく、さらに結晶―非晶質間の抵抗比を大きくするためには、接着層の膜厚は2nm以下とするのが望ましい。
また、カルコゲナイド材料を相変化させる領域が小さいほど、書き換えに必要な電流を小さくすることができる。つまり、低消費電力化のためには、プラグ以外の領域は絶縁性である必要があり、カルコゲナイド材料層と層間絶縁膜との界面の接着層は絶縁性であるのが望ましい。
理想的な接着層材料を用いた場合の断面図を図10に示す。カルコゲナイド材料層3とプラグ2との界面には導電性接着層9、カルコゲナイド材料層3と層間絶縁膜1との界面には絶縁性接着層10、カルコゲナイド材料層3と上部電極4との界面には導電性接着層11がそれぞれ形成されている。
導電性接着層としては、例えば、Ti膜、Al膜、Ta膜、Si膜、Ti窒化膜、Al窒化膜、Ta窒化膜、W窒化膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl窒化膜、TaSi窒化膜、TiSi窒化膜、WSi窒化膜が挙げられる。また、カルコゲナイド材料中に含まれるTeはTiやAlと反応しやすいことを利用して、TiとTeの化合物やAlとTeの化合物を導電性接着層として用いてもよい。絶縁性接着層としては、例えば、Ti酸化膜、Al酸化膜、Ta酸化膜、Nb酸化膜、V酸化膜、Cr酸化膜、W酸化膜、Zr酸化膜、Hf酸化膜、Si窒化膜が挙げられる。
なお、カルコゲナイド材料と誘電体との間の接着性を改善するために接着性を使用する手段については、例えば特許文献1に記載されている。本発明は、プラグや上部電極にはタングステンなどの高融点金属を用いる必要があり、その場合、カルコゲナイド材料層はプラグ及び上部電極との界面で剥離しやすいことを見出し、これを解決する手段を提供するものである。一方、上記の公知例は、カルコゲナイド材料と層間絶縁膜(誘電体)との界面だけに接着層を挿入する手段を開示するものであり、本発明の手段とは明らかに異なる。
本発明を用いた製造工程の一例を図11で説明する。従来の技術と同様の方法で層間絶縁膜1とプラグ2を形成する。次いで、例えばGeSbTeからなるカルコゲナイド材料層3、例えばタングステンからなる上部電極4、例えばシリコン酸化膜からなるハードマスク5を順に堆積する。次いで、公知のリソグラフィ法及びドライエッチング法により、ハードマスク5、上部電極4、カルコゲナイド材料層3を加工する。次いで、例えばシリコン窒化膜からなる側壁保護膜12を堆積する。次いで、層間絶縁膜6を堆積すると、図11のようになる。
この手段によれば、ドライエッチングで加工したカルコゲナイド材料層の側壁は保護膜で完全に覆われているため、層間絶縁膜を形成する工程中にカルコゲナイド材料が昇華するのを抑制することができる。
なお、カルコゲナイド材料の側壁に保護膜を形成して昇華を抑制する手段については、例えば特許文献2に記載されているが、保護膜として酸化膜を用いている点で本発明とは異なる。
本発明の実施例1を図12で説明する。これは、カルコゲナイド材料層の上部及び下部に導電性の接着層を形成した例である。
始めに、半導体基板101を用意して、選択トランジスタとして用いられるMOSトランジスタを作る。そのために、まず半導体基板101の表面に、MOSトランジスタを分離するための素子間分離酸化膜102を、公知の選択酸化法や浅溝分離法を用いて形成する。本実施の形態では、表面を平坦化できる浅溝分離法を用いた。まず公知のドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面のドライエッチング起因損傷を取り除いた後に、公知のCVD法を用いて酸化膜を堆積し、溝ではない部分にある酸化膜を、これも公知のCMP法で選択的に研磨し、溝に埋まっている素子間分離酸化膜102だけを残した。
次に、自己整合コンタクト適用のために、シリコン窒化膜107をCVD法により堆積した。
なお、プラグコンタクト孔の拡散層106に対する目外れ対策として、まず、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜108をドライエッチングすることによって拡散層106の上面のシリコン窒化膜が残るようにし、続いて、シリコン酸化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって拡散層106の上面のシリコン窒化膜を除去する工程を用いることもできる。
次に、膜厚が100nmのタングステンをスパッタリング法で堆積し、リソグラフィ工程及びドライエッチング工程によりタングステンを加工して第一の配線層110Aと110Bを形成した。続いて、表面全体にシリコン酸化膜からなる層間絶縁膜111を堆積し、これを公知のCMP法を用いて、第一の配線層に起因する表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて,プラグコンタクト孔内にタングステンを埋め込み、公知のCMP法によりタングステンプラグ112を形成した。
次に、膜厚が1nmのチタンからなる導電性接着層113、膜厚が100nmのGeSbTeからなるカルコゲナイド材料層114、膜厚が1nmのチタンからなる導電性接着層115、膜厚が50nmのタングステンからなる上部電極116を、公知のスパッタリング法によって順に堆積した。続いて、公知のCVD法によってシリコン酸化膜117を堆積した。続いて、公知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜117、上部電極116、導電性接着層115、カルコゲナイド材料層114、導電性接着層113を順に加工した。
次に、表面全体にシリコン酸化膜からなる層間絶縁膜118を堆積し、これを公知のCMP法を用いて表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタングステンを埋め込み、公知のCMP法によりタングステンプラグ119を形成した。続いて、膜厚200nmのアルミニウムを堆積し、配線層として加工して第二の配線層120を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
本実施例1によれば、カルコゲナイド材料層の上部及び下部に接着層が形成されるため、剥離強度が高くなり、製造工程中の剥離を抑制することができる。
上述した例では、接着層材料としてTi膜を用いたが、これに限らず、Al膜、Ta膜、Si膜、Ti窒化膜、Al窒化膜、Ta窒化膜、W窒化膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl窒化膜、TaSi窒化膜、TiSi窒化膜、WSi窒化膜などの導電性の膜を用いることができる。また、TiとTeの化合物やAlとTeの化合物を用いることもできる。
なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するための最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
本発明の実施例2を図13で説明する。これは、カルコゲナイド材料層とプラグとの界面に導電性接着層、カルコゲナイド材料層と層間絶縁膜との界面に絶縁性接着層、カルコゲナイド材料層と上部電極との界面には導電性接着層、をそれぞれ形成した例である。
タングステンプラグ112を形成する工程までは本実施例1と同様であるため、説明は省略する。
上記の熱処理は、チタンとシリコン酸化膜が反応する温度であればよい。良好なチタン酸化膜を得るためには400℃以上であることが望ましい。熱処理の雰囲気は、導電性接着層が酸化しないように不活性雰囲気であることが望ましい。例えば、アルゴンガス雰囲気における、処理温度400℃〜800℃、処理時間1分〜10分の条件を例示できる。
なお、上部電極116の堆積後またはシリコン酸化膜117の堆積後に熱処理を施してカルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処理温度200℃〜600℃、処理時間1分〜10分の条件を例示できる。
この後の工程は、本実施例1と同様であるため、説明は省略する。
以上の工程により、本実施例の相変化メモリセルが略完成する。
なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するための最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
本発明の実施例3を図14で説明する。これは、カルコゲナイド材料層の側壁に保護膜を形成した例である。
タングステンプラグ112を形成する工程までは本実施例1と同様であるため、説明は省略する。
なお、上部電極116の堆積後またはシリコン酸化膜117の堆積後に熱処理を施してカルコゲナイド材料を結晶化させてもよい。この熱処理は、カルコゲナイド材料が結晶化する条件であればよい。例えば、アルゴンガスや窒素ガス雰囲気における、処理温度200℃〜600℃、処理時間1分〜10分の条件を例示できる。
次に、公知のCVD法により、膜厚が20nmのシリコン窒化膜からなる側壁保護膜123を堆積した。なお、この側壁保護幕はカルコゲナイド材料が昇華しないように、低温かつ高圧の条件で形成する必要がある。例えば、圧力は0.1Pa以上、温度は450℃以下の条件を例示できる。
本実施例3によれば、ドライエッチングで加工したカルコゲナイド材料層の側壁は保護膜で完全に覆われているため、層間絶縁膜を形成する工程中にカルコゲナイド材料が昇華するのを抑制することができる。
上述した例では、側壁保護膜としてシリコン窒化膜を用いた。その理由は、例えばシリコン酸化膜を用いると、カルコゲナイド材料の側壁が酸化されて特性が劣化する懸念があるためである。これに加えて、シリコン窒化膜は、カルコゲナイド材料層114が存在しない領域において、自己整合プロセスに利用することができる。
上記の工程を図15で説明する。図15は、図12、13、14の左延長線上にある構造であり、第一の配線層110BはMOSトランジスタのソースまたはドレインと電気的に接続されている。
この場合、プラグコンタクト孔とタングステンプラグ112の合わせずれが生じた場合でも、層間絶縁膜111が深く削れることはない。
この工程によれば、タングステンプラグ112上にタングステンプラグ119を自己整合的に形成することができる。このため、カルコゲナイド材料層の側壁保護膜には、シリコン窒化膜を用いるのが望ましい。
なお、本発明によれば、上述の実施例に限らず、本願明細書の発明を実施するための最良の形態の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
また、本実施例1、2において接着層の例と、実施例3において側壁保護膜の例を個別に説明したが、それぞれの実施例は適宜組み合わせることができるものであり、それぞれに記載した効果を奏することができる。
1) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第2のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材料層と導電性接着層と上部電極が積層され、該第1の層間絶縁膜と該相変化材料層との間に介在する絶縁性接着層を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
2) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第1の層間絶縁膜上に該第2のプラグに接続する第1の接着層と相変化材料層と第2の接着層と上部電極が積層されてなる多層膜を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
3) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第1の層間絶縁膜上に該第2のプラグに接続する第1の接着層と相変化材料層と第2の接着層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
4) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第1の層間絶縁膜上に該第2のプラグに接続する第1の接着層と相変化材料層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
5) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第1の層間絶縁膜上に該第2のプラグに接続する相変化材料層と第2の接着層と上部電極とが積層されてなる多層膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
6) 該シリコン窒化膜は周辺回路領域にも形成され、該第5のプラグを形成する工程において該第5のプラグのビアを該第2の層間絶縁膜に開口する工程において該シリコン窒化膜をエッチングストッパとして用いることを特徴とする上記1乃至2に記載の半導体集積回路装置の製造方法。
7) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第1の層間絶縁膜上に該第2のプラグに接続する導電性接着層と相変化材料層と上部電極が積層されてなる多層膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
8) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第2のプラグ上に相変化材料層と上部電極が積層され、該第1の層間絶縁膜と該相変化材料層との間に介在する絶縁性接着層を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
9) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第2のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材料層と導電性接着層と上部電極が積層する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
10) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第2のプラグ上に導電性接着層を形成し該導電性接着層を含むように相変化材料層と導電性接着層と上部電極が積層され、該第1の層間絶縁膜と該相変化材料層との間に介在する絶縁性接着層を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
11) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第2のプラグ上に相変化材料層と導電性接着層と上部電極が積層した多層膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
12) 半導体基板上のメモリセル領域に選択トランジスタを形成し周辺回路を形成する工程と、
該選択トランジスタに接続する第1のプラグを形成する工程と、
該メモリセル領域および該周辺回路領域に第1の配線を形成する工程と、
該第1の配線上に第1の層間絶縁膜を形成する工程と、
該メモリセル領域に形成された該第1の配線と該周辺回路領域上に形成された該第1の配線のそれぞれに接続する第2および第3のプラグを該第1の層間絶縁膜に形成する工程と、
該第2のプラグ上に相変化材料層と上部電極が積層した多層膜を形成する工程と、
該多層膜を覆うようにシリコン窒化膜を形成する工程と、
該上部電極上に第2の層間絶縁膜を形成する工程と、
該第2の層間絶縁膜に第2の配線を形成する工程と、
該上部電極と該第2の配線とを接続する第4のプラグを形成する工程と、
該第2の層間絶縁膜に該第3のプラグに接続する第5のプラグを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
Claims (17)
- 半導体基板と、
前記半導体基板の主面に形成された選択トランジスタと、
前記選択トランジスタ上に設けられた層間絶縁膜と、
前記層間絶縁膜を貫通して設けられ、且つ、前記選択トランジスタと電気的に接続されたプラグと、
前記プラグにその一部が電気的に接続するように前記層間絶縁膜上に設けられ、且つ、カルコゲナイド材料からなる相変化材料層と、
前記相変化材料層上に設けられた上部電極とを有し、
前記相変化材料層と前記プラグとの間に、前記相変化材料層の下面に接し、且つ、前記プラグの表面と接するように設けられた第1接着層を備え、
前記第1接着層は、その膜厚が2nm以下で前記相変化材料層の下面に部分的に形成されている非連続膜であり、
前記カルコゲナイド材料を結晶状態または非晶質状態に変化させることでデータを記憶させることを特徴とする半導体記憶装置。 - 前記第1接着層は、導電性であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1接着層は、Ti膜、Al膜、Ta膜、Si膜、Ti窒化膜、Al窒化膜、Ta窒化膜、W窒化膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl窒化膜、TaSi窒化膜、TiSi窒化膜、WSi窒化膜、TiとTeの化合物、または、AlとTeの化合物からなることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 半導体基板と、
前記半導体基板の主面に形成された選択トランジスタと、
前記選択トランジスタ上に設けられた層間絶縁膜と、
前記層間絶縁膜を貫通して設けられ、且つ、前記選択トランジスタと電気的に接続されたプラグと、
前記プラグにその一部が電気的に接続するように前記層間絶縁膜上に設けられ、且つ、カルコゲナイド材料からなる相変化材料層と、
前記相変化材料層上に設けられた上部電極とを有し、
前記相変化材料層と前記プラグとの間に、前記相変化材料層の下面に接し、且つ、前記プラグ上および前記層間絶縁膜上に形成された第1接着層を備え、
前記第1接着層は、前記プラグに接する導電性領域と、前記層間絶縁膜に接する絶縁性領域とを有し、
前記カルコゲナイド材料を結晶状態または非晶質状態に変化させることでデータを記憶させることを特徴とする半導体記憶装置。 - 前記導電性領域は、Ti膜、Al膜、Ta膜、Si膜、Ti窒化膜、Al窒化膜、Ta窒化膜、W窒化膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl窒化膜、TaSi窒化膜、TiSi窒化膜、WSi窒化膜、TiとTeの化合物、または、AlとTeの化合物からなることを特徴とする請求項4に記載の半導体記憶装置。
- 前記絶縁性領域は、Ti酸化膜、Al酸化膜、Ta酸化膜、Nb酸化膜、V酸化膜、Cr酸化膜、W酸化膜、Zr酸化膜、Hf酸化膜、Si窒化膜の群から選ばれた少なくとも一種類以上の膜からなることを特徴とする請求項4又は5に記載の半導体記憶装置。
- 前記絶縁性領域と前記導電性領域は、少なくとも1種類以上の共通の元素を含むことを特徴とする請求項4に記載の半導体記憶装置。
- 前記共通の元素は、シリコンよりも酸化物生成自由エネルギーが小さいことを特徴とする請求項7に記載の半導体記憶装置。
- 前記共通の元素は、Ti、Zr、Hf、Alから選ばれた少なくとも一種類以上の元素からなることを特徴とする請求項7又は8に記載の半導体記憶装置。
- 前記プラグは第1高融点金属膜からなることを特徴とする請求項1〜9の何れか1項に記載の半導体記憶装置。
- 前記第1高融点金属膜はタングステン膜からなることを特徴とする請求項10に記載の半導体記憶装置。
- 前記層間絶縁膜は酸化シリコン膜からなることを特徴とする請求項1〜11の何れか1項に記載の半導体記憶装置。
- 前記カルコゲナイド材料は、Ge、SbおよびTeを含むことを特徴とする請求項1〜12の何れか1項に記載の半導体記憶装置。
- 前記上部電極と前記相変化材料膜との間に、前記上部電極の下面と接し、且つ、前記相変化材料膜の上面と接する第2接着層が設けられていることを特徴とする請求項1〜13の何れか1項に記載の半導体記憶装置。
- 前記上部電極は第2高融点金属膜からなることを特徴とする請求項14に記載の半導体記憶装置。
- 前記第2高融点金属膜はタングステン膜からなることを特徴とする請求項15に記載の半導体記憶装置。
- 前記第2接着層は、Ti膜、Al膜、Ta膜、Si膜、Ti窒化膜、Al窒化膜、Ta窒化膜、W窒化膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl窒化膜、TaSi窒化膜、TiSi窒化膜、WSi窒化膜、TiとTeの化合物、または、AlとTeの化合物からなることを特徴とする請求項14〜16の何れか1項に記載の半導体記憶装置。
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