CN102592653B - 存储器接口电路、存储器接口方法和电子设备 - Google Patents

Abstract

本发明公开了存储器接口电路、存储器接口方法和电子设备。存储器接口电路包括门控电路，该门控电路根据数据读取命令来开始检测数据选通信号的逻辑电平。钳位电路在数据读取命令被发出之后将数据选通信号钳位到第一逻辑电平。检测电路根据数据读取命令来检测被存储器驱动的数据选通信号的逻辑电平。

Description

存储器接口电路、存储器接口方法和电子设备

技术领域

本发明涉及存储器接口电路、存储器接口方法和电子设备。

背景技术

DDR-SDRAM是一种在时钟的上升沿和下降沿都输出数据的存储器。DDR-SDRAM输出读数据信号以及与该读数据信号同步的数据选通(strobe)信号。作为数据传送的请求源的存储器接口电路涉及用于精确地检索该读数据信号的数据选通信号的上升沿和下降沿。

当开始数据的读取时，用于发送数据选通信号的数据选通线在数据未从DDR-SDRAM输出的时段期间处于高阻抗状态。在数据读取命令被输入之后，数据选通线在数据从存储器被输出之前的一个周期被设为低电平。这样的低电平时段被称为前导(preamble)时段。

延迟电路被用来将数据选通信号划分为具有不同延迟宽度的多个数据选通信号。这获得了具有不同输入定时的多个数据选通信号。L时段检测电路对由延迟电路进行了不同延迟的数据选通信号的相位进行辨别。此外，当数据选通信号具有低电平达一个周期时段时，L时段检测电路将该低电平时段检测作为前导时段。日本早期公开专利公报No.2008-293279描述了这样的用于检测数据选通信号的前导时段的技术。

如果内部电路在数据选通信号具有高阻抗时检索到读数据信号，则内部电路可能误操作。

发明内容

本申请提供了能够从存储器稳定地读取数据的存储器接口电路。

根据一个方面，一种存储器接口电路包括门控电路，该门控电路根据数据读取命令来开始检测数据选通信号的逻辑电平。钳位电路在数据读取命令被发出之后将数据选通信号钳位到第一逻辑电平。检测电路根据数据读取命令来检测被存储器驱动的数据选通信号的逻辑电平。

本发明的另外的目的和优点的一部分将在下面的描述中进行阐述，并且一部分将从该描述中清楚或者可通过实施本发明而得知。本发明的目的和优点将借助于特别是在所附权利要求中指出的元件和组合来实现和获得。

将明白，前面的一般性描述和下面的详细描述是示例性的和说明性的，并且不是对要求保护的发明的限制。

附图说明

可以通过参考下面对当前的优选实施例的描述以及附图来最好地理解本发明及其目的和优点，在附图中：

图1是图示出包括数据选通信号检测电路的电子设备的框图；

图2是第一实施例中的数据选通信号检测电路的框图；

图3是作为钳位电路的第一示例的钳位电路11a的电路图；

图4是作为钳位电路的第二示例的钳位电路11b的电路图；

图5是作为钳位电路的第三示例的钳位电路11c的电路图；

图6是图示出第一实施例中的存储器接口电路的操作的时序图；

图7是第二实施例中的数据选通信号检测电路的框图；

图8是电平检测确定电路的框图；

图9是图示出电平检测确定电路的操作的时序图；以及

图10是图示出第二实施例中的存储器接口电路的操作的时序图。

具体实施方式

图1是包括数据选通信号检测电路1的电子设备100的框图。该电子设备100包括控制器200、存储器接口电路300和DDR-SDRAM 400。存储器接口电路300通过多条控制线ContL被耦接到控制器200。控制线ContL之一是指示数据的读取的读使能线RENL。存储器接口电路300根据从控制器200输出的多个控制信号Cont来控制DDR-SDRAM 400。控制信号Cont之一是用作数据读取命令的读使能信号REN。当存储器接口电路300从控制器200接收到读使能信号REN时，存储器接口电路300向DDR-SDRAM 400发送数据读取信号(未示出)。DDR-SDRAM 400响应于该数据读取信号开始读取数据。

存储器接口电路300通过DQ线DQL和DQS线DQSL被耦接到DDR-SDRAM 400。数据经由DQ线DQL与经由DQS线DQSL被传播的时钟同步地被输入和输出。DDR-SDRAM 400是所谓的双倍数据速率SDRAM，在其中，数据在与数据同步的时钟上升和下降时被读取或写入。当存储器接口电路300从DDR-SDRAM 400读取数据时，DDR-SDRAM 400将所读取数据(以下称为DQ信号)与输出到DQS线DQSL的数据选通信号(以下称为DQS信号)同步地发送到DQ线DQL。这使得在存储器接口电路300中与DQS信号同步地传播DQ信号。存储器接口电路300将DQS信号延迟为使得DQS信号的上升沿和下降沿被位移到用于确定DQ信号的数据的定时。然后，存储器接口电路300检索该DQ信号。当向DDR-SDRAM 400写数据时，存储器接口电路300通过DQS线DQSL向DDR-SDRAM 400输出DQS信号，并且与DQS信号同步地通过DQ线DQL输出DQ信号。

数据选通信号检测电路1被布置在存储器接口电路300中。数据选通信号检测电路1被耦接到读使能线RENL以接收读使能信号REN。此外，数据选通信号检测电路1被耦接到DQS线DQSL以接收DQS信号。数据选通信号检测电路1延迟DQS信号的上升沿和下降沿并且向内部数据选通线IDQSL输出内部数据选通信号IDQS。数据信号检索电路2被耦接到内部DQS线IDQSL以接收内部数据选通信号IDQS。数据信号检索电路2被耦接到DQ线DQSL以接收DQ信号。存储器接口电路300基于内部数据选通信号IDQS通过数据信号检索电路2来检索DQ信号。

为了检索从DDR-SDRAM 400传送来的DQ信号，与DQ信号同步的DQS信号的逻辑电平被检测。DQS信号在DQ信号与DQS信号同步的切换时段(toggle period)之前，具有使DQS信号维持处于低电平的前导时段。当从前导时段转变为切换时段时，数据信号检索电路2检测DQS信号到高电平的转变，从而检测DQ信号的检索定时。对DQS信号到高电平的转变进行检测的操作时段一般被称为门控时段(gating period)。例如，在数据选通信号检测电路1中，读使能信号REN到高电平的转变使门控时段开始。换言之，在其期间从DDR-SDRAM 400传送来的DQS信号的逻辑电平被检测的门控时段根据来自控制器200的数据读取命令而开始。

在前导时段开始之前，数据选通信号检测电路1在读使能信号REN转变为高电平的定时处，即，与数据读取命令相对应的定时处开始门控操作。当门控操作开始时DQS线DQSL不被DDR-SDRAM 400驱动。然而，数据选通信号检测电路1包括用于将DQS线DQSL钳位到地电势的电路。因此，在门控时段期间数据选通信号检测电路1不检测处于高阻抗状态的DQS线DQSL。由于DDR-SDRAM 400的制造误差以及诸如使用温度和工作电源电压之类的使用条件，从数据读取命令被输入直到前同步时段开始的时段可能变化。然而，DQS线DQSL被钳位到地电势。因此，DQS线DQSL不会转变为高阻抗状态。这防止了在噪声等影响DQS线DQSL时DQS信号的逻辑电平的不希望的改变。

图2是第一实施例中的数据选通信号检测电路1a的框图。数据选通信号检测电路1a包括与门(AND)电路10、钳位电路11以及DLL(延迟锁相环)电路12。与门电路10具有两个输入端子和一个输出端子。与门电路10的第一输入端子被耦接到DQS线DQSL以接收DQS信号。与门电路10的第二输入端子被耦接到读使能线RENL以接收读使能信号REN。读使能信号REN启动门控操作。与门电路10的输出端子耦接到DLL电路12。箝位电路11耦接到DQS线DQSL。这里，DQS信号不是差分信号。然而，如果DQS信号是差分信号的话，与DQS线DQSL一起使用的BDQS线BDQSL可被钳位到电源。

钳位电路11将DQS线DQSL钳位到地电势。不论DQS信号的传播延迟，钳位都被执行。这启动门控操作并且根据读使能信号REN到高电平的转变来启动。至少在门控操作的初始阶段，即使DQS线DQSL未被DDR-SDRAM 400驱动，DQS线DQSL也不转变到高阻抗状态。DLL电路12的输出端子耦接到内部DQS线IDQSL以输出内部数据选通信号IDQS。内部数据选通信号IDQS对DQS信号进行延迟。当从DDR-SDRAM 400读取数据时，DQ信号与DQS信号同步地被输出。因此，内部数据选通信号IDQS相对于与DQS信号同步地传播的DQ信号而被延迟。DLL电路12将延迟调节为使得内部数据选通信号IDQS充当存储器接口电路300检索DQ信号时的触发信号。DLL电路12延迟内部数据选通信号IDQS直到如下时间被确保的定时为止：在内部数据选通信号IDQS的边缘之前DQ信号的逻辑电平被确定的时间，即DQ信号的建立时间，以及在内部数据选通信号IDQS的边缘之后DQ信号的逻辑电平被保持的时间，即DQ信号的保持时间。

图3是作为钳位电路的第一示例的钳位电路11a的电路图。钳位电路11a包括选择切换电路13和电阻器R1。选择切换电路13被耦接到第一至第三配线，选择性地将第一或第二配线耦接到第三配线。选择切换电路13包括选择端子(SEL)，该选择端子(SEL)被耦接到读使能线RENL以接收读使能信号REN。选择切换电路13根据读使能信号REN的逻辑电平来选择第一和第二配线中的任一者。第一配线是在写入数据时传播时钟信号的时钟线WCKL。在写入数据时时钟信号对写数据进行同步。在写入数据时，当时钟线WCKL被耦接到DQS线DQSL时，作为写数据的DQ信号与DQS信号同步地被传播到DDR-SDRAM 400。写入数据时的DQS信号是对DQ信号(其是写数据)进行同步的选通信号。

与选择切换电路13耦接的第二配线通过电阻器R1被耦接到地电势。与选择切换电路13耦接的第三配线是DQS线DQSL。当读使能信号REN具有高电平并且数据从DDR-SDRAM 400被读取时，选择切换电路13选择耦接到电阻器R1的第二配线。结果，DQS线DQSL被钳位到地电势。当读使能信号REN具有低电平并且数据被写入DDR-SDRAM 400时，选择切换电路13选择第一配线，即时钟线WCKL。结果，与DQ信号(其是被写数据)同步的DQS信号被输出。

图4是作为钳位电路的第二示例的钳位电路11b的电路图。钳位电路11b包括开关SW1、开关SW2、电阻器R2和电阻器R3。开关SW1的一端耦接到DQS线DQSL，并且另一端通过电阻器R2耦接到电源电压VDD。开关SW1的接通/断开控制通过使能信号EN1来执行。开关SW2的一端耦接到DQS线DQSL并且另一端通过电阻器R3耦接到地电势。开关SW2的接通/断开控制通过读使能信号REN来执行。

图5是作为钳位电路的第三示例的钳位电路11c的电路图。钳位电路11c包括电阻器R4。电阻器R4的一端耦接到DQS线DQSL，另一端耦接到地电势。

下面将描述第一至第三示例中钳位电路11a至11c的操作。

在根据第一实施例的第一示例的钳位电路11a中，当从控制器200输出的读使能信号REN转变为高电平时，选择切换电路13选择电阻器R1。这使得DQS线DQSL经由电阻器R1被接地并且将DQS线DQSL钳位到地电势。该钳位状态在读使能信号REN具有高电平的时段期间，即在数据从DDR-SDRAM 400被读取的时段期间持续。当读使能信号REN转变为低电平时，选择切换电路13选择时钟线WCKL并且将DQS线DQSL耦接到时钟线WCKL。这将与去往DDR-SDRAM 400的DQ信号或写数据同步的DQS信号从存储器接口电路300发送到DQS线DQSL。

在根据第一实施例的第二示例的钳位电路11b中，当读使能信号REN转变为高电平时，开关SW2处于耦接状态。这使得DQS线DQSL经由电阻器R3被接地并且将DQS线DQSL钳位到地电势。该钳位状态在读使能信号REN具有高电平的时段期间，即在数据从DDR-SDRAM 400被读取的时段期间持续。当读使能信号REN转变为低电平时，开关SW2断开。这从地电势解除对DQS线DQSL的钳位。必要时，开关SW1由于使能信号EN1而导通。在此情况中，DQS线DQSL通过电阻器R2被钳位到电源电压VDD。

在根据第一实施例的第三示例的钳位电路11c中，DQS线DQSL通过电阻器R4被接地并且因此被钳位到地电势。如果DQS信号为差分信号，则BDQS线BDQSL可被钳位到电源电压VDD。

现在将描述利用根据第一实施例的数据选通信号检测电路1a读取数据的定时。图6是第一实施例的时序图。读使能信号REN在控制器200发出数据访问命令之前的时段t1期间具有低电平。DQS信号在时段t1期间为高阻抗状态。在时段t1期间，与门电路10的输出信号具有低电平，而不管DQS信号的逻辑状态如何。这是因为读使能信号REN具有低电平。

时段t2在数据的访问命令从控制器200被发出时开始，并且读使能信号REN从低电平转变为高电平。这里，如果钳位电路11为钳位电路11a，选择切换电路13将DQS线DQSL经由电阻器R1钳位到地电势。如果钳位电路11是钳位电路11b，则由开关SW2将DQS线DQSL经由电阻器R3钳位到地电势。如果钳位电路11为钳位电路11c，则DQS线DQSL经由电阻器R4被钳位到地电势。因此，即使DQS线DQSL未被DDR-SDRAM 400驱动，DQS线DQSL中的电荷也经由电阻器R1、R3或R4被放电到地电势。这防止了DQS线DQSL的漂浮(floating)状态。DQS线DQSL在时段t2期间被维持为地电势，在该时段t2中，DQS线DQSL尚未被驱动并且前导时段t3尚未开始。在前导时段t3中，DDR-SDRAM 400将低电平的DQS信号输出到DQS线DQSL。因此，DQS信号通过钳位电路11a、11b或11c被维持为低电平。在传统技术中，DQS线DQSL在时段t2期间不被DDR-SDRAM 400驱动并且处于高阻抗状态(时段t4)。

电阻器R1、R3或R4将DQS线DQSL的电荷提取为地电势的能力，即，钳位电路11生成电流的能力与驱动DQS信号的DDR-SDRAM 400生成电流的能力相比十分小。因此，DDR-SDRAM 400可以将DQS信号驱动为低电平或高电平。DQS信号在逻辑电平被维持为低电平的前导时段之后转变为高电平。当DQS信号转变为高电平时，读使能信号REN具有高电平。因此，与门电路10的输出信号转变为高电平。当DQS信号转变为低电平时，与门电路10的输出信号转变为低电平。以这种方式，与门电路10输出具有与DQS信号相同相位的信号。与门电路10的输出信号被DLL电路12延迟并被输出作为内部数据选通信号IDQS。存储器接口电路300在内部数据选通信号IDQS的上升沿和下降沿两者的定时处检索DQ信号。

当从控制器200输出的读使能信号REN根据从DDR-SDRAM 400读取数据而转变为高电平之后，DQS信号从未被驱动的高阻抗状态转变为处于低电平的前导状态，并且然后转变为切换状态。在切换时段中DQS信号作为时钟信号被输出。数据选通信号检测电路1在读使能信号REN转变为高电平时启动门控操作。DDR-SDRAM 400的操作特性可能会由于DDR-SDRAM 400的制造误差以及诸如使用温度和工作电源电压之类的使用条件而变化。这可能会使诸如DQS信号之类的信号的传播延迟时间变化。即使在这样的状态中，钳位操作也会在与门控开始时的相同定时处或者在门控开始之前开始。因此，DQS线DQSL的电平在门控时段期间不会改变。

当钳位电路11被耦接到DQS线DQSL时，在读使能信号REN在读操作期间具有高电平时，DQS线DQSL被钳位到地电势。因此，即使DQS线DQSL未被驱动(时段t2)，DQS信号也被钳位电路11维持为低电平。因此在读使能信号REN转变为高电平之后，DQS线DQSL不会变为高阻抗状态。因此，不会因噪声等而在DQS线DQSL中产生不希望的上升沿或下降沿。因此，存储器接口电路300不会检测到DQS信号的不期望边缘，因而不会错误地检测DQS信号。结果，不会检索到错误的DQ信号。

与布置在DDR-SDRAM 400中的驱动器(未示出)驱动DQS线DQSL并生成电流的能力相比，钳位电路11生成电流的能力十分小。因此，当DDR-SDRAM 400驱动DQS线DQSL时，DDR-SDRAM 400可以利用充分的驱动能力将DQS信号从低电平转变为高电平。因此，即使钳位电路11持续将DQS线DQSL钳位到地电势，数据选通信号检测电路1a也可以检索到DQS信号的逻辑电平的转变而不会有任何延迟。因此，数据信号检索电路2可以利用基于检索到的DQS信号生成的内部数据选通信号IDQS来准确地检索到DQ信号。钳位电路11可以是：被图示为第一示例的包括选择切换电路13和电阻器R1的钳位电路11a、被图示为第二示例的包括开关SW1和SW2以及电阻器R2和R3的钳位电路11b，以及被图示为第三示例的包括电阻器R4的钳位电路11c。因此，钳位电路11a、11b和11c都是简单的电路。这使得能够减小电路规模。此外，钳位电路11的控制通过利用读使能信号REN切换开关就足够了，因此不需要复杂控制。

在前面的描述中，钳位电路11a和11b的切换控制通过读使能信号REN被执行。然而，其它切换控制也可被执行。例如，触发电路的Q输出端子替代读使能线RENL被耦接在钳位电路11a和11b中。读使能信号REN被输入触发电路的置位端子，并且与DQS信号到高电平的第一次转变相对应的信号被输入复位端子。因此当读使能信号REN转变为高电平时触发电路从Q输出端子输出高电平信号。当DQS信号第一次转变为高电平时触发电路执行复位操作，并且从Q输出端子输出低电平信号。如果DQS信号为差分信号而不是单相位信号，则BDQS线BDQSL可被钳位到电源电压VDD。

在此配置中，钳位电路11a和11b在前导时段结束之后从DQS线DQSL断开耦接，并且DQS信号到高电平的转变被检测到。因此，当从DDR-SDRAM 400读数据时，钳位电路11a和11b在切换驱动DQS信号时不会变为负载，并且DDR-SDRAM 400对DQS线DQSL的驱动性能可被维持。此外，可以减小钳位电路11a和11b被耦接时的漏电流，并且不会增加电流消耗。

图7是根据第二实施例的数据选通信号检测电路1b的框图。数据选通信号检测电路1b包括电平检测确定电路21、延迟电路22、与门电路10、钳位电路11和DLL电路12。

电平检测确定电路21包括三个输入端子和一个输出端子。第一输入端子被耦接到读使能线RENL以接收读使能信号REN。第二输入端子是使能端子(EN)并且被耦接到训练使能线TENL以接收训练使能信号TEN。第三输入端子被耦接到DQS线DQSL以接收DQS信号。输出端子被耦接到延迟值线DNL以输出延迟值信号DN。

训练使能信号TEN是从控制器200输出的多个控制信号Cont之一并且控制电平检测确定电路21的操作状态和暂停状态。延迟值信号DN是指示在切换启动期间从读使能信号REN转变为高电平到DQS信号转变为高电平的时间的信号。电平检测确定电路21根据训练使能信号TEN开始操作并且测量从读使能信号REN转变为高电平到DQS信号转变为高电平的时间。

延迟电路22包括两个输入端子和一个输出端子。第一输入端子是使能端子(EN)并耦接到读使能线RENL以输入读使能信号REN。第二输入端子被耦接到延迟值线DNL以输入延迟值信号DN。输出端子被耦接到门控线GENL以输出门控信号GEN。延迟电路22存储基于延迟值信号DN的定时信息作为延迟值。在DDR-SDRAM 400的正常操作期间，电平检测确定电路21通过训练使能信号TEN被控制为处于暂停状态。换言之，电平检测确定电路21被控制为在DDR-SDRAM 400的正常操作之前操作并生成延迟值信号DN。在DDR-SDRAM 400的正常操作期间，延迟电路22根据延迟值(DN)来延迟门控信号GEN并且在读使能信号REN被输入之后输出门控信号GEN。

与门电路10包括两个输入端子和一个输出端子。与门电路10的第一输入端子被耦接到DQS线DQSL以接收DQS信号。与门电路10的第二输入端子被耦接到门控线GENL以接收门控信号GEN。输出端子被耦接到DLL电路12。钳位电路11被耦接到DQS线DQSL。DLL电路12的输出端子被耦接到内部数据选通线IDQSL以输出内部数据选通信号IDQS。

当门控操作未被执行时，门控信号GEN具有低电平。因此，布置在数据选通信号检测电路1b中的与门电路10将输出信号维持为低电平而不管DQS信号的逻辑电平如何。当门控信号GEN转变为高电平并且门控操作的开始被指示时，与门电路10向DLL电路12输出具有与输入DQS信号相同相位的信号。DLL电路12延迟与门电路10的输出信号并且输出内部数据选通信号IDQS。

在电子设备中，操作特性通常可能会由于制造误差以及诸如使用温度和工作电源电压之类的使用条件而变化。这使得传播延迟时间变化。

数据选通信号检测电路1b将门控信号GEN的输出定时调节为使得门控操作在前导时段中开始而不管信号的传播延迟时间的变化如何。在本示例中，电平检测确定电路21在DDR-SDRAM 400的读取操作之前根据训练使能信号TEN来执行训练操作。此外，电平检测确定电路21将开始门控操作的定时设置在前导时段中，而不管信号的传播延迟时间的变化如何。

在训练操作期间，电平检测确定电路21测量从读使能信号REN转变为高电平到DQS信号转变为高电平的时间。然后，电平检测确定电路21从所测得时间中减去与时钟信号CK的单个时钟相对应的时间来获得定时信息。该定时信息作为延迟值信号DN被提供给延迟电路22。延迟电路22将由延迟值信号DN指示的定时信息存储作为延迟时间(延迟值)。因此从延迟电路22输出的门控信号GEN在前导时段中转变为高电平，而不管信号的传播延迟时间的变化如何。例如，开始门控操作的定时被设置为比DQS信号转变为高电平时早短于前导时段的时间。短于前导时段的该时间例如可以为前导时段的大约一半。训练操作以这种方式被执行。延迟时间在实际的数据读取操作之前预先在延迟电路22中被设置。

在训练操作将延迟时间存储在延迟电路22中之后，正常数据读取操作被执行。在数据读取操作中，延迟电路22通过与存储在延迟电路22中的延迟时间相对应地延迟读使能信号REN，来输出门控信号GEN。门控操作在门控信号GEN转变为高电平时开始。门控信号GEN在前导时段中转变为高电平。因此，门控操作在DQS线DQSL被驱动为低电平的前导时段中开始。

图8是电平检测确定电路的框图。电平检测确定电路21包括定时电路23、电平检测电路24以及时钟计数器电路25。

定时电路23包括三个输入端子和两个输出端子。第一输入端子被耦接到读使能线RENL以接收读使能信号REN。第二输入端子是使能端子(EN)并且被耦接到训练使能线TENL以接收训练使能信号TEN。第三输入端子被耦接到控制线JDGL以接收控制信号JDG。控制信号JDG是电平检测电路24的输出信号。定时电路23的第一输出端子被耦接到第一使能线RDEN1L以输出第一使能信号REDN1。第二输出端子被耦接到第二使能线REDN2L以输出第二使能信号REDN2。

第一使能信号REDN1是在与读使能信号REN转变为高电平时相同的相位处转变为高电平的控制信号。第一使能信号REDN1被提供给钳位电路11。在钳位电路11a的情况中，第一使能信号REDN1代替读使能信号REN被使用。在第一使能信号REDN1转变为高电平之后，DQS线DQSL经由电阻器R1被钳位到地电势。在钳位电路11b的情况中，第一使能信号REDN1代替读使能信号REN被使用。在第一使能信号REDN1转变为高电平之后，DQS线DQSL经由电阻器R3被钳位到地电势。

第二使能信号REDN2是在读使能信号REN转变为高电平之后一个周期时转变为高电平的控制信号。第二使能信号REDN2在控制信号JDG转变为高电平时转变为低电平。

电平检测电路24包括三个输入端子和一个输出端子。第一输入端子是时钟端子(CK)并且被耦接到时钟线CKL以接收时钟信号CK。第二输入端子是使能端子(EN)并被耦接到训练使能信号TENL以接收训练使能信号TEN。第三输入端子被耦接到DQS线DQSL以接收DQS信号。电平检测电路24的输出端子被耦接到控制线JDGL以输出控制信号JDG。

时钟信号CK是周期为从DDR-SDRAM 400输出的DQS信号一半的时钟。控制信号JDG是在DQS信号具有高电平的时段期间当时钟信号转变为高电平时转变为高电平的信号。

时钟计数器电路25包括三个输入端子和一个输出端子。第一输入端子是时钟端子(CK)并且被耦接到时钟线CKL以接收时钟信号CK。第二输入端子是使能端子(EN)并被耦接到第二使能线REDN2L以接收第二使能信号REDN2。第三输入端子被耦接到控制信号线JDGL以接收控制信号JDG。时钟计数器电路25的输出端子被耦接到延迟值线DNL并且输出延迟值信号DN。时钟计数器电路25在第二使能信号REDN2转变为高电平时开始对时钟信号CK的上升沿计数。时钟计数器电路25在控制信号JDG转变为高电平时结束计数。计数数目被输出作为延迟值信号DN。

现在将描述由根据第二实施例的电平检测确定电路21执行的用于设置开始门控操作的定时的操作，即训练操作。图9是图示出电平检测确定电路21的操作的时序图。训练操作响应于训练使能信号TEN而被使能。读使能信号REN在控制器200发出数据读取命令之前具有低电平。DQS线DQSL未被驱动并且处于高阻抗状态。因此，第一使能信号REDN1、第二使能信号REDN2和控制信号JDG均具有低电平。延迟值信号DN为不确定值。

读使能信号REN与时钟信号CK转变为高电平同步地转变为高电平。第一使能信号REDN1在读使能信号REN转变为高电平时转变为高电平。

当第一使能信号REDN1被输入钳位电路11a时，第一使能信号REDN1被输入选择切换电路13的选择端子(SEL)。当第一使能信号REDN1具有高电平时，DQS线DQSL经由电阻器R1被耦接到并钳位到地电势。

当第一使能信号REDN1被输入钳位电路11b时，开关SW2的接通/关断控制由该第一使能信号REDN1执行。当第一使能信号REDN1具有高电平时，开关SW2导通并且DQS线DQSL经由电阻器R3被钳位到地电势。

第二使能信号REDN2在从读使能信号REN转变为高电平起的单个时钟(时段t5)之后转变为高电平。时钟计数器电路25在第二使能信号REDN2转变为高电平时开始对时钟信号CK的上升沿计数。当在DQS信号的高电平时段期间检测到时钟信号转变为高电平时，电平检测电路24将控制信号JDG设置为高电平。在图9中，时段t6从读使能信号REN转变为高电平时起到控制信号JDG转变为高电平时。时钟计数器电路25在控制信号JDG转变为高电平时结束对时钟信号的上升沿的计数。时钟计数器电路25计数出的值被输出作为延迟值信号DN。

在图9中，时钟计数器电路25计数了时钟信号CK的四个上升沿。定时信息指示通过从时段t6的时间减去时钟信号CK的单个时钟的时间(时段t5)而获得的时间。因此，延迟值信号DN的值为四。定时电路23在控制信号JDG转变为高电平时将第二使能信号REDN2设为低电平。

现在描述根据第二实施例的数据选通信号检测电路1b的读取。图10是第二实施例中的读取操作的时序图。在读取操作中，训练使能信号TEN处于禁用状态。在该时段期间，定时电路23处于操作暂停状态。因此，即使读使能信号REN转变为高电平，第一使能信号REDN1和第二使能信号REDN2也保持低电平。以相同方式，电平检测电路24处于操作暂停状态。因此，无论DQS信号是否转变为高电平，控制信号JDG被维持低电平。在训练操作期间存储在延迟电路22中的延迟值信号DN被保持。

读使能信号REN在从控制器200发出数据读取命令之前具有低电平。因此，DQS线DQSL未被驱动并且处于高阻抗状态。

在图10中，从DDR-SDRAM 400的读取操作在从控制器200发出数据读取命令并且读使能信号REN转变为高电平时开始。读使能信号REN被输入延迟电路22。延迟电路22利用在训练操作期间存储的延迟时间来延迟读使能信号REN。因此，读使能信号REN转变为高电平的定时也根据延迟时间被延迟。在图10中，延迟时间为4，其与在训练操作期间从电平检测电路24输出的延迟值信号DN相对应。

延迟电路22测量从读使能信号REN转变为高电平时起的与延迟值信号DN相对应的延迟时间t7。在图10中，当时钟信号CK的上升沿被计数四次时，延迟时间t7结束。这使得门控信号GEN转变到高电平。

延迟时间是在训练操作中测得的延迟值信号DN的值，并且是通过从如下时间中减去与时钟信号CK的单个时钟相对应的时间而获得的：从读使能信号REN转变为高电平到DQS信号转变为高电平的时间。因此，在读取操作期间门控信号GEN转变为高电平的定时是在训练操作期间DQS信号转变为高电平之后时钟信号CL转变为高电平的定时(图9中时段t6的结束定时)之前时钟信号CK的一个时钟时。

时钟信号CK的周期是DQS信号的切换周期的一半。因此，DQS信号具有高电平的时段与时钟信号CK的一个周期相对应。因此，从门控信号GEN转变为高电平并开始门控操作时起到DQS信号结束前导时段并转变为高电平时为止的时段t8最大为在DQS信号的切换启动之前与时钟信号CK的一个时钟相对应的时间。

结果，用于开始门控操作的定时在前导时段t9的后一半中。即使操作特性通常可能由于制造误差以及诸如使用温度和工作电源电压之类的使用条件而变化并且传播延迟时间变化，用于开始门控操作的定时也位于DQS信号的前导时段中。

当从控制器200输出的读使能信号REN转变为高电平之后，从DDR-SDRAM 400读取数据开始。当信号的传播延迟时间变化时，如果门控操作开始定时被固定，则门控操作可能在DQS线DQSL未被驱动的高阻抗状态中开始。用于开始门控操作的定时被设置在DQS信号具有低电平的前导时段中，以防止检索到高阻抗时段期间的DQS信号。

因此，设置用于开始门控操作的定时的训练操作在对DDR-SDRAM

400的读取操作之前被执行。在训练操作中，电平检测确定电路21检测从读使能信号REN转变为高电平之后时钟信号的一个时钟时起到第一个DQS信号转变为高电平时的时段。然后，电平检测确定电路21将与检测结果相对应的延迟值信号输出给延迟电路22。延迟值信号DN表示通过从如下时间中减去时钟信号CK的一个时钟的最大时间而获得的延迟值：从读使能信号REN转变为高电平到DQS信号转变为高电平的时间。延迟电路22存储由延迟值信号DN表示的延迟值。

因此，用于开始门控操作的定时被设置为这样的定时，即，从DQS信号转变为高电平的定时起最多DQS信号的切换周期之前的周期的一半。即，用于开始门控操作的定时被设在读取操作期间的前导时段中。

结果，即使信号的传播延迟时间变化，当在读取操作期间DQS线DQSL处于高阻抗状态时，门控操作不开始。因此，不会发生在高阻抗状态中由于噪声等而错误检测DQS线DQSL的逻辑电平。

当门控信号GEN在前导时段中转变为高电平时，在前导时段结束之后DQS信号转变为高电平时，DQS信号的切换信号可以准确地被检索到接口电路300中。

此外，延迟值是通过执行训练操作一次而存储的。因此，可以在随后的读取操作中在准确定时处执行门控操作。

在前面的描述中，钳位电路11a和11b中的切换控制被描述为在训练操作中由第一使能信号REDN1执行。然而，其它切换控制也可被执行。例如，在钳位电路11a和11b中，触发电路的Q输出端子被耦接到选择切换电路13以用于控制钳位电阻器R1或电阻器R3的连接，或者被耦接到SW2的控制线。读使能信号REN或第一使能信号REDN1被提供给除法电路的置位端子。与前导时段结束之后DQS信号到高电平的转变相对应的信号被提供给触发电路的复位端子。因此，触发电路根据读使能信号REN或第一使能信号REDN1的高电平转变，从Q输出端子输出高电平信号。此外，复位操作在DQS信号第一次转变为高电平时被执行，并且Q输出端子输出低电平信号。

在此配置中，钳位电路11a和11b在前导时段结束并且DQS信号到高电平的转变被检测到之后从DQS线DQSL断开耦接。因此，当数据从DDR-SDRAM 400被读取时钳位电路11a和11b在DQS信号的切换驱动中不会变为负载，并且从DDR-SDRAM 400对DQS线DQSL的驱动性能可以被维持。此外，因钳位电路11a和11b的连接而产生的漏电流被减小，并且训练操作期间的电流消耗不会增加。

如上面详细描述的，在本申请的配置中，数据选通信号的信号电平转变不会在数据选通信号处于高阻抗状态时被错误地检测。这防止了对读数据信号的错误检索并且允许从存储器稳定地读取数据。

在第一实施例中，钳位电路11被布置在DQS线DQSL中，以便在读操作中将DQS线DQSL钳位到地电势。因此，不会以不希望的方式使DQS线DQSL维持高阻抗状态，并且由于噪声等而在DQS线DQSL中生成的不希望边缘不会被检测到。DQS信号不会被错误检测，并且错误的DQ信号不会被检索到。

被图示为第一示例至第三示例的钳位电路11都是简单电路。这减小了包括数据选通信号检测电路1的存储器接口电路300的电路规模。控制器200的钳位控制通过利用读使能信号REN或第一使能信号REDN1执行切换操作就足够了，因此不需要复杂的控制。

在第二实施例中，用于设置门控操作的开始定时的训练操作在对DDR-SDRAM 400的读操作之前被执行。通过从与如下时段相对应的时钟信号CK的时钟数中减去一个时钟来获得延迟值(延迟值信号DN)：从读使能信号REN转变为高电平到DQS信号转变为高电平的时段。延迟电路22存储延迟值信号DN的值。因此，用于开始门控操作的定时可被设置在前导时段中。此外，通过执行训练操作一次来存储延迟值。因此，可以在随后的读取操作中在准确定时处执行门控操作。其它效果和优点与第一实施例的类似。

本领域技术人员应当清楚，前述实施例可以用不脱离本发明的精神或范围的许多其它形式来实施。具体地，应当明白，前述实施例可以用以下形式来实施。

前述实施例可被用在采用差分时钟的存储器设备中，差分时钟使用DQS信号作为数据选通信号和BDQS信号，BDQS信号的相位与DQS信号相差180°。在此情况中，用于输出BDQS信号的BDQS线BDQSL通过钳位电路11被钳位到电源电压VDD。

电平检测电路24可以与时钟信号CK异步地操作，只要其是能够检测DQS信号到高电平的转变的电路即可。在此情况中，电平检测电路24在检测到DQS信号的上升沿时将控制信号JDG设为高电平。时钟计数器电路25在控制信号JDG转变为高电平时结束对时钟信号CK的上升沿的计数。与第二实施例相比，延迟值信号DN的值小“1”。有两种方法可用来校正这种减小。在第一方法中，向时钟计数器电路25的初始值加“1”。在此情况中，时钟计数器电路25从初始值“1”开始计数。在第二方法中，当将延迟值信号DN的值存储在延迟电路22中时向该延迟值信号DN的值加“1”。在第二实施例中，显然还可采用其他方法，只要门控操作在前导时段期间开始即可。

DDR-SDRAM 400是存储器的一个示例，读使能信号REN是数据读取命令的一个示例，DQS信号是数据选通信号的一个示例，低电平是第一逻辑电平的一个示例，高电平是第二逻辑电平的一个示例，数据信号检索电路2是检测电路的一个示例，电平检测确定电路21是定时电路的一个示例，并且与门电路10和DLL电路12形成门控电路的一个示例。

在此所阐述的所有示例和条件语言希望用于教导的目的，以辅助读者理解本发明和由发明人为了深化技术所贡献的概念，并且被构造为既不限于这些具体阐述的示例和条件，也不限于与显示本发明的优势和劣势有关的说明书中的这些示例的组织。虽然已详细描述了实施例，但是应当明白，可以在不脱离本发明的精神和范围的情况下对其做出各种改变、替代和变更。

相关申请的交叉引用

本申请基于2010年12月27日提交的在先日本专利申请No.2010-289410并要求其优先权益，该申请的全部内容通过引用被结合于此。

Claims (11)

1.一种存储器接口电路，包括：

门控电路，该门控电路根据数据读取命令来开始检测数据选通信号的逻辑电平；

钳位电路，该钳位电路在所述数据读取命令被发出之后将所述数据选通信号钳位到第一逻辑电平；以及

检测电路，该检测电路根据所述数据读取命令来检测被存储器驱动的所述数据选通信号的逻辑电平，其中

所述门控电路包括接收所述数据读取命令的第一输入端子和接收所述数据选通信号的第二输入端子，以及

所述钳位电路被耦接到所述门控电路的所述第二输入端子以将所述数据选通信号钳位到所述第一逻辑电平，

所述存储器接口电路还包括：

定时电路，该定时电路测量从在训练时段中所述数据读取命令被发出时到所述数据选通信号从所述第一逻辑电平转变为第二逻辑电平时的时间；以及

延迟电路，该延迟电路保存延迟时间，所述延迟时间比由所述定时电路测得的所述时间短给定的时间，其中

所述定时电路和所述延迟电路响应于在所述训练时段中发出的所述数据读取命令而操作，以及

当所述门控电路根据所述数据读取命令执行数据读取操作时，所述门控电路根据所述延迟时间来开始检测所述数据选通信号的逻辑电平。

2.根据权利要求1所述的存储器接口电路，其中，所述给定的时间比在所述数据选通信号在所述数据读取操作中被切换的时段之前所述数据选通信号被驱动为所述第一逻辑电平的时段短。

3.根据权利要求1或2所述的存储器接口电路，其中，所述钳位电路根据所述数据读取命令来开始钳位操作。

4.根据权利要求3所述的存储器接口电路，其中，所述门控电路在所述钳位电路开始钳位操作之后开始检测所述数据选通信号的逻辑电平。

5.根据权利要求4所述的存储器接口电路，其中，所述钳位电路响应于检测到所述数据选通信号从所述第一逻辑电平转变为第二逻辑电平而取消所述钳位操作。

6.根据权利要求1或2所述的存储器接口电路，其中，所述钳位电路包括开关，该开关响应于所述数据读取命令将所述数据选通信号钳位到所述第一逻辑电平。

7.根据权利要求1所述的存储器接口电路，其中，所述定时电路在所述训练时段中通过训练使能信号被使能并且在所述数据读取操作中通过所述训练使能信号被禁用。

8.根据权利要求1所述的存储器接口电路，其中

所述定时电路包括

定时电路，该定时电路从所述数据读取命令生成第一使能信号和第二使能信号，以及

时钟计数器电路，该时钟计数器电路基于所述第二使能信号和时钟信号来测量所述延迟时间，其中

所述钳位电路根据所述第一使能信号将所述选通信号钳位到所述第一逻辑电平。

9.根据权利要求8所述的存储器接口电路，其中，所述第二使能信号被从所述第一使能信号起延迟所述给定的时间。

10.一种存储器接口方法，包括：

通过钳位电路在数据读取命令被发出之后将数据选通信号钳位到第一逻辑电平；以及

通过门控电路根据所述数据读取命令来开始检测被存储器驱动的所述数据选通信号的逻辑电平，其中

所述门控电路包括接收所述数据读取命令的第一输入端子和接收所述数据选通信号的第二输入端子，以及

所述钳位电路被耦接到所述门控电路的所述第二输入端子以将所述数据选通信号钳位到所述第一逻辑电平，

所述存储器接口方法还包括：

通过定时电路测量从在训练时段中所述数据读取命令被发出时到所述数据选通信号从所述第一逻辑电平转变为第二逻辑电平时的时间；

通过延迟电路保存延迟时间，所述延迟时间比由所述定时电路测得的所述时间短给定的时间；

通过所述门控电路当根据所述数据读取命令执行数据读取操作时，根据所述延迟时间来开始检测所述数据选通信号的逻辑电平，其中

所述定时电路和所述延迟电路响应于在所述训练时段中发出的所述数据读取命令而操作，并且

所述给定的时间比在所述数据选通信号在所述数据读取操作中被切换的时段之前所述数据选通信号被驱动为所述第一逻辑电平的时段短。

11.一种电子设备，包括：

控制器；

存储器；以及

被布置在所述控制器与所述存储器之间的存储器接口单元，其中所述存储器接口单元根据来自所述控制器的命令来访问所述存储器并且包括

门控电路，该门控电路根据来自所述控制器的数据读取命令来开始检测数据选通信号的逻辑电平，

钳位电路，该钳位电路在所述数据读取命令被发出之后将所述数据选通信号钳位到第一逻辑电平，以及

检测电路，该检测电路根据所述数据读取命令来检测被所述存储器驱动的所述数据选通信号的逻辑电平，其中

所述门控电路包括接收所述数据读取命令的第一输入端子和接收所述数据选通信号的第二输入端子，以及

所述钳位电路被耦接到所述门控电路的所述第二输入端子以将所述数据选通信号钳位到所述第一逻辑电平，

所述存储器接口单元还包括：

定时电路，该定时电路测量从所述控制器在训练时段中发出所述数据读取命令时到所述数据选通信号从所述第一逻辑电平转变为第二逻辑电平时的时间，以及

延迟电路，该延迟电路保存延迟时间，所述延迟时间比由所述定时电路测得的所述时间短给定的时间，其中

所述定时电路和所述延迟电路响应于在所述训练时段中发出的所述数据读取命令而操作，以及

当所述门控电路根据所述数据读取命令执行数据读取操作时，所述门控电路根据所述延迟时间来开始检测所述数据选通信号的逻辑电平。