JP5277299B2 - Multilane transmission method and system - Google Patents
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Abstract
Description
本発明は、マルチレーン伝送方法及びシステムに係り、特に、単一の信号を複数のレーンによって伝送するマルチレーン伝送方法及びシステムに関する。 The present invention relates to a multilane transmission method and system, and more particularly, to a multilane transmission method and system for transmitting a single signal through a plurality of lanes.
インターネットトラフィックの急増により基幹系ネットワークの大容量化が求められている。基幹系ネットワークを支える光伝送システムはこれまでにビットレートの高速化と波長多重技術によって大容量化を図ってきた。具体的には、ビットレートが2.5Gb/s、10Gb/sそして40Gb/sと高速化され、それらの信号がさらに波長多重されて、例えば、10Gb/s×80波長=800Gb/s,40Gb/s×40波長=1.6Tb/sもの大容量の光伝送システムが実現されてきている。さらに今後は100Gイーサネット(登録商標)などの100Gb/s級のクライアント信号の出現により1波長あたり100Gb/sを超えるような伝送システムが必要になるものと考えられる。 Due to the rapid increase in Internet traffic, there is a need to increase the capacity of backbone networks. The optical transmission systems that support backbone networks have so far achieved higher capacities by increasing the bit rate and wavelength multiplexing technology. Specifically, the bit rate is increased to 2.5 Gb / s, 10 Gb / s, and 40 Gb / s, and these signals are further wavelength-multiplexed, for example, 10 Gb / s × 80 wavelengths = 800 Gb / s, 40 Gb. An optical transmission system having a large capacity of / s × 40 wavelengths = 1.6 Tb / s has been realized. Furthermore, it is considered that a transmission system exceeding 100 Gb / s per wavelength will be required in the future due to the appearance of 100 Gb / s class client signals such as 100 G Ethernet (registered trademark).
1波長あたり100Gb/sを超える伝送システムを実現するためには、その高速動作ゆえに技術的な難しさが存在する。例えば、従来から用いられていたNRZやRZなどの高速変調方式では、100Gb/sを超える動作が難しかったり、伝送信号の劣化が大きくなったりすることから、光の強度だけではなく位相なども用いたより高度な変調方式の研究開発が進んでいる。 In order to realize a transmission system exceeding 100 Gb / s per wavelength, there are technical difficulties due to its high-speed operation. For example, in conventional high-speed modulation schemes such as NRZ and RZ, operation exceeding 100 Gb / s is difficult and transmission signal deterioration becomes large. Therefore, not only light intensity but also phase and the like are used. Research and development of more advanced modulation systems is progressing.
具体的には、DQPSK(Differential Quadrature Phase Shift Keying)変調方式や、DP‐QPSK(Dual Polarization - Quadrature Phase Shift Keying)変調方式といった多値変調技術や偏波多重技術などを用いることで光/電子デバイスへ要求される動作速度を緩和することなどが検討されている。このような変調方式を用いた場合、単一の信号が1波長内の複数の物理レーンで伝送されている、と見ることができる。例えば、112Gb/s DP−QPSKの場合、
(1)X偏波I(in-phase)チャネル;
(2)X偏波Q(quadrature-phase)チャネル;
(3)Y偏波Iチャネル;
(4)Y偏波Qチャネル;
の4つの28Gb/sの物理レーンが1波長で伝送されている、と見ることができる。
Specifically, optical / electronic devices using multi-level modulation technology such as DQPSK (Differential Quadrature Phase Shift Keying) modulation method and DP-QPSK (Dual Polarization-Quadrature Phase Shift Keying) modulation method, polarization multiplexing technology, etc. Reducing the operating speed required for the system has been studied. When such a modulation method is used, it can be seen that a single signal is transmitted in a plurality of physical lanes within one wavelength. For example, in the case of 112 Gb / s DP-QPSK,
(1) X polarization I (in-phase) channel;
(2) X polarization Q (quadrature-phase) channel;
(3) Y polarization I channel;
(4) Y polarization Q channel;
It can be seen that four 28 Gb / s physical lanes are transmitted at one wavelength.
このような伝送システムの例を図29に示す。同図に示す伝送システムは、送信側の伝送装置10と受信側の伝送装置20が光ファイバ30で接続されており、送信側の伝送装置10は、複数の送信部111〜11Nと当該送信部111〜11Nからの伝送信号を多重化する波長多重部12から構成されている。受信側の伝送装置20は、光ファイバ30を介して入力された伝送信号(波長)を分離する波長分離部21と、複数の受信部221〜22Nから構成されている。各送信部11は、フレーマ部111、FEC符号化部112、分配部113を有し、各受信部22は、結合部221、FEC復号化部222、フレーマ部223を有し、分配部113と結合部221の間で、複数レーンで信号が伝送されている。
An example of such a transmission system is shown in FIG. In the transmission system shown in the figure, a
このように単一の信号が複数レーンで伝送されている場合、送信部11の分配部113では単一の信号を複数に分配する必要があり、受信部22の結合部221では複数レーンの信号を結合して単一の信号に戻す処理が必要となる。その際、受信側では各レーンの伝送遅延の違いにより、レーン間にスキューが生じる。また、偏波の回転などによってレーンの入れ替わりなどが生じる可能性もある。その様子を図30に示す。その結果、受信側の結合部221には複数レーンに対するレーン識別機能、スキュー検出機能が必要となる。
In this way, when a single signal is transmitted in multiple lanes, the
レーン識別機能、スキュー検出機能を実現する技術としては、ITU−T勧告G.709(OTNインタフェース)Amendment3のAnnex Cで規定されるOTU3やOTU4信号を40Gイーサネット、100Gイーサネットのモジュール(これらのイーサネットモジュールはマルチレーン伝送)で伝送する方式を流用することが出来る。これは、図31に示すOTUフレームの先頭領域(FAS:frame alignment signal)を目印とし、OTUフレームを図32に示すように16バイト毎のブロックに分割して、その後、OTU4の場合は20の論理レーンにそれらのブロックを分配することでマルチレーン伝送を可能にする。図33に示すように、複数のレーンへのブロック分配は1フレームごとに分配の開始レーンを変えることで各論理レーンにFASが出現するようにする。実際にレーン識別、スキュー検出に用いるオーバヘッドを図34に示す。固定のビットパターンが格納されているFAS OH byte3〜5を確認することによって各チャネルはフレームの先頭位置を認識する。さらにFAS OH byte6には、送信側の分配部113で0〜239までの240個の番号を順番に付して各論理レーンに分配する。
As a technology for realizing the lane identification function and the skew detection function, ITU-T Recommendation G. 709 (OTN interface) A method of transmitting OTU3 and OTU4 signals defined in Annex C of
例えば、
・論理レーン0にFAS OH byte 6="0";
・論理レーン1にFAS OH byte 6="1";
・論理レーン2にFAS OH byte 6="2";
・
・
・論理レーン19にFAS OH byte 6="19";
その次は、再び論理レーン0に戻り
・論理レーン0にFAS OH byte 6="20";
・論理レーン1にFAS OH byte 6="21";
・論理レーン2にFAS OH byte 6="22";
・
・
・論理レーン19にFAS OH byte 6="39";
のように付与する。239まで番号を付与するとその次は再び0に戻る。
For example,
-FAS
-FAS
-FAS
・
・
-FAS
Next, return to
-FAS
-FAS
・
・
-FAS
Grant as follows. If a number is assigned up to 239, then it returns to 0 again.
受信側では各論理レーンごと受け取ったFAS OH byte 6の値を論理レーン数20で割り算した余りが各論理レーンを識別する番号となる。
On the receiving side, the remainder obtained by dividing the value of
付与する番号の個数が論理レーン数20の倍数である240個(付与する番号としては0〜239)であるため、上述の例では例えば論理レーン0は余りが常に0、論理レーン1は余りが常に1、などとなり、他の論理レーンとの区別が可能となる。これまでの説明でフレーム先頭位置の識別と論理レーンの識別が可能になったが、FAS OH byte 6とMFASの値を組み合わせて、他の論理レーンと比較することでスキューの検出が可能になる。なおFAS OH byte 6とMFASの値を組み合わせて用いるのはスキューの検出範囲を拡大するためである。
Since the number of numbers to be assigned is 240 which is a multiple of the number of logical lanes 20 (0 to 239 as the number to be assigned), in the above example, for example,
以上述べた方法はOTUフレーム(OTU3もしくはOTU4)を40GbEもしくは100GbEのモジュールを用いて短距離伝送する用途に用いるために規定されたものであるが、イーサネットモジュールを用いないOTU3やOTU4のマルチレーン伝送にも流用することが考えられる。 The method described above is specified for use in short-distance transmission of OTU frames (OTU3 or OTU4) using 40GbE or 100GbE modules, but OTU3 or OTU4 multilane transmission without using Ethernet modules. It is conceivable to divert it.
しかしながら、上記のG.709 Amendment 3, Annex Cを用いて100 Gb/s超のマルチレーン伝送を実現しようとした場合にいくつかの問題が生じる。
However, some problems arise when trying to realize multi-lane transmission exceeding 100 Gb / s using the above G.709
まず第一に、100 Gb/sを超える伝送信号の受信においては、従来の単純な直接検波方式からデジタルコヒーレント受信方式といったデジタル信号処理技術を駆使した方式へ移行しようとしている。当該方式は伝送されて著しく劣化した信号をデジタル信号処理によって復元することが可能になるなど、優れた特徴を持っている。 First of all, in the reception of transmission signals exceeding 100 Gb / s, we are going to shift from the conventional simple direct detection method to a method using a digital signal processing technique such as a digital coherent reception method. This method has an excellent feature such that it is possible to restore a signal that has been transmitted and significantly deteriorated by digital signal processing.
しかしながら、デジタル信号処理は複数の物理レーンを介して伝送され結合されたのちに処理が施されることになるため、結合部ではデジタル信号処理を行なう前の符号誤り率(BER)の悪い信号(例えばBER = 10-2)を受信することとなる。図29で説明すると、デジタルコヒーレント受信方式ではデジタル信号処理がFEC復号化部222の直前もしくは直後で行なわれ結合部よりも前に来ることはないので、デジタル信号処理や誤り訂正前の劣悪なBERを持つ信号を結合部221は受信することとなる。そのような劣悪なBERにおいてもレーン識別、スキュー検出を滞りなく実現することが必要となるが、G.709 Amendment 3, Annex Cに規定されている方式は、イーサネットモジュールを流用したOTU3、OTU4信号の短距離伝送を前提にしているため、BERが劣悪な状況での動作は考慮されていない。
However, since digital signal processing is performed after being transmitted and combined through a plurality of physical lanes, a signal with a low code error rate (BER) before digital signal processing is performed at the combining unit ( For example, BER = 10 −2 ) is received. Referring to FIG. 29, in the digital coherent reception method, the digital signal processing is performed immediately before or after the
G.709 Amendment 3, Annex Cで規定される方法は、112G OTU4信号を100Gイーサネットモジュールで伝送する場合には、20論理レーンを使用する規定になっている。 20論理レーンの信号を4物理レーンからなる伝送信号で伝送する際には5論理レーンをビット多重(5:1)して4つの信号を生成し、各信号をそれぞれの物理レーンで伝送する。受信側では受信した4つの物理レーンの信号をまずそれぞれビット分離(1:5)して20論理レーンを復元し、その後、20論理レーンの信号に対してレーン識別とスキュー検出を行なう。この際、エラー耐性が低いためBERが劣悪な状況においては正常な動作ができない。
The method defined in G.709
ここでBERが劣悪な状況における動作についての特性を示す数値計算結果を示す。マルチレーン伝送における結合部の動作は2つに大別することができる。一方は各論理レーンにおいてデータの区切りの目印となるFASを見つける「フレーム同期」であり、他方は複数ある論理レーンのうち自レーンが何番目の論理レーンであるかを識別する「論理レーン識別」である。フレーム同期と論理レーン識別についてITU−Tで規定されている状態遷移を図35に示す。フレーム同期についてはIF(In−frame)状態とOOF(Out−of−frame)状態の2つの状態が規定されており、OOF状態においてFAS6バイトのうち4バイトを2フレーム連続で検出するとIF状態に遷移する。一方、IF状態においてはFASの3〜5バイト目を毎フレーム確認して5フレーム連続でビットパターンが一致しないとOOFに状態遷移する。論理レーン識別についてはOLA(Out−of−lane−alignment)状態とILA(In−lane−alignment)状態の2つの状態が規定されており、OLA状態で整合性のあるレーン識別ができるとILA状態に遷移し、ILA状態で整合性のあるレーン識別ができないとOLA状態に遷移する。すべての論理レーンがフレーム同期して、論理レーン識別ができると、それぞれの論理レーンが他の論理レーンと時間的にどれだけずれているかを検知すること、すなわちスキュー検出が可能となる。
Here, a numerical calculation result indicating characteristics of the operation in a situation where the BER is inferior is shown. The operation of the coupling unit in multilane transmission can be roughly divided into two. One is “frame synchronization” for finding a FAS as a data delimiter in each logical lane, and the other is “logical lane identification” for identifying which logical lane is the self lane among a plurality of logical lanes. It is. FIG. 35 shows state transitions defined by ITU-T for frame synchronization and logical lane identification. For frame synchronization, two states, IF (In-frame) state and OOF (Out-of-frame) state, are defined. If 4 bytes of
図36はフレーム同期特性を示したものである。横軸には結合部へ入力される信号の符号誤り率、縦軸には時間(フレーム数)を示す。さらにパラメータとして後方保護段数を2〜5までの範囲で変化させている。なお後方保護段数Mとは、フレーム同期外れ状態においてフレーム同期パターン照合の結果、M回連続一致を検出したときにフレーム同期状態に遷移することを意味する。フレーム同期はできるだけ速やかにフレーム同期状態に遷移することが望ましい。この図において、OTNに規定される後方保護段数2の場合の特性を見てみると、例えばBER=10−3のときにはフレーム同期確立に要するフレーム数は後方保護段数とほぼ同じ2であるが、BER=3×10−2のときにはおよそ10フレーム、BER=5×10−2のときにはおよそ30フレームもの同期確立時間を要することとなる。図37はフレーム同期状態にあるときにフレーム同期が外れるまでの時間を示したものである。横軸には結合部へ入力される信号の符号誤り率、縦軸には時間(フレーム数)を示す。さらにパラメータとして前方保護段数を1、3、5、…、15の範囲で変化させている。なお前方保護段数Nとは、フレーム同期状態においてフレーム同期パターン照合の結果、N回連続不一致を検出したときにフレーム同期外れ状態に遷移することを意味する。図37に示す特性はできるだけフレーム同期状態が維持されることが望ましいので、縦軸の時間(フレーム数)が大きな値であるほど良好な特性ということができる。標準規格で規定されている前方保護段数5の特性を見てみると、例えばBER=10−3のときにはおよそ1x108フレームで同期が外れ、BER=10−2のときにはおよそ2000フレームで同期が外れる。20論理レーンの場合は、各論理レーンのフレーム周期はおよそ20マイクロ秒になるので、上記のフレーム数はそれぞれ30分と40ミリ秒に対応することになり極めて短時間でフレーム同期外れが生じてしまう。 FIG. 36 shows the frame synchronization characteristics. The horizontal axis represents the code error rate of the signal input to the combining unit, and the vertical axis represents time (number of frames). Further, the number of rear protection steps is changed as a parameter in the range of 2 to 5. Note that the backward protection stage number M means transition to the frame synchronization state when the frame synchronization pattern matching is detected M times as a result of the frame synchronization pattern matching in the frame synchronization loss state. It is desirable for the frame synchronization to transition to the frame synchronization state as soon as possible. In this figure, looking at the characteristics in the case of 2 backward protection levels defined in OTN, for example, when BER = 10 −3 , the number of frames required for establishing frame synchronization is almost the same 2 as the number of backward protection levels. When BER = 3 × 10 −2 , approximately 10 frames are required, and when BER = 5 × 10 −2 , approximately 30 frames of synchronization establishment time are required. FIG. 37 shows the time until the frame synchronization is lost in the frame synchronization state. The horizontal axis represents the code error rate of the signal input to the combining unit, and the vertical axis represents time (number of frames). Further, the number of forward protection steps is changed as a parameter in the range of 1, 3, 5,. Note that the forward protection stage number N means that the frame synchronization state transitions to the out-of-frame synchronization state when N-time consecutive mismatches are detected as a result of the frame synchronization pattern matching. Since it is desirable that the characteristics shown in FIG. 37 be maintained in a frame synchronization state as much as possible, it can be said that the larger the time (number of frames) on the vertical axis, the better the characteristics. Looking at the characteristics of the number of forward protection stages 5 defined in the standard, for example, when BER = 10 −3 , synchronization is lost at about 1 × 10 8 frames, and when BER = 10 −2 , synchronization is lost at about 2000 frames. . In the case of 20 logical lanes, the frame period of each logical lane is approximately 20 microseconds, so the above frame numbers correspond to 30 minutes and 40 milliseconds, respectively, and frame synchronization is lost in a very short time. End up.
次にレーン識別特性を示す。図38はOTU4伝送で利用される20論理レーンの場合のレーン識別が確立するまでの時間を示したものである。図39は20論理レーンの場合のレーン識別が外れるまでの時間を示したものである。速やかにレーン識別を確立し、稀にしかレーン識別が外れないという特性が望ましい。本数値計算においてはレーン識別においても保護段数をパラメータとして変化させている。標準規格は前方および後方保護段数が1の場合に相当する。その場合の特性を読み取るとレーン識別確立に要するフレーム数はBER=10−2のときでおよそ20〜30フレーム、BER=2×10−2のときには100フレーム以上を要する。一方、レーン識別外れはBER=10−3のときは数フレームでレーン識別が外れてしまう。BERが良好な場合(例えばBER=10−12)では、ほぼ1フレームでレーン識別を確立し、一度レーン識別が確立するとほとんど外れないという特性を持つことを踏まえると、BERが劣悪な状況においては、レーン識別確立ははるかに多くの時間を要し、レーン識別が確立してもレーン識別外れが瞬時に生じてしまうなど、とても実用に耐えうる特性とは言えない。 Next, lane identification characteristics are shown. FIG. 38 shows the time until lane identification is established in the case of 20 logical lanes used in OTU4 transmission. FIG. 39 shows the time until the lane identification is removed in the case of 20 logical lanes. It is desirable that the lane identification is quickly established and the lane identification is rarely missed. In this numerical calculation, the number of protection steps is also changed as a parameter in lane identification. The standard corresponds to the case where the number of front and rear protection stages is one. The number of frames required for establishing characteristics Reading the lane identification of cases take more than 100 frames when approximately 20-30 frames, the BER = 2 × 10 -2 when the BER = 10 -2. On the other hand, when BER = 10 −3 , lane identification is lost in several frames. In the case where the BER is good (for example, BER = 10 −12 ), in the situation where the BER is inferior, considering that the lane identification is established in almost one frame, and once the lane identification is established, it is hardly deviated. Establishing the lane identification takes much more time, and even if the lane identification is established, the lane identification failure occurs instantaneously, and thus it cannot be said that the characteristics can withstand practical use.
なお、「物理レーン」と「論理レーン」について補足すると、物理レーンはハードウェア構成や伝送方式によって定まるレーンを指し、論理レーンはスキュー検出やレーン識別を行なう際のレーンを指している。例えば、G.709 Amendment 3, Annex Cで規定されるOTU4信号の100GbEモジュールを用いた伝送においては、物理レーン数は使用する100GbEモジュールにより異なるが、10物理レーンと4物理レーンが考えられる。論理レーン数は20となっている。
Note that “physical lane” and “logical lane” will be supplemented. A physical lane indicates a lane determined by a hardware configuration and a transmission method, and a logical lane indicates a lane used for skew detection and lane identification. For example, in transmission using a 100 GbE module of an OTU4 signal specified in G.709
第二に、100 Gb/sを超える伝送を行なう場合、伝送における各種劣化要因(例えば、波長分散、偏波モード分散、など)が伝送信号に与える影響が従来の10Gb/sや40Gb/sの伝送に比べ非常に大きくなる。そのような状況においても伝送距離を従来と同等に保つために、より高い誤り訂正能力を持つ誤り訂正符号(FEC)を用いることが考えられる。G.709で規定される標準FECの冗長度は6.7%であり、OTUフレーム構造は、この冗長度をもとにして決められている。またG.709 Amendment 3,Annex Cで規定されるマルチチャネル伝送も図32や図33で示したように当該冗長度をもとにしたフレーム構造を前提に規定されている。
Second, when transmission exceeding 100 Gb / s is performed, the influence of various degradation factors in transmission (for example, chromatic dispersion, polarization mode dispersion, etc.) on the transmission signal is 10 Gb / s or 40 Gb / s. Very large compared to transmission. Even in such a situation, it is conceivable to use an error correction code (FEC) having a higher error correction capability in order to keep the transmission distance equal to the conventional one. The redundancy of standard FEC specified in G.709 is 6.7%, and the OTU frame structure is determined based on this redundancy. Also, multi-channel transmission defined by G.709
そのため、例えば20%や30%などといった標準以外の冗長度のFECを用いる場合には、OTUフレーム構造が標準とは異なるものとなるので、G.709 Amendment 3, Annex Cで規定される方法をそのまま適用することはできない。
Therefore, for example, when using a non-standard redundancy FEC such as 20% or 30%, the OTU frame structure is different from the standard. Therefore, the method specified in G.709
本発明は、上記の点に鑑みなされたもので、デジタルコヒーレント受信技術などを用いた際に想定される10-2といったBERが劣悪な領域においても正常にレーン識別やスキュー検出が可能となるエラー耐性の高いマルチレーン伝送を可能にし、さらにG.709標準以外の冗長度のFECを用いた信号を複数レーンで伝送することを可能にするマルチレーン伝送方法及びシステムを提供することを目的とする。 The present invention has been made in view of the above points, and an error that enables normal lane identification and skew detection even in an area where the BER is inferior, such as 10 −2 , assumed when using digital coherent reception technology. An object of the present invention is to provide a multilane transmission method and system that enable multi-lane transmission with high tolerance, and further enable transmission of signals using FEC with a redundancy other than G.709 standard in multiple lanes. .
本発明(請求項1)は、OTUフレーム(OTUkもしくはOTUkV)を用いた単一の信号を複数の物理レーンによって伝送する送信側装置及び受信したフレームを結合する受信側装置を有するマルチレーン伝送システムにおけるマルチレーン伝送方法であって、
マルチレーン伝送システムは、
送信側装置において、
フレーム同期に用いるビット列もしくはレーン識別に用いるビット列、もしくは、その両方に対して、オーバヘッド領域を用いて誤り訂正符号を付加し、
受信側装置において、
OTUフレームにおけるフレーム同期に用いるビット列もしくは、レーン識別に用いるビット列もしくはその両方に対して、送信側装置で付加した誤り訂正符号を用いて誤り訂正を行うエラー訂正ステップを行う。
The present invention (Claim 1) is a multi-lane transmission system having a transmission side apparatus for transmitting a single signal using an OTU frame (OTUk or OTUkV) by a plurality of physical lanes and a reception side apparatus for combining received frames. A multilane transmission method in
Multilane transmission system
In the sending device:
An error correction code is added to the bit string used for frame synchronization or the bit string used for lane identification, or both using an overhead area,
In the receiving device:
An error correction step is performed in which error correction is performed on the bit string used for frame synchronization in the OTU frame and / or the bit string used for lane identification using the error correction code added by the transmission side apparatus.
また、本発明(請求項2)は、送信側装置において、
誤り訂正符号の冗長度が標準の冗長度である6.7%以外である場合に、論理レーン数と4の最小公倍数に4を掛け算した値、すなわち「LCM(論理レーン数,4)×4」コラム単位でOTUフレームのコラム数を減少もしくは増加させ、
フレームの16バイトを1ブロックとして複数の論理レーンに分配し、該論理レーンを物理レーンに割り当てて伝送する。
Further, the present invention (Claim 2) is a transmission-side apparatus,
When the redundancy of the error correction code is other than the standard redundancy of 6.7%, a value obtained by multiplying the number of logical lanes and the least common multiple of 4 by 4, ie, “LCM (number of logical lanes, 4) × 4” ”Decrease or increase the number of columns in the OTU frame per column,
The 16 bytes of the frame are distributed as a block to a plurality of logical lanes, and the logical lanes are allocated to the physical lanes for transmission.
また、本発明(請求項3)は、物理レーン数を4とし、論理レーン数を4とする。 In the present invention (claim 3), the number of physical lanes is four and the number of logical lanes is four.
図1は、本発明の原理構成図である。 FIG. 1 is a principle configuration diagram of the present invention.
本発明(請求項4)は、OTUフレーム(OTUkもしくはOTUkV)を用いた単一の信号を複数の物理レーンによって伝送する送信側装置及び、受信したフレームを結合する受信側装置と、を有するマルチレーン伝送システムであって、
送信側装置に、フレーム同期に用いるビット列もしくはレーン識別に用いるビット列、もしくは、その両方に対して、オーバヘッド領域を用いて誤り訂正符号を付加するエラー訂正符号化手段311と、
受信側装置に、OTUフレームにおけるフレーム同期に用いるビット列もしくは、レーン識別に用いるビット列もしくはその両方に対して、送信側装置で付加した誤り訂正符号を用いて誤り訂正を行うエラー訂正復号化手段412と、を設ける。
According to the present invention (Claim 4), there is provided a multi-side including a transmitting side device that transmits a single signal using an OTU frame (OTUk or OTUkV) through a plurality of physical lanes, and a receiving side device that combines received frames. A lane transmission system,
An error correction encoding means 311 for adding an error correction code to the transmission side apparatus using an overhead region for a bit string used for frame synchronization or a bit string used for lane identification, or both;
An error correction decoding means 412 for performing error correction on the receiving side apparatus using the error correction code added by the transmitting side apparatus to the bit string used for frame synchronization in the OTU frame and / or the bit string used for lane identification; Are provided.
また、本発明(請求項5)は、送信側装置において、
誤り訂正符号の冗長度が標準の冗長度である6.7%以外である場合に、論理レーン数と4の最小公倍数に4を掛け算した値、すなわち「LCM(論理レーン数,4)×4」コラム単位でOTUフレームのコラム数を減少もしくは増加させ、符号化手段に出力するフレーム生成手段301と、
符号化手段302から入力された冗長度を付与されたフレームの16バイトを1ブロックとして複数の論理レーンに分配し、該論理レーンを物理レーンに割り当てて伝送する分配手段303を有する。
Further, the present invention (Claim 5) is a transmission-side apparatus,
When the redundancy of the error correction code is other than the standard redundancy of 6.7%, a value obtained by multiplying the number of logical lanes and the least common multiple of 4 by 4, ie, “LCM (number of logical lanes, 4) × 4” A
Distributing means 303 is provided that distributes 16 bytes of a frame provided with redundancy input from the encoding means 302 to a plurality of logical lanes as one block, and assigns the logical lanes to physical lanes for transmission.
また、本発明(請求項6)は、物理レーン数を4とし、論理レーン数を4とする。 According to the present invention (claim 6), the number of physical lanes is four and the number of logical lanes is four.
本発明の特徴は、BERが劣悪な状況においてもマルチレーン伝送を可能にするために、単一の信号を送受信部で複数のレーンに分配及び結合する伝送方式において、分配手段303内のエラー訂正符号化手段331におけるレーン識別とスキュー検出に用いるビット列に対する誤り訂正符号の付加と結合手段401内のエラー訂正復号化手段412における当該誤り訂正符号を用いたエラー訂正、結合手段401内のビットパターン照合手段411におけるレーン識別とスキュー検出に用いるビット列においてOTN勧告で規定されるより少ないビット数を使用するビットパターン照合、結合手段401内のエラー許容手段413におけるレーン識別とスキュー検出に用いるビット列に対するビットエラー許容、のいずれか1つ以上を用いてエラー耐性を高める。また、標準以外の冗長度のFECを使用できるようにするためにOTUフレーム構造を拡張する。16バイトごとに各レーンへ信号を分配することを可能にするためOTUフレームを「LCM(論理レーン数,4)×4」コラム単位で減少もしくは増加させる(LCMは最小公倍数を意味する)。コラム数の増減単位が上記のコラム単位になるので、FECとして使用しない半端な領域が生じることがあるが、そのような領域にはスタッフを挿入する。
The feature of the present invention is that error correction in the
また、OTU4もしくはOTU4V伝送時にはエラー耐性を高めるために4論理レーンを用いる構成にする。従来技術では論理レーン数が多いためにエラー耐性が課題となっていた。 In addition, a configuration using four logical lanes is provided in order to increase error tolerance during OTU4 or OTU4V transmission. In the prior art, error tolerance has been a problem due to the large number of logical lanes.
上記のように本発明によれば、単一の信号を送受信部で複数のレーンに分配及び結合する伝送方式において、レーン識別とスキュー検出に用いるFASやMFASに対して使用するビット数を削減したビットパターン照合やビットエラー許容やビットエラー訂正を施すことでBERが劣悪な状況においても正常に動作させることが可能となる。また、OTUフレーム長を「LCM(論理レーン数,4)×4」(LCMは最小公倍数を意味する)コラム単位で増減させることで、標準で規定される冗長度以外の誤り訂正符号を用いた場合でも、単一信号の複数レーンへの分配が可能となる。また、OTU4もしくはOTU4Vのマルチレーン伝送の場合には、論理レーン数を標準の20ではなく4にすることにより、より広いBER範囲での正常動作を可能とする。 As described above, according to the present invention, the number of bits used for FAS and MFAS used for lane identification and skew detection is reduced in a transmission method in which a single signal is distributed and combined in a plurality of lanes by a transmitting and receiving unit. By performing bit pattern verification, bit error tolerance, and bit error correction, it is possible to operate normally even in a situation where the BER is poor. In addition, an error correction code other than the redundancy specified in the standard was used by increasing / decreasing the OTU frame length by “LCM (number of logical lanes, 4) × 4” (LCM means the least common multiple) column unit. Even in this case, a single signal can be distributed to a plurality of lanes. Further, in the case of multi-lane transmission of OTU4 or OTU4V, normal operation in a wider BER range is possible by setting the number of logical lanes to 4 instead of the standard 20.
以下、図面と共に本発明の実施の形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[第1の実施の形態]
本発明の伝送システムの構成は、前述の図29の伝送装置10、20と同様であるが、送信部、受信部の機能が異なる。
[First Embodiment]
The configuration of the transmission system of the present invention is the same as that of the
本実施の形態では、OTUフレームを用いた単一の信号を複数の物理レーンによって伝送する伝送システムにおいて、OTUフレームを論理レーン数と4の最小公倍数に4を掛け算した値、すなわち「LCM(論理レーン数,4)×4」コラム単位でOTUフレームのコラム数を増加もしくは減少させ、FECの冗長度を変える場合を説明する。ただし、LCM(X,Y)はXとYの最小公倍数を示す。 In the present embodiment, in a transmission system in which a single signal using an OTU frame is transmitted by a plurality of physical lanes, the value obtained by multiplying the number of logical lanes and the least common multiple of 4 by four, that is, “LCM (logical The case of changing the FEC redundancy by increasing or decreasing the number of columns of the OTU frame in units of lanes, 4) × 4 ”columns will be described. However, LCM (X, Y) indicates the least common multiple of X and Y.
なお、以下では、標準の冗長度、標準のFECを含むOTUフレームは、OTUkと呼ぶ。また、冗長度やFECの種類が標準でないものをOTUkV(V:vender specific)と呼ぶ。 Hereinafter, an OTU frame including standard redundancy and standard FEC is referred to as OTUk. A non-standard redundancy or FEC type is called OTUkV (V: vender specific).
図2は、本発明の第1の実施の形態における伝送装置の構成を示す。図2に示す送信側の装置(送信部)300は、フレーマ部301、FEC符号化部302、分配部303から構成され、受信側の装置(受信部)400は、結合部401、FEC復号化部402、フレーマ部403から構成される。
FIG. 2 shows the configuration of the transmission apparatus according to the first embodiment of the present invention. 2 includes a
送信部300のフレーマ部301では、フレーム変更機能311を有し、当該フレーム変更機能311にて、誤り訂正符号の冗長度が標準の冗長度である6.7%以外である場合に、OTUフレームのコラム数を「LCM(論理レーン数,4)×4」コラム単位で減少もしくは増加させる。FEC符号化部302では、フレーマ部301で変更された冗長度によりフレームの符号化を行う。分配部303は、16バイトを1ブロックとして複数の論理レーンに分配するものであり、レーン識別とスキュー検出に用いるビット列に対する誤り訂正符号を付加するエラー訂正符号化部331を有する。
The
受信部400の結合部401は、複数のレーンで伝送されたフレームを結合するものであり、ビットパターン照合部411、エラー訂正復号化部412、エラー許容部413を有する。FEC復号化部402は、フレームに設定された冗長度に基づいて復号化を行う。フレーマ部403は、復号化されたフレームを処理する。
The combining
なお、エラー訂正符号化部331、ビットパターン照合部411、エラー訂正復号化部412、エラー許容部413の詳細については、以降の実施の形態にて後述する。
Details of the error
図3は、本発明の第1の実施の形態におけるG.709標準以外の冗長度のFECを使用可能にする拡張したOTUフレーム構造である。尚、同図において、"FAS"は「frame alignment signal」であり、"OH"は「overhead」である。標準のFECの冗長度は3824コラムに対して256コラムの冗長部(3825コラムから4080コラム)を付加する256/3824=6.7%冗長度である。100 Gb/s超の伝送においてはより強力な誤り訂正性能を実現するために標準とは異なる20%程度の冗長度のFECを用いることが検討されている。FEC符号化部302が標準以外の冗長度のFECを用いる際に、フレーマ部301(フレーム変更機能311)において、FECコラム数を「LCM(論理レーン数,4)×4」コラム単位で減少もしくは増加させることで、分配部303は、OTUフレームを16バイト単位に過不足なく分割でき、また複数の論理レーンに均等に分配することが可能になる。「LCM(論理レーン数,4)×4」コラム単位でのコラムの追加になるので、FECとして使用しない半端な領域が生じることがあるが、そのような領域にはスタッフaを挿入する。
FIG. 3 shows an extended OTU frame structure that enables use of FEC with a redundancy other than the G.709 standard in the first embodiment of the present invention. In the figure, “FAS” is “frame alignment signal” and “OH” is “overhead”. The standard FEC redundancy is 256/3824 = 6.7% redundancy adding 256 columns redundancy (3825 to 4080 columns) to 3824 columns. In transmissions exceeding 100 Gb / s, in order to realize stronger error correction performance, it is considered to use FEC having a redundancy of about 20% different from the standard. When the
コラムの増減単位である「LCM(論理レーン数,4)×4」について説明する。データを16バイト単位に複数の論理レーンに分配する場合、16バイトのブロック数が論理レーン数の倍数である必要がある。またOTUのフレーム構造は4行で構成されるので4の倍数である必要もある。よってブロック数の増減単位はLCM(論理レーン数、4)となる。増減するバイト数は1ブロックが16バイトであるので、「LCM(論理レーン数、4)×16」バイトとなる。このバイト数に対応するコラム数はOTUフレームの行数4で割り算をして「LCM(論理レーン数、4)×4」コラムとなる。このような単位でコラム数を増減させるとOTUフレームを16バイト単位に過不足なく分割でき、また複数の論理レーンに均等に分配することが可能になる。 “LCM (number of logical lanes, 4) × 4”, which is the unit of increase / decrease of the column, will be described. When distributing data to a plurality of logical lanes in units of 16 bytes, the number of blocks of 16 bytes needs to be a multiple of the number of logical lanes. Further, since the frame structure of the OTU is composed of 4 rows, it needs to be a multiple of 4. Therefore, the increase / decrease unit of the number of blocks is LCM (number of logical lanes, 4). Since the number of bytes to be increased or decreased is 16 bytes for one block, it is “LCM (number of logical lanes, 4) × 16” bytes. The number of columns corresponding to this number of bytes is divided by the number of rows in the OTU frame of 4 and becomes “LCM (number of logical lanes, 4) × 4” columns. When the number of columns is increased or decreased in such units, the OTU frame can be divided into 16-byte units without excess or deficiency, and can be evenly distributed to a plurality of logical lanes.
[第2の実施の形態]
図34は、G.709 Amendment 3, Annex Cで規定されているレーン識別とスキュー検出に用いるオーバヘッド(20論理レーンの場合)を示す。
[Second Embodiment]
FIG. 34 shows the overhead (in the case of 20 logical lanes) used for lane identification and skew detection defined in G.709
OTU4伝送において、G.709 Amendment 3, Annex Cに記載の方式をマルチレーン伝送に流用した場合、前述のように20論理レーンを用いることが考えられる。その際、レーン識別およびスキュー検出に用いるオーバヘッドは各論理レーンあたり図34に示した5バイトである。トータルでは20論理レーン×5バイト×8=800ビットとなる。デジタルコヒーレント伝送などで想定されるBER =10−2などのときにはこのビット中で数ビット(800×10−2=8)が誤る計算になる。このような状態になると、もはや正常なレーン識別、スキュー検出動作は困難となる。
In OTU4 transmission, when the method described in G.709
そのため、例えばDP-QPSK信号など4物理レーンの信号を想定し、4論理レーンを用いるようにすることでBERが劣悪な状況においても正常な動作を実現する。 Therefore, assuming a signal of 4 physical lanes such as a DP-QPSK signal, normal operation is realized even in a situation where the BER is poor by using 4 logical lanes.
図4は4論理レーンと20論理レーンの性能を比較した計算結果である。同図の横軸は伝送後に結合部401に入力される信号の符号誤り率を、縦軸はフレーム同期外れ(OOF: out-of-frame)もしくはレーン同期外れ(OLA: out of lane-alignment)の平均発生間隔を示す。また、後述する第3の実施の形態で述べているエラー許容ありの場合を図示している。エラー許容なしでもありであっても4論理レーンは20論理レーンと比較して格段に良好な性能を示している。
FIG. 4 is a calculation result comparing the performance of 4 logical lanes and 20 logical lanes. In the figure, the horizontal axis represents the code error rate of the signal input to the
図5は、本発明の第2の実施の形態における4論理レーン時にスキュー検出およびレーン識別に用いるオーバヘッドを示したものである。 FIG. 5 shows the overhead used for skew detection and lane identification in the case of four logical lanes in the second embodiment of the present invention.
20論理レーンのときとの違いはFAS OH byte 6を使用しない点である。20論理レーン時にFAS OH byte 6を使用していたのは、当該バイトは240フレーム(20の倍数)で1周期のカウンタとして用いて、受信側でその値を20で割り算することでその余りを論理レーン識別に用いるためであった。
The difference from the case of 20 logical lanes is that
これに対し、4論理レーン時にはMFAS(multi-frame alignment signal)(これは256フレームで1周期のカウンタ)をこの用途に使用することが可能となるため、FAS OH byte 6を使用する必要がない。以上のことから4論理レーン時にレーン識別およびスキュー検出に用いるオーバヘッドは各論理レーンあたり図5に示した4バイトとなる。トータルでは4論理レーン×4バイト×8=128ビットとなる。BER =10−2の時には当該オーバヘッドの誤り数は128×10−2=1.28ビットとなり、20論理レーンと比較して格段に誤り数を減らすことが可能となる。その結果、20論理レーンよりも4論理レーンの方がより広いBER範囲で正常動作可能となる.例えば4論理レーンをOTU4もしくはOTU4V伝送に適用するとレーン識別確立の特性は図6のようになり、レーン識別外れの特性は図7のようになる。それぞれ20論理レーンの場合の図面(図38,図39)と比較すると、4論理レーンの方が20論理レーンより格段に良好な特性、すなわち4論理レーンの方がより速やかにレーン識別確立し、一度レーン識別を確立するとより長い時間レーン識別状態を維持するという特性を持つことが分かる.
[第3の実施の形態]
本実施の形態では、図2に示す受信部400において、ビットエラーを許容する場合を説明する。
On the other hand, MFAS (multi-frame alignment signal) (this is a counter of one cycle with 256 frames) can be used for this purpose in 4 logical lanes, so there is no need to use
[Third Embodiment]
In the present embodiment, a case where a bit error is allowed in receiving
さらに劣悪なBER環境での動作を可能にするために、結合部401のエラー許容部413において、レーン識別およびスキュー検出に用いるオーバヘッドであるFASもしくはMFASもしくはその両方においてビットエラーを許容するようにする。FASは固定のビットパターンを持っており、FAS OH byte 3〜5はOA1(ビットパターン "1111 0110")、OA2(ビットパターン "0010 1000")と呼ばれる固定のビットパターンを格納することでフレームの先頭位置を示す。このFAS OH byteに対してnビットのビットエラーを許容することで正常動作範囲を広げることが可能となる。
In order to enable operation in a worse BER environment, the
一方、MFASは256個(0〜255)の番号を各フレームに付与する。4論理レーンで考えると、「論理レーン0」は、例えば、0, 4, 8, 12, … ,252という値を持ち、「論理レーン1」は1, 5, 9, 13, …, 253、「論理レーン2」は2, 6, 10, 14, … , 254、「論理レーン3」は3, 7, 11, 15, … , 255、という値を持つ。あるタイミングで各論理レーンの受信するMFASを見ると、例えば、論理レーン(0,1,2,3)=受信MFAS(8,9,10,11)という値を受信することとなる。このとき各論理レーンは自身のMFASの連続性(増分4)と、他の論理レーンとの整合性(連続した4つの値)ということから当該オーバヘッドにおけるnビットエラーを許容しても動作が可能となる場合がある。よってnビットエラー許容において正常動作範囲を広げる。
On the other hand, MFAS assigns 256 numbers (0 to 255) to each frame. Considering 4 logical lanes, “
また、フレーム同期外れやレーン識別外れに関して前方保護段数を必要に応じて併せて用いても良い。ビットエラー許容数nは想定される最悪のBER、エラーの種別(ランダム,バーストなど)、前方保護段数などをもとに設計される。以下、フレーム同期についてのビットエラー許容した場合の特性の数値計算結果を示す。1ビットエラー許容したときのフレーム同期確立特性を図8に、2ビットエラー許容したときのフレーム同期確立特性を図9にそれぞれ示す。図36がエラー許容しない場合の特性であることを踏まえるとエラー許容数を大きくするほど格段にフレーム同期確立に要するフレーム数が減少し良好な特性を持つことが分かる。ただしエラー許容数を増加させると誤ってフレーム同期をする確率が上昇するので動作が想定されるBERにおいて誤フレーム同期確率が十分に小さくするように設計する必要がある。次にフレーム同期外れの特性を図10(1ビットエラー許容)と図11(2ビットエラー許容)に示す。エラー許容しない場合の特性が図37に示す特性であることを踏まえると、フレーム同期外れ特性もエラー許容することでフレーム同期が外れるまでの平均時間を増加させることができ良好な特性を持つことが分かる。 In addition, the number of forward protection steps may be used together as necessary for out of frame synchronization or out of lane identification. The allowable bit error number n is designed based on the assumed worst BER, the type of error (random, burst, etc.), the number of forward protection stages, and the like. In the following, numerical calculation results of characteristics when bit error is allowed for frame synchronization will be shown. The frame synchronization establishment characteristics when a 1-bit error is allowed are shown in FIG. 8, and the frame synchronization establishment characteristics when a 2-bit error is allowed are shown in FIG. Considering that FIG. 36 shows the characteristics when no error is allowed, it can be seen that the number of frames required to establish frame synchronization is significantly reduced and the characteristics are improved as the error tolerance is increased. However, since the probability of erroneous frame synchronization increases when the error tolerance is increased, it is necessary to design the erroneous frame synchronization probability to be sufficiently small in the BER that is expected to operate. Next, the characteristics of loss of frame synchronization are shown in FIG. 10 (allow 1 bit error) and FIG. 11 (allow 2 bit error). Considering that the characteristics when the error is not allowed are the characteristics shown in FIG. 37, it is possible to increase the average time until the frame synchronization is lost by allowing the error of the frame synchronization loss as well. I understand.
[第4の実施の形態]
第3の実施の形態は図2に示す受信部400においてビットエラーを許容する例を示したが、さらに当該オーバヘッドのBER劣化に対する耐性を高めるために、本実施の形態では、結合部401のエラー訂正復号化部412において、スキュー検出およびレーン識別に用いるオーバヘッドであるFASもしくはMFASもしくはその両方のエラー訂正を行なう。分配部303のエラー訂正符号化部331では、エラー訂正を行なうためには冗長のビット列を付加する必要があるが、例えば、図12に示すOTUオーバヘッド内の未使用領域であるRES(1行,13−14コラム)や多様な用途に利用可能なGCC0(1行,11−12コラム)を用いることができる。
[Fourth Embodiment]
In the third embodiment, an example in which a bit error is allowed in the receiving
また、他にも図13に示すようにオーバヘッドの他の未使用領域など(2−4行に含まれるRESやGCC1, GCC2やEXPなど)を使用しても良い。ただし同じ論理レーンに分配される必要がある。これらの領域を用いて冗長ビットを付加して当該オーバヘッドのエラー訂正符号を付加することで劣悪なBER領域でも正常な動作が可能となる。 In addition, other unused areas such as overhead (RES, GCC1, GCC2, EXP, etc. included in line 2-4) may be used as shown in FIG. However, it must be distributed to the same logical lane. By using these areas and adding redundant bits and adding an error correction code for the overhead, normal operation is possible even in a poor BER area.
4論理レーンのときと20論理レーンのときのそれぞれのレーン識別特性の数値計算結果を以下に示す。4論理レーンの場合に1ビットエラー訂正したときのレーン識別確立の特性を図14に示す。エラー訂正しない場合の特性が図6であることを踏まえると、1ビットエラー訂正することで速やかなレーン識別が可能となることが分かる。4論理レーンで1ビットエラー訂正したときのレーン識別外れの特性を図15に、2ビットエラー訂正したときの特性を図16に示す。エラー訂正しない場合の特性が図7であることを踏まえると、エラー訂正をすることでレーン識別が外れるまでの時間を増加させることが可能となる。次に20論理レーンの場合の特性を示す。標準規格で規定される20論理レーンのレーン識別、スキュー検出にはFASの6バイト目とMFASが組み合わせて用いられるが、ここではエラー耐性を高めるためにFASの6バイト目のみをレーン識別、スキュー検出に用いることを考える。まず、FASの6バイト目のみを用いることでレーン識別に使用するビット数を低減させたときのレーン識別確立の特性を図17に示す。標準規格の特性は図38であることを踏まえると速やかなレーン識別を実現できることが分かる。次に使用するビット数の低減に加えてエラー訂正を用いた場合のレーン識別の特性を図18(1ビットエラー訂正)と図19(2ビットエラー訂正)に示す。エラー訂正数を増やすほど、さらに良好な特性を持つことが分かる。次に、レーン識別外れの特性を図20(FAS6バイト目のみを用いてレーン識別に使用するビット数を減らした場合)、図21(FAS6バイト目だけを用いさらに1ビットエラー訂正した場合)、図22(FAS6バイト目だけを用いさらに2ビットエラー訂正した場合)に示す。標準規定の特性を示した図39と比べるとレーン識別外れに至るまでの時間を増加させることができ、格段に良好な特性を持つことが分かる。 The numerical calculation results of the lane identification characteristics in the case of 4 logical lanes and 20 logical lanes are shown below. FIG. 14 shows the characteristics of lane identification establishment when a 1-bit error is corrected in the case of 4 logical lanes. Based on the fact that the characteristics when error correction is not performed are shown in FIG. 6, it can be understood that lane identification can be performed quickly by correcting 1 bit error. FIG. 15 shows the characteristics of lane discrepancy when 1-bit error is corrected in 4 logical lanes, and FIG. 16 shows characteristics when 2-bit error is corrected. Considering that the characteristics when error correction is not performed are shown in FIG. 7, it is possible to increase the time until lane identification is removed by performing error correction. Next, characteristics in the case of 20 logical lanes are shown. The FAS 6th byte and MFAS are used in combination for lane identification and skew detection of the 20 logical lanes defined in the standard, but here only the 6th byte of FAS is identified and skewed in order to improve error tolerance. Consider using it for detection. First, FIG. 17 shows the characteristics of lane identification establishment when the number of bits used for lane identification is reduced by using only the sixth byte of FAS. Based on the fact that the characteristics of the standard are shown in FIG. 38, it can be seen that rapid lane identification can be realized. Next, FIG. 18 (1-bit error correction) and FIG. 19 (2-bit error correction) show the characteristics of lane identification when error correction is used in addition to the reduction in the number of bits used. It can be seen that the higher the number of error corrections, the better the characteristics. Next, the characteristics of lane identification loss are shown in FIG. 20 (when only the FAS 6th byte is used to reduce the number of bits used for lane identification), FIG. 21 (when only the FAS 6th byte is used and 1 bit error correction is performed), FIG. 22 (when only the 6th byte of FAS is used and 2-bit error correction is performed) is shown. Compared with FIG. 39 showing the standard-defined characteristics, it is possible to increase the time until the lane identification is deviated, and it is understood that the characteristics are remarkably good.
エラー訂正の具体的な方法は、CRC符号やハミング符号やリードソロモン符号などを用いることができる。また多数決判定などを用いることも可能である。また用いるビット数の削減方法としては上記に例として示した20論理レーンの場合に標準規定がFAS6バイト目とMFASを組み合わせた16ビットを用いるものから、FAS6バイト目だけを用いて8ビットのみ用いる方法、さらに20論理レーンを識別することができる5ビットだけ(5ビットは32通りを表現できるため)を用いる方法、4論理レーンにおいてはMFASの2ビットのみを用いる方法、などが考えられる。これらの使用するビット数を削減することでビットエラーがそれらのビットで生じる確率を低減させることが可能となり良好な特性を実現することができる。さらに削減したビット数に対してエラー許容やエラー訂正を組み合わせて用いることでより良好な特性を実現することができる。(なお、使用ビット数の削減の詳細な例については第5の実施の形態として次に示す。)以上、エラー訂正符号やレーン識別に使用するビット数の削減方法を記したがこれに限るものではない。 As a specific method of error correction, a CRC code, a Hamming code, a Reed-Solomon code, or the like can be used. It is also possible to use majority decision. As a method of reducing the number of bits to be used, in the case of the 20 logical lanes shown above as an example, the standard specification uses 16 bits combining the FAS 6th byte and MFAS. For example, a method using only 5 bits that can identify 20 logical lanes (because 5 bits can represent 32 patterns), a method using only 2 bits of MFAS in 4 logical lanes, and the like can be considered. By reducing the number of bits used, it is possible to reduce the probability that a bit error will occur in those bits, and to realize good characteristics. Furthermore, better characteristics can be realized by using a combination of error tolerance and error correction for the reduced number of bits. (A detailed example of the reduction in the number of used bits will be described below as a fifth embodiment.) Although the method for reducing the number of bits used for error correction code and lane identification has been described above, the present invention is not limited to this. is not.
また、第3の実施の形態と第4の実施の形態を組み合わせて、例えばFASに対してはビットエラー許容、MFASに対してはビットエラー訂正を行なうなど、組み合わせて用いても良い。
[第5の実施の形態]
本実施の形態ではレーン識別に使用するビット数を標準の規定よりも短くしたビットパターン照合部411を使用する例を示す。図23には4論理レーン時のレーン識別に使用するビット数の削減例を、図24には20論理レーン時のレーン識別に使用するビット数の削減例をそれぞれ示す。4論理レーンのときは、標準規格ではMFASの8ビットを使用する規定になっているが、図23のようにMFASの7、8ビット目の2ビットだけを用いても(0、0)、(0、1)、(1、0)、(1、1)のように4種類を表現することができる。同様に20論理レーンのときは、標準規格ではFASの6バイト目とMFASを組み合わせて16ビットを用いる規定になっているが、図24のようにFAS6バイト目の4、5、6、7、8ビット目の5ビットだけを用いても(0、0、0、0、0)〜(1、0、0、1、1)の20通りを表現することができる。以上の番号を付与すると受信側でレーン識別が可能となる。
Further, the third embodiment and the fourth embodiment may be combined and used, for example, by allowing bit error for FAS and correcting bit error for MFAS.
[Fifth Embodiment]
In this embodiment, an example is shown in which a bit
レーン識別に使用するビット数を削減したときの効果をレーン識別外れ特性の数値計算によって示す。図25は4論理レーンのときに上述のように各レーンでMFASの2ビットのみを使用した際のレーン識別外れ特性を示したものである。使用ビット数の削減をしない場合の特性が図7であることを踏まえると、格段にレーン識別外れに至るまでの時間を増大させることが可能になる。図26は使用ビット数の削減とともに1ビットエラー訂正を行なった場合のレーン識別外れ特性を示す。さらに良好な特性を持つことが分かる。 The effect of reducing the number of bits used for lane identification is shown by numerical calculation of the lane identification loss characteristic. FIG. 25 shows the lane identification loss characteristics when only 2 bits of MFAS are used in each lane as described above in the case of 4 logical lanes. Considering that the characteristic when the number of used bits is not reduced is that shown in FIG. 7, it is possible to significantly increase the time until lane identification is lost. FIG. 26 shows the lane identification loss characteristics when the number of used bits is reduced and 1-bit error correction is performed. It can be seen that it has even better characteristics.
次に20論理レーンのときに各レーンでFAS6バイト目の5ビットのみを使用した際のレーン識別外れ特性を図27(エラー訂正等なし)と図28(1ビットエラー訂正)に示す。使用ビット数の削減をしない場合の特性が図39であることを踏まえると、格段にレーン識別外れに至るまでの時間を増大させることが可能になる。 Next, FIG. 27 (no error correction or the like) and FIG. 28 (1 bit error correction) show the lane identification loss characteristics when only 5 bits of the 6th FAS byte are used in each lane for 20 logical lanes. Considering that the characteristic when the number of used bits is not reduced is that shown in FIG. 39, it is possible to significantly increase the time until the lane identification is deviated.
レーン識別については保護段数を用いることができるが、例えば、レーン識別を確立する際の後方保護段数については、例えば、後方保護段数Mとした場合にレーン識別外れ状態においてすべてのレーンにおいて整合性のとれたレーン識別がM回できた際にレーン識別を確立すると考え、前方保護段数Nとした場合はレーン識別確立状態において整合性のとれたレーン識別がN回できないとレーン識別外れ状態に遷移するという方法が一例として考えられる。または、各レーンで受信するレーン番号(FAS6バイト目の値やMFASの値)は各レーンで一定の規則があるので、レーンごとに独立にレーン識別外れに保護段数を設定する方法も考えられる。例えば、前方保護段数Nとした場合に各レーンがそれぞれ独立に自レーンのレーン番号を確認し、N回連続して期待した値ではないときに当該レーンのレーン識別外れとし、いずれか一つのレーンでもレーン識別外れ状態になったときにレーン全体においてもレーン識別外れ状態に遷移するという方法も考えられる。このような保護段数の設定方法によってもビットエラー耐性が異なってくるので、想定されるBER領域を踏まえて設計する。 For the lane identification, the number of protection stages can be used. For example, regarding the number of backward protection stages when establishing the lane identification, for example, when the number of backward protection stages is M, the consistency of all lanes in the lane identification out-of-lane state. It is considered that the lane identification is established when the obtained lane identification is performed M times, and when the number of forward protection stages is N, the lane identification established state transitions to the lane identification loss state when the consistent lane identification cannot be performed N times. This method is considered as an example. Alternatively, since the lane number (the value of the sixth byte of FAS or the value of MFAS) received in each lane has a certain rule in each lane, a method of setting the protection stage number separately from the lane identification for each lane is also conceivable. For example, when the number of forward protection stages is N, each lane independently confirms the lane number of its own lane. However, a method of transitioning to the lane identification failure state also in the entire lane when the lane identification failure state occurs. Since the bit error tolerance varies depending on the method for setting the number of protection stages, the design is performed based on the assumed BER region.
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において種々変更・応用が可能である。 The present invention is not limited to the above-described embodiment, and various modifications and applications can be made within the scope of the claims.
10 伝送装置(送信側)
11 送信部
12 波長多重部
20 伝送装置(受信側)
21 波長分離部
22 受信部
30 光ファイバ
111 フレーマ部
112 FEC符号化部
113 分配部
221 結合部
222 FEC復号化部
223 フレーマ部
300 送信側装置、送信部
301 フレーム生成手段、フレーマ部
302 符号化手段、FEC符号化部
303 分配手段、分配部
311 フレーム変更機能
331 エラー訂正符号化手段、エラー訂正符号化部
400 受信側装置、受信部
401 結合手段、結合部
402 復号化手段、FEC復号化部
403 フレーム処理手段、フレーマ部
411 ビットパターン照合手段、ビットパターン照合部
412 エラー訂正復号化手段、エラー訂正復号部
413 エラー許容手段、エラー許容部
10 Transmission equipment (transmission side)
11
21
Claims (6)
前記マルチレーン伝送システムは、
前記送信側装置において、
フレーム同期に用いるビット列、もしくはレーン識別に用いるビット列、もしくはその両方に対して、オーバヘッド領域を用いて誤り訂正符号を付加し、
前記受信側装置において、
前記OTUフレームにおける前記フレーム同期に用いるビット列、もしくは前記レーン識別に用いるビット列、もしくはその両方に対して、前記送信側装置で付加した誤り訂正符号を用いて誤り訂正を行うエラー訂正ステップを行う
ことを特徴とするマルチレーン伝送方法。 A multilane transmission method in a multilane transmission system having a transmission side device that transmits a single signal using an OTU frame (OTUk or OTUkV) by a plurality of physical lanes and a reception side device that combines received frames,
The multilane transmission system includes:
In the transmission side device,
Bit sequence used for frame synchronization, Moshiku the bit sequence used in the lanes identified for both Moshiku Waso, adds an error correction code using the overhead area,
In the receiving device,
Bit sequence used for the frame synchronization in the OTU frame or the bit sequence used in the lane identification or to both thereof, to perform an error correction step of performing error correction using the error correction code added in the transmitting side apparatus A feature of a multi-lane transmission method.
誤り訂正符号の冗長度が標準の冗長度である6.7%以外である場合に、論理レーン数と4の最小公倍数に4を掛け算した値、すなわち「LCM(論理レーン数,4)×4」コラム単位でOTUフレームのコラム数を減少もしくは増加させ、
フレームの16バイトを1ブロックとして複数の論理レーンに分配し、該論理レーンを物理レーンに割り当てて伝送する
ことを特徴とする請求項1記載のマルチレーン伝送方法。 In the transmission side device,
When the redundancy of the error correction code is other than the standard redundancy of 6.7%, a value obtained by multiplying the number of logical lanes and the least common multiple of 4 by 4, ie, “LCM (number of logical lanes, 4) × 4” ”Decrease or increase the number of columns in the OTU frame per column,
The multi-lane transmission method according to claim 1, wherein 16 bytes of the frame are distributed as a block to a plurality of logical lanes, and the logical lanes are allocated to physical lanes for transmission.
ことを特徴とする請求項1または2記載のマルチレーン伝送方法。 The multilane transmission method according to claim 1 or 2, wherein the number of physical lanes is four and the number of logical lanes is four.
前記送信側装置に、フレーム同期に用いるビット列、もしくはレーン識別に用いるビット列、もしくはその両方に対して、オーバヘッド領域を用いて誤り訂正符号を付加するエラー訂正符号化手段と、
前記受信側装置に、前記OTUフレームにおける前記フレーム同期に用いるビット列、もしくは前記レーン識別に用いるビット列、もしくはその両方に対して、前記送信側装置で付加した誤り訂正符号を用いて誤り訂正を行うエラー訂正復号化手段と、
を設けたことを特徴とするマルチレーン伝送システム。 A multi-lane transmission system comprising: a transmission side device that transmits a single signal using an OTU frame (OTUk or OTUkV) through a plurality of physical lanes; and a reception side device that combines received frames.
The sending device, the bit sequence used in frame synchronization, Moshiku the bit sequence used in the lanes identified for both Moshiku Waso, error correction encoding means for adding an error correction code using the overhead area When,
The receiving device, error bit sequence used for the frame synchronization in the OTU frame or the bit sequence used in the lane identification or to both thereof, and performs error correction using the error correction code added in the transmitting side apparatus Correction decoding means;
A multi-lane transmission system characterized by comprising:
誤り訂正符号の冗長度が標準の冗長度である6.7%以外である場合に、論理レーン数と4の最小公倍数に4を掛け算した値、すなわち「LCM(論理レーン数,4)×4」コラム単位でOTUフレームのコラム数を減少もしくは増加させ、前記符号化手段に出力するフレーム生成手段と、
前記符号化手段から入力された冗長度を付与されたフレームの16バイトを1ブロックとして複数の論理レーンに分配し、該論理レーンを物理レーンに割り当てて伝送する分配手段を有する、
ことを特徴とする請求項4記載のマルチレーン伝送システム。 The transmitting device is:
When the redundancy of the error correction code is other than the standard redundancy of 6.7%, a value obtained by multiplying the number of logical lanes and the least common multiple of 4 by 4, ie, “LCM (number of logical lanes, 4) × 4” A frame generating means for decreasing or increasing the number of columns of the OTU frame per column and outputting to the encoding means;
Distributing means for distributing 16 bytes of a frame provided with redundancy input from the encoding means to a plurality of logical lanes as one block, and assigning the logical lanes to physical lanes for transmission.
The multi-lane transmission system according to claim 4.
ことを特徴とする請求項4または5記載のマルチレーン伝送システム。 The multilane transmission system according to claim 4 or 5, wherein the number of physical lanes is four and the number of logical lanes is four.
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