JP5275096B2 - 昇圧回路 - Google Patents
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Description
図1は、第1の実施形態に係る昇圧回路11を示している。図1において、複数のキャパシタC1,C2,C3…Cnの第1の電極と第1の電源Vddとの間には複数の第1のスイッチSW1が接続されている。また、複数のキャパシタC2…Cnの第2の電極と第2の電源Vss、例えば接地との間には複数の第2のスイッチSW2が接続されている。隣接するキャパシタの第1の電極と第2の電極の間には抵抗Rがそれぞれ接続されている。このため、複数のキャパシタC1…Cnは、複数の抵抗Rにより直列接続されている。この直列接続された複数のキャパシタの最終段のキャパシタCnの第1の電極から静電型アクチュエータ12の駆動電圧Voutが出力される。
このVB、CBでアクチュエータを駆動できる条件を考察する。この条件は、容量値CBに電圧VBが蓄積された状態から、スイッチを閉じてアクチュエータを駆動できる条件と等価である。
C:キャパシタ1つの容量
n:キャパシタの数
Vdd:昇圧回路への供給電圧
VPI:アクチュエータのプルイン電圧
CUP:アクチュエータのアップステート容量
この式(8)が1度のスイッチングによりアクチュエータ12を駆動するための昇圧回路のC、nの条件である。
上記第1の実施形態によれば、複数のキャパシタC1,C2,C3…Cnの第1の電極と第1の電源Vddとの間に複数の第1のスイッチSW1を接続し、複数のキャパシタC1…Cnの第2の電極と第2の電源Vssとの間に複数の第2のスイッチSW2を接続し、隣接するキャパシタの第1の電極と第2の電極の間にそれぞれ抵抗Rを接続している。このため、従来のように、隣接するキャパシタの第1の電極と第2の電極の間にそれぞれMOSトランジスタからなるスイッチを設けた場合のように、MOSトランジスタの閾値電圧による電圧低下の影響を除去することができる。さらに、MOSトランジスタのゲート電極を制御する電圧を生成する必要がない。したがって、回路構成を簡単化することが可能である。
上記第1の実施形態において、第1、第2のスイッチSW1、SW2は、それぞれMOSトランジスタにより構成されている場合について説明した。しかし、これに限定されるものではなく、第1、第2のスイッチSW1、SW2を例えばMEMSスイッチにより構成することも可能である。
図8は、第3の実施形態を示している。第3の実施形態において、複数の第1のスイッチSW1、第2のスイッチSW2は、高耐圧のNチャネルMOS(NMOS)トランジスタにより構成されている。各第1のスイッチSW1を構成するNMOSトランジスタのゲート電極はブースタ31の出力端にそれぞれ接続されている。これらブースタ31には、信号S1、S2…Skが供給されている。これらブースタ31は、同一の回路構成であり、信号S1、S2…Skに応じて、第1の電源Vdd+Vth(NMOSの閾値電圧)を発生する。この電圧は対応するNMOSトランジスタのゲート電極に供給される。
図9は、第4の実施形態を示している。前述したように、静電型アクチュエータ12は、駆動後は、駆動状態を保持するために高い電圧を必要としない。そこで、第4の実施形態は、図1に示す第1の昇圧回路(CP1)11とディクソン型の第2の昇圧回路(CP2)31とを用い、駆動時は第1の昇圧回路11を用いてアクチュエータ12を駆動し、駆動後は、ディクソン型の第2の昇圧回路31により、駆動状態を保持する構成としている。すなわち、例えば第2の昇圧回路31とアクチュエータ12の間にスイッチ32が設けられている。駆動時、スイッチ32はオフとされ、第1の昇圧回路11によりアクチュエータ12が駆動されると、スイッチ32がオンとされる。このため、第2の昇圧回路31がアクチュエータ12に接続される。このとき、第1の昇圧回路11をアクチュエータ12から切り離すことも可能である。尚、トランジスタ33は放電用のトランジスタであり、このトランジスタはスイッチ34を介してアクチュエータ12に接続されている。
Claims (4)
- 第1、第2の電極を有する複数のキャパシタと、
前記複数のキャパシタの第1の電極と第1の電源との間に接続された複数の第1のスイッチと、
前記複数のキャパシタの第2の電極と第2の電源との間に接続された複数の第2のスイッチと、
前記複数のキャパシタのうち1つのキャパシタの第1の電極と他のキャパシタの第2の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数のキャパシタのうち1つキャパシタの容量をC、キャパシタの数をn、前記第1の電源の電圧をVdd、アクチュエータのプルイン電圧をV PI 、アクチュエータのアップステート容量をC UP とした場合、次式
- 第1、第2の電極を有する複数のキャパシタと、
前記複数のキャパシタの第1の電極と第1の電源との間に接続された複数の第1のスイッチと、
前記複数のキャパシタの第2の電極と第2の電源との間に接続された複数の第2のスイッチと、
前記複数のキャパシタのうち1つのキャパシタの第1の電極と他のキャパシタの第2の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数の抵抗の抵抗値の下限は、それぞれの抵抗値をR、前記第1、第2のスイッチのオン抵抗をR SW とし、第1の電源をVddとし、n個のキャパシタ貫通電流の総量の下限をIlimとした場合、
- 第1、第2の電極を有する複数のキャパシタと、
前記複数のキャパシタの第1の電極と第1の電源との間に接続された複数の第1のスイッチと、
前記複数のキャパシタの第2の電極と第2の電源との間に接続された複数の第2のスイッチと、
前記複数のキャパシタのうち1つのキャパシタの第1の電極と他のキャパシタの第2の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数の抵抗の抵抗値の上限は、それぞれの抵抗値をR、前記キャパシタの寄生容量をC P とした場合、
- 第1、第2の電極を有する複数のキャパシタと、
前記複数のキャパシタの第1の電極と第1の電源との間に接続された複数の第1のスイッチと、
前記複数のキャパシタの第2の電極と第2の電源との間に接続された複数の第2のスイッチと、
前記複数のキャパシタのうち1つのキャパシタの第1の電極と他のキャパシタの第2の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数の第1のスイッチは、
絶縁膜上に設けられ前記複数のキャパシタの第1の電極にそれぞれ接続された複数の固定電極と、
前記第1の電源が供給される第1の端部と、接点としての複数の第2の端部を有し、前記絶縁膜上に前記第1の端部が固定され、前記複数の第2の端部が前記複数の固定電極にそれぞれ対応された可動電極と、
前記複数の固定電極と前記第1の端部との間に設けられ、前記可動電極を駆動する駆動電極と
を具備することを特徴とする昇圧回路。
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