JP5275096B2

JP5275096B2 - 昇圧回路

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Publication number: JP5275096B2
Application number: JP2009066638A
Authority: JP
Inventors: 民雄池橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-18
Filing date: 2009-03-18
Publication date: 2013-08-28
Anticipated expiration: 2029-03-18
Also published as: JP2010220442A; US8013667B2; US20100237929A1

Description

本発明は、電気部品、例えば静電型ＭＥＭＳ(Micro Electro Mechanical Systems)アクチュエータを駆動するための昇圧回路に関する。

ＭＥＭＳ技術を用いたＲＦ（高周波）−ＭＥＭＳ可変容量やＲＦ−ＭＥＭＳスイッチに適用される静電型アクチュエータが開発されている。この静電型アクチュエータは、スイッチングスピードが遅いという問題点がある。駆動電圧が２０Ｖ程度の静電型アクチュエータは、スイッチング時間が２０μｓｅｃ程度と遅い。このため、ＲＦ−ＭＥＭＳの適用範囲が狭められている。

静電型アクチュエータの駆動電圧は、半導体装置内に設けられた昇圧回路により生成される（例えば特許文献１参照）。静電型アクチュエータのスイッチング時間を短縮するには、駆動電圧を高くすればよいことが分かっている。しかし、半導体装置内の昇圧回路で高電圧を生成するには時間がかかる。このため、静電型アクチュエータのスイッチングに要する総時間を短縮することは困難である。また、高い電圧で静電型アクチュエータを駆動した場合、チャージングによるスティクションが増加し、不良が起きやすくなる。したがって、短時間で静電型アクチュエータを駆動するために必要な高電圧を生成でき、チャージングを起きにくくすることが望まれている。

特開２００４−１１２９４４号公報

本発明は、短時間で必要な高電圧を生成することが可能な昇圧回路を提供しようとするものである。

本発明の昇圧回路の態様は、第１、第２の電極を有する複数のキャパシタと、前記複数のキャパシタの第１の電極と第１の電源との間に接続された複数の第１のスイッチと、前記複数のキャパシタの第２の電極と第２の電源との間に接続された複数の第２のスイッチと、前記複数のキャパシタのうち１つのキャパシタの第１の電極と他のキャパシタの第２の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗とを具備し、前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、前記複数のキャパシタのうち１つキャパシタの容量をＣ、キャパシタの数をｎ、前記第１の電源の電圧をＶｄｄ、アクチュエータのプルイン電圧をＶ _ＰＩ、アクチュエータのアップステート容量をＣ _ＵＰとした場合、次式

が成立することを特徴とする。

本発明は、短時間で必要な高電圧を生成することが可能な昇圧回路を提供する。

第１の実施形態に係る昇圧回路を概略的に示す構成図。図１に示す回路を等価的に示す図。アクチュエータの駆動電圧を示す図。図３の関係を導くための条件を示す図。アクチュエータの駆動後の電圧を示す図。第２の実施形態を示す平面図。図６に示すVII−VII線に沿った断面図。第３の実施形態に係る昇圧回路を概略的に示す構成図。第４の実施形態に係る昇圧回路を概略的に示す構成図。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係る昇圧回路１１を示している。図１において、複数のキャパシタＣ１，Ｃ２，Ｃ３…Ｃｎの第１の電極と第１の電源Ｖｄｄとの間には複数の第１のスイッチＳＷ１が接続されている。また、複数のキャパシタＣ２…Ｃｎの第２の電極と第２の電源Ｖｓｓ、例えば接地との間には複数の第２のスイッチＳＷ２が接続されている。隣接するキャパシタの第１の電極と第２の電極の間には抵抗Ｒがそれぞれ接続されている。このため、複数のキャパシタＣ１…Ｃｎは、複数の抵抗Ｒにより直列接続されている。この直列接続された複数のキャパシタの最終段のキャパシタＣｎの第１の電極から静電型アクチュエータ１２の駆動電圧Ｖｏｕｔが出力される。

尚、図１において、キャパシタＣ１には、第２のスイッチＳＷ２を接続していないが、キャパシタＣ１に第２のスイッチＳＷ２を接続することも可能である。

静電型アクチュエータ１２は、例えば絶縁膜１２ａ上に形成された第１の電極１２ｂと、第１の電極１２ｂ上に形成された絶縁膜１２ｃと、絶縁膜１２ｃの上方に移動自在に設けられた第２の電極１２ｄと、弾性体１２ｅを有し、例えば第２の電極１２ｄに昇圧回路１１の出力電圧Ｖｏｕｔが供給される。昇圧回路１１と静電型アクチュエータ１２は、例えば同一基板上に形成される。

上記複数の抵抗Ｒの抵抗値は、それぞれ同一であり、例えば第１、第２のスイッチＳＷ１、ＳＷ２のオン抵抗より十分大きく設定され、さらに、抵抗Ｒと抵抗Ｒを構成する配線の寄生容量により規定される遅延時間が十分小さな値となるように設定される。抵抗Ｒの抵抗値については、後述する。

上記構成の昇圧回路１１は、キャパシタＣ１…Ｃｎの並列接続と、直列接続を１度だけ切り替えて静電型アクチュータ１２を駆動する。すなわち、先ず、第１、第２のスイッチＳＷ１、ＳＷ２がオンとされて、キャパシタＣ１…Ｃｎが並列接続される。この後、第１、第２のスイッチＳＷ１、ＳＷ２がオフとされて、キャパシタＣ１…Ｃｎが複数の抵抗Ｒにより直列接続される。これにより出力端から瞬時に高電圧を出力できる。このため、高速に静電型アクチュエータ１２をスイッチングすることができる。

次に、上記構成の昇圧回路１１により、静電型ＭＥＭＳアクチュエータ１２を駆動するための条件について説明する。

第１、第２のスイッチＳＷ１、ＳＷ２をオンとして複数のキャパシタＣ１…Ｃｎを並列接続とした後、第１、第２のスイッチＳＷ１、ＳＷ２をオフとして複数のキャパシタＣ１…Ｃｎを複数の抵抗Ｒを介して直列接続した状態において、ｎ個のキャパシタＣ１…Ｃｎ全体の等価的な容量をＣ_Ｂ、生成された高電圧をＶ_Ｂとする。各キャパシタＣ１…Ｃｎの容量値をＣとし、寄生容量Ｃ_Ｐを無視すると、これらの関係は次式のようになる。

Ｖ_Ｂ＝ｎＶｄｄ、Ｃ_Ｂ＝Ｃ／ｎ
このＶ_Ｂ、Ｃ_Ｂでアクチュエータを駆動できる条件を考察する。この条件は、容量値Ｃ_Ｂに電圧Ｖ_Ｂが蓄積された状態から、スイッチを閉じてアクチュエータを駆動できる条件と等価である。

図２は、図１に示す回路を等価的に示すものである。このように、アクチュエータ１２の電極間距離がｘのときのアクチュエータ容量をＣ_Ａ(ｘ)、寄生容量をＣ_Ｐとする。また、ｋは、ばね定数である。電極間に電位差が無い初期状態においてｘ＝ｇとなる。式（１）はエネルギー保存の関係を示し、式（２）は電荷保存の関係を示している。式（１）（２）において、抵抗Ｒ及びダンピングによるロスは無視している。式（１）、式（２）の保存式を解くと、式（３）を得る。

ここで、Ｃ_Ｂ＝Ｃ／ｎであるが、ｎが十分大きければＣ_Ｂ＜＜Ｃ_Ａ（ｘ）である。また、ｘ＝０とすると、式（３）は、次式（４）となる。

一方、アクチュエータ１２の駆動電圧（プルイン電圧）Ｖ_ＩＰは、式（５）で表させる。

ここで、Ｃ_ＵＰは、アクチュエータ１２がアップステート状態（非駆動時）の容量、ε_０は真空の誘電率、Ｓは電極の面積である。Ｃ_ＵＰは、式（６）のように表される。

式（５）を用いて式（４）を変形すると、式（７）となる。

上述したように、Ｖ_Ｂ＝ｎＶｄｄ、Ｃ_Ｂ＝Ｃ／ｎの関係を用いて式（７）を変形すると、式（８）となる。

ここで、
Ｃ：キャパシタ１つの容量
ｎ：キャパシタの数
Ｖｄｄ：昇圧回路への供給電圧
Ｖ_ＰＩ：アクチュエータのプルイン電圧
Ｃ_ＵＰ：アクチュエータのアップステート容量
この式（８）が１度のスイッチングによりアクチュエータ１２を駆動するための昇圧回路のＣ、ｎの条件である。

図３は、式（３）の関係を図示したものである。図４は、図３の関係を算出するために用いた条件を示している。図３より、アクチュエータ１２のばね定数がｋ＝５０Ｎ／ｍの場合、Ｖ_Ｂ＞３０Ｖであれば、スイッチを閉じた後、アクチュエータ１２の電極間ギャップをゼロとすることができる。すなわち、アクチュエータ１２を駆動できることが分かる。

なお、アクチュエータ１２が駆動された後（プルインした後）、アクチュエータ容量Ｃ_Ａ(ｘ)（＝Ｃ_Ａ（０））が増加する。このため、チャージシェアによりアクチュエータ１２に印加される電圧が減少する。

図５は、チャージシェアによりアクチュエータ１２に印加される電圧が減少する様子を示している。これは式（９）に基づくものである。

図５に示すように、例えばＣ_Ｂ＝１ｐＦの場合において、Ｖ_Ｂ＝５０Ｖでもプルインした後、アクチュエータ１２に印加される電圧は、１１Ｖとなる。したがって、本実施形態はチャージングを抑制できる。

次に、上記抵抗Ｒの抵抗値について説明する。１つの抵抗Ｒに関して、抵抗値の下限は、２つの要因に基づき決定される。第１の要因は、昇圧回路の段数を減らして効率を向上させることであり、第２の要因は、貫通電流の総量を低減させることである。

第１の要因としての昇圧回路の段数を減らして効率を向上させる場合、１つのキャパシタに印加される電位差ΔＶは、第１の電源Ｖｄｄの値に近いことが好ましい。このため、各スイッチＳＷ１〜ＳＷｎのオン抵抗をＲ_ＳＷ、抵抗Ｒの抵抗値をＲとすると、各キャパシタに印加される電位差ΔＶは、式（１０）に示すようになる。

ΔＶがＶｄｄの９０％以上であれば、実用上問題ない。これより抵抗値ＲとスイッチＳＷのオン抵抗Ｒ_ＳＷの関係は、式（１１）に示すようになる。

次に、抵抗値の下限を決定する第２の要因としての貫通電流の総量について説明する。抵抗Ｒの抵抗値が小さ過ぎると、第１の電源Ｖｄｄと第２の電源Ｖｓｓ間の貫通電流の総量が増加し、電源電圧が降下して回路の誤動作が生じることとなる。このため、昇圧回路の１段当りの貫通電流Ｉｔｈｒは、式（１２）に示す値である必要がある。

昇圧回路が誤動作を起こす貫通電流の総量の下限をＩｌｉｍとすると、ｎ個のキャパシタにより構成された昇圧回路の貫通電流が誤動作を起こさない条件は、式（１３）に示すようになる。

これより抵抗値Ｒの下限は、式（１４）に示すようになる。

以上をまとめると、抵抗値Ｒの下限は、式（１５）に示すようになる。

一方、抵抗値Ｒの上限値は、抵抗Ｒと寄生容量Ｃ_Ｐにより決定される時定数ＲＣで規定される。寄生容量Ｃ_Ｐは、抵抗Ｒを形成する例えばポリシリコン層により構成された配線の寄生容量である。ＭＥＭＳの駆動速度は、約１０μｓであるため、時定数ＲＣがこの１／１０以下であれば、実用上問題はない。これより、抵抗値Ｒの上限値は、式（１６）に示すようになる。

具体的には、例えば段数ｎ＝２０、Ｖｄｄ＝３Ｖ、Ｒ_ＳＷ＝１０００Ω、Ｉｌｉｍ＝１０ｍＡ、Ｃ_Ｐ＝２ｐＦとすると、抵抗値Ｒの下限値は１８ｋΩ、上限値は５００ｋΩとなる。したがって、抵抗値Ｒの範囲は、次のようになる。

１８ｋΩ ≦ Ｒ ≦ ５００ｋΩ
上記第１の実施形態によれば、複数のキャパシタＣ１，Ｃ２，Ｃ３…Ｃｎの第１の電極と第１の電源Ｖｄｄとの間に複数の第１のスイッチＳＷ１を接続し、複数のキャパシタＣ１…Ｃｎの第２の電極と第２の電源Ｖｓｓとの間に複数の第２のスイッチＳＷ２を接続し、隣接するキャパシタの第１の電極と第２の電極の間にそれぞれ抵抗Ｒを接続している。このため、従来のように、隣接するキャパシタの第１の電極と第２の電極の間にそれぞれＭＯＳトランジスタからなるスイッチを設けた場合のように、ＭＯＳトランジスタの閾値電圧による電圧低下の影響を除去することができる。さらに、ＭＯＳトランジスタのゲート電極を制御する電圧を生成する必要がない。したがって、回路構成を簡単化することが可能である。

しかも、抵抗値を最適化することにより、ＲＣ時定数による遅延を抑制して、高速にアクチュエータの駆動電圧を生成することができる。

また、第１の実施形態は、ディクソン（Dickson）型昇圧回路に比べて、キャパシタに無駄な電荷が蓄積されないため消費電力を低減できる。

（第２の実施形態）
上記第１の実施形態において、第１、第２のスイッチＳＷ１、ＳＷ２は、それぞれＭＯＳトランジスタにより構成されている場合について説明した。しかし、これに限定されるものではなく、第１、第２のスイッチＳＷ１、ＳＷ２を例えばＭＥＭＳスイッチにより構成することも可能である。

図６、図７は、第２の実施形態に適用されるＭＥＭＳスイッチの一例を示している。このＭＥＭＳスイッチは、図１に示す複数の第１のスイッチＳＷ１を構成している。第２のスイッチＳＷ２を構成するＭＥＭＳスイッチも図６、図７と同様の構成とされている。

図６、図７において、絶縁膜２１上には複数の導電膜により複数の固定電極２２が形成されている。これら固定電極２２と離間して絶縁膜２１上に導電膜２３が形成されている。この導電膜２３上に導電膜により形成された可動電極２４の一端が固定され、アンカーが形成されている。この可動電極２４の他端は、複数の接点２５を有している。これら接点２５は固定電極２２の上方に所定間隔離間して対向されている。また、これら接点２５の上には絶縁膜２６がそれぞれ形成されている。さらに、複数の固定電極２２と導電膜２３の間の絶縁膜２１上には導電膜により駆動電極２７が形成されている。複数の固定電極２２は複数のキャパシタＣ１，Ｃ２，Ｃ３…Ｃｎに接続され、可動電極２４は第１の電源Ｖｄｄに接続される。

上記構成において、駆動電極２７に０Ｖが印加されている場合、可動電極２４は、図６に示す位置にあり、複数の接点２５は、固定電極２２から離間している。このため、スイッチはオフ状態となっている。

また、駆動電極２７に高電圧が印加された場合、可動電極２４が駆動電極２７に静電的に引き付けられ、複数の接点２５が複数の固定電極２２に接触される。このため、スイッチはオン状態となる。駆動電極２７に対する高電圧の印加を切ると、可動電極２４はその弾性により図６に示す位置に復帰する。

第２の実施形態のように、複数の第１、第２のスイッチＳＷ１、ＳＷ２をＭＥＭＳスイッチにより構成した場合、２つのＭＥＭＳスイッチにより構成することができる。しかも、このＭＥＭＳスイッチは、直流電源を切り替えるスイッチであるため、接点２５と固定電極２２とのギャップが狭くてよい。したがって、動作速度を高速化することができる。

さらに、接点２５と固定電極２２との接触抵抗は、１０Ω程度であるため、ＭＯＳトランジスタによりスイッチを構成した場合のように、ＭＯＳトランジスタの閾値電圧による電圧の低下の影響を抑制できる。したがって、電源電圧を効率良くキャパシタに充電することができる。

また、第２の実施形態の場合、ＭＥＭＳチップにＭＯＳトランジスタを必要としないため、製造プロセスを簡易化できる。

（第３の実施形態）
図８は、第３の実施形態を示している。第３の実施形態において、複数の第１のスイッチＳＷ１、第２のスイッチＳＷ２は、高耐圧のＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより構成されている。各第１のスイッチＳＷ１を構成するＮＭＯＳトランジスタのゲート電極はブースタ３１の出力端にそれぞれ接続されている。これらブースタ３１には、信号Ｓ１、Ｓ２…Ｓｋが供給されている。これらブースタ３１は、同一の回路構成であり、信号Ｓ１、Ｓ２…Ｓｋに応じて、第１の電源Ｖｄｄ＋Ｖｔｈ（ＮＭＯＳの閾値電圧）を発生する。この電圧は対応するＮＭＯＳトランジスタのゲート電極に供給される。

また、第２のスイッチＳＷ２を構成するＮＭＯＳトランジスタのゲート電極には、信号Ｓ１、Ｓ２…Ｓｋ−１が供給されている。すなわち、キャパシタＣ２に接続されているＮＭＯＳトランジスタからキャパシタＣｎに接続されているＮＭＯＳトランジスタのゲート電極に対して、順次信号Ｓ１、Ｓ２…Ｓｋ−１が供給されている。

信号Ｓ１、Ｓ２…Ｓｋ−１、Ｓｋは、信号Ｓｋ、Ｓｋ−１…Ｓ２、Ｓ１の順にハイレベルとなる信号である。このため、先ず、キャパシタＣｎに接続された第１のスイッチＳＷ１を構成するＮＭＯＳトランジスタがオンとされ、次に、キャパシタＣｎに接続された第２のスイッチＳＷ２を構成するＭＯＳトランジスタと、キャパシタＣｎ−１（図示せぬ）に接続された第１のスイッチＳＷ１を構成するＮＭＯＳトランジスタがオンとされ、最後にキャパシタＣ２に接続された第２のスイッチＳＷを構成するＮＭＯＳトランジスタと、キャパシタＣ１に接続された第１のスイッチＳＷ１を構成するＮＭＯＳトランジスタがオンとされる。

第１、第２のスイッチＳＷ１、ＳＷ２を構成するＮＭＯＳトランジスタの動作タイミングは、上記信号Ｓ１、Ｓ２…Ｓｋ−１、Ｓｋによる制御に限定されるものではなく、第１、第２のスイッチＳＷ１、ＳＷ２を構成する全部のＮＭＯＳトランジスタを同時にオン、オフさせることも可能である。

上記第３の実施形態によれば、第１、第２のスイッチＳＷ１、ＳＷ２を高耐圧のＮＭＯＳにより構成し、第１のスイッチＳＷ１を構成するＮＭＯＳのゲート電極にブースタ３１からＶｄｄ＋Ｖｔｈを供給している。このため、第１のスイッチＳＷ１は、第１の電源ＶｄｄをＮＭＯＳの閾値電圧の影響を受けずに各キャパシタＣ１…Ｃｎに供給することができる。したがって、第３の実施形態の昇圧回路は、高速に高電圧を発生することができる。

（第４の実施形態）
図９は、第４の実施形態を示している。前述したように、静電型アクチュエータ１２は、駆動後は、駆動状態を保持するために高い電圧を必要としない。そこで、第４の実施形態は、図１に示す第１の昇圧回路（ＣＰ１）１１とディクソン型の第２の昇圧回路（ＣＰ２）３１とを用い、駆動時は第１の昇圧回路１１を用いてアクチュエータ１２を駆動し、駆動後は、ディクソン型の第２の昇圧回路３１により、駆動状態を保持する構成としている。すなわち、例えば第２の昇圧回路３１とアクチュエータ１２の間にスイッチ３２が設けられている。駆動時、スイッチ３２はオフとされ、第１の昇圧回路１１によりアクチュエータ１２が駆動されると、スイッチ３２がオンとされる。このため、第２の昇圧回路３１がアクチュエータ１２に接続される。このとき、第１の昇圧回路１１をアクチュエータ１２から切り離すことも可能である。尚、トランジスタ３３は放電用のトランジスタであり、このトランジスタはスイッチ３４を介してアクチュエータ１２に接続されている。

上記第４の実施形態によれば、アクチュータ１２の駆動時は、図１に示す昇圧回路と同様の構成の第１の昇圧回路１１により高速に高電圧を発生してアクチュータ１２を駆動し、駆動後は、第１の昇圧回路１１より低い電圧を発生する第２の昇圧回路３１により駆動状態を保持している。このため、アクチュータ１２の駆動後は、消費電極を低減することが可能である。

その他、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形可能なことは勿論である。

１１…昇圧回路、１２…アクチュエータ、Ｃ１…Ｃｎ…キャパシタ、ＳＷ１、ＳＷ２…第１、第２のスイッチ、Ｒ…抵抗、２２…固定電極、２４…可動電極、２７…駆動電極、３１…ブースタ。

Claims

第１、第２の電極を有する複数のキャパシタと、
前記複数のキャパシタの第１の電極と第１の電源との間に接続された複数の第１のスイッチと、
前記複数のキャパシタの第２の電極と第２の電源との間に接続された複数の第２のスイッチと、
前記複数のキャパシタのうち１つのキャパシタの第１の電極と他のキャパシタの第２の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数のキャパシタのうち１つキャパシタの容量をＣ、キャパシタの数をｎ、前記第１の電源の電圧をＶｄｄ、アクチュエータのプルイン電圧をＶ _ＰＩ、アクチュエータのアップステート容量をＣ _ＵＰとした場合、次式

が成立することを特徴とする昇圧回路。
第１、第２の電極を有する複数のキャパシタと、
前記複数のキャパシタの第１の電極と第１の電源との間に接続された複数の第１のスイッチと、
前記複数のキャパシタの第２の電極と第２の電源との間に接続された複数の第２のスイッチと、
前記複数のキャパシタのうち１つのキャパシタの第１の電極と他のキャパシタの第２の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数の抵抗の抵抗値の下限は、それぞれの抵抗値をＲ、前記第１、第２のスイッチのオン抵抗をＲ _ＳＷとし、第１の電源をＶｄｄとし、ｎ個のキャパシタ貫通電流の総量の下限をＩｌｉｍとした場合、

であることを特徴とする昇圧回路。
第１、第２の電極を有する複数のキャパシタと、
前記複数のキャパシタの第１の電極と第１の電源との間に接続された複数の第１のスイッチと、
前記複数のキャパシタの第２の電極と第２の電源との間に接続された複数の第２のスイッチと、
前記複数のキャパシタのうち１つのキャパシタの第１の電極と他のキャパシタの第２の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数の抵抗の抵抗値の上限は、それぞれの抵抗値をＲ、前記キャパシタの寄生容量をＣ _Ｐとした場合、

であることを特徴とする昇圧回路。
第１、第２の電極を有する複数のキャパシタと、
前記複数のキャパシタの第１の電極と第１の電源との間に接続された複数の第１のスイッチと、
前記複数のキャパシタの第２の電極と第２の電源との間に接続された複数の第２のスイッチと、
前記複数のキャパシタのうち１つのキャパシタの第１の電極と他のキャパシタの第２の電極の間に接続され、前記複数のキャパシタを直列接続する複数の抵抗と
を具備し、
前記直列接続された複数のキャパシタの最終段からアクチュエータを駆動するための電圧を出力し、
前記複数の第１のスイッチは、
絶縁膜上に設けられ前記複数のキャパシタの第１の電極にそれぞれ接続された複数の固定電極と、
前記第１の電源が供給される第１の端部と、接点としての複数の第２の端部を有し、前記絶縁膜上に前記第１の端部が固定され、前記複数の第２の端部が前記複数の固定電極にそれぞれ対応された可動電極と、
前記複数の固定電極と前記第１の端部との間に設けられ、前記可動電極を駆動する駆動電極と
を具備することを特徴とする昇圧回路。