JP5271126B2 - Charge pump circuit - Google Patents
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Abstract
Description
本発明は、直流電圧を所定の直流電圧に変換するＤＣ／ＤＣコンバータ回路に使用されるチャージポンプ回路に関する。 The present invention relates to a charge pump circuit used in a DC / DC converter circuit that converts a DC voltage into a predetermined DC voltage.
図１０に、従来のチャージポンプ回路の基本的な回路構成を示す。図１０に示す回路は、入力直流電圧Ｖｄｄを２倍に昇圧するチャージポンプ回路である。図１０に示すように、当該チャージポンプ回路は、昇圧コンデンサ１と、４つのスイッチ回路２〜５と、出力コンデンサ６と、第１及び第２のスイッチ回路２，３と第３及び第４のスイッチ回路４，５のオンオフの位相を反転させるインバータ回路６０を備えて構成される。第１のスイッチ回路２は、入力直流電圧Ｖｄｄの入力電圧ノードＶＤＤと昇圧コンデンサ１の一方端ＮＣ１の間に介装され、第２のスイッチ回路３は、接地電圧ＧＮＤ（０Ｖ）が供給される接地ノードＶＳＳと昇圧コンデンサ１の他方端ＮＣ２の間に介装され、第３のスイッチ回路４は、昇圧コンデンサ１の一方端ＮＣ１と出力ノードＯＵＴの間に介装され、第４のスイッチ回路５は、入力電圧ノードＶＤＤと昇圧コンデンサ１の他方端ＮＣ２の間に介装され、出力コンデンサは、出力ノードＯＵＴと入力電圧ノードＶＤＤの間に介装されている。第１及び第２のスイッチ回路２，３は、クロック入力端子ＮＣＬＫから入力する矩形波のクロック信号ＣＬＫによって駆動され、第３及び第４のスイッチ回路４，５は、インバータ回路６０から出力される反転クロック信号ＣＬＫＢによって駆動される。
FIG. 10 shows a basic circuit configuration of a conventional charge pump circuit. The circuit shown in FIG. 10 is a charge pump circuit that boosts the input DC voltage Vdd by a factor of two. As shown in FIG. 10, the charge pump circuit includes a boost capacitor 1, four
図１０に示すチャージポンプ回路における昇圧動作は以下のように実行される。即ち、第１及び第２のスイッチ回路２，３がオン状態で、第３及び第４のスイッチ回路４，５がオフ状態において、昇圧コンデンサ１の一方端ＮＣ１が入力直流電圧Ｖｄｄに充電され、他方端ＮＣ２が接地電圧ＧＮＤとなり、昇圧コンデンサ１の両端には入力直流電圧Ｖｄｄが保持される。次に、第１及び第２のスイッチ回路２，３がオフ状態で、第３及び第４のスイッチ回路４，５がオン状態に遷移すると、昇圧コンデンサ１の両端に入力直流電圧Ｖｄｄが保持された状態で、昇圧コンデンサ１の他方端ＮＣ２が接地電圧ＧＮＤから入力直流電圧Ｖｄｄに変化するため、昇圧コンデンサ１の一方端ＮＣ１に、入力直流電圧Ｖｄｄのほぼ２倍の昇圧電圧２Ｖｄｄが発生し、第４のスイッチ回路を介して出力コンデンサ６に充電され、出力ノードＯＵＴから出力される。
The step-up operation in the charge pump circuit shown in FIG. 10 is performed as follows. That is, when the first and
しかし、図１０に示す従来のチャージポンプ回路では、起動直後等の昇圧コンデンサや出力コンデンサの充電が十分でない状態での昇圧動作時に、以下に説明する突入電流が発生する。図１０において、起動直後から上記昇圧動作を繰り返すことにより、出力コンデンサ６の出力ノードＯＵＴ側が徐々に昇圧電圧２Ｖｄｄに昇圧されるが、起動直後では、第１及び第２のスイッチ回路２，３がオフ状態からオン状態に遷移した直後は、昇圧コンデンサ１の一方端ＮＣ１の電圧は、入力直流電圧Ｖｄｄと昇圧電圧２Ｖｄｄの中間電圧で、他方端ＮＣ２の電圧が入力直流電圧Ｖｄｄであるため、他方端ＮＣ２の電圧が第２のスイッチ回路３を介して接地電圧ＧＮＤまで放電すると、一方端ＮＣ１の電圧は、更に低下して、入力直流電圧Ｖｄｄと接地電圧ＧＮＤの中間電圧まで低下する。この結果、入力電圧ノードＶＤＤから第１のスイッチ回路２を経由して昇圧コンデンサ１の一方端ＮＣ１に向けて大きな充電電流が流れる。この大きな充電電流を突入電流と称する。特に、起動直後の最初に第１及び第２のスイッチ回路２，３がオン状態となる場合に、昇圧コンデンサや出力コンデンサが全く充電されていないと、非常に大きな突入電流となる。
However, in the conventional charge pump circuit shown in FIG. 10, an inrush current described below is generated during the boosting operation in a state where the boosting capacitor and the output capacitor are not sufficiently charged immediately after startup. In FIG. 10, by repeating the above boosting operation immediately after startup, the output node OUT side of the
携帯型電子機器に使用されるチャージポンプ回路では、入力直流電圧Ｖｄｄはバッテリ等のインピーダンスの高い電源から供給されるため、チャージポンプ回路で大きな突入電流が発生すると、当該電源から供給される入力直流電圧Ｖｄｄの電圧降下を招き、チャージポンプ回路の動作が不安定となり、更には、同じ入力直流電圧Ｖｄｄを使用する他の回路の動作も不安定となる虞がある。 In a charge pump circuit used in a portable electronic device, the input DC voltage Vdd is supplied from a power source with high impedance such as a battery. Therefore, when a large inrush current occurs in the charge pump circuit, the input DC voltage supplied from the power source is supplied. The voltage drop of the voltage Vdd is caused, and the operation of the charge pump circuit becomes unstable. Further, the operation of other circuits using the same input DC voltage Vdd may become unstable.
また、携帯型電子機器等における低消費電力化の要請から、チャージポンプ回路を必要時にのみ起動させて、不要時には停止させることで低消費電力化を図ることが一般的に行われており、斯かる起動停止が繰り返されるチャージポンプ回路の動作制御において、突入電流の抑制は極めて重要である。 In addition, due to the demand for low power consumption in portable electronic devices and the like, it is a common practice to reduce power consumption by starting the charge pump circuit only when necessary and stopping it when not needed. In the operation control of the charge pump circuit in which such start and stop are repeated, suppression of the inrush current is extremely important.
突入電流の抑制機構を備えた従来のチャージポンプ回路の一例として、図１１に示す下記の特許文献１に開示されたチャージポンプ回路がある。以下、図１１を参照して、特許文献１に開示された従来の突入電流の抑制手法について説明する。 As an example of a conventional charge pump circuit having an inrush current suppression mechanism, there is a charge pump circuit disclosed in Patent Document 1 shown in FIG. Hereinafter, a conventional inrush current suppressing method disclosed in Patent Document 1 will be described with reference to FIG.
図１１に示すチャージポンプ回路は、図１０に示す従来のチャージポンプ回路に対して、昇圧コンデンサ１の両端ＮＣ１，ＮＣ２の各電圧を入力電圧とする差動増幅器６１と、差動増幅器６１の出力ノードと第１のスイッチ回路２の入力ノードを接続するＮチャネルＭＯＳＦＥＴ６２と、入力電圧ノードＶＤＤと第１のスイッチ回路２の入力ノードを接続する抵抗６３を備えて構成される。尚、図１１に示すチャージポンプ回路では、第１のスイッチ回路２はＰチャネルＭＯＳＦＥＴで構成され、第２のスイッチ回路３はＮチャネルＭＯＳＦＥＴで構成されている。
The charge pump circuit shown in FIG. 11 is different from the conventional charge pump circuit shown in FIG. 10 in that the
以下、図１１に示すチャージポンプ回路における突入電流の抑制動作について説明する。差動増幅器６１とＮチャネルＭＯＳＦＥＴ６２からなるゲート駆動電圧可変回路は、昇圧コンデンサ１の両端の充電電圧が高い状態では、第１のスイッチ回路２のＰチャネルＭＯＳＦＥＴのゲート・ソース間の電圧差（絶対値）を大きくして、第１のスイッチ回路２のオン抵抗値を低くし、昇圧コンデンサの両端の充電電圧が低い状態では、第１のスイッチ回路２のＰチャネルＭＯＳＦＥＴのゲート・ソース間の電圧差（絶対値）を小さくして、第１のスイッチ回路２のオン抵抗値を高くする。この結果、昇圧コンデンサの両端の充電電圧が低く突入電流が大きくなる条件下では、第１のスイッチ回路２のオン抵抗値が高くなって、突入電流が抑制される。逆に、昇圧コンデンサの両端の充電電圧が高く突入電流発生の虞がない場合には、第１のスイッチ回路２のオン抵抗値を低くして、昇圧コンデンサの充電電流の低下を防ぐことで、チャージポンプ回路の定常時における出力電流の供給能力を確保できる。
The inrush current suppression operation in the charge pump circuit shown in FIG. 11 will be described below. The gate drive voltage variable circuit composed of the
しかしながら、図１１に示す従来のチャージポンプ回路では、第１のスイッチ回路２のＰチャネルＭＯＳＦＥＴのオン抵抗値を制御するために、ゲート駆動電圧可変回路として、反転増幅を行う差動増幅器６１とＮチャネルＭＯＳＦＥＴ６２が必要である。また、差動増幅器６１には位相補償回路の追加が必要である。当該位相補償回路は容量（コンデンサ）と抵抗とを用いて構成されが、この容量を半導体チップ上に形成する場合に大きな面積が必要となり、回路規模が増大し、製造コスト高騰の要因となる。
However, in the conventional charge pump circuit shown in FIG. 11, in order to control the on-resistance value of the P-channel MOSFET of the
また、第１のスイッチ回路２のゲート電圧の制御に、ＮチャネルＭＯＳＦＥＴ６２と抵抗６３を使用するために、スイッチング時の消費電力が大きくなる。更に、起動時以外の定常時における昇圧動作において、第１のスイッチ回路２のゲート電圧が、接地電圧ＧＮＤまで完全に下がりきらないことにより、ゲート電圧が接地電圧ＧＮＤまで完全に下がりきる場合に比べて第１のスイッチ回路２のオン抵抗値が高くなり、昇圧効率の悪化を招く。
Further, since the N-
本発明は、上記の従来のチャージポンプ回路の問題点に鑑みてなされたものであり、その目的は、従来の制御方法を保持したまま、昇圧コンデンサや出力コンデンサの充電が十分でない状態で充電電流を流した場合の突入電流を低減可能なチャージポンプ回路を提供することにある。 The present invention has been made in view of the problems of the above-described conventional charge pump circuit, and its purpose is to maintain a conventional control method and charge current in a state where the boost capacitor and output capacitor are not sufficiently charged. An object of the present invention is to provide a charge pump circuit capable of reducing an inrush current when a current flows.
上記目的を達成するため、本発明では、昇圧コンデンサと、前記昇圧コンデンサの一端と昇圧対象の直流電圧の入力電圧ノードとの間に介装され所定周期でオンオフするスイッチ回路と、前記昇圧コンデンサの他端を前記所定周期、所定の電圧振幅で駆動する駆動回路と、前記スイッチ回路のオンオフを制御する制御回路と、を備え、前記制御回路が、活性化信号の入力から一定期間内を少なくとも含む第１期間は、前記スイッチ回路のオン状態でのオン電流量を一定値に制限し、前記活性化信号の入力から前記一定期間経過後の前記第１期間以外の第２期間は、前記オン電流量の制限を解除して、前記スイッチ回路のオンオフを制御することを特徴とするチャージポンプ回路を提供する。 To achieve the above object, according to the present invention, a boost capacitor, a switch circuit interposed between one end of the boost capacitor and an input voltage node of a DC voltage to be boosted and turned on and off at a predetermined period, and the boost capacitor A drive circuit for driving the other end with the predetermined period and with a predetermined voltage amplitude; and a control circuit for controlling on / off of the switch circuit, the control circuit including at least a predetermined period from the input of the activation signal In the first period, the amount of on current in the on state of the switch circuit is limited to a constant value, and in the second period other than the first period after the lapse of the certain period from the input of the activation signal, the on current is There is provided a charge pump circuit characterized in that on / off of the switch circuit is controlled by releasing the restriction of the amount.
更に、上記特徴のチャージポンプ回路は、前記制御回路が、前記スイッチ回路を構成する第１ＭＯＳＦＥＴのオフ時のゲート電圧を外部から入力するクロック信号に同期して駆動する第１駆動トランジスタと、前記第２期間において、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号に同期して、前記第１ＭＯＳＦＥＴのオン時のゲート電圧を駆動する第２駆動トランジスタと、前記第１期間において、前記第１ＭＯＳＦＥＴのオン電流量を一定値に制限して、前記クロック信号に同期して前記第１ＭＯＳＦＥＴのオン時のゲート電圧を駆動する電流制限駆動回路部と、を備え、前記電流制限駆動回路部が、前記第１ＭＯＳＦＥＴとゲート同士が接続して第１のカレントミラー回路を構成する第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴに一定電流を供給する第３ＭＯＳＦＥＴと、前記第３ＭＯＳＦＥＴとゲート同士が接続して第２のカレントミラー回路を構成する第４ＭＯＳＦＥＴと、前記第４ＭＯＳＦＥＴに一定電流を供給する定電流源と、前記第１のカレントミラー回路と前記第２のカレントミラー回路のオンオフを制御するカレントミラー制御回路と、を備えて構成され、前記クロック信号と、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号と、前記第１期間と前記第２期間の間の遷移時に状態変化する第２活性化信号を発生する制御信号発生回路を備え、前記第１期間が、前記活性化信号の入力から前記一定期間が経過するまでの期間と前記一定期間の経過後の前記クロック信号の状態遷移に伴う前記第１ＭＯＳＦＥＴのターンオン期間毎のターンオン直後の一部期間で、前記第２期間が、前記一定期間の経過後、前記活性化信号の入力が終了するまでの期間における、前記第１ＭＯＳＦＥＴのターンオン期間毎のターンオン直後の前記一部期間を除く期間であり、前記遅延クロック信号の立ち上がり及び立下りタイミングの一方が、前記第２期間の開始と一致し、前記遅延クロック信号の立ち上がり及び立下りタイミングの他方が、前記クロック信号の立ち上がり及び立下りタイミングの何れか一方と一致する。 Furthermore, the charge pump circuit having the above characteristics is characterized in that the control circuit drives the gate voltage when the first MOSFET constituting the switch circuit is turned off in synchronization with a clock signal input from the outside, and the first drive transistor. In a second period, a second drive that drives the gate voltage when the first MOSFET is turned on in synchronization with a delayed clock signal that starts oscillation after the lapse of the predetermined period from the input of the activation signal in synchronization with the clock signal A current limiting drive circuit unit that drives a gate voltage when the first MOSFET is turned on in synchronization with the clock signal by limiting an on-current amount of the first MOSFET to a constant value in the first period; And the current limiting drive circuit unit includes a first current mirror circuit configured by connecting the first MOSFET and the gate to each other. A third MOSFET that supplies a constant current to the second MOSFET, a fourth MOSFET that forms a second current mirror circuit by connecting the third MOSFET and the gate, and a constant current to the fourth MOSFET. A constant current source to be supplied; and a current mirror control circuit for controlling on / off of the first current mirror circuit and the second current mirror circuit. The clock signal and the clock signal are synchronized with each other. Control signal generation for generating a delayed clock signal that starts oscillation after the lapse of a certain period from the input of the activation signal and a second activation signal that changes state at the transition between the first period and the second period The first period is equal to the period from the input of the activation signal until the fixed period elapses. The input of the activation signal is completed after the elapse of the predetermined period in a partial period immediately after the turn-on period of the first MOSFET with the state transition of the clock signal after the period elapses. In the period until the first MOSFET, the first MOSFET is a period excluding the partial period immediately after the turn-on period, and one of the rising and falling timings of the delayed clock signal coincides with the start of the second period. The other of the rising and falling timings of the delayed clock signal coincides with one of the rising and falling timings of the clock signal .
上記特徴のチャージポンプ回路によれば、突入電流の発生する起動時に着目して、起動時を含む第１期間において、入力電圧ノードからスイッチ回路を経由して昇圧コンデンサを充電するための充電電流の電流量を抑制する回路構成となっているため、チャージポンプ回路の基本構成を変更することなく、且つ、定常時の昇圧動作における昇圧効率の悪化を招かずに、突入電流を抑制できる。しかも、従来のチャージポンプ回路のように差動増幅器を使用する必要がなく、第１期間と第２期間を区別するためのタイミング制御で十分であるため、半導体チップ上で大きな面積を占めるコンデンサと抵抗からなる位相補償回路が不要であり、その分の回路規模を小さくでき、製造コストも低く抑えることが可能となる。更に、起動時における突入電流に加えてクロック信号の遷移時に発生する突入電流も効果的に抑制できるチャージポンプ回路が、クロック信号と遅延クロック信号と第２活性化信号を用いて具体的に実現できる。 According to the charge pump circuit having the above characteristics, the charging current for charging the boosting capacitor from the input voltage node via the switch circuit in the first period including the starting time is focused on when the inrush current is generated. Since the circuit configuration suppresses the amount of current, the inrush current can be suppressed without changing the basic configuration of the charge pump circuit and without degrading the boosting efficiency in the boosting operation at the steady state. In addition, it is not necessary to use a differential amplifier as in the conventional charge pump circuit, and timing control for distinguishing between the first period and the second period is sufficient. Therefore, a capacitor occupying a large area on the semiconductor chip A phase compensation circuit composed of a resistor is not required, the circuit scale can be reduced accordingly, and the manufacturing cost can be kept low. Furthermore, a charge pump circuit capable of effectively suppressing inrush current generated at the time of transition of the clock signal in addition to inrush current at start-up can be specifically realized by using the clock signal, the delayed clock signal, and the second activation signal. .
更に、上記特徴のチャージポンプ回路は、前記第１のカレントミラー回路がオン時における前記第１ＭＯＳＦＥＴのオン電流量を前記第２ＭＯＳＦＥＴのオン電流量で除した第１のカレントミラー比が１より大きいこと、または、前記第２のカレントミラー回路がオン時における前記第３ＭＯＳＦＥＴのオン電流量を前記第４ＭＯＳＦＥＴのオン電流量で除した第２のカレントミラー比が１より大きいことが好ましい。 Further, in the charge pump circuit having the above characteristics, the first current mirror ratio obtained by dividing the on-current amount of the first MOSFET when the first current mirror circuit is on by the on-current amount of the second MOSFET is larger than 1. Alternatively, it is preferable that a second current mirror ratio obtained by dividing an on-current amount of the third MOSFET by an on-current amount of the fourth MOSFET when the second current mirror circuit is on is larger than 1.
このように、第１または第２のカレントミラー回路のカレントミラー比を１より大きくすることで、第２のカレントミラー回路に接続する定電流源の電流量を小さく抑えて起動時の突入電流の電流量を制御することができ、電流制限駆動回路部の低消費電力化が図れる。 Thus, by making the current mirror ratio of the first or second current mirror circuit larger than 1, the amount of current of the constant current source connected to the second current mirror circuit can be kept small, and the inrush current at startup can be reduced. The amount of current can be controlled, and the power consumption of the current limiting drive circuit unit can be reduced.
更に、上記特徴のチャージポンプ回路は、前記カレントミラー制御回路が、前記第１期間と前記第２期間の間の遷移時に状態変化する第２活性化信号をゲート入力として、前記第１のカレントミラー回路のオンオフを制御する第５ＭＯＳＦＥＴを備え、前記第２ＭＯＳＦＥＴのドレインまたはソースと、前記第５ＭＯＳＦＥＴのドレインまたはソースが接続して直列回路を構成し、前記直列回路の一端が前記入力電圧ノードに、他端が前記第３ＭＯＳＦＥＴのドレインに夫々接続することが好ましい。これにより、第１期間において第１のカレントミラー回路をオン状態にして突入電流を抑制し、第２期間において第１のカレントミラー回路をオフ状態にして突入電流を抑制しない制御が簡単に実現できる。また、第２期間において第１のカレントミラー回路がオフすることで、第１のカレントミラー回路の影響を受けずに第１ＭＯＳＦＥＴのゲート電圧を制御できるため、従来のチャージポンプ回路の制御方法を維持できることから、昇圧効率の低下を回避できる。 Further, the charge pump circuit according to the above feature is characterized in that the current mirror control circuit receives the second activation signal whose state changes at the time of transition between the first period and the second period as a gate input, and the first current mirror A fifth MOSFET for controlling on / off of the circuit; the drain or source of the second MOSFET and the drain or source of the fifth MOSFET are connected to form a series circuit; one end of the series circuit is connected to the input voltage node; The ends are preferably connected to the drains of the third MOSFETs. Accordingly, it is possible to easily realize control that suppresses the inrush current by turning on the first current mirror circuit in the first period and suppressing the inrush current by turning off the first current mirror circuit in the second period. . In addition, since the gate voltage of the first MOSFET can be controlled without being affected by the first current mirror circuit by turning off the first current mirror circuit in the second period, the conventional charge pump circuit control method is maintained. As a result, a decrease in boosting efficiency can be avoided.
更に、上記特徴のチャージポンプ回路は、前記カレントミラー制御回路が、前記クロック信号に同期して前記第１ＭＯＳＦＥＴのオフ時に前記第３ＭＯＳＦＥＴに流れる電流を遮断して前記第２のカレントミラー回路をオフにする第６ＭＯＳＦＥＴを備えることが好ましい。これにより、第１ＭＯＳＦＥＴのオフ時において、第１ＭＯＳＦＥＴのゲートから第２のカレントミラー回路の第３ＭＯＳＦＥＴを経由する電流経路を遮断でき、電流制限駆動回路部の低消費電力化が図れる。尚、第１ＭＯＳＦＥＴのオフ時には、突入電流の発生がないため、第２のカレントミラー回路をオン状態にしておく必要がなく、第３ＭＯＳＦＥＴに電流が流れなければ、当然に第１のカレントミラー回路に電流が流れないため、第１のカレントミラー回路も含めて電流制限駆動回路部の低消費電力化が図れる。また、第１ＭＯＳＦＥＴのオフ時に第２のカレントミラー回路がオフすることで、第２のカレントミラー回路の影響を受けずに第１ＭＯＳＦＥＴのゲート電圧を制御できるため、従来のチャージポンプ回路の制御方法を維持できることから、昇圧効率の低下を回避できる。 Further, in the charge pump circuit having the above characteristics, the current mirror control circuit shuts off the second current mirror circuit by interrupting a current flowing through the third MOSFET when the first MOSFET is turned off in synchronization with the clock signal. Preferably, a sixth MOSFET is provided. As a result, when the first MOSFET is off, the current path from the gate of the first MOSFET through the third MOSFET of the second current mirror circuit can be cut off, and the power consumption of the current limiting drive circuit unit can be reduced. Since no inrush current is generated when the first MOSFET is turned off, there is no need to keep the second current mirror circuit on. If no current flows through the third MOSFET, the first current mirror circuit is naturally turned on. Since no current flows, the power consumption of the current limiting drive circuit section including the first current mirror circuit can be reduced. In addition, since the gate voltage of the first MOSFET can be controlled without being affected by the second current mirror circuit by turning off the second current mirror circuit when the first MOSFET is turned off, a conventional charge pump circuit control method is provided. Since it can be maintained, a decrease in boosting efficiency can be avoided.
更に、上記特徴のチャージポンプ回路は、前記第１のカレントミラー回路は、複数の前記第２ＭＯＳＦＥＴを備え、前記複数の第２ＭＯＳＦＥＴの中から前記第３ＭＯＳＦＥＴから電流を供給される前記第２ＭＯＳＦＥＴを選択可能に構成されていることが好ましい。これにより、第１のカレントミラー回路のカレントミラー比を調整できるため、チャージポンプ回路に対して入力直流電圧を供給する電源インピーダンスに応じて、突入電流の制限値を調整できる。 Furthermore, in the charge pump circuit having the above characteristics, the first current mirror circuit includes a plurality of the second MOSFETs, and the second MOSFET to which current is supplied from the third MOSFET can be selected from the plurality of second MOSFETs. It is preferable that it is comprised. Thereby, since the current mirror ratio of the first current mirror circuit can be adjusted, the limit value of the inrush current can be adjusted according to the power supply impedance for supplying the input DC voltage to the charge pump circuit.
更に、上記特徴のチャージポンプ回路は、前記第２のカレントミラー回路は、複数の前記第３ＭＯＳＦＥＴを備え、前記複数の第３ＭＯＳＦＥＴの中から前記第２ＭＯＳＦＥＴに電流を供給する前記第３ＭＯＳＦＥＴを選択可能に構成されていることが好ましい。これにより、第２のカレントミラー回路のカレントミラー比を調整できるため、チャージポンプ回路に対して入力直流電圧を供給する電源インピーダンスに応じて、突入電流の制限値を調整できる。 Furthermore, in the charge pump circuit having the above characteristics, the second current mirror circuit includes a plurality of third MOSFETs, and the third MOSFET that supplies current to the second MOSFET can be selected from the plurality of third MOSFETs. It is preferable to be configured. Thereby, since the current mirror ratio of the second current mirror circuit can be adjusted, the limit value of the inrush current can be adjusted according to the power supply impedance for supplying the input DC voltage to the charge pump circuit.
本発明に係るチャージポンプ回路の実施形態につき、図面に基づいて説明する。尚、以下において、説明の理解の容易のため、図１０に示す従来のチャージポンプ回路、及び、各実施形態間で共通する部位には同じ符号を付して説明する。 An embodiment of a charge pump circuit according to the present invention will be described with reference to the drawings. In the following, for easy understanding of the description, the conventional charge pump circuit shown in FIG. 10 and parts common between the embodiments will be described with the same reference numerals.
〈第１実施形態〉
図１に、本発明によるチャージポンプ回路の第１実施形態の概略の回路構成を示す。図１に示すように、第１実施形態に係るチャージポンプ回路１００は、昇圧コンデンサ１と、第１乃至第４のスイッチ回路２〜５と、出力コンデンサ６と、第１のスイッチ回路２オンオフを制御する制御回路７を備えて構成される。
<First Embodiment>
FIG. 1 shows a schematic circuit configuration of a first embodiment of a charge pump circuit according to the present invention. As shown in FIG. 1, the
第１のスイッチ回路２は、ＰチャネルＭＯＳＦＥＴで構成され、昇圧対象の第１の入力直流電圧Ｖｄｄ１の第１入力電圧ノードＶＤＤ１と昇圧コンデンサ１の一方端ＮＣ１の間に介装され、ソースが第１入力電圧ノードＶＤＤ１に接続し、ドレインが昇圧コンデンサ１の一方端ＮＣ１に、ゲートが制御回路７の出力端に接続している。第２のスイッチ回路３は、ＮチャネルＭＯＳＦＥＴで構成され、接地電圧ＧＮＤ（０Ｖ）が供給される接地ノードＶＳＳと昇圧コンデンサ１の他方端ＮＣ２の間に介装され、ソースが接地ノードＶＳＳに接続し、ドレインが昇圧コンデンサ１の他方端ＮＣ２に、ゲートがクロック信号ＣＬＫに接続している。第３のスイッチ回路４は、昇圧コンデンサ１の一方端ＮＣ１と出力ノードＯＵＴの間に介装され、第４のスイッチ回路５は、第２の入力直流電圧Ｖｄｄ２の第２入力電圧ノードＶＤＤ２と昇圧コンデンサ１の他方端ＮＣ２の間に介装されている。出力コンデンサは、出力ノードＯＵＴと第２入力電圧ノードＶＤＤ２の間に介装されている。第１及び第２のスイッチ回路２，３は、後述する制御信号発生回路８から出力される矩形波のクロック信号ＣＬＫによって駆動され、第３及び第４のスイッチ回路４，５は、後述する制御信号発生回路８から出力される矩形波の反転クロック信号ＣＬＫＢによって駆動される。第２のスイッチ回路３と第３のスイッチ回路４によって、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢに同期して、昇圧コンデンサ１の他方端ＮＣ２を電圧振幅Ｖｄｄ２で駆動する駆動回路が構成される。
The
本実施形態では、第１の入力直流電圧Ｖｄｄ１と第２の入力直流電圧Ｖｄｄ２を区別しているが、これらの入力直流電圧Ｖｄｄ１，Ｖｄｄ２は電圧値が同じであっても異なっていても何れでも良い。入力直流電圧Ｖｄｄ１，Ｖｄｄ２が同電圧の場合には、駆動回路の電圧振幅が入力直流電圧Ｖｄｄ１と等しくなるため、図１０に示す従来のチャージポンプ回路と同様に、第１の入力直流電圧Ｖｄｄ１を２倍に昇圧するチャージポンプ回路となる。 In the present embodiment, the first input DC voltage Vdd1 and the second input DC voltage Vdd2 are distinguished, but these input DC voltages Vdd1 and Vdd2 may have the same or different voltage values. . When the input DC voltages Vdd1 and Vdd2 are the same voltage, the voltage amplitude of the drive circuit becomes equal to the input DC voltage Vdd1, so that the first input DC voltage Vdd1 is set as in the conventional charge pump circuit shown in FIG. A charge pump circuit that boosts the voltage twice.
制御回路７は、活性化信号ＥＮの入力（活性化状態への遷移）から一定期間ｔ０内（以下、適宜「第１期間」と称す）は、第１のスイッチ回路２のオン状態でのオン電流量Ｉｏｎを一定値Ｉｘに制限し、活性化信号ＥＮの入力から一定期間ｔ０の経過後の期間（以下、適宜「第２期間」と称す）は、オン電流量Ｉｏｎの制限を解除して、第１のスイッチ回路２のオンオフを制御するように構成されており、入力信号として、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢ、第２活性化信号ＤＥＮ、遅延クロック信号ＤＣＬＫを受け付ける。
The
第２活性化信号ＤＥＮは、活性化信号ＥＮの入力から一定期間ｔ０の経過後に非活性化する信号で、活性化信号ＥＮから生成される。反転クロック信号ＣＬＫＢは、クロック信号ＣＬＫに対して信号レベルを反転させた信号であり、図１０に示すように、クロック信号ＣＬＫを入力とするインバータ回路６０で生成することもできる。遅延クロック信号ＤＣＬＫは、活性化信号ＥＮの入力から一定期間ｔ０の経過後に発振を開始し、立ち上がり及び立下りタイミングが、クロック信号ＣＬＫの立ち上がり及び立下りタイミングと夫々一致する。本実施形態では、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢ、遅延クロック信号ＤＣＬＫ、第２活性化信号ＤＥＮは、制御信号発生回路８で生成され、活性化信号ＥＮは制御信号発生回路８に入力する。制御信号発生回路８は、チャージポンプ回路１００の外部に設けられても、或いは、チャージポンプ回路１００の一部として設けられても何れでも良い。活性化信号ＥＮ、第２活性化信号ＤＥＮ、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢ、遅延クロック信号ＤＣＬＫは、何れも信号電圧は、接地電圧ＧＮＤ（低レベル）と第１入力直流電圧Ｖｄｄ１（高レベル）の間を遷移し、活性化信号ＥＮと第２活性化信号ＤＥＮは何れも高レベル時を活性化状態と規定する。反転クロック信号ＣＬＫＢも、高レベル時において活性化状態となり、第３及び第４のスイッチ回路４，５をオン状態とする。
The second activation signal DEN is a signal that is deactivated after a predetermined period t0 has elapsed from the input of the activation signal EN, and is generated from the activation signal EN. The inverted clock signal CLKB is a signal obtained by inverting the signal level with respect to the clock signal CLK, and can also be generated by an
図２に、制御回路７の具体的な回路構成の一例を示す。制御回路７は、第１のスイッチ回路２を構成するＰチャネルＭＯＳＦＥＴからなる第１ＭＯＳＦＥＴ１１のオフ時のゲート電圧をクロック信号ＣＬＫに同期して駆動するＰチャネルＭＯＳＦＥＴからなる第１駆動トランジスタ１８と、第２期間において、遅延クロック信号ＤＣＬＫに同期して、第１ＭＯＳＦＥＴ１１のオン時のゲート電圧を駆動するＮチャネルＭＯＳＦＥＴからなる第２駆動トランジスタ１９と、第１期間において、第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎを一定値Ｉｘに制限して、クロック信号ＣＬＫに同期して第１ＭＯＳＦＥＴ１１のオン時のゲート電圧を駆動する電流制限駆動回路部１０を備えて構成される。第１駆動トランジスタ１８は、ソースが第１入力電圧ノードＶＤＤ１に、ドレインが第１ＭＯＳＦＥＴ１１のゲート及び第２駆動トランジスタ１９のドレインに、ゲートがクロック信号ＣＬＫに夫々接続する。第２駆動トランジスタ１９は、ソースが接地ノードＶＳＳに、ドレインが第１ＭＯＳＦＥＴ１１のゲート及び第１駆動トランジスタ１８のドレインに、ゲートが遅延クロック信号ＤＣＬＫに夫々接続する。
FIG. 2 shows an example of a specific circuit configuration of the
電流制限駆動回路部１０は、ＰチャネルＭＯＳＦＥＴからなる第２ＭＯＳＦＥＴ１２と、ＮチャネルＭＯＳＦＥＴからなる第３ＭＯＳＦＥＴ１３、第４ＭＯＳＦＥＴ１４、第５ＭＯＳＦＥＴ１５、及び、第６ＭＯＳＦＥＴ１６と、第４ＭＯＳＦＥＴ１４に一定電流Ｉａを供給する定電流源１７を備えて構成される。第２ＭＯＳＦＥＴ１２は、ゲート及びドレインが第１ＭＯＳＦＥＴ１１のゲートに、ソースが第１入力電圧ノードＶＤＤ１に夫々接続して、第１ＭＯＳＦＥＴ１１とともに第１のカレントミラー回路を構成する。第３ＭＯＳＦＥＴ１３は、ソースが接地ノードＶＳＳに、ドレインが第１ＭＯＳＦＥＴ１１のゲートに、ゲートが第４ＭＯＳＦＥＴ１４のゲート及びドレインに夫々接続し、第５ＭＯＳＦＥＴ１５を介して第２ＭＯＳＦＥＴ１２に一定電流Ｉｂを供給する。第４ＭＯＳＦＥＴ１４は、ソースが接地ノードＶＳＳに、ゲート及びドレインが第１ＭＯＳＦＥＴ１１のゲートに夫々接続し、第３ＭＯＳＦＥＴ１３とともに第２のカレントミラー回路を構成する。
The current limiting
第５ＭＯＳＦＥＴ１５は、ソースが第１ＭＯＳＦＥＴ１１のゲート及び第３ＭＯＳＦＥＴ１３のドレインに、ドレインが第２ＭＯＳＦＥＴ１２のドレインに、ゲートが第２活性化信号ＤＥＮに夫々接続し、第１のカレントミラー回路のオンオフを制御する。第６ＭＯＳＦＥＴ１６は、ソースが接地ノードＶＳＳに、ドレインが第３ＭＯＳＦＥＴ１３のゲートに、ゲートが反転クロック信号ＣＬＫＢに夫々接続し、第１ＭＯＳＦＥＴ１１のオフ時に第３ＭＯＳＦＥＴ１３に流れる電流を遮断して第２のカレントミラー回路をオフにする。第５ＭＯＳＦＥＴ１５と第６ＭＯＳＦＥＴ１６により、第１のカレントミラー回路と第２のカレントミラー回路のオンオフを制御するカレントミラー制御回路が構成される。
The
第２活性化信号ＤＥＮが低レベル時には第５ＭＯＳＦＥＴ１５がオフ状態となるため、第３ＭＯＳＦＥＴ１３から第２ＭＯＳＦＥＴ１２への電流供給が遮断され、第１のカレントミラー回路がオフ状態となる。また、反転クロック信号ＣＬＫＢが高レベル時には、第６ＭＯＳＦＥＴ１６がオン状態となり、第３ＭＯＳＦＥＴ１３のゲート電圧が接地電圧ＧＮＤとなって第３ＭＯＳＦＥＴ１３がオフ状態となり、第２のカレントミラー回路がオフ状態になるとともに、第３ＭＯＳＦＥＴ１３から第２ＭＯＳＦＥＴ１２への電流供給が遮断され、第１のカレントミラー回路もオフ状態となる。
Since the
第２活性化信号ＤＥＮが高レベル時で、且つ、反転クロック信号ＣＬＫＢが低レベル時には、第１のカレントミラー回路と第２のカレントミラー回路がオン状態となり、定電流源１７から第４ＭＯＳＦＥＴ１４に供給される一定電流Ｉａが、第２のカレントミラー回路のカレントミラー比によって第３ＭＯＳＦＥＴ１３から第２ＭＯＳＦＥＴ１２に供給される一定電流Ｉｂに変換され、第２ＭＯＳＦＥＴ１２に供給される一定電流Ｉｂは、第１のカレントミラー回路のカレントミラー比によって第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎを制限する一定値Ｉｘに変換され、第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎは一定値Ｉｘに制限される。従って、定電流源１７の一定電流Ｉａ、第１及び第２のカレントミラー回路の各カレントミラー比の何れかを調整することで、一定値Ｉｘを適正値に調整できる。
When the second activation signal DEN is at a high level and the inverted clock signal CLKB is at a low level, the first current mirror circuit and the second current mirror circuit are turned on and supplied from the constant
制御信号発生回路８は、クロック信号ＣＬＫと反転クロック信号ＣＬＫＢを発生するための公知の発振回路と、活性化信号ＥＮの低レベルから高レベルへの遷移時（立ち上がりタイミング）から一定期間ｔ０経過時に第２活性化信号ＤＥＮを高レベルから低レベルへ遷移させて非活性化させるための公知の遅延回路、及び、第２活性化信号ＤＥＮが非活性化され第２期間が開始すると同時に、上記発振回路からクロック信号ＣＬＫに同期した遅延クロック信号ＤＣＬＫを生成する回路を備えて構成される。何れの回路も公知の回路を用いて実現できるため、詳細な回路構成の説明は省略し、それに代えて、各制御信号のタイミング図を図３に示す。
The control
図３に示すように、クロック信号ＣＬＫと反転クロック信号ＣＬＫＢは、信号レベルが互いに相補な関係にあり、活性化信号ＥＮの入力（立ち上がり）とともに発振を開始する。遅延クロック信号ＤＣＬＫは、活性化信号ＥＮの入力から一定期間ｔ０内（第１期間）では、低レベル状態で発振が停止しており、活性化信号ＥＮの入力から一定期間ｔ０の経過後に、クロック信号ＣＬＫと同相で発振を開始する。これら３つのクロック信号は全て同じ発振周期である。第２活性化信号ＤＥＮは、活性化信号ＥＮの入力から一定期間ｔ０の経過後に高レベルから低レベルへ遷移して非活性化状態となる。一定期間ｔ０は、クロック信号ＣＬＫと反転クロック信号ＣＬＫＢに同期して昇圧動作を繰り返すことで、昇圧コンデンサ１及び出力コンデンサ６が十分な充電状態（電荷蓄積状態）となるまでの期間より定まるが、当該期間は、昇圧コンデンサ１、第１乃至第４のスイッチ回路２〜５、出力コンデンサ６等の電気的特性、クロック信号ＣＬＫと反転クロック信号ＣＬＫＢの発振周期、及び、チャージポンプ回路１００の出力ノードＯＵＴに接続される負荷のインピーダンスに依存して決定される。尚、図３には、後述する第２実施形態で使用する第２活性化信号として、活性化信号ＥＮの入力から一定期間ｔ０の経過後に低レベルから高レベルへ遷移して非活性化状態となる別の第２活性化信号ＤＥＮＢも併せて表示している。
As shown in FIG. 3, the clock signal CLK and the inverted clock signal CLKB are in a complementary relationship with each other, and start to oscillate when the activation signal EN is input (rising). The delay clock signal DCLK stops oscillating in a low level state within a predetermined period t0 (first period) from the input of the activation signal EN, and after a predetermined period t0 has elapsed from the input of the activation signal EN, Oscillation starts in phase with the signal CLK. These three clock signals all have the same oscillation period. The second activation signal DEN transitions from a high level to a low level after a lapse of a predetermined period t0 from the input of the activation signal EN, and enters an inactive state. The fixed period t0 is determined from a period until the boost capacitor 1 and the
次に、制御回路７を備えたチャージポンプ回路１００の動作について説明する。先ず、活性化信号ＥＮの入力から一定期間ｔ０の経過後の昇圧コンデンサ１及び出力コンデンサ６が十分な充電状態となっている定常時（第２期間）の動作について説明する。第２期間では、第２活性化信号ＤＥＮは低レベルで非活性化状態にあり、第１のカレントミラー回路がオフ状態で、遅延クロック信号ＤＣＬＫは、クロック信号ＣＬＫと同相で発振している。
Next, the operation of the
定常時において、クロック信号ＣＬＫと遅延クロック信号ＤＣＬＫが高レベル、反転クロック信号ＣＬＫＢが低レベルの場合、ＰチャネルＭＯＳＦＥＴからなる第１駆動トランジスタ１８がオフ状態で、ＮチャネルＭＯＳＦＥＴからなる第２駆動トランジスタ１９がオン状態であり、第１のカレントミラー回路がオフ状態であるので、第１ＭＯＳＦＥＴ１１のゲート電圧は接地電圧ＧＮＤ（０Ｖ）まで低下し、第１ＭＯＳＦＥＴ１１はオン電流量Ｉｏｎが一定値Ｉｘに制限されずにオン状態となる。一方、クロック信号ＣＬＫが高レベルであるので、ＮチャネルＭＯＳＦＥＴで構成される第２のスイッチ回路３はオン状態となり、反転クロック信号ＣＬＫＢが低レベルであるので、第３及び第４のスイッチ回路４，５はオフ状態となる。この結果、昇圧コンデンサ１の一方端ＮＣ１は、第１ＭＯＳＦＥＴ１１を介して電圧降下せずに第１の入力直流電圧Ｖｄｄ１付近まで充電され、昇圧コンデンサ１の他方端ＮＣ２は、第２のスイッチ回路３を介して接地電圧ＧＮＤまで放電されるため、昇圧コンデンサ１の両端には、第１の入力直流電圧Ｖｄｄ１が保持される。
When the clock signal CLK and the delayed clock signal DCLK are at a high level and the inverted clock signal CLKB is at a low level, the
引き続き、定常時において、クロック信号ＣＬＫと遅延クロック信号ＤＣＬＫが低レベルに遷移し、反転クロック信号ＣＬＫＢが高レベルに遷移すると、ＰチャネルＭＯＳＦＥＴからなる第１駆動トランジスタ１８がオン状態となり、ＮチャネルＭＯＳＦＥＴからなる第２駆動トランジスタ１９がオフ状態となり、また、第１及び第２のカレントミラー回路がオフ状態であるので、第１ＭＯＳＦＥＴ１１のゲート電圧は第１の入力直流電圧Ｖｄｄ１となり、第１ＭＯＳＦＥＴ１１は完全にオフ状態となる。一方、クロック信号ＣＬＫが低レベルであるので、ＮチャネルＭＯＳＦＥＴで構成される第２のスイッチ回路３はオフ状態となり、反転クロック信号ＣＬＫＢが高レベルであるので、第３及び第４のスイッチ回路４，５はオン状態となる。この結果、昇圧コンデンサ１の他方端ＮＣ２の電圧が、接地電圧ＧＮＤから第２の入力直流電圧Ｖｄｄ２まで変化するため、昇圧コンデンサ１の一方端ＮＣ１は、昇圧コンデンサ１の両端に第１の入力直流電圧Ｖｄｄ１を保持した状態で、第１の入力直流電圧Ｖｄｄ１から第２の入力直流電圧Ｖｄｄ２だけ昇圧された電圧（Ｖｄｄ１＋Ｖｄｄ２）まで変化する。尚、昇圧コンデンサ１の一方端ＮＣ１における昇圧後の電圧（Ｖｄｄ１＋Ｖｄｄ２）は、昇圧コンデンサ１の一方端ＮＣ１に寄生する容量成分への電荷分配によりある程度電圧降下する。第３のスイッチ回路４がオン状態であるため、出力ノードＯＵＴに接続する負荷への電流供給によって減少した出力コンデンサ６の蓄積電荷量が、昇圧コンデンサ１の一方端ＮＣ１側から第３のスイッチ回路４から補充され、昇圧コンデンサ１の一方端ＮＣ１の昇圧後の電圧（Ｖｄｄ１＋Ｖｄｄ２）は更に低下する。ここで、出力コンデンサ６の蓄積電荷量が大きい場合には、昇圧コンデンサ１の一方端ＮＣ１の電圧低下は低く抑えられる。
Subsequently, when the clock signal CLK and the delayed clock signal DCLK transition to a low level and the inverted clock signal CLKB transitions to a high level in a steady state, the
引き続き、定常時において、クロック信号ＣＬＫと遅延クロック信号ＤＣＬＫの次の周期に遷移すると、第１及び第２のスイッチ回路２，３がオン状態、第３及び第４のスイッチ回路４，５がオフ状態となって、昇圧コンデンサ１の他方端ＮＣ２の電圧が、第２の入力直流電圧Ｖｄｄ２から接地電圧ＧＮＤまで低下するため、昇圧コンデンサ１の一方端ＮＣ１の電圧は、昇圧コンデンサ１の低下した両端電圧を保持した状態で、第１の入力直流電圧Ｖｄｄ１より低い電圧レベルまで引き下げられるが、第１ＭＯＳＦＥＴ１１を介して再度第１の入力直流電圧Ｖｄｄ１まで充電され、上記した昇圧動作が繰り返される。このとき、昇圧コンデンサ１の両端電圧がある程度保持されていることで、昇圧コンデンサ１の再充電時における充電電流が抑制され、突入電流の発生とはならない。
Subsequently, in a steady state, when the transition to the next cycle of the clock signal CLK and the delayed clock signal DCLK occurs, the first and
次に、活性化信号ＥＮの入力から一定期間ｔ０内の昇圧コンデンサ１及び出力コンデンサ６が十分な充電状態となっていない起動時（第１期間）の動作について説明する。第１期間では、第２活性化信号ＤＥＮは高レベルで活性化状態にあり、第１のカレントミラー回路がオン状態で、遅延クロック信号ＤＣＬＫは低レベル状態で発振が停止している。
Next, the operation at the time of start-up (first period) when the boost capacitor 1 and the
起動時において、クロック信号ＣＬＫが高レベル、反転クロック信号ＣＬＫＢが低レベルの場合、ＰチャネルＭＯＳＦＥＴからなる第１駆動トランジスタ１８がオフ状態で、ＮチャネルＭＯＳＦＥＴからなる第２駆動トランジスタ１９もオフ状態であり、第１ＭＯＳＦＥＴ１１のゲート電圧は、第１及び第２駆動トランジスタ１８，１９によって駆動されない。
At startup, when the clock signal CLK is at a high level and the inverted clock signal CLKB is at a low level, the
しかし、反転クロック信号ＣＬＫＢが低レベルで、第６ＭＯＳＦＥＴ１６がオフ状態であるので、第３ＭＯＳＦＥＴ１３はオフ状態とならず、第２のカレントミラー回路はオン状態となる。従って、第３ＭＯＳＦＥＴ１３には、定電流源１７から第４ＭＯＳＦＥＴ１４に供給される一定電流Ｉａに、第２のカレントミラー回路のカレントミラー比Ｍ２を乗じた一定電流Ｉｂ（＝Ｉａ×Ｍ２）が流れる。また、第２活性化信号ＤＥＮは高レベルで活性化状態にあるため、第５ＭＯＳＦＥＴ１５がオン状態で、第３ＭＯＳＦＥＴ１３から第２ＭＯＳＦＥＴ１２へ一定電流Ｉｂの電流供給がなされ、第１のカレントミラー回路がオン状態となり、第１ＭＯＳＦＥＴ１１のゲート電圧は、第１の入力直流電圧Ｖｄｄ１と接地電圧ＧＮＤ（０Ｖ）の間の一定電流Ｉｂで定まる電圧値ＶＧ１１となり、第１ＭＯＳＦＥＴ１１はオン状態となって、第１ＭＯＳＦＥＴ１１には、一定電流Ｉｂに第１のカレントミラー回路のカレントミラー比Ｍ１を乗じた一定電流Ｉｘ（＝Ｉｂ×Ｍ１）が流れる。第１ＭＯＳＦＥＴ１１のゲート電圧は、定常時には接地電圧ＧＮＤ（０Ｖ）であるが、起動時には電圧値ＶＧ１１まで上昇して、オン電流量Ｉｏｎが一定電流Ｉｘに制限されるため、起動時における突入電流の発生が抑止される。
However, since the inverted clock signal CLKB is at a low level and the
一定電流Ｉｘは、定電流源１７の一定電流Ｉａに、２つのカレントミラー比の積（Ｍ１×Ｍ２）を乗じた値となる（Ｉｘ＝Ｉａ×Ｍ１×Ｍ２）。つまり、一定電流Ｉｘに対して、定電流源１７の一定電流Ｉａを小さく抑えることができ、定電流源１７の一定電流Ｉａが昇圧効率に与える影響を小さく抑えることができる。尚、第１のカレントミラー回路のカレントミラー比Ｍ１は、第１ＭＯＳＦＥＴ１１のトランジスタサイズを第２ＭＯＳＦＥＴ１２のトランジスタサイズで除した値で与えられ、第２のカレントミラー回路のカレントミラー比Ｍ２は、第３ＭＯＳＦＥＴ１３のトランジスタサイズを第４ＭＯＳＦＥＴ１４のトランジスタサイズで除した値で与えられる。また、各トランジスタのトランジスタサイズは、各トランジスタの有効ゲート幅を有効ゲート長で除した比で与えられる。
The constant current Ix is a value obtained by multiplying the constant current Ia of the constant
第１ＭＯＳＦＥＴ１１がオン電流量Ｉｏｎが一定電流Ｉｘに制限された状態でオン状態となっている一方において、クロック信号ＣＬＫが高レベルであるので、ＮチャネルＭＯＳＦＥＴで構成される第２のスイッチ回路３はオン状態となり、反転クロック信号ＣＬＫＢが低レベルであるので、第３及び第４のスイッチ回路４，５はオフ状態となる。この結果、定常時と同様に、昇圧コンデンサ１の一方端ＮＣ１は、第１ＭＯＳＦＥＴ１１を介して電圧降下せずに第１の入力直流電圧Ｖｄｄ１付近まで充電され、昇圧コンデンサ１の他方端ＮＣ２は、第２のスイッチ回路３を介して接地電圧ＧＮＤまで放電されるため、昇圧コンデンサ１の両端には、第１の入力直流電圧Ｖｄｄ１が保持される。
While the first MOSFET 11 is in the on state with the on current amount Ion being limited to the constant current Ix, the clock signal CLK is at a high level, and therefore the
引き続き、起動時において、クロック信号ＣＬＫが低レベルに遷移し、反転クロック信号ＣＬＫＢが高レベルに遷移すると、ＰチャネルＭＯＳＦＥＴからなる第１駆動トランジスタ１８がオン状態となる。一方、第６ＭＯＳＦＥＴ１６がオン状態となり、第３ＭＯＳＦＥＴ１３のゲート電圧が接地電圧ＧＮＤまで低下するので、第３ＭＯＳＦＥＴ１３はオフ状態となる。これにより、第１ＭＯＳＦＥＴ１１のゲート電圧は第１の入力直流電圧Ｖｄｄ１となり、第１ＭＯＳＦＥＴ１１は完全にオフ状態となる。一方、クロック信号ＣＬＫが低レベルであるので、ＮチャネルＭＯＳＦＥＴで構成される第２のスイッチ回路３はオフ状態となり、反転クロック信号ＣＬＫＢが高レベルであるので、第３及び第４のスイッチ回路４，５はオン状態となる。この結果、昇圧コンデンサ１の他方端ＮＣ２の電圧が、接地電圧ＧＮＤから第２の入力直流電圧Ｖｄｄ２まで変化するため、昇圧コンデンサ１の一方端ＮＣ１は、昇圧コンデンサ１の両端に第１の入力直流電圧Ｖｄｄ１を保持した状態で、第１の入力直流電圧Ｖｄｄ１から第２の入力直流電圧Ｖｄｄ２だけ昇圧された電圧（Ｖｄｄ１＋Ｖｄｄ２）まで変化する。尚、昇圧コンデンサ１の一方端ＮＣ１における昇圧後の電圧（Ｖｄｄ１＋Ｖｄｄ２）は、昇圧コンデンサ１の一方端ＮＣ１に寄生する容量成分への電荷分配によりある程度電圧降下する。第３のスイッチ回路４がオン状態であるため、不十分な充電状態の出力コンデンサ６に対して、昇圧コンデンサ１の一方端ＮＣ１側から第３のスイッチ回路４を介して充電電流が流れ、昇圧コンデンサ１の一方端ＮＣ１の昇圧後の電圧（Ｖｄｄ１＋Ｖｄｄ２）は大幅に低下する。
Subsequently, when the clock signal CLK transits to a low level and the inverted clock signal CLKB transits to a high level at the time of startup, the
引き続き、起動時において、クロック信号ＣＬＫと遅延クロック信号ＤＣＬＫの次の周期に遷移すると、第１及び第２のスイッチ回路２，３がオン状態、第３及び第４のスイッチ回路４，５がオフ状態となって、昇圧コンデンサ１の他方端ＮＣ２の電圧が、第２の入力直流電圧Ｖｄｄ２から接地電圧ＧＮＤまで低下するため、昇圧コンデンサ１の一方端ＮＣ１の電圧は、昇圧コンデンサ１の大幅に低下した両端電圧を保持した状態で、第１の入力直流電圧Ｖｄｄ１より大幅に低い電圧レベルまで引き下げられるが、第１ＭＯＳＦＥＴ１１を介して再度第１の入力直流電圧Ｖｄｄ１まで充電される。このとき、昇圧コンデンサ１の両端電圧が定常時に比べて大幅に低下するため、昇圧コンデンサ１の再充電時における充電電流が大きくなって、突入電流が発生することになるが、上述の如く、第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎが一定電流Ｉｘに制限されるため、突入電流の発生が抑止される。以上の起動時の昇圧動作が繰り返されることで、出力コンデンサ６の蓄積電荷量が徐々に増大して、出力ノードＯＵＴの電圧レベルが上昇して定常時の状態に至る。
Subsequently, at the time of start-up, when transition is made to the next cycle of the clock signal CLK and the delayed clock signal DCLK, the first and
〈第２実施形態〉
次に、本発明によるチャージポンプ回路の第２実施形態について説明する。図４に、本発明によるチャージポンプ回路の第２実施形態の概略の回路構成を示す。また、図５に、第２実施形態で使用する制御回路２０の回路構成を示す。図４に示すように、第２実施形態に係るチャージポンプ回路２００は、第１実施形態で使用した第２活性化信号ＤＥＮに代えて、図３に示す信号レベルの反転した第２活性化信号ＤＥＮＢを使用する。このため、第２実施形態では、制御信号発生回路２１は、第２活性化信号ＤＥＮに代えて第２活性化信号ＤＥＮＢを制御回路２０に対して出力する。制御回路２０と制御信号発生回路２１以外は第１実施形態と同じであるので、重複する説明は割愛する。
Second Embodiment
Next, a second embodiment of the charge pump circuit according to the present invention will be described. FIG. 4 shows a schematic circuit configuration of a second embodiment of the charge pump circuit according to the present invention. FIG. 5 shows a circuit configuration of the
制御回路２０は、第１実施形態の制御回路７と基本的な回路構成は同じである。第１実施形態の制御回路７と相違する点は、ＮチャネルＭＯＳＦＥＴからなる第５ＭＯＳＦＥＴ１５を使用せずに、ＰチャネルＭＯＳＦＥＴからなる第５ＭＯＳＦＥＴ２５を使用する点と、第２ＭＯＳＦＥＴ１２と第５ＭＯＳＦＥＴ２５と第３ＭＯＳＦＥＴ１３の接続順である。具体的には、第５ＭＯＳＦＥＴ２５は、ソースが第１入力電圧ノードＶＤＤ１に、ドレインが第２ＭＯＳＦＥＴ１２のソースに、ゲートが第２活性化信号ＤＥＮＢに夫々接続し、第２ＭＯＳＦＥＴ１２は、ソースが第５ＭＯＳＦＥＴ２５のドレインに、ドレインとゲートが、第１ＭＯＳＦＥＴ１１のゲート及び第３ＭＯＳＦＥＴ１３のドレインに接続し、第３ＭＯＳＦＥＴ１３は、ソースが接地ノードＶＳＳに、ドレインが第１ＭＯＳＦＥＴ１１のゲートに、ゲートが第４ＭＯＳＦＥＴ１４のゲート及びドレインに夫々接続している。第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２で第１のカレントミラー回路を構成し、第３ＭＯＳＦＥＴ１３と第４ＭＯＳＦＥＴ１４で第２のカレントミラー回路を構成する点、及び、第５ＭＯＳＦＥＴ２５と第６ＭＯＳＦＥＴ１６により、第１のカレントミラー回路と第２のカレントミラー回路のオンオフを制御するカレントミラー制御回路が構成される点も第１実施形態と全く同じであり、第２活性化信号ＤＥＮＢの信号レベルと第５ＭＯＳＦＥＴ２５の導電型がともに第１実施形態と反転しているので、制御回路２０は、第１実施形態の制御回路７と同様の作用効果、つまり、起動時の第１ＭＯＳＦＥＴ１１における突入電流の抑止効果を奏する。よって、第２実施形態に係るチャージポンプ回路２００の動作は、基本的に第１実施形態と同じであるので、重複する説明は省略する。
The
〈第３実施形態〉
次に、本発明によるチャージポンプ回路の第３実施形態について説明する。図６に、第３実施形態で使用する制御回路３０の回路構成を示す。図６に示すように、第３実施形態に係るチャージポンプ回路は、制御回路３０以外は第１実施形態と同じであるので、第１実施形態と重複する説明は割愛し、専ら制御回路３０の回路構成につき図６を参照して説明する。
<Third Embodiment>
Next, a third embodiment of the charge pump circuit according to the present invention will be described. FIG. 6 shows a circuit configuration of the
制御回路３０は、第１実施形態の制御回路７と基本的な回路構成は同じである。第１実施形態の制御回路７と相違する点は、第２ＭＯＳＦＥＴ１２が単体のトランジスタではなく、複数のＰチャネルＭＯＳＦＥＴ１２ａ，１２ｂ，１２ｃを直列に接続して構成されている点である。図６に示す例では、第２ＭＯＳＦＥＴ１２は３段のＰチャネルＭＯＳＦＥＴ１２ａ，１２ｂ，１２ｃで構成されているが、接続段数は３に限定されるものではない。具体的には、ＭＯＳＦＥＴ１２ａ，１２ｂ，１２ｃの各ゲートは第１ＭＯＳＦＥＴ１１のゲート及び第５ＭＯＳＦＥＴ１５のソース及び第３ＭＯＳＦＥＴ１３のドレインに接続し、ＭＯＳＦＥＴ１２ａのソースと第１入力電圧ノードＶＤＤ１、ＭＯＳＦＥＴ１２ａのドレインとＭＯＳＦＥＴ１２ｂのソース、ＭＯＳＦＥＴ１２ｂのドレインとＭＯＳＦＥＴ１２ｃのソース、ＭＯＳＦＥＴ１２ｃのドレインと第５ＭＯＳＦＥＴ１５のドレインが夫々接続している。
The
第３実施形態では、第１実施形態と比べて、第１のカレントミラー回路が、第１ＭＯＳＦＥＴ１１と３段の第２ＭＯＳＦＥＴ１２ａ，１２ｂ，１２ｃで構成される点で相違するのみで、制御回路３０のその他の部分は、第１実施形態の制御回路７と全く同じである。従って、制御回路３０は、第１実施形態の制御回路７と同様の作用効果、つまり、起動時の第１ＭＯＳＦＥＴ１１における突入電流の抑止効果を奏する。但し、第３実施形態では、第２ＭＯＳＦＥＴを３段直列構造とすることで、第１のカレントミラー回路のカレントミラー比を第１実施形態より大きくできるため、第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎの制限値Ｉｘに対して、定電流源１７の一定電流Ｉａを更に小さくでき、定電流源１７の一定電流Ｉａが昇圧効率に与える影響を更に小さく抑えることができる。
The third embodiment is different from the first embodiment only in that the first current mirror circuit is composed of the first MOSFET 11 and the three-stage
〈第４実施形態〉
次に、本発明によるチャージポンプ回路の第４実施形態について説明する。図７に、第４実施形態で使用する制御回路４０の回路構成を示す。図７に示すように、第４実施形態に係るチャージポンプ回路は、制御回路４０以外は第１実施形態と同じであるので、第１実施形態と重複する説明は割愛し、専ら制御回路４０の回路構成につき図７を参照して説明する。
<Fourth embodiment>
Next, a fourth embodiment of the charge pump circuit according to the present invention will be described. FIG. 7 shows a circuit configuration of the
制御回路４０は、第１実施形態の制御回路７と基本的な回路構成は同じである。第１実施形態の制御回路７と相違する点は、第２ＭＯＳＦＥＴ１２と第５ＭＯＳＦＥＴ１５の直列回路を１組ではなく２組用意し、並列に配列して、第５ＭＯＳＦＥＴ１５のゲートに入力する信号を、第２活性化信号ＤＥＮに代えて２種類の第３活性化信号ＤＥＮａ，ＤＥＮｂに分離し、当該２組の直列回路の何れか一方または両方を選択可能に構成している点である。制御回路４０は、外部から入力される選択信号ＳＥＬに基づいて、２種類の第３活性化信号ＤＥＮａ，ＤＥＮｂの何れか一方または両方を選択して、第２活性化信号ＤＥＮを選択した第３活性化信号ＤＥＮａ，ＤＥＮｂに転送し、転送されなかった第３活性化信号ＤＥＮａ，ＤＥＮｂの信号レベルを低レベルに保持する選択回路４１を備える。
The
２組の直列回路の一方は、第２ＭＯＳＦＥＴ１２のドレインと第５ＭＯＳＦＥＴ１５のドレインを接続して構成され、他方の直列回路は、第２ＭＯＳＦＥＴ１２ｄのドレインと第５ＭＯＳＦＥＴ１５ｄのドレインを接続して構成される。第２ＭＯＳＦＥＴ１２，１２ｄの各ソースは第１入力電圧ノードＶＤＤ１に接続し、第２ＭＯＳＦＥＴ１２，１２ｄの各ゲートと第５ＭＯＳＦＥＴ１５，１５ｄの各ソースは共通して第１ＭＯＳＦＥＴ１１のゲート及び第３ＭＯＳＦＥＴ１３のドレインと接続する。一方の第５ＭＯＳＦＥＴ１５のゲートには、一方の第３活性化信号ＤＥＮａが接続し、他方の第５ＭＯＳＦＥＴ１５ｄのゲートには、他方の第３活性化信号ＤＥＮｂが接続する。
One of the two series circuits is configured by connecting the drain of the
図７に示す回路構成例では、選択回路４１に入力する選択信号ＳＥＬは１つであるので、第３活性化信号ＤＥＮａ，ＤＥＮｂの選択は２者択一の選択となる。つまり、第３活性化信号ＤＥＮａと第３活性化信号ＤＥＮを択一的に選択する場合と、第３活性化信号ＤＥＮａ，ＤＥＮｂの一方と第３活性化信号ＤＥＮａ，ＤＥＮｂの両方を択一的に選択する場合がある。前者の選択の場合には、２つの第２ＭＯＳＦＥＴ１２，１２ｄの各トランジスタサイズは互いに異なっている必要がある。また、後者の場合には、２つの第２ＭＯＳＦＥＴ１２，１２ｄの各トランジスタサイズは同じに設定しても良い。更に、後者の場合には、２つの第５ＭＯＳＦＥＴ１５，１５ｄの一方のゲートに、第２活性化信号ＤＥＮを直接入力するようにしても良い。
In the circuit configuration example shown in FIG. 7, since the selection signal SEL input to the
第４実施形態では、第１実施形態と比べて、第１のカレントミラー回路の回路構成が、選択信号ＳＥＬによって２通りに選択可能であるため、第１のカレントミラー回路のカレントミラー比を２段階に変更可能となる。この結果、定電流源１７の一定電流Ｉａを固定した状態で、第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎの制限値Ｉｘを２通りに切り替えることが可能となる。つまり、選択信号ＳＥＬによって、突入電流の制限値Ｉｘを、チャージポンプ回路に対して第１の入力直流電圧Ｖｄｄ１を供給する電源のインピーダンスに応じて変更可能となる。尚、第１のカレントミラー回路のカレントミラー比が選択信号ＳＥＬによって変更可能な点以外は、第１実施形態の制御回路７と全く同じである。従って、制御回路４０は、第１実施形態の制御回路７と同様の作用効果、つまり、起動時の第１ＭＯＳＦＥＴ１１における突入電流の抑止効果を奏する。
In the fourth embodiment, compared with the first embodiment, the circuit configuration of the first current mirror circuit can be selected in two ways by the selection signal SEL, so that the current mirror ratio of the first current mirror circuit is 2 Can be changed in stages. As a result, the limit value Ix of the on-current amount Ion of the first MOSFET 11 can be switched in two ways while the constant current Ia of the constant
図７に示す例では、選択信号ＳＥＬは１つであったが、２以上にすることで選択数が増加するので、選択信号ＳＥＬの信号数が２の場合には、第３活性化信号ＤＥＮａと第３活性化信号ＤＥＮとその両方の３通りを択一的に選択することが可能となり、選択信号ＳＥＬによって、チャージポンプ回路に対して第１の入力直流電圧Ｖｄｄ１を供給する電源のインピーダンスに応じて、突入電流の制限値Ｉｘを３段階に変更可能となる。更に、第２ＭＯＳＦＥＴ１２と第５ＭＯＳＦＥＴ１５の直列回路を３組以上並列に設けることで、突入電流の制限値Ｉｘの設定数を４以上に拡張できる。
In the example shown in FIG. 7, the number of selection signals SEL is one. However, since the number of selections increases when the number of selection signals SEL is two or more, when the number of selection signals SEL is 2, the third activation signal DENa. And the third activation signal DEN and both of them can be selected, and the selection signal SEL can be used to set the impedance of the power supply for supplying the first input DC voltage Vdd1 to the charge pump circuit. Accordingly, the inrush current limit value Ix can be changed in three stages. Furthermore, by providing three or more series circuits of the
〈第５実施形態〉
次に、本発明によるチャージポンプ回路の第５実施形態について説明する。図８に、第５実施形態で使用する制御回路５０の回路構成を示す。図８に示すように、第５実施形態に係るチャージポンプ回路は、制御回路５０以外は第１実施形態と同じであるので、第１実施形態と重複する説明は割愛し、専ら制御回路５０の回路構成につき図８を参照して説明する。
<Fifth Embodiment>
Next, a fifth embodiment of the charge pump circuit according to the present invention will be described. FIG. 8 shows a circuit configuration of the
制御回路５０は、第１実施形態の制御回路７と基本的な回路構成は同じである。第１実施形態の制御回路７と相違する点は、第３ＭＯＳＦＥＴ１３と第４ＭＯＳＦＥＴ１４によって構成される第２のカレントミラー回路の回路構成が、外部からの選択信号ＳＥＬによって変更可能な点である。具体的には、２つの第３ＭＯＳＦＥＴ１３，１３ａを用い、２つの第３ＭＯＳＦＥＴ１３，１３ａの各ソースと接地ノードＶＳＳの間に夫々、２つの第３ＭＯＳＦＥＴ１３，１３ａの一方または両方を切り替えて活性化するためのＮチャネルＭＯＳＦＥＴからなる選択用トランジスタ５１，５２を設け、更に、第４ＭＯＳＦＥＴ１４のソースと接地ノードＶＳＳの間にも、第３ＭＯＳＦＥＴ１３，１３ａと同様に、ＮチャネルＭＯＳＦＥＴからなるダミートランジスタ５３を設けている。第３ＭＯＳＦＥＴ１３，１３ａはドレイン同士が接続し、第３ＭＯＳＦＥＴ１３のソースと選択用トランジスタ５１のドレイン、第３ＭＯＳＦＥＴ１３ａのソースと選択用トランジスタ５２のドレイン、第４ＭＯＳＦＥＴ１４のソースとダミートランジスタ５３のドレインが夫々接続し、選択用トランジスタ５１，５２及びダミートランジスタ５３の各ソースが接地ノードＶＳＳに接続し、選択用トランジスタ５２のゲートに選択信号ＳＥＬが入力し、選択用トランジスタ５１とダミートランジスタ５３は、常時オン状態となるように、各ゲートが第１入力電圧ノードＶＤＤ１と接続している。選択信号ＳＥＬが高レベル時には、選択用トランジスタ５１，５２の両方がオン状態となって、２つの第３ＭＯＳＦＥＴ１３，１３ａが同時に選択され、選択信号ＳＥＬが低レベル時には、選択用トランジスタ５２がオフ状態となり、第３ＭＯＳＦＥＴ１３だけが選択される。従って、選択信号ＳＥＬによって、第２のカレントミラー回路が、２つの第３ＭＯＳＦＥＴ１３，１３ａと第４ＭＯＳＦＥＴ１４で構成される場合と、１つの第３ＭＯＳＦＥＴ１３と第４ＭＯＳＦＥＴ１４で構成される場合の２通りが選択可能となる。この結果、第２のカレントミラー回路のカレントミラー比を２段階に変更可能となり、定電流源１７の一定電流Ｉａを固定した状態で、第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎの制限値Ｉｘを２通りに切り替えることが可能となる。つまり、選択信号ＳＥＬによって、突入電流の制限値Ｉｘを、チャージポンプ回路に対して第１の入力直流電圧Ｖｄｄ１を供給する電源のインピーダンスに応じて変更可能となる。尚、第２のカレントミラー回路のカレントミラー比が選択信号ＳＥＬによって変更可能な点以外は、第１実施形態の制御回路７と全く同じである。従って、制御回路５０は、第１実施形態の制御回路７と同様の作用効果、つまり、起動時の第１ＭＯＳＦＥＴ１１における突入電流の抑止効果を奏する。
The basic circuit configuration of the
図８に示す例では、第３ＭＯＳＦＥＴ１３，１３ａの並列数は２であったが、３以上にすることでカレントミラー比の選択数が増加するので、当該並列数に応じて選択信号ＳＥＬの信号数も２以上に増加させることで、２以上の選択信号ＳＥＬによって、チャージポンプ回路に対して第１の入力直流電圧Ｖｄｄ１を供給する電源のインピーダンスに応じて、突入電流の制限値Ｉｘを３段階以上に変更可能となる。
In the example shown in FIG. 8, the number of parallel of the
〈第６実施形態〉
次に、本発明によるチャージポンプ回路の第６実施形態について説明する。上記第１乃至第５実施形態では、突入電流を抑制する期間（第１期間）を、活性化信号ＥＮの入力（活性化状態への遷移）から一定期間ｔ０内としたが、突入電流を抑制する期間（第１期間）として、クロック信号ＣＬＫの立ち上がり直後の一定期間ｔ１（例えば、高レベル期間の最初の１０〜２０％程度）を第１期間に組み入れて、活性化信号ＥＮの入力から一定期間ｔ０の経過後であっても、第１実施形態で説明した第１期間（起動時）と同様に、第１及び第２のカレントミラー回路をオン状態として、第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎを一定値Ｉｘに制限するのも好ましい実施の形態である。この場合、チャージポンプ回路の回路構成としては、制御信号発生回路８，２１を除いて、上記第１乃至第５実施形態で説明した回路構成がそのまま使用できる。上記第１乃至第５実施形態とは、制御信号発生回路８，２１から出力される第２活性化信号ＤＥＮ，ＤＥＮＢと遅延クロック信号ＤＣＬＫの信号レベルの遷移タイミングが相違することになるが、チャージポンプ回路及び制御回路の動作は上記第１乃至第５実施形態と同じであり、重複する説明は割愛する。
<Sixth Embodiment>
Next, a sixth embodiment of the charge pump circuit according to the present invention will be described. In the first to fifth embodiments, the period during which the inrush current is suppressed (first period) is set within the predetermined period t0 from the input of the activation signal EN (transition to the activated state), but the inrush current is suppressed. As a period to be performed (first period), a certain period t1 (for example, about the first 10 to 20% of the first high level period) immediately after the rising of the clock signal CLK is incorporated into the first period, and is constant from the input of the activation signal EN. Even after the elapse of the period t0, the first and second current mirror circuits are turned on and the on-current amount Ion of the first MOSFET 11 is set to the on state, as in the first period (during start-up) described in the first embodiment. Limiting to a constant value Ix is also a preferred embodiment. In this case, as the circuit configuration of the charge pump circuit, the circuit configurations described in the first to fifth embodiments can be used as they are except for the control
第６実施形態では、活性化信号ＥＮの入力から一定期間ｔ０の経過後であっても、クロック信号ＣＬＫの立ち上がり直後の一定期間ｔ１も第１期間とすることから、第２活性化信号ＤＥＮ，ＤＥＮＢと遅延クロック信号ＤＣＬＫの信号レベルの遷移タイミングは、図９に示すようになる。つまり、活性化信号ＥＮの入力から一定期間ｔ０の経過後において、第２活性化信号ＤＥＮ，ＤＥＮＢと遅延クロック信号ＤＣＬＫの信号レベルの遷移タイミングが、図３に示す第１乃至第５実施形態と異なる。 In the sixth embodiment, even after a lapse of a certain period t0 from the input of the activation signal EN, the certain period t1 immediately after the rising of the clock signal CLK is also the first period, so that the second activation signal DEN, The transition timing of the signal levels of DENB and delayed clock signal DCLK is as shown in FIG. That is, the transition timings of the signal levels of the second activation signals DEN and DENB and the delayed clock signal DCLK after the elapse of a certain period t0 from the input of the activation signal EN are the same as those in the first to fifth embodiments shown in FIG. Different.
活性化信号ＥＮの入力から一定期間ｔ０の経過後の第２活性化信号ＤＥＮの信号レベルは、第１実施形態では低レベルであったが、第６実施形態では、第２活性化信号ＤＥＮはクロック信号ＣＬＫの立ち上がりと同時に立ち上がり、一定期間ｔ１経過後の低レベルに遷移し、これをクロック信号ＣＬＫに同期して繰り返す。第２活性化信号ＤＥＮＢについては、第２活性化信号ＤＥＮと信号レベルが反転するだけである。第１実施形態では、遅延クロック信号ＤＣＬＫはクロック信号ＣＬＫの立ち上がりと同時に立ち上がっていたが、第６実施形態では、遅延クロック信号ＤＣＬＫはクロック信号ＣＬＫの立ち上がり直後の一定期間ｔ１経過後に立ち上がり、クロック信号ＣＬＫの立下りと同時に立ち下がる。 The signal level of the second activation signal DEN after the elapse of a predetermined period t0 from the input of the activation signal EN was low in the first embodiment, but in the sixth embodiment, the second activation signal DEN is It rises simultaneously with the rise of the clock signal CLK, transitions to a low level after a lapse of a predetermined period t1, and this is repeated in synchronization with the clock signal CLK. For the second activation signal DENB, only the signal level is inverted from that of the second activation signal DEN. In the first embodiment, the delayed clock signal DCLK rises at the same time as the rising edge of the clock signal CLK. In the sixth embodiment, the delayed clock signal DCLK rises after a certain period t1 immediately after the rising edge of the clock signal CLK. It falls at the same time as the fall of CLK.
以上のように、活性化信号ＥＮの入力から一定期間ｔ０の経過後、クロック信号ＣＬＫの各立ち上がり直後の一定期間ｔ１を第１期間に組み入れることで、クロック信号ＣＬＫの各立ち上がり直後において、昇圧コンデンサ１の一方端ＮＣ１を充電する第１ＭＯＳＦＥＴ１１のオン電流量Ｉｏｎが最大となるピーク電流を抑制できる。これにより、クロック信号ＣＬＫの各立ち上がり時に発生するピーク電流に起因する出力リップルノイズを低減される。 As described above, after the elapse of the predetermined period t0 from the input of the activation signal EN, the predetermined period t1 immediately after each rising edge of the clock signal CLK is incorporated in the first period, so that the boost capacitor immediately after each rising edge of the clock signal CLK. The peak current at which the on-current amount Ion of the first MOSFET 11 that charges one end NC1 of the first power supply becomes maximum can be suppressed. As a result, output ripple noise caused by the peak current generated at each rising edge of the clock signal CLK is reduced.
次に、本発明装置の別実施形態について説明する。 Next, another embodiment of the device of the present invention will be described.
〈１〉上記第３乃至第５実施形態では、図２に示す第１実施形態における制御回路７をベースにした回路構成の変形例を説明したが、図５に示す第２実施形態における制御回路２０をベースにした回路構成の変形も可能である。
<1> In the third to fifth embodiments, the modification of the circuit configuration based on the
〈２〉上記第５実施形態では、選択用トランジスタ５２のゲートに選択信号ＳＥＬを入力し、選択用トランジスタ５１とダミートランジスタ５３のゲートを第１入力電圧ノードＶＤＤ１と接続していたが、選択信号ＳＥＬを第１期間中のみ機能させ、第２期間において信号レベルを低レベルとなる信号とし、更に、選択用トランジスタ５１とダミートランジスタ５３のゲートに第２活性化信号ＤＥＮを入力するようにしても良い。これにより、第２のカレントミラー回路をオフ状態とすべき第２期間において、第２のカレントミラー回路での電流消費を完全に遮断できる。当該処置は、第３ＭＯＳＦＥＴ１３が１つだけの第１乃至第４実施形態においても、第５実施形態と同様に、第３ＭＯＳＦＥＴ１３及び第４ＭＯＳＦＥＴ１４の各ソースと接地ノードＶＳＳの間にＮチャネルＭＯＳＦＥＴを設け、そのゲートに第２活性化信号ＤＥＮを入力するようにしても良い。
<2> In the fifth embodiment, the selection signal SEL is input to the gate of the
〈３〉上記各実施形態では、図１または図２に示すような第１のスイッチ回路２を介して第１の入力直流電圧Ｖｄｄ１を昇圧コンデンサ１の一方端ＮＣ１に供給する場合に、第１のスイッチ回路２を構成するＭＯＳＦＥＴのオン電流量を制限する制御回路を説明したが、第１の入力直流電圧Ｖｄｄ１或いは第２の入力直流電圧Ｖｄｄ２を、別のスイッチ回路を介して出力コンデンサに供給する別の回路構成では、当該スイッチ回路を構成するＭＯＳＦＥＴのオン電流量を制限する制御回路を、上記各実施形態と同様に構成することで、出力コンデンサへの突入電流を抑制可能となる。
<3> In each of the above embodiments, when the first input DC voltage Vdd1 is supplied to the one end NC1 of the boost capacitor 1 via the
本発明に係るチャージポンプ回路は、チャージポンプ回路を使用する直流電圧を所定の直流電圧に変換するＤＣ／ＤＣコンバータ回路に利用可能である。 The charge pump circuit according to the present invention is applicable to a DC / DC converter circuit that converts a DC voltage using the charge pump circuit into a predetermined DC voltage.
１： 昇圧コンデンサ
２： 第１のスイッチ回路
３： 第２のスイッチ回路
４： 第３のスイッチ回路
５： 第４のスイッチ回路
６： 出力コンデンサ
７，２０，３０，４０，５０： 制御回路
８，２１： 制御信号発生回路
１０： 電流制限駆動回路部
１１： 第１ＭＯＳＦＥＴ
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ： 第２ＭＯＳＦＥＴ
１３，１３ａ： 第３ＭＯＳＦＥＴ
１４： 第４ＭＯＳＦＥＴ
１５，１５ｄ，２５： 第５ＭＯＳＦＥＴ
１６： 第６ＭＯＳＦＥＴ
１７： 定電流源
１８： 第１駆動トランジスタ
１９： 第２駆動トランジスタ
４１： 選択回路
５１，５２： 選択用トランジスタ
５３： ダミートランジスタ
６０： インバータ回路
６１： 差動増幅器
６２： ＮチャネルＭＯＳＦＥＴ
６３： 抵抗
１００： 第１実施形態に係るチャージポンプ回路
２００： 第２実施形態に係るチャージポンプ回路
ＣＬＫ： クロック信号
ＣＬＫＢ： 反転クロック信号
ＤＣＬＫ： 遅延クロック信号
ＤＥＮ，ＤＥＮＢ： 第２活性化信号
ＤＥＮａ，ＤＥＮｂ： 第３活性化信号
ＥＮ： 活性化信号
ＮＣ１： 昇圧コンデンサ１の一方端
ＮＣ２： 昇圧コンデンサ１の他方端
ＮＣＬＫ： クロック入力端子
ＯＵＴ： 出力ノード
ＳＥＬ： 選択信号
ｔ０，ｔ１： 一定期間
ＶＤＤ： 入力電圧ノード
ＶＤＤ１： 第１入力電圧ノード
ＶＤＤ２： 第２入力電圧ノード
ＶＳＳ： 接地ノード
1: Boost capacitor 2: First switch circuit 3: Second switch circuit 4: Third switch circuit 5: Fourth switch circuit 6:
12, 12a, 12b, 12c, 12d: second MOSFET
13, 13a: Third MOSFET
14: Fourth MOSFET
15, 15d, 25: fifth MOSFET
16: 6th MOSFET
17: constant current source 18: first drive transistor 19: second drive transistor 41:
63: Resistor 100: Charge pump circuit according to the first embodiment 200: Charge pump circuit according to the second embodiment CLK: Clock signal CLKB: Inverted clock signal DCLK: Delayed clock signal DEN, DENB: Second activation signal DENa, DENb: third activation signal EN: activation signal NC1: one end of boost capacitor 1 NC2: other end of boost capacitor 1 NCLK: clock input terminal OUT: output node SEL: selection signal t0, t1: fixed period VDD: input Voltage node VDD1: First input voltage node VDD2: Second input voltage node VSS: Ground node
Claims (7)
前記昇圧コンデンサの一端と昇圧対象の直流電圧の入力電圧ノードとの間に介装され所定周期でオンオフするスイッチ回路と、
前記昇圧コンデンサの他端を前記所定周期、所定の電圧振幅で駆動する駆動回路と、
前記スイッチ回路のオンオフを制御する制御回路と、を備え、
前記制御回路が、
活性化信号の入力から一定期間内を少なくとも含む第１期間は、前記スイッチ回路のオン状態でのオン電流量を一定値に制限し、前記活性化信号の入力から前記一定期間経過後の前記第１期間以外の第２期間は、前記オン電流量の制限を解除して、前記スイッチ回路のオンオフを制御するように、
前記スイッチ回路を構成する第１ＭＯＳＦＥＴのオフ時のゲート電圧を外部から入力するクロック信号に同期して駆動する第１駆動トランジスタと、
前記第２期間において、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号に同期して、前記第１ＭＯＳＦＥＴのオン時のゲート電圧を駆動する第２駆動トランジスタと、
前記第１期間において、前記第１ＭＯＳＦＥＴのオン電流量を一定値に制限して、前記クロック信号に同期して前記第１ＭＯＳＦＥＴのオン時のゲート電圧を駆動する電流制限駆動回路部と、を備えて構成され、
前記電流制限駆動回路部が、
前記第１ＭＯＳＦＥＴとゲート同士が接続して第１のカレントミラー回路を構成する第２ＭＯＳＦＥＴと、
前記第２ＭＯＳＦＥＴに一定電流を供給する第３ＭＯＳＦＥＴと、
前記第３ＭＯＳＦＥＴとゲート同士が接続して第２のカレントミラー回路を構成する第４ＭＯＳＦＥＴと、
前記第４ＭＯＳＦＥＴに一定電流を供給する定電流源と、
前記第１のカレントミラー回路と前記第２のカレントミラー回路のオンオフを制御するカレントミラー制御回路と、を備えて構成され
前記クロック信号と、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号と、前記第１期間と前記第２期間の間の遷移時に状態変化する第２活性化信号を発生する制御信号発生回路を備え、
前記第１期間が、前記活性化信号の入力から前記一定期間が経過するまでの期間と前記一定期間の経過後の前記クロック信号の状態遷移に伴う前記第１ＭＯＳＦＥＴのターンオン期間毎のターンオン直後の一部期間で、
前記第２期間が、前記一定期間の経過後、前記活性化信号の入力が終了するまでの期間における、前記第１ＭＯＳＦＥＴのターンオン期間毎のターンオン直後の前記一部期間を除く期間であり、
前記遅延クロック信号の立ち上がり及び立下りタイミングの一方が、前記第２期間の開始と一致し、前記遅延クロック信号の立ち上がり及び立下りタイミングの他方が、前記クロック信号の立ち上がり及び立下りタイミングの何れか一方と一致することを特徴とするチャージポンプ回路。 A boost capacitor;
A switch circuit interposed between one end of the boost capacitor and an input voltage node of a DC voltage to be boosted and turned on and off at a predetermined period;
A drive circuit for driving the other end of the boost capacitor with the predetermined period and a predetermined voltage amplitude;
A control circuit for controlling on / off of the switch circuit,
The control circuit comprises:
In the first period including at least a certain period from the input of the activation signal, the on-current amount in the on state of the switch circuit is limited to a certain value, and the first period after the lapse of the certain period from the input of the activation signal. In the second period other than the one period, the on-current amount is controlled by releasing the limitation of the on-current amount ,
A first drive transistor for driving a gate voltage when the first MOSFET constituting the switch circuit is turned off in synchronization with an externally input clock signal;
In the second period, the gate voltage when the first MOSFET is turned on is driven in synchronization with a delayed clock signal that starts oscillation after the lapse of a certain period from the input of the activation signal in synchronization with the clock signal. Two drive transistors;
A current limiting drive circuit unit configured to limit an on-current amount of the first MOSFET to a constant value and drive a gate voltage when the first MOSFET is turned on in synchronization with the clock signal in the first period. Configured,
The current limiting drive circuit unit is
A first MOSFET and a gate connected to each other to form a first current mirror circuit;
A third MOSFET for supplying a constant current to the second MOSFET;
A fourth MOSFET in which the third MOSFET and the gate are connected to form a second current mirror circuit;
A constant current source for supplying a constant current to the fourth MOSFET;
A current mirror control circuit configured to control on / off of the first current mirror circuit and the second current mirror circuit.
The state changes at the time of transition between the first period and the second period, the clock signal, the delayed clock signal that starts oscillating after the lapse of the predetermined period from the input of the activation signal in synchronization with the clock signal A control signal generating circuit for generating a second activation signal;
The first period is a period immediately after the turn-on period of the first MOSFET in accordance with a period from the input of the activation signal until the fixed period elapses and a state transition of the clock signal after the elapse of the fixed period. In the part period,
The second period is a period excluding the partial period immediately after the turn-on period for each turn-on period of the first MOSFET in a period until the input of the activation signal ends after the lapse of the predetermined period,
One of the rising and falling timings of the delayed clock signal coincides with the start of the second period, and the other of the rising and falling timings of the delayed clock signal is either the rising or falling timing of the clock signal. A charge pump circuit characterized by being coincident with one .
前記第２ＭＯＳＦＥＴのドレインまたはソースと、前記第５ＭＯＳＦＥＴのドレインまたはソースが接続して直列回路を構成し、前記直列回路の一端が前記入力電圧ノードに、他端が前記第３ＭＯＳＦＥＴのドレインに夫々接続することを特徴とする請求項１〜３の何れか１項に記載のチャージポンプ回路。 The current mirror control circuit includes a fifth MOSFET that controls on / off of the first current mirror circuit by using, as a gate input, a second activation signal that changes state at the time of transition between the first period and the second period. ,
The drain or source of the second MOSFET and the drain or source of the fifth MOSFET are connected to form a series circuit, and one end of the series circuit is connected to the input voltage node and the other end is connected to the drain of the third MOSFET. The charge pump circuit according to any one of claims 1 to 3 , wherein
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