JP2003319640A - Charge pump circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a high-efficiency change pump circuit which can suppress a voltage drop due to a forward voltage of a diode for preventing a current from flowing in reverse from the high-voltage side of a capacitor, and can suppress the generation of a reactive current when made into an IC or the occurrence of latch up, and generates a voltage (1+1/n) times as high as a power voltage. <P>SOLUTION: This charge pump circuit is provided with a fourth switch element SWD to whose drain a substrate gate is connected so that a current does not flow in reverse from high voltage sides of flyback capacitors FC(1)- FC(n) connected in series to an input end IN, and a second switch element SWB(1) to whose drain a substrate gate is connected so that a current does not flow in reverse from the high-voltage side of a catch up capacitor C1 to the flyback capacitors FC(1)-FC(n) connected in series. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、電源回路に用いら
れるチャージポンプ回路に関し、特に、電源電圧より僅
かに高い電圧が必要になる負荷に、高効率で電力供給が
可能なチャージポンプ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge pump circuit used in a power supply circuit, and more particularly to a charge pump circuit capable of supplying power to a load requiring a voltage slightly higher than the power supply voltage with high efficiency. Is.

【０００２】[0002]

【従来の技術】電源電圧より高い電圧を必要とする場合
は、電源回路として、主にインダクタンスを利用したＤ
Ｃ−ＤＣコンバータが使用されている。ＤＣ−ＤＣコン
バータは、任意の電圧を発生させることができ、しかも
消費電流の大きい負荷に効率よく電力を供給できるた
め、多くの用途に使用されている。しかし、ＤＣ−ＤＣ
コンバータは、トランスやコイル等の部品が必要なた
め、小型化を図ることが困難であり、ＤＣ−ＤＣコンバ
ータのすべてを半導体集積回路に集積することができな
かった。2. Description of the Related Art When a voltage higher than a power supply voltage is required, the power supply circuit mainly uses an inductance D.
A C-DC converter is used. The DC-DC converter is used for many purposes because it can generate an arbitrary voltage and can efficiently supply electric power to a load that consumes a large amount of current. However, DC-DC
Since a converter requires parts such as a transformer and a coil, it is difficult to reduce the size of the converter, and it is impossible to integrate all of the DC-DC converters into a semiconductor integrated circuit.

【０００３】そのため、比較的消費電流の小さい負荷に
電源を供給する場合には、小型化が可能で高効率なチャ
ージポンプ回路が電源回路に使用されていた。しかし、
チャージポンプ回路は、直流電源からの電源電圧で充電
したコンデンサの電圧を加算して昇圧するため、出力電
圧が電源電圧の整数倍の電圧しか得られず、電源電圧と
負荷が必要とする電圧の関係によっては、負荷に必要以
上の電圧が供給されて負荷の電力消費が大きくなり、著
しく効率を低下させる場合があった。Therefore, when power is supplied to a load that consumes a relatively small amount of current, a charge pump circuit that can be downsized and that has high efficiency has been used in the power supply circuit. But,
Since the charge pump circuit adds the voltage of the capacitor charged by the power supply voltage from the DC power supply and boosts it, the output voltage is only an integral multiple of the power supply voltage, and the power supply voltage and the voltage required by the load Depending on the relationship, an excessive voltage is supplied to the load, the power consumption of the load increases, and the efficiency may significantly decrease.

【０００４】そこで、特開２００１−１６９５３７号公
報では、このようなチャージポンプ回路の欠点である、
電源電圧の整数倍の出力電圧しか得られない点を改善し
たチャージポンプ回路が開示されている。特開２００１
−１６９５３７号公報では、電源に一番近いコンデンサ
に同容量の物を２個使用し、該２個のコンデンサを直列
に接続して電源電圧で充電することにより、該各コンデ
ンサは電源電圧の１／２の電圧に充電される。Therefore, Japanese Patent Laid-Open No. 2001-169537 has a drawback of such a charge pump circuit.
A charge pump circuit is disclosed in which the output voltage which is an integral multiple of the power supply voltage is improved. JP 2001
In Japanese Patent Publication No. 169537, two capacitors having the same capacity are used as the capacitors closest to the power source, and the two capacitors are connected in series to be charged with the power source voltage, whereby each capacitor has a power source voltage of 1 It is charged to a voltage of / 2.

【０００５】このように充電された２個のコンデンサを
並列に接続して得られる電圧を、電源電圧と同じ電圧に
充電されている他のコンデンサの電圧又は電源電圧に加
算することで、電源電圧の（Ｎ＋０.５）倍の電圧を得
るようにしている。なお、Ｎは、Ｎ＞０の整数である。
更に、特開２００１−１６９５３７号公報では、電源に
一番近いコンデンサを４個にして、前記と同様に４個を
並列に接続したものを電圧加算することで、電源電圧の
１／４ステップごとに出力電圧を設定できる回路が開示
されている。By adding the voltage obtained by connecting two capacitors thus charged in parallel to the voltage of another capacitor charged to the same voltage as the power supply voltage or the power supply voltage, (N + 0.5) times the voltage is obtained. In addition, N is an integer of N> 0.
Further, in Japanese Unexamined Patent Publication No. 2001-169537, four capacitors closest to the power source are used, and likewise, four capacitors connected in parallel are added together to add a voltage, so that every ¼ step of the power source voltage. There is disclosed a circuit capable of setting an output voltage.

【０００６】[0006]

【発明が解決しようとする課題】しかし、従来は、高い
電圧に充電されたコンデンサの高電圧側から、直流電源
側に電流が逆流しないように、通常は、複数のダイオー
ドを使用していた。このため、特に電源電圧が低い場合
は、該ダイオードの順方向電圧によるロスが、無視でき
ないほど効率を低下させていた。特開２００１−１６９
５３７号公報で開示されたチャージポンプ回路において
も、電源電圧の１／４ステップという細かさで昇圧でき
るようになったものの、高い電圧に充電されたコンデン
サの高電圧側からの電流の逆流を防止するためにダイオ
ードを使用しており、該ダイオードの順方向電圧による
ロスが発生すると考えられる。However, conventionally, a plurality of diodes are usually used so that the current does not flow backward from the high voltage side of the capacitor charged to a high voltage to the DC power source side. For this reason, especially when the power supply voltage is low, the loss due to the forward voltage of the diode causes the efficiency to decrease to a level that cannot be ignored. JP 2001-169A
Even in the charge pump circuit disclosed in Japanese Patent No. 537, it is possible to boost the voltage with a fineness of ¼ step of the power supply voltage, but the backflow of current from the high voltage side of the capacitor charged to a high voltage is prevented. In order to do so, a diode is used, and it is considered that loss due to the forward voltage of the diode occurs.

【０００７】更に、コンデンサを直列に接続するスイッ
チ素子に、サブストレートゲートをソースに接続したＭ
ＯＳトランジスタを使用しているため、これらの回路を
ＩＣ化した場合に、昇圧動作の途中で該ＭＯＳトランジ
スタのソース電圧がドレイン電圧より高くなると、該Ｍ
ＯＳトランジスタの寄生ダイオードに順方向電流が流れ
て電源電圧と接地電圧との間に無効電流が流れ、電力効
率を低下させるという問題が考えられる。また、前記ス
イッチ素子をなすＭＯＳトランジスタの寄生トランジス
タがラッチアップ現象を起こすと、ＩＣが発熱して不具
合が発生する可能性があった。Further, a switch element for connecting a capacitor in series and a substrate gate for the source M are connected.
Since the OS transistor is used, when these circuits are integrated into an IC and the source voltage of the MOS transistor becomes higher than the drain voltage during the boosting operation, the M
There may be a problem that a forward current flows through the parasitic diode of the OS transistor and a reactive current flows between the power supply voltage and the ground voltage, which lowers the power efficiency. Further, if the parasitic transistor of the MOS transistor forming the switch element causes the latch-up phenomenon, the IC may generate heat and a defect may occur.

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、コンデンサの高電圧側から電
流が逆流しないようにするためのダイオードの順方向電
圧による電圧低下をなくすことができ、ＩＣ化した際の
無効電流の発生やラッチアップの発生を低減させること
ができる、電源電圧の（１＋１／ｎ）倍の電圧を発生さ
せる高効率のチャージポンプ回路を得ることを目的とす
る。The present invention has been made to solve the above problems, and can eliminate the voltage drop due to the forward voltage of the diode for preventing the current from flowing backward from the high voltage side of the capacitor. It is an object of the present invention to obtain a highly efficient charge pump circuit that can generate a voltage that is (1 + 1 / n) times the power supply voltage and that can reduce the generation of a reactive current and the occurrence of latch-up when integrated into an IC. .

【０００９】[0009]

【課題を解決するための手段】この発明に係るチャージ
ポンプ回路は、正側電源入力端に入力された入力電圧を
昇圧して出力端から出力するチャージポンプ回路におい
て、前記入力電圧で充電される複数の第１コンデンサ
と、対応する該第１コンデンサにおける充電時の低電圧
側と前記正側電源入力端とをそれぞれ接続する各第１ス
イッチ素子と、対応する該第１コンデンサにおける充電
時の高電圧側と前記出力端とをそれぞれ接続する各第２
スイッチ素子と、前記各第１コンデンサを直列に接続す
る各第３スイッチ素子と、前記各第１コンデンサと該各
第３スイッチ素子との直列回路の一端を前記正側電源入
力端に接続する第４スイッチ素子と、前記各第１コンデ
ンサと該各第３スイッチ素子との直列回路の他端を負側
電源入力端に接続する第５スイッチ素子と、前記各第１
コンデンサを充電して得られる電圧で充電される第２コ
ンデンサと、所定のクロック信号に応じて前記各第１ス
イッチ素子、各第２スイッチ素子、各第３スイッチ素
子、第４スイッチ素子及び第５スイッチ素子のスイッチ
ング制御をそれぞれ行う制御回路部とを備えるものであ
る。A charge pump circuit according to the present invention is a charge pump circuit for boosting an input voltage input to a positive power supply input terminal and outputting the boosted voltage from an output terminal, which is charged by the input voltage. A plurality of first capacitors, respective first switch elements that respectively connect the low voltage side at the time of charging of the corresponding first capacitors and the positive side power supply input terminal, and the high voltage at the time of charging of the corresponding first capacitors. Each second connecting the voltage side and the output end, respectively.
A switch element, each third switch element that connects each of the first capacitors in series, and one end of a series circuit of the first capacitor and each of the third switch elements that is connected to the positive power supply input terminal. Four switch elements, a fifth switch element that connects the other end of the series circuit of each of the first capacitors and each of the third switch elements to the negative power supply input terminal, and each of the first switch elements.
A second capacitor charged with a voltage obtained by charging the capacitor, and the first switch element, the second switch element, the third switch element, the fourth switch element, and the fifth switch element according to a predetermined clock signal. And a control circuit section for respectively performing switching control of the switch elements.

【００１０】具体的には、前記各第２スイッチ素子は、
前記第２コンデンサから対応する第１コンデンサに流れ
る電流を阻止する方向に寄生ダイオードが形成されるよ
うにサブストレートゲートが接続されたＭＯＳトランジ
スタからなると共に、前記第４スイッチ素子は、第１コ
ンデンサから前記正側電源入力端に流れる電流を阻止す
る方向に寄生ダイオードが形成されるようにサブストレ
ートゲートが接続されたＭＯＳトランジスタからなるよ
うにした。Specifically, each of the second switch elements is
The MOS transistor is connected to the substrate gate so that a parasitic diode is formed in the direction in which the current flowing from the second capacitor to the corresponding first capacitor is blocked, and the fourth switch element is formed of the first capacitor. The MOS transistor is connected to the substrate gate so that a parasitic diode is formed in the direction in which the current flowing to the positive power supply input terminal is blocked.

【００１１】また、前記制御回路部は、前記クロック信
号の信号レベルの変化に応じて各第１コンデンサに充電
されたそれぞれの電圧で前記第２コンデンサを充電する
場合、前記各第１スイッチ素子、各第２スイッチ素子、
各第３スイッチ素子、第４スイッチ素子及び第５スイッ
チ素子をそれぞれオフさせて遮断状態にした後、所定時
間ｔ１が経過すると各第２スイッチ素子をそれぞれオン
させて導通状態にし、更に所定時間ｔ２が経過すると各
第１スイッチ素子をそれぞれオンさせて導通状態にする
ようにした。Further, when the control circuit section charges the second capacitors with the respective voltages charged in the first capacitors according to the change in the signal level of the clock signal, the first switch elements, Each second switch element,
After the third switch element, the fourth switch element, and the fifth switch element are turned off to be in a cutoff state, when a predetermined time t1 elapses, each second switch element is turned on to be in a conductive state, and further, a predetermined time t2. After the lapse of time, each first switch element is turned on to bring it into a conductive state.

【００１２】また、前記制御回路部は、前記クロック信
号の信号レベルの変化に応じて各第１コンデンサを前記
入力電圧で充電する場合、前記各第１スイッチ素子、各
第２スイッチ素子、各第３スイッチ素子、第４スイッチ
素子及び第５スイッチ素子をそれぞれオフさせて遮断状
態にした後、所定時間ｔ３が経過すると第４スイッチ素
子及び第５スイッチ素子をそれぞれオンさせて導通状態
にし、更に所定時間ｔ４が経過すると各第３スイッチ素
子をそれぞれオンさせて導通状態にするようにした。Further, the control circuit section, when charging each first capacitor with the input voltage according to a change in the signal level of the clock signal, each first switch element, each second switch element, each second switch element. After turning off the third switch element, the fourth switch element, and the fifth switch element to bring them into a cutoff state, when a predetermined time t3 elapses, the fourth switch element and the fifth switch element are turned on to bring them into a conductive state, respectively When the time t4 has elapsed, each third switch element is turned on to bring it into a conductive state.

【００１３】更に、前記各第３スイッチ素子は、それぞ
れＭＯＳトランジスタからなり、対応する該ＭＯＳトラ
ンジスタのサブストレートゲートを該ＭＯＳトランジス
タのドレイン又はソースのいずれかに切り換えて接続す
る各切り換えスイッチを備え、制御回路部は、前記所定
のクロック信号に応じて該各切り換えスイッチの切り換
え制御をそれぞれ行うようにしてもよい。Further, each of the third switch elements is composed of a MOS transistor, and is provided with a changeover switch for connecting the substrate gate of the corresponding MOS transistor by switching to either the drain or the source of the MOS transistor. The control circuit unit may control switching of each of the changeover switches in response to the predetermined clock signal.

【００１４】具体的には、前記制御回路部は、前記クロ
ック信号の信号レベルの変化に応じて各第１コンデンサ
を前記入力電圧で充電する場合、前記各第１スイッチ素
子、各第２スイッチ素子、各第３スイッチ素子、第４ス
イッチ素子及び第５スイッチ素子をそれぞれオフさせて
遮断状態にした後、所定時間ｔ３が経過すると第４スイ
ッチ素子及び第５スイッチ素子をそれぞれオンさせて導
通状態にすると共に、前記各切り換えスイッチの切り換
えを行うようにした。Specifically, when the control circuit section charges each of the first capacitors with the input voltage in response to a change in the signal level of the clock signal, each of the first switch elements and each of the second switch elements is charged. After turning off the third switch element, the fourth switch element, and the fifth switch element to bring them into the cutoff state, when the predetermined time t3 elapses, the fourth switch element and the fifth switch element are turned on to bring them into a conductive state. At the same time, the changeover switches are changed over.

【００１５】この場合、前記制御回路部は、前記所定時
間ｔ３が経過すると、各切り換えスイッチに対して、前
記正側電源入力端に入力された電圧による電流を阻止す
る方向に寄生ダイオードが形成されるようにサブストレ
ートゲートの接続を切り換えるようにした。In this case, in the control circuit section, after the lapse of the predetermined time t3, a parasitic diode is formed in each switching switch in a direction of blocking a current due to the voltage input to the positive power supply input terminal. I changed the connection of the substrate gate.

【００１６】[0016]

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるチャージポンプ回路の例を示した回路図であ
る。図１におけるチャージポンプ回路１は、定電圧回路
１０から入力端ＩＮに入力された定電圧Ｖａを（１＋１
／ｎ）倍に昇圧して出力端ＯＵＴから出力する回路であ
る。なお、ｎは、ｎ＞１の整数であり、図１では、定電
圧回路１０にシリーズレギュレータを使用した場合を例
にして示している。また、入力端ＩＮは正側電源入力端
をなし、図１では、負側電源入力端（図示せず）が接地
されている場合を例にして示している。BEST MODE FOR CARRYING OUT THE INVENTION Next, the present invention will be described in detail based on the embodiments shown in the drawings. First embodiment. FIG. 1 is a circuit diagram showing an example of a charge pump circuit according to the first embodiment of the present invention. The charge pump circuit 1 shown in FIG. 1 supplies the constant voltage Va input from the constant voltage circuit 10 to the input terminal IN to (1 + 1).
It is a circuit that boosts the voltage by a factor of / n) and outputs from the output terminal OUT. Note that n is an integer of n> 1, and in FIG. 1, the case where a series regulator is used for the constant voltage circuit 10 is shown as an example. Further, the input end IN forms a positive power supply input end, and FIG. 1 shows an example in which the negative power supply input end (not shown) is grounded.

【００１７】定電圧回路１０は、誤差増幅器１１、所定
の基準電圧Ｖｒを出力する基準電圧発生回路部１２、誤
差増幅回路１１から出力された電圧を分圧する抵抗Ｒ１
及び抵抗Ｒ２の直列回路及びコンデンサＣ２で構成され
ている。定電圧回路１０において、誤差増幅器１１は、
抵抗Ｒ１と抵抗Ｒ２で分圧された電圧の基準電圧Ｖｒに
対する誤差を増幅して出力し、該出力電圧がコンデンサ
Ｃ２で安定化され定電圧Ｖａが出力される。The constant voltage circuit 10 includes an error amplifier 11, a reference voltage generation circuit section 12 that outputs a predetermined reference voltage Vr, and a resistor R1 that divides the voltage output from the error amplification circuit 11.
And a series circuit of a resistor R2 and a capacitor C2. In the constant voltage circuit 10, the error amplifier 11 is
The error of the voltage divided by the resistors R1 and R2 with respect to the reference voltage Vr is amplified and output, and the output voltage is stabilized by the capacitor C2 and the constant voltage Va is output.

【００１８】チャージポンプ回路１は、定電圧回路１０
から入力された定電圧Ｖａを（１＋１／ｎ）倍に昇圧し
て出力するチャージポンプ回路部２と、所定の周波数の
クロック信号ＣＬＫを生成して出力するクロック信号発
生回路部３と、該クロック信号発生回路部３から入力さ
れたクロック信号ＣＬＫを基にしてチャージポンプ回路
部２の昇圧動作の制御を行う制御回路部４とを備えてい
る。The charge pump circuit 1 comprises a constant voltage circuit 10
The charge pump circuit unit 2 that boosts (1 + 1 / n) times the constant voltage Va input from the output and outputs the clock signal; the clock signal generation circuit unit 3 that generates and outputs the clock signal CLK having a predetermined frequency; The control circuit section 4 controls the boosting operation of the charge pump circuit section 2 based on the clock signal CLK input from the signal generation circuit section 3.

【００１９】チャージポンプ回路部２は、同じ容量のｎ
個のコンデンサ（以下、フライバックコンデンサと呼
ぶ）ＦＣ(１)〜ＦＣ(ｎ)と、チャージポンプ回路部２の
出力電圧を安定化させるコンデンサ（以下、キャッチア
ップコンデンサと呼ぶ）Ｃ１と、Ｐチャネル形ＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）から
なる第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)、第２ス
イッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)、第３スイッチ素子
ＳＷＣ(１)〜ＳＷＣ(ｎ−１)及び第４スイッチ素子ＳＷ
Ｄとを備えている。The charge pump circuit section 2 has n of the same capacity.
Individual capacitors (hereinafter, referred to as flyback capacitors) FC (1) to FC (n), a capacitor (hereinafter, referred to as a catch-up capacitor) C1 for stabilizing the output voltage of the charge pump circuit unit 2, and a P channel Switch elements SWA (1) to SWA (n), second switch elements SWB (1) to SWB (n), and third switch elements SWC (1) to SWC (n-1) and fourth switch element SW
And D.

【００２０】更に、チャージポンプ回路部２は、Ｎチャ
ネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タと呼ぶ）からなる第５スイッチ素子ＳＷＥと、入力さ
れた制御信号に応じて切り換わる切り換えスイッチＳＷ
Ｆ(１)〜ＳＷＦ(ｎ−１)とを備えている。なお、フライ
バックコンデンサＦＣ(１)〜ＦＣ(ｎ)が第１コンデンサ
をなし、キャッチアップコンデンサＣ１が第２コンデン
サをなす。Further, the charge pump circuit section 2 includes a fifth switch element SWE composed of an N-channel type MOS transistor (hereinafter referred to as an NMOS transistor) and a changeover switch SW which switches according to an input control signal.
F (1) to SWF (n-1) are provided. The flyback capacitors FC (1) to FC (n) form a first capacitor, and the catch-up capacitor C1 forms a second capacitor.

【００２１】チャージポンプ回路部２において、定電圧
回路１０から定電圧Ｖａが入力される入力端ＩＮと接地
電圧との間には、第４スイッチ素子ＳＷＤと、フライバ
ックコンデンサＦＣ(１)〜ＦＣ(ｎ)及び第３スイッチ素
子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)が交互に接続された直列
回路と、第５スイッチ素子ＳＷＥとが直列に接続されて
いる。すなわち、フライバックコンデンサＦＣ(１)〜Ｆ
Ｃ(ｎ)と第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)
の直列回路において、フライバックコンデンサＦＣ(１)
〜ＦＣ(ｎ)が、対応する第３スイッチ素子ＳＷＣ(１)〜
ＳＷＣ(ｎ−１)を介してそれぞれ直列に接続されてい
る。In the charge pump circuit section 2, a fourth switch element SWD and flyback capacitors FC (1) to FC (1) to FC are provided between the input terminal IN to which the constant voltage Va is input from the constant voltage circuit 10 and the ground voltage. A series circuit in which (n) and the third switch elements SWC (1) to SWC (n-1) are alternately connected and the fifth switch element SWE are connected in series. That is, the flyback capacitors FC (1) to F
C (n) and the third switch elements SWC (1) to SWC (n-1)
In the series circuit of the flyback capacitor FC (1)
~ FC (n) corresponds to the corresponding third switch element SWC (1) ~
They are connected in series via SWC (n-1).

【００２２】ここで、第４スイッチ素子ＳＷＤとフライ
バックコンデンサＦＣ(１)との接続部をＰ(１)とし、ｊ
＝１〜ｎ−１とすると、フライバックコンデンサＦＣ
(ｊ)と第３スイッチ素子ＳＷＣ(ｊ)との接続部をＰ(２
ｊ)とする。更に、フライバックコンデンサＦＣ(ｎ)と
第５スイッチ素子ＳＷＥとの接続部をＰ(２ｎ)とする。
一方、ｋ＝１〜ｎとすると、入力端ＩＮと接続部Ｐ(２
ｋ)との間には第１スイッチ素子ＳＷＡ(ｋ)が対応して
接続され、出力端ＯＵＴと接続部Ｐ(２ｋ−１)との間に
は第２スイッチ素子ＳＷＢ(ｋ)が対応して接続されてい
る。Here, the connecting portion between the fourth switch element SWD and the flyback capacitor FC (1) is P (1), and j
= 1 to n-1, flyback capacitor FC
The connecting portion between (j) and the third switch element SWC (j) is P (2
j). Further, the connecting portion between the flyback capacitor FC (n) and the fifth switch element SWE is P (2n).
On the other hand, when k = 1 to n, the input terminal IN and the connecting portion P (2
k) is connected to the first switch element SWA (k), and the second switch element SWB (k) is connected to the output terminal OUT and the connecting portion P (2k-1). Connected.

【００２３】また、切り換えスイッチＳＷＦ(１)〜ＳＷ
Ｆ(ｎ−１)は、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ
(ｎ−１)に対応して設けられている。例えば、切り換え
スイッチＳＷＦ(ｊ)は、第３スイッチ素子ＳＷＣ(ｊ)に
対応して設けられており、入力される制御信号に応じ
て、第３スイッチ素子ＳＷＣ(ｊ)のサブストレートゲー
ト(バックゲート)に対するソース又はドレインへの接続
の切り換えを行う。出力端ＯＵＴには、接地電圧との間
にキャッチアップコンデンサＣ１と負荷回路１５が並列
に接続されている。負荷回路１５は、例えばＬＥＤ１
６、定電流回路１７及び抵抗１８の直列回路で形成され
ている。Further, the changeover switches SWF (1) to SW
F (n-1) is the third switch element SWC (1) to SWC
It is provided corresponding to (n-1). For example, the changeover switch SWF (j) is provided corresponding to the third switch element SWC (j), and the changeover switch SWF (j) is provided on the substrate gate (back gate) of the third switch element SWC (j) according to the input control signal. Switch the connection to the source or drain for the gate). A catch-up capacitor C1 and a load circuit 15 are connected in parallel to the output terminal OUT with the ground voltage. The load circuit 15 is, for example, the LED 1
6. A constant current circuit 17 and a resistor 18 are connected in series.

【００２４】第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)
の各ゲートには、制御回路部４からの制御信号Ｓ１がそ
れぞれ入力され、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ
(ｎ)の各ゲートには、制御回路部４からの制御信号Ｓ２
がそれぞれ入力されている。また、第３スイッチ素子Ｓ
ＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲートには、制御回路部
４からの制御信号Ｓ３がそれぞれ入力され、第４スイッ
チ素子ＳＷＤのゲートには、制御回路部４からの制御信
号Ｓ４が入力され、切り換えスイッチＳＷＦ(１)〜ＳＷ
Ｆ(ｎ−１)には、制御回路部４からの制御信号Ｓ６がそ
れぞれ入力されている。First switch elements SWA (1) to SWA (n)
The control signal S1 from the control circuit unit 4 is input to each gate of the second switch elements SWB (1) to SWB.
The control signal S2 from the control circuit unit 4 is applied to each gate of (n).
Have been entered respectively. Also, the third switch element S
The control signal S3 from the control circuit unit 4 is input to each gate of WC (1) to SWC (n-1), and the control signal S4 from the control circuit unit 4 is input to the gate of the fourth switch element SWD. Is input, and the changeover switches SWF (1) to SW
The control signal S6 from the control circuit unit 4 is input to each of F (n-1).

【００２５】図２は、制御回路部４から出力される各信
号例を示したタイミングチャートであり、図３〜図８
は、図２の各信号の状態に対するチャージポンプ回路部
２の動作例を示した等価回路図である。図２〜図８を用
いて、チャージポンプ回路部２の動作について説明す
る。制御回路部４は、クロック信号ＣＬＫがハイ（Ｈｉ
ｇｈ）レベルである状態ａでは、制御信号Ｓ１，Ｓ２，
Ｓ５，Ｓ６をそれぞれハイレベルにし、制御信号Ｓ３，
Ｓ４をロー（Ｌｏｗ）レベルにしている。FIG. 2 is a timing chart showing an example of each signal output from the control circuit section 4, and FIGS.
FIG. 3 is an equivalent circuit diagram showing an operation example of the charge pump circuit unit 2 for each signal state of FIG. The operation of the charge pump circuit unit 2 will be described with reference to FIGS. In the control circuit unit 4, the clock signal CLK is high (Hi
gh) level, in state a, control signals S1, S2,
S5 and S6 are respectively set to high level, and control signals S3 and
S4 is set to low level.

【００２６】このような状態ａでは、図３で示すよう
に、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第２
スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオフし
て遮断状態であり、第３スイッチ素子ＳＷＣ(１)〜ＳＷ
Ｂ(ｎ−１)、第４スイッチ素子ＳＷＤ及び第５スイッチ
素子ＳＷＥがそれぞれオンして導通状態である。更に、
切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応
する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)にお
いてサブストレートゲートをソースに接続させる。状態
ａでは、直列に接続された各フライバックコンデンサＦ
Ｃ(１)〜ＦＣ(ｎ)が入力された定電圧Ｖａで充電される
ため、各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)は
定電圧Ｖａの１／ｎの電圧にそれぞれ充電される。In such a state a, as shown in FIG. 3, the first switch elements SWA (1) to SWA (n) and the second switch elements SWA (1) to SWA (n)
The switch elements SWB (1) to SWB (n) are turned off and are in a cutoff state, and the third switch elements SWC (1) to SWC
B (n-1), the fourth switch element SWD, and the fifth switch element SWE are turned on and are in a conductive state. Furthermore,
The changeover switches SWF (1) to SWF (n-1) connect the substrate gate to the source in the corresponding third switch elements SWC (1) to SWC (n-1). In state a, each flyback capacitor F connected in series
Since C (1) to FC (n) are charged by the input constant voltage Va, each flyback capacitor FC (1) to FC (n) is charged to 1 / n of the constant voltage Va. .

【００２７】次に、制御回路部３は、クロック信号ＣＬ
Ｋがローレベルに立ち下がると、直ちに、制御信号Ｓ３
及びＳ４をハイレベルに立ち上げると共に制御信号Ｓ５
及びＳ６をローレベルに立ち下げて、図２の状態ｂに遷
移させる。状態ａから状態ｂに遷移すると、図４で示す
ように、第３スイッチ素子ＳＷＣ(１)〜ＳＷＢ(ｎ−
１)、第４スイッチ素子ＳＷＤ及び第５スイッチ素子Ｓ
ＷＥがそれぞれオフして遮断状態になる。同時に、切り
換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する
第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において
サブストレートゲートをドレインに接続させる。状態ｂ
では、すべてのスイッチ素子はオフして遮断状態になる
ことから、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)
は、それぞれ定電圧Ｖａの１／ｎの電圧に充電されたま
まである。Next, the control circuit section 3 receives the clock signal CL.
As soon as K falls to the low level, the control signal S3
And S4 are raised to a high level and the control signal S5
, And S6 are lowered to a low level to transit to the state b in FIG. When the state a transits to the state b, as shown in FIG. 4, the third switch elements SWC (1) to SWB (n−
1), fourth switch element SWD and fifth switch element S
Each of the WEs is turned off to enter the cutoff state. At the same time, the changeover switches SWF (1) to SWF (n-1) connect the substrate gate to the drain in the corresponding third switch elements SWC (1) to SWC (n-1). State b
Then, since all the switch elements are turned off and cut off, the flyback capacitors FC (1) to FC (n)
Are still charged to 1 / n of the constant voltage Va.

【００２８】次に、制御回路部３は、クロック信号ＣＬ
Ｋがローレベルに立ち下がってから、所定時間ｔ１後に
制御信号Ｓ２を立ち下げて、図２の状態ｃに遷移させ
る。状態ｂから状態ｃに遷移すると、図５で示すよう
に、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞ
れオンして導通状態になる。状態ｃでは、第２スイッチ
素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオンし、他のス
イッチ素子はそれぞれオフとなり、フライバックコンデ
ンサＦＣ(１)〜ＦＣ(ｎ)の各高電位側がそれぞれ出力端
ＯＵＴに接続される。このとき、キャッチアップコンデ
ンサＣ１の電圧が定電圧Ｖａよりも大きい場合、第４ス
イッチ素子ＳＷＤのドレイン電圧はソース電圧よりも大
きくなるが、第４スイッチ素子ＳＷＤのサブストレート
ゲートはドレイン側に接続されているため、第４スイッ
チ素子ＳＷＤの寄生ダイオードを介して電流が流れるこ
とはない。Next, the control circuit section 3 receives the clock signal CL.
After K falls to the low level, the control signal S2 is lowered after a lapse of a predetermined time t1 to make a transition to the state c in FIG. When the state b transits to the state c, as shown in FIG. 5, the second switch elements SWB (1) to SWB (n) are turned on to be in a conductive state. In the state c, the second switch elements SWB (1) to SWB (n) are turned on, the other switch elements are turned off, and the high potential sides of the flyback capacitors FC (1) to FC (n) are output. It is connected to the end OUT. At this time, when the voltage of the catch-up capacitor C1 is higher than the constant voltage Va, the drain voltage of the fourth switch element SWD becomes higher than the source voltage, but the substrate gate of the fourth switch element SWD is connected to the drain side. Therefore, no current flows through the parasitic diode of the fourth switch element SWD.

【００２９】また、第３スイッチ素子ＳＷＣ(１)〜ＳＷ
Ｃ(ｎ−１)において、各ドレイン電圧はキャッチアップ
コンデンサＣ１の電圧と等しくなり、各ソース電圧はキ
ャッチアップコンデンサＣ１の電圧よりもＶａ／ｎ低下
した電圧になる。このため、第３スイッチ素子ＳＷＣ
(１)〜ＳＷＣ(ｎ−１)において、ドレイン電圧がソース
電圧よりも大きくなるが、切り換えスイッチＳＷＦ(１)
〜ＳＷＦ(ｎ−１)によって、第３スイッチ素子ＳＷＣ
(１)〜ＳＷＣ(ｎ)の各サブストレートゲートをそれぞれ
ドレイン側に接続しているため、第３スイッチ素子ＳＷ
Ｃ(１)〜ＳＷＣ(ｎ)の各寄生ダイオードを介して電流が
流れることはない。The third switch elements SWC (1) to SW
At C (n-1), each drain voltage becomes equal to the voltage of the catch-up capacitor C1, and each source voltage becomes a voltage Va / n lower than the voltage of the catch-up capacitor C1. Therefore, the third switch element SWC
In (1) to SWC (n-1), the drain voltage becomes higher than the source voltage, but the changeover switch SWF (1)
To SWF (n-1), the third switch element SWC
Since each substrate gate of (1) to SWC (n) is connected to the drain side, the third switch element SW
No current flows through the parasitic diodes C (1) to SWC (n).

【００３０】また、制御回路部３は、状態ｃに遷移して
から所定時間ｔ２後に制御信号Ｓ１を立ち下げて、図２
の状態ｄに遷移させる。状態ｃから状態ｄに遷移する
と、図６で示すように、第１スイッチ素子ＳＷＡ(１)〜
ＳＷＡ(ｎ)がそれぞれオンして導通状態になる。状態ｄ
では、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第
２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオン
し、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)、第
４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそ
れぞれオフしている。Further, the control circuit section 3 makes the control signal S1 fall after a lapse of a predetermined time t2 from the transition to the state c, as shown in FIG.
Transition to state d. When the state c transits to the state d, as shown in FIG. 6, the first switch element SWA (1)-
SWA (n) is turned on and becomes conductive. State d
Then, the first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) are turned on, and the third switch elements SWC (1) to SWC (n-1), The fourth switch element SWD and the fifth switch element SWE are off.

【００３１】このため、各フライバックコンデンサＦＣ
(１)〜ＦＣ(ｎ)の低電位側が入力端ＩＮに接続される。
このことから、各フライバックコンデンサＦＣ(１)〜Ｆ
Ｃ(ｎ)の高電位側の電圧は、それぞれ定電圧Ｖａの（１
＋１／ｎ）倍の電圧になる。該電圧でキャッチアップコ
ンデンサＣ１は充電され、キャッチアップコンデンサＣ
１の電圧も定電圧Ｖａの（１＋１／ｎ）倍の電圧まで上
昇する。Therefore, each flyback capacitor FC
The low potential side of (1) to FC (n) is connected to the input terminal IN.
From this, each flyback capacitor FC (1) to F
The voltage on the high potential side of C (n) is (1
+ 1 / n) times the voltage. The catch-up capacitor C1 is charged by the voltage, and the catch-up capacitor C1 is charged.
The voltage of 1 also rises to a voltage that is (1 + 1 / n) times the constant voltage Va.

【００３２】次に、制御回路部３は、クロック信号ＣＬ
Ｋがハイレベルに立ち上がると、直ちに、制御信号Ｓ１
及びＳ２をハイレベルに立ち上げて、図２の状態ｅに遷
移させる。状態ｄから状態ｅに遷移すると、図７で示す
ように、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び
第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオ
フして遮断状態になる。状態ｅでは、すべてのスイッチ
素子はオフし、フライバックコンデンサＦＣ(１)〜ＦＣ
(ｎ)は、キャッチアップコンデンサＣ１に電荷を供給し
たため、充電電圧が定電圧Ｖａの１／ｎの電圧よりも低
下している。Next, the control circuit section 3 receives the clock signal CL.
As soon as K rises to the high level, the control signal S1
And S2 are raised to a high level to make a transition to the state e in FIG. When the state d transits to the state e, as shown in FIG. 7, the first switching elements SWA (1) to SWA (n) and the second switching elements SWB (1) to SWB (n) are turned off and are in the cutoff state. become. In state e, all switch elements are turned off, and flyback capacitors FC (1) to FC
In (n), since the charge is supplied to the catch-up capacitor C1, the charging voltage is lower than the voltage of 1 / n of the constant voltage Va.

【００３３】次に、制御回路部３は、クロック信号ＣＬ
Ｋがハイレベルに立ち上がってから、所定時間ｔ３後に
制御信号Ｓ４を立ち下げると共に制御信号Ｓ５及びＳ６
をそれぞれ立ち上げて、図２の状態ｆに遷移させる。状
態ｅから状態ｆに遷移すると、図８で示すように、第４
スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれ
ぞれオンして導通状態になる。また、切り換えスイッチ
ＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する第３スイッチ
素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のサブストレートゲー
トをソースに接続させる。Next, the control circuit section 3 receives the clock signal CL.
After K rises to the high level, the control signal S4 is lowered and the control signals S5 and S6 are passed after a predetermined time t3.
Are respectively activated to transit to the state f of FIG. When the state e transits to the state f, as shown in FIG.
The switch element SWD and the fifth switch element SWE are turned on to be in a conductive state. The changeover switches SWF (1) to SWF (n-1) connect the substrate gates of the corresponding third switch elements SWC (1) to SWC (n-1) to the sources.

【００３４】状態ｆでは、第４スイッチ素子ＳＷＤ及び
第５スイッチ素子ＳＷＥがそれぞれオンすることで、フ
ライバックコンデンサＦＣ(１)の高電圧側は定電圧Ｖａ
と同電圧になるため、逆にフライバックコンデンサＦＣ
(１)の低電圧側はＶａ／ｎよりも少し高い電圧になる。
また、フライバックコンデンサＦＣ(ｎ)は、低電圧側は
接地電圧になるため、逆に高電圧側はＶａ／ｎよりも少
し低い電圧になる。このことから、第３スイッチ素子Ｓ
ＷＣ(１)〜ＳＷＣ(ｎ−１)のソース電圧はドレイン電圧
より高くなるため、第３スイッチ素子ＳＷＣ(１)〜ＳＷ
Ｃ(ｎ−１)の各サブストレートゲートは、対応する切り
換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)によってドレ
イン側からソース側に切り換えて接続され、第３スイッ
チ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各寄生ダイオード
による無効電流の発生を防止すると同時に、サブストレ
ートゲートをベースとする寄生トランジスタを介して流
れる無効電流の発生を防止する。In the state f, since the fourth switching element SWD and the fifth switching element SWE are turned on, the high voltage side of the flyback capacitor FC (1) has a constant voltage Va.
Since the voltage is the same as that of the flyback capacitor FC
The low voltage side of (1) becomes a voltage slightly higher than Va / n.
Further, the flyback capacitor FC (n) has a ground voltage on the low voltage side, and therefore has a voltage slightly lower than Va / n on the high voltage side. From this, the third switch element S
Since the source voltage of WC (1) to SWC (n-1) becomes higher than the drain voltage, the third switch elements SWC (1) to SWC (n)
Each of the substrate gates of C (n-1) is connected by being switched from the drain side to the source side by the corresponding changeover switch SWF (1) to SWF (n-1), and is connected to the third switch element SWC (1) to SWC. The generation of a reactive current by each parasitic diode (n-1) is prevented, and at the same time, the generation of a reactive current flowing through a parasitic transistor having a substrate gate as a base is prevented.

【００３５】また、制御回路部３は、状態ｆに遷移して
から所定時間ｔ４後に制御信号Ｓ３を立ち下げて、図２
の状態ａに遷移させる。状態ｆから状態ａに遷移する
と、図３で示すように、第３スイッチ素子ＳＷＣ(１)〜
ＳＷＢ(ｎ−１)がそれぞれオンして導通状態になる。Further, the control circuit section 3 causes the control signal S3 to fall after a lapse of a predetermined time t4 from the transition to the state f, as shown in FIG.
Transition to state a. When the state f transits to the state a, as shown in FIG. 3, the third switch element SWC (1)
SWB (n-1) is turned on and becomes conductive.

【００３６】ここで、クロック信号ＣＬＫがローレベル
に立ち下がってから、第１スイッチ素子ＳＷＡ(１)〜Ｓ
ＷＡ(ｎ)をそれぞれオンさせるタイミングと、第２スイ
ッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)をオンさせるタイミン
グをずらしている理由について説明する。キャッチアッ
プコンデンサＣ１の高電圧側の電圧は、通常、入力電圧
Ｖａより大きいことから、状態ａで各フライバックコン
デンサＦＣ(１)〜ＦＣ(ｎ)を充電するときに、第２スイ
ッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)のドレイン電圧がソー
ス電圧より大きくなる。Here, after the clock signal CLK falls to the low level, the first switch elements SWA (1) to SWA (S)
The reason why the timings for turning on the WA (n) and the timings for turning on the second switch elements SWB (1) to SWB (n) are shifted will be described. Since the voltage on the high voltage side of the catch-up capacitor C1 is usually higher than the input voltage Va, when the flyback capacitors FC (1) to FC (n) are charged in the state a, the second switch element SWB ( The drain voltage of 1) to SWB (n) becomes higher than the source voltage.

【００３７】このため、第２スイッチ素子ＳＷＢ(１)〜
ＳＷＢ(ｎ)において、サブストレートゲートをソース側
に接続しておくと、ＭＯＳトランジスタの寄生ダイオー
ドに順方向の電流が流れ、無効電流が発生する。そこ
で、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)におい
て、サブストレートゲートをそれぞれドレイン側に接続
して、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)を充
電するときには、ＭＯＳトランジスタの寄生ダイオード
が逆方向になるようにすることで無効電流が流れること
を防止している。Therefore, the second switch elements SWB (1) ...
In the SWB (n), if the substrate gate is connected to the source side, a forward current flows through the parasitic diode of the MOS transistor, and a reactive current is generated. Therefore, in the second switch elements SWB (1) to SWB (n), when the substrate gates are respectively connected to the drain side to charge the flyback capacitors FC (1) to FC (n), parasitics of the MOS transistors are generated. The reactive current is prevented from flowing by setting the diode in the opposite direction.

【００３８】状態ｂから状態ｃに遷移する際に、第１ス
イッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)が第２スイッチ素子
ＳＷＢ(１)〜ＳＷＢ(ｎ)よりも先にオンすると、フライ
バックコンデンサＦＣ(１)〜ＦＣ(ｎ)の各高電位側の電
圧が入力電圧Ｖａの（１＋１／ｎ）倍の電圧に上昇す
る。すると、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)
において、サブストレートゲートがそれぞれドレイン側
に接続されていることから、ソース側の電圧がドレイン
側の電圧より高くなるためサブストレートゲートを介し
てそれぞれ無効電流が流れる。そこで、状態ｂから状態
ｃに遷移する際に、第２スイッチ素子ＳＷＢ(１)〜ＳＷ
Ｂ(ｎ)を第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)より
も先にオンさせることで、このような無効電流の発生を
防止することができる。When the first switch elements SWA (1) to SWA (n) are turned on before the second switch elements SWB (1) to SWB (n) at the time of transition from the state b to the state c, flyback is performed. The voltage on the high potential side of each of the capacitors FC (1) to FC (n) rises to (1 + 1 / n) times the input voltage Va. Then, the second switch elements SWB (1) to SWB (n)
In the above, since the substrate gates are connected to the drain side, respectively, the voltage on the source side becomes higher than the voltage on the drain side, so that reactive currents flow through the substrate gates. Therefore, when transitioning from the state b to the state c, the second switch elements SWB (1) to SWB
By turning on B (n) before the first switch elements SWA (1) to SWA (n), it is possible to prevent the generation of such a reactive current.

【００３９】次に、第４スイッチ素子ＳＷＤ及び第５ス
イッチ素子ＳＷＥがオンするタイミングと第３スイッチ
素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)がオンするタイミング
を、状態ｅから状態ｆに遷移するときと状態ｆから状態
ａに遷移するときとでずらしている理由について説明す
る。状態ｄでは、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ
(ｎ−１)において、各ゲート電圧はほぼ入力電圧Ｖａで
あり、各ドレイン電圧は入力電圧Ｖａの約（１＋１／
ｎ）倍の電圧になっているため、ゲート−ドレイン間の
接合容量には、入力電圧Ｖａの１／ｎの電圧で充電され
ており、極性はドレインを基準にするとゲート側がマイ
ナスになる。このような状態は状態ｅでも同じである。Next, the timing at which the fourth switch element SWD and the fifth switch element SWE turn on and the timing at which the third switch elements SWC (1) to SWC (n-1) turn on transition from state e to state f. The reason why there is a difference between when performing the state f and when transitioning from the state f to the state a will be described. In the state d, the third switch elements SWC (1) to SWC
In (n-1), each gate voltage is approximately the input voltage Va, and each drain voltage is approximately (1 + 1/1 / the input voltage Va.
Since the voltage is n) times, the gate-drain junction capacitance is charged with a voltage of 1 / n of the input voltage Va, and the polarity is negative on the gate side when the drain is the reference. The same applies to the state e.

【００４０】状態ｅから状態ｆに遷移するときに、第５
スイッチ素子ＳＷＥと第３スイッチ素子ＳＷＣ(１)〜
(ｎ−１)がオンするタイミングを同じにすると、第５ス
イッチ素子ＳＷＥがオンすることによって、フライバッ
クコンデンサＦＣ(１)〜ＦＣ(ｎ)と第３スイッチ素子Ｓ
ＷＣ(１)〜ＳＷＣ(ｎ−１)のドレインとの接続部の電圧
が入力電圧Ｖａの約１／ｎに低下する。このため、第３
スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、ゲ
ート−ドレイン間の接合容量に充電されている電荷の影
響でゲート電圧が低下しようとする。When the state e transits to the state f, the fifth
Switch element SWE and third switch element SWC (1)-
If the timing of turning on (n-1) is the same, the fifth switch element SWE turns on, so that the flyback capacitors FC (1) to FC (n) and the third switch element S are turned on.
The voltage at the connection between the WC (1) to SWC (n-1) and the drain drops to about 1 / n of the input voltage Va. Therefore, the third
In the switch elements SWC (1) to SWC (n-1), the gate voltage tends to decrease due to the influence of the charges stored in the junction capacitance between the gate and the drain.

【００４１】このとき、第３スイッチ素子ＳＷＣ(１)〜
ＳＷＣ(ｎ−１)をそれぞれオンさせるために、第３スイ
ッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲートにハイ
レベルからローレベルに変化する信号をそれぞれ入力す
ると、前述したゲート−ドレイン間の接合容量に充電さ
れている電荷の影響でオーバドライブとなり、第３スイ
ッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲート電圧は
瞬間的にマイナス電圧になる。At this time, the third switch elements SWC (1) ...
When a signal that changes from a high level to a low level is input to each gate of the third switch elements SWC (1) to SWC (n-1) to turn on the SWC (n-1), the gate- Due to the influence of the electric charge charged in the junction capacitance between the drains, overdrive occurs, and the gate voltages of the third switch elements SWC (1) to SWC (n-1) momentarily become negative voltages.

【００４２】すると、第３スイッチ素子ＳＷＣ(１)〜Ｓ
ＷＣ(ｎ−１)のゲートを駆動する制御回路部４の出力回
路は、通常ＣＭＯＳ構成になっているため、出力回路を
構成しているＮＭＯＳトランジスタのベース基板に無効
電流が流れ、該ＮＭＯＳトランジスタの寄生トランジス
タがオンしてラッチアップの発生要因となる。該ラッチ
アップの発生を防ぐために、制御回路部４は、第５スイ
ッチ素子ＳＷＥがオンしてから所定時間ｔ４が経過した
後、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)をオ
ンさせるようにする。Then, the third switch elements SWC (1) to SC
Since the output circuit of the control circuit unit 4 that drives the gate of WC (n-1) is usually of CMOS configuration, a reactive current flows through the base substrate of the NMOS transistor that constitutes the output circuit, and the NMOS transistor The parasitic transistor of turns on, which causes latch-up. In order to prevent the occurrence of the latch-up, the control circuit unit 4 turns on the third switch elements SWC (1) to SWC (n-1) after a predetermined time t4 has elapsed after the fifth switch element SWE was turned on. I will let you.

【００４３】次に、図９は、制御回路部４の回路例を示
した図であり、図９を用いて制御回路部４の動作例につ
いてもう少し詳細に説明する。図９において、制御回路
部４は、３入力のＮＡＮＤ回路２１、４入力のＮＡＮＤ
回路２２、３入力のＡＮＤ回路２３、４入力のＯＲ回路
２４、２入力のＯＲ回路２５、インバータ２６，２７、
第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ
３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５で構成され
ている。Next, FIG. 9 is a diagram showing a circuit example of the control circuit unit 4, and an operation example of the control circuit unit 4 will be described in more detail with reference to FIG. In FIG. 9, the control circuit unit 4 includes a 3-input NAND circuit 21 and a 4-input NAND circuit.
Circuit 22, 3-input AND circuit 23, 4-input OR circuit 24, 2-input OR circuit 25, inverters 26 and 27,
First delay circuit D1, second delay circuit D2, third delay circuit D
3, a fourth delay circuit D4 and a fifth delay circuit D5.

【００４４】クロック信号発生回路部３からのクロック
信号ＣＬＫが、ＮＡＮＤ回路２１，２２、ＡＮＤ回路２
３及びＯＲ回路２４，２５の対応する入力端にそれぞれ
入力されている。ＯＲ回路２５の出力信号は第１遅延回
路Ｄ１で所定時間遅延され制御信号Ｓ１として出力さ
れ、ＯＲ回路２４の出力信号は第２遅延回路Ｄ２で所定
時間遅延され制御信号Ｓ２として出力される。また、制
御信号Ｓ１は、ＮＡＮＤ回路２１，２２及びＡＮＤ回路
２３の対応する入力端にそれぞれ出力され、制御信号Ｓ
２は、ＮＡＮＤ回路２１，２２、ＡＮＤ回路２３及びＯ
Ｒ回路２５の対応する入力端に出力されている。The clock signal CLK from the clock signal generating circuit section 3 is supplied to the NAND circuits 21 and 22 and the AND circuit 2.
3 and the corresponding input terminals of the OR circuits 24 and 25, respectively. The output signal of the OR circuit 25 is delayed by the first delay circuit D1 for a predetermined time and output as the control signal S1, and the output signal of the OR circuit 24 is delayed by the second delay circuit D2 for the predetermined time and output as the control signal S2. Further, the control signal S1 is output to the corresponding input terminals of the NAND circuits 21 and 22 and the AND circuit 23, respectively.
2 is a NAND circuit 21, 22 and an AND circuit 23 and O
It is output to the corresponding input terminal of the R circuit 25.

【００４５】ＮＡＮＤ回路２１及びＡＮＤ回路２３は、
クロック信号ＣＬＫ及び制御信号Ｓ１，Ｓ２がそれぞれ
入力され、ＮＡＮＤ回路２１の出力信号は第４遅延回路
Ｄ４で所定時間遅延され制御信号Ｓ４として出力され
る。また、ＡＮＤ回路２３の出力信号は、第５遅延回路
Ｄ５で所定時間遅延され制御信号Ｓ５として出力され
る。制御信号Ｓ４は、インバータ２６で信号レベルが反
転され、制御信号Ｓ４ＢとしてＯＲ回路２４の対応する
入力端に出力される。また、制御信号Ｓ５は、ＮＡＮＤ
回路２２及びＯＲ回路２４のそれぞれ対応する入力端に
出力される。The NAND circuit 21 and the AND circuit 23 are
The clock signal CLK and the control signals S1 and S2 are input, and the output signal of the NAND circuit 21 is delayed by the fourth delay circuit D4 for a predetermined time and output as the control signal S4. The output signal of the AND circuit 23 is delayed by the fifth delay circuit D5 for a predetermined time and output as the control signal S5. The signal level of the control signal S4 is inverted by the inverter 26, and is output to the corresponding input terminal of the OR circuit 24 as the control signal S4B. The control signal S5 is NAND
The signals are output to the corresponding input terminals of the circuit 22 and the OR circuit 24, respectively.

【００４６】ＮＡＮＤ回路２２には、クロック信号ＣＬ
Ｋ及び制御信号Ｓ１，Ｓ２，Ｓ５がそれぞれ入力され、
ＮＡＮＤ回路２２の出力信号は、制御信号Ｓ６として出
力されると共に、第３遅延回路Ｄ３で所定時間遅延され
制御信号Ｓ３として出力される。制御信号Ｓ３は、イン
バータ２７で信号レベルが反転され、制御信号Ｓ３Ｂと
してＯＲ回路２４の対応する入力端に出力される。ＯＲ
回路２４には、クロック信号ＣＬＫ及び制御信号Ｓ３
Ｂ，Ｓ４Ｂ，Ｓ５がそれぞれ入力され、ＯＲ回路２４の
出力信号は、第２遅延回路Ｄ２で所定時間遅延され制御
信号Ｓ２として出力される。また、ＯＲ回路２５には、
クロック信号ＣＬＫ及び制御信号Ｓ２がそれぞれ入力さ
れ、ＯＲ回路２５の出力信号は、第１遅延回路Ｄ１で所
定時間遅延され制御信号Ｓ１として出力される。The clock signal CL is applied to the NAND circuit 22.
K and control signals S1, S2, S5 are input respectively,
The output signal of the NAND circuit 22 is output as the control signal S6, and is delayed by the third delay circuit D3 for a predetermined time and output as the control signal S3. The signal level of the control signal S3 is inverted by the inverter 27, and is output to the corresponding input terminal of the OR circuit 24 as the control signal S3B. OR
The circuit 24 includes a clock signal CLK and a control signal S3.
B, S4B, and S5 are respectively input, and the output signal of the OR circuit 24 is delayed by the second delay circuit D2 for a predetermined time and output as the control signal S2. Further, the OR circuit 25 includes
The clock signal CLK and the control signal S2 are input, and the output signal of the OR circuit 25 is delayed by the first delay circuit D1 for a predetermined time and output as the control signal S1.

【００４７】図２の状態ｂの期間である所定時間ｔ１は
第２遅延回路Ｄ２の遅延時間によって決まり、図２の状
態ｃの期間である所定時間ｔ２は第１遅延回路Ｄ１の遅
延時間によって決まる。また、図２の状態ｅの期間であ
る所定時間ｔ３は第４遅延回路Ｄ４及び第５遅延回路Ｄ
５の各遅延時間によって決まり、図２の状態ｆの期間で
ある所定時間ｔ４は第３遅延回路Ｄ３の遅延時間によっ
て決まる。第１遅延回路Ｄ１から第５遅延回路Ｄ５は、
対応する制御信号Ｓ１〜Ｓ５をアサートさせる場合のみ
遅延動作を行うようにすればよく、その他の場合では遅
延動作を行わなくともよい。また、第１遅延回路Ｄ１か
ら第５遅延回路Ｄ５は、クロック信号ＣＬＫに同期した
スイッチングタイミングにおいて、先にオン又はオフす
るスイッチ素子が完全にオン又はオフする時間以上にな
るようにそれぞれの遅延時間が設定される。The predetermined time t1 which is the period of the state b in FIG. 2 is determined by the delay time of the second delay circuit D2, and the predetermined time t2 which is the period of the state c of FIG. 2 is determined by the delay time of the first delay circuit D1. . Further, the predetermined time t3, which is the period of the state e of FIG. 2, is the fourth delay circuit D4 and the fifth delay circuit D.
5 and the predetermined time t4, which is the period of the state f in FIG. 2, is determined by the delay time of the third delay circuit D3. The first delay circuit D1 to the fifth delay circuit D5 are
The delay operation may be performed only when the corresponding control signals S1 to S5 are asserted, and the delay operation may not be performed in other cases. In addition, the first delay circuit D1 to the fifth delay circuit D5 each have a delay time such that the switching element that is turned on or off first is completely turned on or off at the switching timing synchronized with the clock signal CLK. Is set.

【００４８】しかし、チャージポンプ回路部２における
各スイッチ素子のオン／オフする動作時間が、図９の制
御回路部４における組み合わせ論理回路が有する遅延時
間よりも高速である場合は、第１遅延回路Ｄ１から第５
遅延回路Ｄ５の各遅延回路はなくてもよい。第１遅延回
路Ｄ１から第５遅延回路Ｄ５の各遅延回路において、こ
れらのような条件を満たしている場合は、同じ遅延時間
に設定するようにしてもよく、チャージポンプ回路部２
における各スイッチ素子におけるゲート容量（ゲート−
ソース間、ゲート−ドレイン間及びゲート−バルク間の
各容量の合計）による遅延差を考慮して異なる遅延時間
に設定するようにしてもよい。However, when the operation time for turning on / off each switch element in the charge pump circuit unit 2 is faster than the delay time of the combinational logic circuit in the control circuit unit 4 of FIG. 9, the first delay circuit D1 to 5
Each delay circuit of the delay circuit D5 may be omitted. If the delay circuits of the first delay circuit D1 to the fifth delay circuit D5 satisfy these conditions, the delay time may be set to the same delay time.
Gate capacitance (gate-
Different delay times may be set in consideration of delay differences due to sources, gates to drains, and gates to bulks.

【００４９】図１０は、第１遅延回路Ｄ１、第２遅延回
路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４の回路
例を示した図である。図１０において、ＰＭＯＳトラン
ジスタ３１及びＮＭＯＳトランジスタ３２の各ゲートに
入力される信号Ｓｉがハイレベルに立ち上がると、ＰＭ
ＯＳトランジスタ３１はオフして遮断状態となり、ＮＭ
ＯＳトランジスタ３２はオンする。このため、コンデン
サ３３に充電されていた電荷がＮＭＯＳトランジスタ３
２によって放電され、インバータ３４の入力端は直ちに
ローレベルとなり、入力信号Ｓｉが遅延されることなく
出力信号Ｓｏとして出力される。FIG. 10 is a diagram showing a circuit example of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, and the fourth delay circuit D4. In FIG. 10, when the signal Si input to each gate of the PMOS transistor 31 and the NMOS transistor 32 rises to high level, PM
The OS transistor 31 is turned off and turned off, and the NM
The OS transistor 32 turns on. For this reason, the charge stored in the capacitor 33 is transferred to the NMOS transistor 3
2, the input end of the inverter 34 immediately becomes low level, and the input signal Si is output as the output signal So without delay.

【００５０】これに対して、入力信号Ｓｉがローレベル
に立ち下がると、ＰＭＯＳトランジスタ３１がオンして
ＮＭＯＳトランジスタ３２がオフする。このため、コン
デンサ３３は、抵抗３５を介して充電されることから、
該充電に要する時間だけ遅延して出力信号Ｓｏがローレ
ベルになる。このようなことから、図１０の遅延回路
は、入力信号Ｓｉが立ち上がるときには遅延せずに出力
信号Ｓｏが立ち上がり、入力信号Ｓｉが立ち下がるとコ
ンデンサ３３の容量及び抵抗３５の抵抗値で設定された
時間だけ遅延して出力信号Ｓｏが立ち下がる。すなわ
ち、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回
路Ｄ３及び第４遅延回路Ｄ４は、コンデンサ３３の容量
及び抵抗３５の抵抗値を変えることによって所望の遅延
時間にそれぞれ設定することができる。On the other hand, when the input signal Si falls to the low level, the PMOS transistor 31 turns on and the NMOS transistor 32 turns off. Therefore, since the capacitor 33 is charged via the resistor 35,
The output signal So becomes low level after a delay of the time required for the charging. Therefore, in the delay circuit of FIG. 10, when the input signal Si rises, the output signal So rises without delay, and when the input signal Si falls, the capacitance of the capacitor 33 and the resistance value of the resistor 35 are set. The output signal So falls after a delay of time. That is, the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, and the fourth delay circuit D4 are set to desired delay times by changing the capacitance of the capacitor 33 and the resistance value of the resistor 35, respectively. You can

【００５１】図１１は、第５遅延回路Ｄ５の回路例を示
した図である。図１１において、ＰＭＯＳトランジスタ
４１及びＮＭＯＳトランジスタ４２の各ゲートに入力さ
れる信号Ｓｉがローレベルに立ち下がると、ＮＭＯＳト
ランジスタ４２はオフして遮断状態となり、ＰＭＯＳト
ランジスタ４１はオンする。このため、インバータ４４
の入力端は直ちにハイレベルとなり、入力信号Ｓｉが遅
延されることなく出力信号Ｓｏとして出力される。FIG. 11 is a diagram showing a circuit example of the fifth delay circuit D5. In FIG. 11, when the signal Si input to each gate of the PMOS transistor 41 and the NMOS transistor 42 falls to a low level, the NMOS transistor 42 is turned off and turned off, and the PMOS transistor 41 is turned on. Therefore, the inverter 44
The input terminal of becomes immediately high level, and the input signal Si is output as the output signal So without being delayed.

【００５２】これに対して、入力信号Ｓｉがハイレベル
になると、ＰＭＯＳトランジスタ４１がオフしてＮＭＯ
Ｓトランジスタ４２がオンする。このため、コンデンサ
４３には、抵抗４５を介して充電されることから、該充
電に要する時間だけ遅延して出力信号Ｓｏがハイレベル
になる。このようなことから、図１１の遅延回路は、入
力信号Ｓｉが立ち下がるときには遅延せずに出力信号Ｓ
ｏが立ち下がり、入力信号Ｓｉが立ち上がるとコンデン
サ４３の容量及び抵抗４５の抵抗値で設定された時間だ
け遅延して出力信号Ｓｏが立ち上がる。すなわち、第５
遅延回路Ｄ５は、コンデンサ４３の容量及び抵抗４５の
抵抗値を変えることによって所望の遅延時間にそれぞれ
設定することができる。On the other hand, when the input signal Si goes high, the PMOS transistor 41 turns off and the NMO
The S transistor 42 turns on. Therefore, since the capacitor 43 is charged through the resistor 45, the output signal So becomes high level after a delay of the time required for the charging. Therefore, the delay circuit of FIG. 11 does not delay the input signal Si when the output signal S falls.
When o falls and the input signal Si rises, the output signal So rises with a delay of the time set by the capacitance of the capacitor 43 and the resistance value of the resistor 45. That is, the fifth
The delay circuit D5 can be set to a desired delay time by changing the capacitance of the capacitor 43 and the resistance value of the resistor 45.

【００５３】図１２は、第１遅延回路Ｄ１、第２遅延回
路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５
遅延回路Ｄ５の他の回路例を示した図である。図１２に
おいて、ＰＭＯＳトランジスタ５１及びＮＭＯＳトラン
ジスタ５３の各ゲートに入力される信号Ｓｉがハイレベ
ルに立ち上がると、ＰＭＯＳトランジスタ５１はオフし
て遮断状態となり、ＮＭＯＳトランジスタ５３はオンす
る。このため、ＮＭＯＳトランジスタ５４はオフして遮
断状態になり、コンデンサ５６に充電されていた電荷が
ＮＭＯＳトランジスタ５３によって放電されると共にコ
ンデンサ５５は抵抗５７を介して充電される。このこと
から、ＰＭＯＳトランジスタ５２は、コンデンサ５５の
充電に要する時間だけ遅延してオンし出力信号Ｓｏが立
ち上がる。FIG. 12 shows a first delay circuit D1, a second delay circuit D2, a third delay circuit D3, a fourth delay circuit D4 and a fifth delay circuit D3.
It is the figure which showed the other circuit example of the delay circuit D5. In FIG. 12, when the signal Si input to the gates of the PMOS transistor 51 and the NMOS transistor 53 rises to a high level, the PMOS transistor 51 is turned off and turned off, and the NMOS transistor 53 is turned on. For this reason, the NMOS transistor 54 is turned off to be in the cutoff state, the electric charge stored in the capacitor 56 is discharged by the NMOS transistor 53, and the capacitor 55 is charged via the resistor 57. From this, the PMOS transistor 52 is turned on with a delay of the time required to charge the capacitor 55, and the output signal So rises.

【００５４】これに対して、入力信号Ｓｉがローレベル
に立ち下がると、ＰＭＯＳトランジスタ５１がオンして
ＮＭＯＳトランジスタ５３がオフする。このため、ＰＭ
ＯＳトランジスタ５２はオフして遮断状態になり、コン
デンサ５５に充電されていた電荷がＰＭＯＳトランジス
タ５１によって放電されると共にコンデンサ５６は抵抗
５７を介して充電される。このことから、ＮＭＯＳトラ
ンジスタ５４は、コンデンサ５６の充電に要する時間だ
け遅延してオンし出力信号Ｓｏが立ち下がる。この回路
の場合、ＮＭＯＳトランジスタ５４とＰＭＯＳトランジ
スタ５２が同時にオンする期間がないため、これらを通
して流れる貫通電流がほとんどないという利点がある
が、出力が一時的にハイインピーダンス状態になるとい
う問題も有している。On the other hand, when the input signal Si falls to the low level, the PMOS transistor 51 turns on and the NMOS transistor 53 turns off. Therefore, PM
The OS transistor 52 is turned off to be in a cutoff state, and the charge charged in the capacitor 55 is discharged by the PMOS transistor 51 and the capacitor 56 is charged via the resistor 57. From this, the NMOS transistor 54 is turned on with a delay of the time required to charge the capacitor 56, and the output signal So falls. In the case of this circuit, since there is no period in which the NMOS transistor 54 and the PMOS transistor 52 are turned on at the same time, there is an advantage that there is almost no through current flowing through them, but there is also a problem that the output temporarily becomes a high impedance state. ing.

【００５５】このようなことから、図１２の遅延回路
は、入力信号Ｓｉが立ち上がったときにはコンデンサ５
５の容量及び抵抗５７の抵抗値で設定された時間だけ遅
延して出力信号Ｓｏが立ち上がる。また、図１２の遅延
回路は、入力信号Ｓｉが立ち下がったときにはコンデン
サ５６の容量及び抵抗５７の抵抗値で設定された時間だ
け遅延して出力信号Ｓｏが立ち下がる。すなわち、第１
遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、
第４遅延回路Ｄ４及び第５遅延回路Ｄ５は、コンデンサ
５５，５６の各容量及び抵抗５７の抵抗値を変えること
によって所望の遅延時間にそれぞれ設定することができ
る。From the above, the delay circuit of FIG. 12 uses the capacitor 5 when the input signal Si rises.
The output signal So rises with a delay of a time set by the capacitance of 5 and the resistance value of the resistor 57. In the delay circuit of FIG. 12, when the input signal Si falls, the output signal So falls with a delay of the time set by the capacitance of the capacitor 56 and the resistance value of the resistor 57. That is, the first
Delay circuit D1, second delay circuit D2, third delay circuit D3,
The fourth delay circuit D4 and the fifth delay circuit D5 can be set to desired delay times by changing the capacitances of the capacitors 55 and 56 and the resistance value of the resistor 57, respectively.

【００５６】一方、図１０〜図１２で示した各遅延回路
において、遅延時間の設定に使用される抵抗は、該遅延
回路をＩＣ化する場合、ポリシリコン、Ｎ＋拡散又はＰ
＋拡散等で作ることができる。また、遅延回路の遅延時
間を精度よくする場合は、トリミング抵抗をトリミング
して遅延時間の設定を行う。遅延時間の設定に使用され
るコンデンサは、ＭＯＳトランジスタのゲート容量を利
用することもできる。On the other hand, in each of the delay circuits shown in FIGS. 10 to 12, the resistance used for setting the delay time is polysilicon, N + diffusion or P when the delay circuit is integrated into an IC.
+ Can be made by diffusion etc. When the delay time of the delay circuit is made accurate, the trimming resistor is trimmed to set the delay time. The gate capacitance of the MOS transistor can also be used as the capacitor used for setting the delay time.

【００５７】また、図１のチャージポンプ回路１におい
て、ｎ＝２にすると図１３のようになる。なお、図１及
び図１３では、負荷回路１５として１つのＬＥＤ１６を
有する場合を例にして示したが、複数のＬＥＤを有する
場合においても同様であり、この場合、図１及び図１３
において、出力端ＯＵＴと接地電圧との間に、複数の負
荷回路１５が並列に接続される。In the charge pump circuit 1 of FIG. 1, when n = 2, the result is as shown in FIG. 1 and 13 show an example in which one LED 16 is provided as the load circuit 15, the same applies to the case where a plurality of LEDs are provided. In this case, in FIG.
In, the plurality of load circuits 15 are connected in parallel between the output terminal OUT and the ground voltage.

【００５８】このように、本第１の実施の形態における
チャージポンプ回路は、直列に接続されたフライバック
コンデンサＦＣ(１)〜ＦＣ(ｎ)の高電圧側から入力端Ｉ
Ｎに電流が逆流しないように、サブストレートゲートが
ドレインに接続された第４スイッチ素子ＳＷＤを設ける
と共に、キャッチアップコンデンサＣ１の高電圧側か
ら、直列に接続されたフライバックコンデンサＦＣ(１)
〜ＦＣ(ｎ)に電流が逆流しないように、サブストレート
ゲートがドレインに接続された第２スイッチ素子ＳＷＢ
(１)を設けるようにした。このことから、ダイオードを
使用することなくコンデンサの高電圧側から電流が逆流
しないようにすることができ、ダイオードの順方向電圧
による電圧降下をなくすことができる。As described above, the charge pump circuit according to the first embodiment has the input terminal I from the high voltage side of the flyback capacitors FC (1) to FC (n) connected in series.
A flyback capacitor FC (1) connected in series is provided from the high voltage side of the catch-up capacitor C1 while providing a fourth switch element SWD having a substrate gate connected to the drain so that the current does not flow back to N.
~ Second switch element SWB in which the substrate gate is connected to the drain so that the current does not flow back to FC (n)
(1) is provided. From this, it is possible to prevent the current from flowing backward from the high voltage side of the capacitor without using the diode, and to eliminate the voltage drop due to the forward voltage of the diode.

【００５９】また、フライバックコンデンサＦＣ(１)〜
ＦＣ(ｎ−１)を入力電圧Ｖａで充電する場合、第４スイ
ッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥをオンさせ
た後、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)を
オンさせるようにした。このことから、第３スイッチ素
子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のゲートを駆動する制御
回路部４の出力回路を構成しているＮＭＯＳトランジス
タのベース基板に無効電流が流れることを防止すること
ができ、該ＮＭＯＳトランジスタの寄生トランジスタが
オンしてラッチアップが発生することを防止できる。The flyback capacitors FC (1)-
When charging FC (n-1) with the input voltage Va, after turning on the fourth switching element SWD and the fifth switching element SWE, the third switching elements SWC (1) to SWC (n-1) are turned on. I did it. Therefore, it is possible to prevent the reactive current from flowing through the base substrate of the NMOS transistor that constitutes the output circuit of the control circuit unit 4 that drives the gates of the third switch elements SWC (1) to SWC (n-1). Therefore, it is possible to prevent the parasitic transistor of the NMOS transistor from turning on and causing latch-up.

【００６０】また、フライバックコンデンサＦＣ(１)〜
ＦＣ(ｎ−１)に充電された電圧を出力端ＯＵＴに出力す
る場合、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)
によって第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ)のサ
ブストレートゲートをドレイン側に接続させた後、第２
スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)をオンさせてから
第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)をオンさせる
ようにした。このことから、第３スイッチ素子ＳＷＣ
(１)〜ＳＷＣ(ｎ−１)において、寄生ダイオードを介し
て無効電流が流れることを防止できると共に、第２スイ
ッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、ソース側の
電圧がドレイン側の電圧よりも高くなるようにすること
ができ、サブストレートゲートを介して無効電流が流れ
ることを防止できる。The flyback capacitors FC (1)-
When outputting the voltage charged in FC (n-1) to the output terminal OUT, the changeover switches SWF (1) to SWF (n-1)
After connecting the substrate gates of the third switch elements SWC (1) to SWC (n) to the drain side by
The switch elements SWB (1) to SWB (n) are turned on and then the first switch elements SWA (1) to SWA (n) are turned on. From this, the third switch element SWC
In (1) to SWC (n-1), it is possible to prevent the reactive current from flowing through the parasitic diode, and in the second switch elements SWB (1) to SWB (n), the voltage on the source side is the same as that on the drain side. The voltage can be higher than the voltage, and the reactive current can be prevented from flowing through the substrate gate.

【００６１】[0061]

【発明の効果】上記の説明から明らかなように、本発明
のチャージポンプ回路によれば、各第１コンデンサが直
列に接続され充電された際に得られる電圧によって、第
１コンデンサから正側電源入力端に電流が流れることを
阻止する逆流防止用ダイオードと、第２コンデンサが充
電された際に得られる電圧によって、第２コンデンサか
ら第１コンデンサに電流が流れることを阻止する逆流防
止用ダイオードの代わりに、制御回路部によってスイッ
チング制御が行われるスイッチ素子をそれぞれ使用し
た。このことから、逆流防止用ダイオードの順方向電圧
による電圧降下によって生じるロスを低減させることが
でき、正側電源入力端に入力された電圧に近い電圧を必
要とする負荷に対して、該入力電圧を（１＋１／ｎ)倍
に昇圧することができ、電力効率の向上を図ることがで
きる。また、制御回路部によって各スイッチ素子のオン
／オフさせるタイミングが制御されることにより、正側
電源入力端から負側電源入力端に流れる貫通電流、及び
第２コンデンサから正側電源入力端への電流の逆流をそ
れぞれ防止することができる。As is apparent from the above description, according to the charge pump circuit of the present invention, the voltage obtained when the first capacitors are connected in series and charged causes the positive power supply from the first capacitors. A backflow prevention diode that prevents a current from flowing to the input terminal, and a backflow prevention diode that prevents a current from flowing from the second capacitor to the first capacitor by the voltage obtained when the second capacitor is charged. Instead, switch elements whose switching is controlled by the control circuit unit are used. From this, it is possible to reduce the loss caused by the voltage drop due to the forward voltage of the backflow prevention diode, and to reduce the input voltage to the load that requires a voltage close to the voltage input to the positive power supply input terminal. Can be boosted by (1 + 1 / n) times, and power efficiency can be improved. Further, the control circuit unit controls the on / off timing of each switch element, so that the through current flowing from the positive power supply input end to the negative power supply input end and the second capacitor to the positive power supply input end are controlled. It is possible to prevent backflow of electric current.

【００６２】具体的には、第２スイッチ素子及び第４ス
イッチ素子が、電流の逆流を阻止する方向に寄生ダイオ
ードが形成されるようにサブストレートゲートが接続さ
れたＭＯＳトランジスタで形成されるようにした。この
ことから、第２コンデンサから第１コンデンサに流れる
電流、第１コンデンサから正側電源入力端に流れる電流
を、逆流防止用ダイオードを用いることなくそれぞれ阻
止することができる。Specifically, the second switch element and the fourth switch element are formed by MOS transistors connected to the substrate gate so that a parasitic diode is formed in the direction of blocking the reverse current. did. Therefore, the current flowing from the second capacitor to the first capacitor and the current flowing from the first capacitor to the positive power supply input terminal can be blocked without using the backflow prevention diode.

【００６３】また、各第１コンデンサに充電されたそれ
ぞれの電圧で前記第２コンデンサを充電する場合、各第
２スイッチ素子をそれぞれオンさせた後、各第１スイッ
チ素子をそれぞれオンさせるようにした。このことか
ら、各第２スイッチ素子がオフした状態において、ソー
ス側の電圧がドレイン側の電圧より高くなることを防止
でき、サブストレートゲートを介して流れる電流の発生
を防止できると同時に、サブストレートゲートをベース
とする寄生トランジスタを介して生じる無効電流の発生
を防止することができる。When the second capacitors are charged with the respective voltages charged in the first capacitors, the second switch elements are turned on and then the first switch elements are turned on. . From this, it is possible to prevent the voltage on the source side from becoming higher than the voltage on the drain side in the state where each second switch element is turned off, and it is possible to prevent the generation of the current flowing through the substrate gate and at the same time It is possible to prevent generation of a reactive current that occurs through a parasitic transistor having a gate as a base.

【００６４】また、各第１コンデンサを正側電源入力端
から入力された電圧で充電する場合、第４スイッチ素子
及び第５スイッチ素子をそれぞれオンさせてから、各第
３スイッチ素子をそれぞれオンさせるようにした。この
ことから、制御回路部の出力回路を構成するＭＯＳトラ
ンジスタの寄生トランジスタがオンして生じるラッチア
ップの発生を防止することができる。When the first capacitors are charged with the voltage input from the positive power supply input terminal, the fourth switch element and the fifth switch element are turned on and then the third switch elements are turned on. I did it. As a result, it is possible to prevent the occurrence of latch-up that occurs when the parasitic transistor of the MOS transistor forming the output circuit of the control circuit section is turned on.

【００６５】更に、第３スイッチ素子をなすＭＯＳトラ
ンジスタのサブストレートゲートを該ＭＯＳトランジス
タのドレイン又はソースのいずれかに切り換えて接続す
る各切り換えスイッチを備えるようにした。このことか
ら、各切り換えスイッチを切り換えることによって、各
第３スイッチ素子の寄生ダイオードに流れる無効電流の
発生を防止できると同時に、サブストレートゲートをベ
ースとする寄生トランジスタを介して流れる無効電流の
発生を防止できる。Further, each switch for switching the substrate gate of the MOS transistor forming the third switch element to either the drain or the source of the MOS transistor is provided. Therefore, by switching each of the change-over switches, it is possible to prevent the generation of the reactive current flowing through the parasitic diode of each third switch element, and at the same time, prevent the generation of the reactive current flowing through the parasitic transistor whose base is the substrate gate. It can be prevented.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の第１の実施の形態におけるチャージ
ポンプ回路の例を示した回路図である。FIG. 1 is a circuit diagram showing an example of a charge pump circuit according to a first embodiment of the present invention.

【図２】 図１の制御回路部４から出力される各信号例
を示したタイミングチャートである。FIG. 2 is a timing chart showing an example of each signal output from the control circuit unit 4 of FIG.

【図３】 図２の状態ａに対するチャージポンプ回路部
２の動作例を示した等価回路図である。FIG. 3 is an equivalent circuit diagram showing an operation example of the charge pump circuit unit 2 for the state a in FIG.

【図４】 図２の状態ｂに対するチャージポンプ回路部
２の動作例を示した等価回路図である。FIG. 4 is an equivalent circuit diagram showing an operation example of the charge pump circuit unit 2 in the state b of FIG.

【図５】 図２の状態ｃに対するチャージポンプ回路部
２の動作例を示した等価回路図である。5 is an equivalent circuit diagram showing an operation example of the charge pump circuit unit 2 for the state c in FIG.

【図６】 図２の状態ｄに対するチャージポンプ回路部
２の動作例を示した等価回路図である。FIG. 6 is an equivalent circuit diagram showing an operation example of the charge pump circuit unit 2 in the state d of FIG.

【図７】 図２の状態ｅに対するチャージポンプ回路部
２の動作例を示した等価回路図である。FIG. 7 is an equivalent circuit diagram showing an operation example of the charge pump circuit unit 2 in the state e of FIG.

【図８】 図２の状態ｆに対するチャージポンプ回路部
２の動作例を示した等価回路図である。FIG. 8 is an equivalent circuit diagram showing an operation example of the charge pump circuit unit 2 in the state f of FIG.

【図９】 図１における制御回路部４の回路例を示した
図である。9 is a diagram showing a circuit example of a control circuit unit 4 in FIG.

【図１０】 図９における第１遅延回路Ｄ１、第２遅延
回路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４の回
路例を示した図である。10 is a diagram showing a circuit example of a first delay circuit D1, a second delay circuit D2, a third delay circuit D3, and a fourth delay circuit D4 in FIG.

【図１１】 図９における第５遅延回路Ｄ５の回路例を
示した図である。11 is a diagram showing a circuit example of a fifth delay circuit D5 in FIG.

【図１２】 図９における第１遅延回路Ｄ１、第２遅延
回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第
５遅延回路Ｄ５の他の回路例を示した図である。12 is a diagram showing another circuit example of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, the fourth delay circuit D4, and the fifth delay circuit D5 in FIG.

【図１３】 ｎ＝２における図１のチャージポンプ回路
１の回路例を示した図である。13 is a diagram showing a circuit example of the charge pump circuit 1 of FIG. 1 when n = 2.

【符号の説明】[Explanation of symbols]

１ チャージポンプ回路 ２ チャージポンプ回路部 ３ クロック信号発生回路部 ４ 制御回路部 １０ 定電圧回路 １５ 負荷回路 ＳＷＡ(１)〜ＳＷＡ(ｎ) 第１スイッチ素子 ＳＷＢ(１)〜ＳＷＢ(ｎ) 第２スイッチ素子 ＳＷＣ(１)〜ＳＷＣ(ｎ−１) 第３スイッチ素子 ＳＷＤ 第４スイッチ素子 ＳＷＥ 第５スイッチ素子 ＳＷＦ(１)〜ＳＷＦ(ｎ−１) 切り換えスイッチ ＦＣ(１)〜ＦＣ(ｎ) フライバックコンデンサ Ｃ１ キャッチアップコンデンサ 1 Charge pump circuit 2 Charge pump circuit 3 Clock signal generation circuit 4 Control circuit section 10 constant voltage circuit 15 load circuit SWA (1) to SWA (n) First switch element SWB (1) to SWB (n) Second switch element SWC (1) to SWC (n-1) third switch element SWD 4th switch element SWE Fifth switch element SWF (1) to SWF (n-1) selector switch FC (1) to FC (n) flyback capacitors C1 Catch-up capacitor

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 正側電源入力端に入力された入力電圧を
昇圧して出力端から出力するチャージポンプ回路におい
て、 前記入力電圧で充電される複数の第１コンデンサと、 対応する該第１コンデンサにおける充電時の低電圧側と
前記正側電源入力端とをそれぞれ接続する各第１スイッ
チ素子と、 対応する該第１コンデンサにおける充電時の高電圧側と
前記出力端とをそれぞれ接続する各第２スイッチ素子
と、 前記各第１コンデンサを直列に接続する各第３スイッチ
素子と、 前記各第１コンデンサと該各第３スイッチ素子との直列
回路の一端を前記正側電源入力端に接続する第４スイッ
チ素子と、 前記各第１コンデンサと該各第３スイッチ素子との直列
回路の他端を負側電源入力端に接続する第５スイッチ素
子と、 前記各第１コンデンサを充電して得られる電圧で充電さ
れる第２コンデンサと、 所定のクロック信号に応じて前記各第１スイッチ素子、
各第２スイッチ素子、各第３スイッチ素子、第４スイッ
チ素子及び第５スイッチ素子のスイッチング制御をそれ
ぞれ行う制御回路部と、を備えることを特徴とするチャ
ージポンプ回路。1. A charge pump circuit for boosting an input voltage input to a positive power supply input terminal and outputting the boosted output voltage from an output terminal, wherein a plurality of first capacitors charged with the input voltage and corresponding first capacitors are provided. In each of the first switching element for connecting the low voltage side at the time of charging and the positive side power source input terminal, and the respective first switch element for connecting the high voltage side at the time of charging in the corresponding first capacitor and the output terminal Two switch elements, each third switch element that connects each first capacitor in series, and one end of a series circuit of each first capacitor and each third switch element is connected to the positive power supply input terminal. A fourth switch element, a fifth switch element that connects the other end of the series circuit of each of the first capacitors and each of the third switch elements to the negative power supply input terminal, and each of the first capacitors. A second capacitor charged with a voltage obtained by said respective first switching element in response to a predetermined clock signal,
A charge pump circuit, comprising: a control circuit unit that controls switching of each second switch element, each third switch element, fourth switch element, and fifth switch element. 【請求項２】 前記各第２スイッチ素子は、前記第２コ
ンデンサから対応する第１コンデンサに流れる電流を阻
止する方向に寄生ダイオードが形成されるようにサブス
トレートゲートが接続されたＭＯＳトランジスタからな
ると共に、前記第４スイッチ素子は、第１コンデンサか
ら前記正側電源入力端に流れる電流を阻止する方向に寄
生ダイオードが形成されるようにサブストレートゲート
が接続されたＭＯＳトランジスタからなることを特徴と
する請求項１記載のチャージポンプ回路。2. Each of the second switch elements comprises a MOS transistor having a substrate gate connected thereto so that a parasitic diode is formed in a direction in which a current flowing from the second capacitor to the corresponding first capacitor is blocked. At the same time, the fourth switch element is composed of a MOS transistor having a substrate gate connected thereto so that a parasitic diode is formed in a direction of blocking a current flowing from the first capacitor to the positive power supply input terminal. The charge pump circuit according to claim 1. 【請求項３】 前記制御回路部は、前記クロック信号の
信号レベルの変化に応じて各第１コンデンサに充電され
たそれぞれの電圧で前記第２コンデンサを充電する場
合、前記各第１スイッチ素子、各第２スイッチ素子、各
第３スイッチ素子、第４スイッチ素子及び第５スイッチ
素子をそれぞれオフさせて遮断状態にした後、所定時間
ｔ１が経過すると各第２スイッチ素子をそれぞれオンさ
せて導通状態にし、更に所定時間ｔ２が経過すると各第
１スイッチ素子をそれぞれオンさせて導通状態にするこ
とを特徴とする請求項１又は２記載のチャージポンプ回
路。3. When the control circuit section charges the second capacitors with respective voltages charged in the first capacitors according to a change in the signal level of the clock signal, the first switch elements, After turning off each of the second switching elements, each of the third switching elements, the fourth switching element, and the fifth switching element to be in the cutoff state, when a predetermined time t1 elapses, each of the second switching elements is turned on to be in the conduction state. The charge pump circuit according to claim 1 or 2, wherein each of the first switch elements is turned on to be in a conductive state when a predetermined time t2 has elapsed. 【請求項４】 前記制御回路部は、前記クロック信号の
信号レベルの変化に応じて各第１コンデンサを前記入力
電圧で充電する場合、前記各第１スイッチ素子、各第２
スイッチ素子、各第３スイッチ素子、第４スイッチ素子
及び第５スイッチ素子をそれぞれオフさせて遮断状態に
した後、所定時間ｔ３が経過すると第４スイッチ素子及
び第５スイッチ素子をそれぞれオンさせて導通状態に
し、更に所定時間ｔ４が経過すると各第３スイッチ素子
をそれぞれオンさせて導通状態にすることを特徴とする
請求項１、２又は３記載のチャージポンプ回路。4. The control circuit unit, when charging each first capacitor with the input voltage according to a change in the signal level of the clock signal, each first switch element and each second switch element.
After turning off each switch element, each third switch element, each fourth switch element, and each fifth switch element to be in a cutoff state, when a predetermined time t3 elapses, each of the fourth switch element and the fifth switch element is turned on to conduct. The charge pump circuit according to claim 1, 2 or 3, wherein each of the third switch elements is turned on and brought into a conductive state when a predetermined time t4 has elapsed. 【請求項５】 前記各第３スイッチ素子は、それぞれＭ
ＯＳトランジスタからなり、対応する該ＭＯＳトランジ
スタのサブストレートゲートを該ＭＯＳトランジスタの
ドレイン又はソースのいずれかに切り換えて接続する各
切り換えスイッチを備え、制御回路部は、前記所定のク
ロック信号に応じて該各切り換えスイッチの切り換え制
御をそれぞれ行うことを特徴とする請求項１、２、３又
は４記載のチャージポンプ回路。5. Each of the third switching elements is M
An OS transistor is provided and each changeover switch is provided for switching and connecting the corresponding substrate gate of the MOS transistor to either the drain or the source of the MOS transistor, and the control circuit unit is responsive to the predetermined clock signal. The charge pump circuit according to claim 1, wherein switching control of each of the changeover switches is performed. 【請求項６】 前記制御回路部は、前記クロック信号の
信号レベルの変化に応じて各第１コンデンサを前記入力
電圧で充電する場合、前記各第１スイッチ素子、各第２
スイッチ素子、各第３スイッチ素子、第４スイッチ素子
及び第５スイッチ素子をそれぞれオフさせて遮断状態に
した後、所定時間ｔ３が経過すると第４スイッチ素子及
び第５スイッチ素子をそれぞれオンさせて導通状態にす
ると共に、前記各切り換えスイッチの切り換えを行うこ
とを特徴とする請求項５記載のチャージポンプ回路。6. The control circuit unit, when charging each first capacitor with the input voltage according to a change in the signal level of the clock signal, each first switch element, each second switch element.
After turning off each switch element, each third switch element, each fourth switch element, and each fifth switch element to be in a cutoff state, when a predetermined time t3 elapses, each of the fourth switch element and the fifth switch element is turned on to conduct. 6. The charge pump circuit according to claim 5, wherein each of the change-over switches is changed over while being brought into a state. 【請求項７】 前記制御回路部は、前記所定時間ｔ３が
経過すると、各切り換えスイッチに対して、前記正側電
源入力端に入力された電圧による電流を阻止する方向に
寄生ダイオードが形成されるようにサブストレートゲー
トの接続を切り換えることを特徴とする請求項６記載の
チャージポンプ回路。7. The control circuit section, when the predetermined time t3 has elapsed, forms a parasitic diode in a direction of blocking a current caused by a voltage input to the positive side power supply input terminal for each changeover switch. 7. The charge pump circuit according to claim 6, wherein the connection of the substrate gate is switched as described above.