JP5259830B2 - 乱数生成回路 - Google Patents
乱数生成回路 Download PDFInfo
- Publication number
- JP5259830B2 JP5259830B2 JP2011533986A JP2011533986A JP5259830B2 JP 5259830 B2 JP5259830 B2 JP 5259830B2 JP 2011533986 A JP2011533986 A JP 2011533986A JP 2011533986 A JP2011533986 A JP 2011533986A JP 5259830 B2 JP5259830 B2 JP 5259830B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- oscillation
- output
- holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/588—Random number generators, i.e. based on natural stochastic processes
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
2…高雑音回路;
3…保持回路;
4…クロック;
5…ランダム(乱数)データ
Claims (6)
- 複数の増幅器が直列接続され、隣接する増幅器間に端子を有する増幅器列と、前記増幅器列中の他の隣接する増幅器間に挿入され、前記増幅器列からの発振信号にジッタを生じさせるための雑音を発生する高雑音回路とを有する発振回路と、
前記端子に接続され、前記発振信号の発振周波数よりも低い周波数のクロック信号に従い前記発振信号を保持してこれを乱数として出力する保持回路と、
を具備し、
前記高雑音回路は、
第1のゲート端子及び第1のソース端子及び第1のドレイン端子を有し、前記第1のドレイン端子が高電位側電源に接続されるNMOSトランジスタと、
第2のゲート端子及び第2のソース端子及び第2のドレイン端子を有し、前記第2のドレイン端子が低電位側電源に接続され、前記第2のゲート端子が前記第1のゲート端子に接続され、前記第2のソース端子が前記第1のソース端子に接続されるPMOSトランジスタと、を具備し、前記第1のソース端子及び前記第2のソース端子、並びに前記第1のゲート端子及び前記第2のゲート端子を介して前記増幅器間に接続されることを特徴とする乱数生成回路。 - 前記NMOSトランジスタは、第1の基板端子を有し、前記PMOSトランジスタは、第2の基板端子を有し、
前記第1の基板端子は、前記低電位側電源に接続され、前記第2の基板端子は、前記高電位側電源に接続されることを特徴とする請求項1記載の回路。 - 前記増幅器はCMOSインバータであることを特徴とする請求項1記載の回路。
- 複数の増幅器が直列接続され、隣接する増幅器間に端子を有する増幅器列と、前記増幅器列中の他の隣接する増幅器間に挿入され、前記増幅器列からの発振信号にジッタを生じさせるための雑音を発生する高雑音回路とを有する発振回路と、
前記端子に接続され、前記発振信号の発振周波数よりも低い周波数のクロック信号に従い前記発振信号を保持してこれを乱数として出力する保持回路と、
を具備し、
前記増幅器の少なくとも一つが、制御電圧に従って前記発振信号の遅延を制御するための制御端子を備えることを特徴とする乱数生成回路。 - 複数の増幅器が直列接続され、隣接する増幅器間に端子を有する増幅器列と、前記増幅器列中の他の隣接する増幅器間に挿入され、前記増幅器列からの発振信号にジッタを生じさせるための雑音を発生する高雑音回路とを有する発振回路と、
前記端子に接続され、前記発振信号の発振周波数よりも低い周波数のクロック信号に従い前記発振信号を保持してこれを乱数として出力する保持回路と、
を具備し、
前記保持回路は、
前記発振信号の発振周波数よりも低い周波数の第1クロックに従い前記発振信号を保持して出力する第1保持回路と、
前記第1保持回路の出力に接続されるXOR回路と、
前記XOR回路の出力に接続され、前記発振信号の発振周波数よりも低い周波数の第2クロックに従い前記XOR回路からの出力を保持してこれを乱数として出力する第2保持回路と、
前記XOR回路の出力に接続され、前記第1クロックに従い前記XOR回路からの出力を保持して出力する第3保持回路と、
前記第3保持回路の出力とリセットの論理和を演算して出力するOR回路と、を具備し、
前記XOR回路は、前記OR回路の出力と前記第1保持回路の出力の排他的論理和を演算することを特徴とする乱数生成回路。 - 前記第1保持回路の出力に接続され、エラー信号を出力するチェック回路をさらに具備することを特徴とする請求項5記載の回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2009/066973 WO2011039846A1 (ja) | 2009-09-29 | 2009-09-29 | 乱数生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2011039846A1 JPWO2011039846A1 (ja) | 2013-02-21 |
JP5259830B2 true JP5259830B2 (ja) | 2013-08-07 |
Family
ID=43825703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011533986A Expired - Fee Related JP5259830B2 (ja) | 2009-09-29 | 2009-09-29 | 乱数生成回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8930428B2 (ja) |
JP (1) | JP5259830B2 (ja) |
WO (1) | WO2011039846A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4983991B1 (ja) * | 2011-04-07 | 2012-07-25 | パナソニック株式会社 | 乱数生成装置および乱数生成方法 |
JP6034153B2 (ja) * | 2012-11-21 | 2016-11-30 | 株式会社東芝 | 乱数生成回路 |
DE102013213396A1 (de) * | 2013-07-09 | 2015-01-15 | Robert Bosch Gmbh | Verfahren zum Nachbehandeln einer Ausgabe einer Zufallsquelle eines Zufallsgenerators |
US9483640B2 (en) * | 2014-04-01 | 2016-11-01 | Georgetown University | System and method for deterring malicious network attacks |
JP2016166775A (ja) * | 2015-03-09 | 2016-09-15 | 富士通株式会社 | 半導体集積回路及び雑音測定方法 |
JP6472766B2 (ja) | 2016-03-16 | 2019-02-20 | 株式会社東芝 | 乱数生成回路 |
FR3051084B1 (fr) * | 2016-05-04 | 2019-08-02 | Stmicroelectronics (Rousset) Sas | Generateur de nombres d'oscillations |
FR3051085B1 (fr) | 2016-05-04 | 2020-02-14 | Stmicroelectronics (Rousset) Sas | Structure de multiplexeur |
FR3051086B1 (fr) | 2016-05-04 | 2019-07-26 | Stmicroelectronics (Rousset) Sas | Circuit de comptage d'impulsions |
KR102170279B1 (ko) * | 2016-11-09 | 2020-10-26 | 포항공과대학교 산학협력단 | 진성 난수 발생기 |
JP2018112861A (ja) * | 2017-01-11 | 2018-07-19 | キヤノン株式会社 | 乱数生成装置、集積回路 |
US11244079B2 (en) | 2019-09-18 | 2022-02-08 | International Business Machines Corporation | Data detection mitigation in printed circuit boards |
US11188306B1 (en) * | 2020-08-18 | 2021-11-30 | Nuvoton Technology Corporation | Distributed random-number generator |
US11601120B2 (en) | 2021-02-03 | 2023-03-07 | Nuvoton Technology Corporation | Attack-resistant ring oscillators and random-number generators |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004288159A (ja) * | 2002-11-27 | 2004-10-14 | Stmicroelectronics Sa | 乱数発生器 |
JP2005091108A (ja) * | 2003-09-16 | 2005-04-07 | Advantest Corp | ジッタ発生器及び試験装置 |
JP2007110460A (ja) * | 2005-10-14 | 2007-04-26 | National Institute Of Advanced Industrial & Technology | 四端子二重絶縁ゲート電界トランジスタを用いたcmos増幅器、それを用いた多入力cmos増幅器、高利得多入力cmos増幅器、高利得高安定多入力cmos増幅器および多入力cmos差動増幅器 |
JP2008176698A (ja) * | 2007-01-22 | 2008-07-31 | Univ Of Electro-Communications | 乱数発生器及び乱数発生器の作成方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0805553B1 (en) * | 1996-05-02 | 1999-10-13 | STMicroelectronics S.r.l. | Voltage-controlled oscillator and phase lock circuit incorporating this oscillator |
JP3604658B2 (ja) | 2001-09-26 | 2004-12-22 | 株式会社東芝 | 乱数生成回路 |
US7401108B2 (en) * | 2002-05-08 | 2008-07-15 | Avago Technologies General Ip Pte Ltd | Random noise generator and a method for generating random noise |
EP1562291B1 (en) * | 2004-02-04 | 2007-04-18 | Infineon Technologies AG | Apparatus for providing a random bit stream |
WO2007014031A1 (en) * | 2005-07-22 | 2007-02-01 | Psigenics Corporation | Device and method for responding to influences of the mind |
JP2008052545A (ja) * | 2006-08-25 | 2008-03-06 | Seiko Instruments Inc | 乱数発生回路 |
JP4427581B2 (ja) | 2008-01-08 | 2010-03-10 | 株式会社東芝 | 乱数生成回路 |
JP5171315B2 (ja) | 2008-02-28 | 2013-03-27 | 株式会社東芝 | 乱数生成回路 |
US20110169579A1 (en) * | 2010-01-08 | 2011-07-14 | James Dodrill | Method and apparatus for increasing distribution of jitter within a random number generator |
-
2009
- 2009-09-29 JP JP2011533986A patent/JP5259830B2/ja not_active Expired - Fee Related
- 2009-09-29 WO PCT/JP2009/066973 patent/WO2011039846A1/ja active Application Filing
-
2012
- 2012-03-23 US US13/428,150 patent/US8930428B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004288159A (ja) * | 2002-11-27 | 2004-10-14 | Stmicroelectronics Sa | 乱数発生器 |
JP2005091108A (ja) * | 2003-09-16 | 2005-04-07 | Advantest Corp | ジッタ発生器及び試験装置 |
JP2007110460A (ja) * | 2005-10-14 | 2007-04-26 | National Institute Of Advanced Industrial & Technology | 四端子二重絶縁ゲート電界トランジスタを用いたcmos増幅器、それを用いた多入力cmos増幅器、高利得多入力cmos増幅器、高利得高安定多入力cmos増幅器および多入力cmos差動増幅器 |
JP2008176698A (ja) * | 2007-01-22 | 2008-07-31 | Univ Of Electro-Communications | 乱数発生器及び乱数発生器の作成方法 |
Also Published As
Publication number | Publication date |
---|---|
US8930428B2 (en) | 2015-01-06 |
WO2011039846A1 (ja) | 2011-04-07 |
US20120221616A1 (en) | 2012-08-30 |
JPWO2011039846A1 (ja) | 2013-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5259830B2 (ja) | 乱数生成回路 | |
JP5600237B2 (ja) | 集積回路 | |
US6750692B2 (en) | Circuit and method for generating internal clock signal | |
US7400160B2 (en) | Semiconductor integrated circuit device, measurement method therefore and measurement system for measuring AC characteristics thereof | |
JP2004187200A (ja) | デューティ比補正回路 | |
US11218141B2 (en) | Correction circuit | |
JP2006294001A (ja) | 乱数発生回路 | |
US8451037B2 (en) | Duty cycle correction circuit | |
US8310297B2 (en) | Semiconductor device | |
US7157930B2 (en) | Scan flip flop, semiconductor device, and production method of semiconductor device | |
US7870414B2 (en) | Clock tree circuit and semiconductor memory device using the same, and duty cycle correction method | |
US8508278B2 (en) | Apparatus and method for external to internal clock generation | |
US20170324402A1 (en) | Power efficient high speed latch circuits and systems | |
JP2011166232A (ja) | 位相検出回路およびpll回路 | |
US9166609B2 (en) | AD converter and receiving apparatus | |
JP5257122B2 (ja) | クロック生成回路 | |
JP3819005B2 (ja) | 半導体集積回路 | |
CN117272879B (zh) | 一种全数字时钟生成电路及全数字时钟生成方法 | |
KR100685604B1 (ko) | 지터 성분이 감소된 내부 클럭 신호를 발생하는 dll | |
JP2008008664A (ja) | 集積回路 | |
JP2008040691A (ja) | クロックデューティ自動補正回路及びそれを用いたクロックデューティ自動補正方法 | |
JP4571959B2 (ja) | 入力回路および該入力回路を有する半導体集積回路 | |
JPH0865139A (ja) | 半導体集積回路装置および電子装置 | |
KR100718991B1 (ko) | 다중전위를 사용하는 위상동기루프의 전위 변환기 | |
JP2007198880A (ja) | 半導体集積回路及びそれを用いたデューティ測定・補正方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130424 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160502 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |