JP5258219B2

JP5258219B2 - 複数のインターフェースを有するメモリカード、そのリセット制御方法及びリセット制御システム

Info

Publication number: JP5258219B2
Application number: JP2007183438A
Authority: JP
Inventors: 鍾相崔; 盛鉉金; 聖賢金; 相範金; 重 ▲チュル▼ 尹; 相旭姜; 哲準崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-07-12
Filing date: 2007-07-12
Publication date: 2013-08-07
Anticipated expiration: 2027-07-12
Also published as: JP2008021317A; DE102007034692A1

Description

本発明はメモリカード及びそのリセット制御方法に係り、より詳細には、複数のインターフェースを有するメモリカード及びそのリセット制御方法に関する。

カード（例えば、スマートカード、ＳＩＭカード、フラッシュカードなど）はホストに接続されるとき、動作する。このようなカードとともに動作するホストの種類は増加している。このようなホストには、携帯電話機、ＭＰ３プレーヤー、携帯型メディアプレーヤ（ＰＭＰ）などがある。

従来のカードでは、複数のコントローラは、対応する複数のインターフェースを介して１つのホストと通信する。例えば、第１コントローラは第１インターフェースを介してホストと通信し、第２コントローラは第２インターフェースを介してホストと通信し、また第３コントローラは第３インターフェースを介してホストと通信する。ここで、インターフェースは、ＵＳＢインターフェース、ＣＦインターフェース、スマートカードの国際規格であるＩＳＯ７８１６インターフェースなどを含む。従来のカードは、さらにリセットユニットを含む。リセットユニットは、複数のインターフェースを経由してホストから複数のリセット信号を入力され、複数のコントローラ（すなわちカード全体）をリセットする。

言い換えれば、従来のカードに複数のインターフェースのうちでいずれか１つを介してリセット信号が入力されるとき、カード全体がリセットされる。このような理由によって、従来、ホストとカードが複数のインターフェースを用いて通信する間、ホストとカードとは複数のインターフェースを用いて同時に通信することができなかった。

本発明は、上述の技術的課題を解決するためになされたものであり、いずれか１つのインターフェースを介してリセット信号が入力されるとき、他のインターフェースによる通信防止ができないようにするメモリカード及びそのリセット制御方法を提供することを目的とする。

本発明はメモリカードのリセット方法に関する。前記メモリカードは複数のインターフェースと複数の機能ブロックとを有し、それぞれの機能ブロックは対応するインターフェースと関連する。前記メモリカードのリセット方法は、前記複数のインターフェースのうち選択されたインターフェースのためのリセット信号を検出する段階、及び前記選択されたインターフェースと関連する機能ブロックをインタラプトする段階、を含む。

本発明の望ましい実施形態は、前記メモリカードのパワー状態がターンオンされるとき、前記複数の機能ブロックを全てリセットする段階をさらに含んでもよい。前記インタラプト段階の以前に、前記選択されたインターフェース以外の他のインターフェースの状態を決定する段階をさらに含んでもよい。前記選択されたインターフェース以外に他のどんなインターフェースも活性化されない場合には、前記複数の機能ブロックを全てリセットする。

他の実施形態として、前記リセット信号を検出する段階は、前記リセット信号が入力される段階と、前記リセット信号と関連する前記選択されたインターフェースを検出する段階と、前記選択されたインターフェースがインタラプトされるように出力する段階と、を含む。

本発明はさらに、メモリカードのリセット制御装置に関する。前記メモリカードは複数のインターフェースと複数の機能ブロックとを有し、それぞれの機能ブロックは対応するインターフェースと関連する。前記リセット制御装置は、リセット信号を受信する前記複数のインターフェースのうち１つを検出するインターフェース検出器と、前記複数のインターフェース及び前記インターフェース検出器のインターフェースからリセット信号を入力され、、インタラプトされる選択されたインターフェースと関連するインタラプト信号を出力するリセットブロックと、前記インタラプト信号を受信し、前記選択されたインターフェースと関連する機能ブロックをインタラプトするプロセッサと、を含む。

本発明の望ましい実施形態は、前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、前記リセットブロックは、前記メモリカードの電源状態がターンオンされるとき、前記電源管理器にリセット信号を出力する。

他の実施形態として、前記インターフェース検出器は、前記選択されたインターフェース以外の他のインターフェースの状態を検出する。また、前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、前記選択されたインターフェース以外の他のどんなインターフェースも活性化されないとき、前記リセットブロックはリセット信号を前記電源管理器に出力する。

本発明のメモリカードは、複数のインターフェースと、それぞれの機能ブロックが対応するインターフェースと関連する複数の機能ブロックと、リセット信号を受信する前記複数のインターフェースのうち１つを検出するインターフェース検出器と、前記複数のインターフェース及び前記インターフェース検出器のインターフェースからリセット信号を入力され、インタラプトされる選択されたインターフェースを出力するリセットブロックと、前記選択されたインターフェースと関連する機能ブロックをインタラプトするプロセッサと、を含む。

実施形態として、前記複数のインターフェース及び前記複数の機能ブロックは前記メモリカードの他の部分に存在し、互いに通信することができる。前記複数の機能ブロックは単一のコントローラ内に集積される。

他の実施形態は、前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、前記リセットブロックは、前記メモリカードの電源状態がターンオンされるとき、前記電源管理器にリセット信号を出力する。

前記インターフェース検出器は、前記選択されたインターフェースの以外の他のインターフェースの状態を検出する。また、前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、前記選択されたインターフェース以外の他のどんなインターフェースも活性化されないとき、前記リセットブロックは、リセット信号を前記電源管理器に出力する。

本発明によるリセット制御システムは、ホストと、カードと、前記ホストと前記カードとの間にある複数のインターフェースと、前記カード上にあって、それぞれが対応するインターフェースと関連する複数の機能ブロックと、前記カード上にあって、前記ホストからリセット信号を受信する前記複数のインターフェースのうち１つを検出するインターフェース検出器と、前記カード上にあって、前記複数のインターフェース及び前記インターフェース検出器のインターフェースからリセット信号を受信し、インタラプトされる選択されたインターフェースを出力するリセットブロックと、前記カード上にあって、前記選択されたインターフェースと関連する機能ブロックをインタラプトするプロセッサと、を含む。

本発明によるメモリカード、そのリセット制御方法及びリセット制御システムは、リセット信号の入力の際に正常動作をしている他のインターフェースに影響を及ぼさないように多重インターフェース動作を制御することができる。

以下、当業者が本発明の技術的思想を容易に実施することができるように、本発明の実施形態を添付の図を参照して詳細に説明する。

図１は、本発明の実施形態によるホスト１１０と通信するカード１００を示すブロック図である。図１に示したように、ホスト１１０はホストブロック１０を含む。ホストブロック１０は、複数のインターフェース、すなわち、第１ないし第３インターフェース１１、１２、１３を含む。

カード１００は、メモリ３２、インターフェースブロック５０、インターフェース検出器５５、システムバス６０、電源管理ユニットＰＭＵ６２、中央処理装置ＣＰＵ６４、コントローラ７０、及びリセットブロック８０を含む。インターフェースブロック５０は、複数のインターフェース、すなわち、第１ないし第３インターフェース５１、５２、５３を含む。コントローラ７０は、複数の機能ブロック、すなわち、第１ないし第３機能ブロック７１、７２、７３を含む。それぞれの機能ブロックはそれぞれのインターフェースに対応する。ホスト１１０とカード１００とのインターフェースはどんな種類も可能である。例えば、ＭＭＣインターフェース、ＵＳＢインターフェース、ＣＦインターフェース、ＩＳＯ７８１６インターフェースなどを用いることができる。

インターフェース検出器５５は、インターフェースブロック５０にあるインターフェースのうち、ホスト１１０と通信しているインターフェースを検出する。そして、インターフェース検出器５５は、検出情報をリセットブロック８０に提供する。リセットブロック８０には、インターフェースブロック５０を経由して、ホスト１１０からリセット信号ＲＳＴが入力される。リセットブロック８０は、インターフェースブロック５０内のインターフェースからリセット信号ＲＳＴを入力され、信号を発生する。また、リセットブロック８０は、インターフェース検出器５５によってインターフェースが検出され、活性化されることによって、信号を出力する。

例えば、もし唯一活性化されたインターフェースがリセット信号ＲＳＴを伝送するインターフェースであれば、リセットブロック８０は、電源管理ユニットＰＭＵ６２にリセット信号を出力する。そして、リセットブロック８０は、メモリカード１００全体、すなわち、コントローラ７０内のすべての機能ブロックをリセットする。もし、リセット信号ＲＳＴを伝送するインターフェース以外に他のインターフェースが活性化されると、リセットブロック８０は、中央処理装置ＣＰＵ６４にインタラプト信号を出力する。中央処理装置ＣＰＵ６４は、コントローラ７０内の対応する特定機能ブロックによってのみリセットされる。リセット信号ＲＳＴはその特定機能ブロックから伝送される。

例として、メモリカード１００が第１及び第２インターフェース５１、５２を介してホスト１１０と同時に通信すると仮定する。もし、リセットブロック８０に第２インターフェース５２を介してリセット信号ＲＳＴが入力されれば、リセットブロック８０は、中央処理装置ＣＰＵ６４にインタラプト信号を出力する。中央処理装置６４は、リセットブロック８０からインタラプト信号を入力され、第２インターフェース５２に対応する第２機能ブロック７２のみをリセットする。もし、リセットブロック８０に第１インターフェース５１を経由してリセット信号ＲＳＴが入力されると、リセットブロック８０は、電源管理ユニットＰＭＵ６２にリセット信号を出力する。電源管理ユニットＰＭＵ６２は、リセットブロック８０からのリセット信号に応答して、メモリカードの全体、すなわちコントローラ７０内のすべての機能ブロックをリセットする。

図２は、本発明の実施形態によるリセットブロック８０のブロック図を詳細に示している。図２に示したように、リセットブロック８０は、リセット管理器８１、パワーオンリセット回路ＰＯＲ８２、及びソフトウエアリセット部８３を含む。リセット管理器８１には、インターフェースブロック、すなわち第１ないし第３インターフェース５１、５２、５３から信号が入力される。また、リセット管理器８１には、インターフェース検出器５５、パワーオンリセット回路８２、及びソフトウエアリセット部８３からそれぞれの信号が入力される。リセット管理器８１は、入力された信号に応答して、電源管理ユニットＰＭＵ６２にリセット信号を出力し、中央処理装置ＣＰＵ６４にインタラプト信号を出力する。

メモリカード１００がパワーオンされるとき、パワーオンリセット回路８２は、リセット管理器８１にリセット信号を出力する。ソフトウエアリセット部８３は、メモリカード１００が正常に動作する間、ソフトウエアリセット信号（例えば、インタラプト信号）を発生する。リセット信号がパワーオンリセット回路８２から出力されるとき、電源管理ユニットＰＭＵ６２は、メモリカード１００の全体をリセットする。インタラプト信号がソフトリセット部８３から出力されるとき、中央処理装置ＣＰＵ６４はメモリカード１００内にある特定の機能ブロックのみをリセットする。

図３は、本発明の実施形態によるメモリカード１００のリセット方法を示すフローチャートである。Ｓ１１０段階では、パワーオンリセット信号が活性化されたか否かを判断する。活性化されれば、Ｓ１６０段階が実行される。Ｓ１６０段階では、リセット信号が電源管理ユニットＰＭＵ６２に提供され、メモリカード１００の全体がリセットされる。活性化されなければ、Ｓ１２０段階が進行される。Ｓ１２０段階では、リセット信号ＲＳＴを検出する。続いてＳ１３０段階では、リセット信号ＲＳＴが検出されたか否かを判断する。リセット信号ＲＳＴが検出されなければ、Ｓ１２０段階に戻る。リセット信号ＲＳＴが検出されれば、Ｓ１４０段階が実行される。Ｓ１４０段階では、他のインターフェースが活性化されたか否かを判断する。活性化されなければ、Ｓ１６０段階が実行される。Ｓ１６０段階では、リセット信号が電源管理ユニットＰＭＵ６２に提供され、メモリカード１００の全体がリセットされる。活性化されれば、インタラプト信号が中央処理装置６４に提供され、リセット信号ＲＳＴを伝送したインターフェースのみがリセットされる。

このように、本発明の実施形態によれば、カードの全体ではなく、それぞれの機能ブロックをリセットすることができる。したがって、複数のインターフェースを用いるホストとメモリカードとの間の同時の通信を実現することができる。

本発明は多様な実施形態で実施することができる。本発明による他のメモリカードのリセット方法は、ソフトウエアで実現することができる。例えば、マシンアクセス可能な媒体（ｍａｃｈｉｎｅ−ａｃｃｅｓｓｉｂｌｅｍｅｄｉｕｍ）を有する製品で実現されることができる。ここで、媒体はマシンによってアクセスされるとき、マシンが本発明の方法に従ってメモリカードをリセットするようにする。
このように、本発明はその範囲を逸脱しない範囲内で多様な変形が可能である。本発明の範囲は上述の実施形態によって限定されず、特許請求の範囲だけでなくこの発明の特許請求の範囲と均等なものなどによって決まらなければならない。

本発明の実施形態に係る、ホストと通信するカードのブロック図。本発明の実施形態に係るリセットブロックのブロック図。本発明の実施形態に係るカードをリセットする方法を示すフローチャート。

Claims

メモリカードのリセット方法において、
前記メモリカードは複数のインターフェースと複数の機能ブロックとを有し、
前記各機能ブロックは対応するインターフェースと関連し、
前記メモリカードのリセット方法は、
前記複数のインターフェースのうち選択されたインターフェースのためのリセット信号を検出する段階と、
前記選択されたインターフェースと関連する機能ブロックをインタラプト信号によりインタラプトする段階と、を含み、
前記インタラプト段階の以前に、前記選択されたインターフェース以外の他のインターフェースの状態を決定する段階をさらに含むことを特徴とする記載のリセット方法。
前記メモリカードのパワー状態がターンオンされるとき、前記複数の機能ブロックを全てリセットする段階をさらに含むことを特徴とする請求項１に記載のリセット方法。
前記選択されたインターフェース以外に他のどんなインターフェースも活性化されない場合に、前記複数の機能ブロックを全てリセットすることを特徴とする請求項１に記載のリセット方法。
前記リセット信号を検出する段階は、
前記リセット信号が入力される段階と、
前記リセット信号と関連する前記選択されたインターフェースを検出する段階と、
前記選択されたインターフェースがインタラプトされるように出力する段階と、を含むことを特徴とする請求項１に記載のリセット方法。
メモリカードのリセット制御装置において、
前記メモリカードは複数のインターフェースと複数の機能ブロックとを有し、
前記各機能ブロックは対応するインターフェースと連関され、
前記リセット制御装置は、
リセット信号を受信する前記複数のインターフェースのうち１つを検出するインターフェース検出器と、
前記複数のインターフェース及び前記インターフェース検出器のインターフェースからリセット信号を受信し、インタラプトされる選択されたインターフェースと関連するインタラプト信号を出力するリセットブロックと、
前記インタラプト信号を受信し、前記選択されたインターフェースと関連する機能ブロックをインタラプトするプロセッサと、を含み、
前記インターフェース検出器は、
前記選択されたインターフェース以外の他のインターフェースの状態を検出することを特徴とするリセット制御装置。
前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、
前記リセットブロックは、前記メモリカードの電源状態がターンオンされるとき、前記電源管理器にリセット信号を出力することを特徴とする請求項５に記載のリセット制御装置。
前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、
前記リセットブロックは、前記選択されたインターフェース以外の他のどんなインターフェースも活性化されないとき、リセット信号を前記電源管理器に出力することを特徴とする請求項５に記載のリセット制御装置。
複数のインターフェースと、
対応するインターフェースと関連する複数の機能ブロックと、
リセット信号を受信する前記複数のインターフェースのうち１つを検出するインターフェース検出器と、
前記複数のインターフェース及び前記インターフェース検出器のインターフェースからリセット信号を受信し、インタラプトされる選択されたインターフェースを出力するリセットブロックと、
前記選択されたインターフェースと関連する機能ブロックをインタラプト信号によりインタラプトするプロセッサと、を含むメモリカードであって、
前記インターフェース検出器は、
前記選択されたインターフェース以外の他のインターフェースの状態を検出することを特徴とするメモリカード。
前記複数のインターフェース及び前記複数の機能ブロックは前記メモリカードの他の部分に存在し、互いに通信することを特徴とする請求項８に記載のメモリカード。
前記複数の機能ブロックは単一のコントローラ内に集積されることを特徴とする請求項９に記載のメモリカード。
前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、
前記リセットブロックは、前記メモリカードの電源状態がターンオンされるとき、前記電源管理器にリセット信号を出力することを特徴とする請求項８に記載のメモリカード。
前記複数の機能ブロックを全てリセットするための電源管理器をさらに含み、
前記リセットブロックは、前記選択されたインターフェース以外の他のどんなインターフェースも活性化されないとき、リセット信号を前記電源管理器に出力することを特徴とする請求項８に記載のメモリカード。
マシンアクセス可能な媒体を有する製品において、前記媒体がマシンによってアクセスされるとき、前記マシンがメモリカードをリセットする方法であって、
前記メモリカードは、複数のインターフェースと複数の機能ブロックとを有し、前記各機能ブロックは対応するインターフェースと関連し、
前記メモリカードのリセット方法は、
前記複数のインターフェースのうち選択されたインターフェースのためのリセット信号を検出する段階と、
前記選択されたインターフェースと関連する機能ブロックをインタラプト信号によりインタラプトする段階と、を含み、
前記インタラプト段階の以前に、前記選択されたインターフェース以外の他のインターフェースの状態を決定する段階をさらに含むことを特徴とするリセット方法。
前記メモリカードのパワー状態がターンオンされるとき、前記複数の機能ブロックを全てリセットする段階をさらに含むことを特徴とする請求項１３に記載のリセット方法。
前記選択されたインターフェース以外に他のどんなインターフェースも活性化されない場合に、前記複数の機能ブロックを全てリセットすることを特徴とする請求項１３に記載のリセット方法。
前記リセット信号を検出する段階は、
前記リセット信号が入力される段階と、
前記リセット信号と関連する前記選択されたインターフェースを検出する段階と、
前記選択されたインターフェースがインタラプト信号によりインタラプトされるように出力する段階と、を含むことを特徴とする請求項１３に記載のリセット方法。
リセット制御システムにおいて、
ホストと、
カードと、
前記ホストと前記カードとの間にある複数のインターフェースと、
前記カード上にあって、対応するインターフェースと関連する複数の機能ブロックと、
前記カード上にあって、前記ホストからリセット信号を受信する前記複数のインターフェースのうち１つを検出するインターフェース検出器と、
前記カード上にあって、前記複数のインターフェース及び前記インターフェース検出器のインターフェースからリセット信号を受信し、インタラプトされる選択されたインターフェースを出力するリセットブロックと、
前記カード上にあって、前記選択されたインターフェースと関連する機能ブロックをインタラプト信号によりインタラプトするプロセッサと、を含み、
前記インターフェース検出器は、
前記選択されたインターフェース以外の他のインターフェースの状態を検出することを特徴とするリセット制御システム。