JP5258039B2

JP5258039B2 - Interface circuit and clock / data supply method

Info

Publication number: JP5258039B2
Application number: JP2008274277A
Authority: JP
Inventors: 敬則石野
Original assignee: NEC AccessTechnica Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2008-10-24
Filing date: 2008-10-24
Publication date: 2013-08-07
Anticipated expiration: 2028-10-24
Also published as: JP2010103824A

Description

本発明は、転送クロック信号により入力データの計算等をする処理回路部の前段に設けられるインタフェース回路に関する。 The present invention relates to an interface circuit provided in a preceding stage of a processing circuit unit that calculates input data by a transfer clock signal.

従来、計算回路等の処理回路部は、転送クロック信号と同じクロック周波数を持つ処理クロック信号に同期して動作している。したがって、転送クロック信号と同期して送られてくる転送データ（入力データ）に変化が少ない場合でも、処理回路部は処理クロック信号に同期して動作する。その結果、処理回路部では多くの電力を消費するという問題がある。 Conventionally, a processing circuit unit such as a calculation circuit operates in synchronization with a processing clock signal having the same clock frequency as the transfer clock signal. Therefore, even when there is little change in transfer data (input data) sent in synchronization with the transfer clock signal, the processing circuit unit operates in synchronization with the process clock signal. As a result, there is a problem that the processing circuit unit consumes a large amount of power.

本発明に関連する先行技術文献が種々知られている。 Various prior art documents related to the present invention are known.

例えば、特開２００１−１６８８５３号公報（特許文献１）は、データ転送速度が大きく変化した場合でも、確実にデータを受信することができ、しかも消費電力を少なくできる「調歩同期式シリアルデータ転送装置のデータ受信回路」を開示している。特許文献１は、スタートビット等のキャラクタからなる一連のシリアルデータの受信回路を開示しており、スタートビットの幅を検出して、受信クロックのカウント値からサンプルクロックを生成している。 For example, Japanese Patent Laying-Open No. 2001-168853 (Patent Document 1) discloses a “start-stop synchronous serial data transfer apparatus that can receive data reliably and reduce power consumption even when the data transfer speed changes greatly. Data receiving circuit ". Patent Document 1 discloses a series of serial data receiving circuits composed of characters such as start bits, and detects the width of the start bits and generates a sample clock from the count value of the received clock.

特開２００２−８２８３０号公報（特許文献２）は、クロック信号に同期して出力される転送データを高速で取り込むインターフェイス回路を開示している。この特許文献２に開示されたインターフェイス回路では、転送データの変化点を検出して有効データウィンドウを抽出し、抽出した有効ウィンドウに従ってデータのストローブタイミングとストローブクロックを生成している。 Japanese Laid-Open Patent Publication No. 2002-82830 (Patent Document 2) discloses an interface circuit that takes in transfer data output in synchronization with a clock signal at high speed. In the interface circuit disclosed in Patent Document 2, a change point of transfer data is detected to extract a valid data window, and data strobe timing and strobe clock are generated according to the extracted valid window.

特開昭５６−８５１４６号公報（特許文献３）は、接点等の状態信号からデータを計算機に入力するデータ入力回路を開示している。この特許文献３に開示されたデータ入力回路では、入力データを一定のサンプリング速度で走査してバッファに一時記憶させた後、計算機に転送している。入力データに変化があった場合、状態変化データとして、バッファ・レジスタの内容を、一定の周期で計算機に読み込んでいる。 Japanese Laid-Open Patent Publication No. 56-85146 (Patent Document 3) discloses a data input circuit for inputting data from a state signal such as a contact point to a computer. In the data input circuit disclosed in Patent Document 3, input data is scanned at a constant sampling rate, temporarily stored in a buffer, and then transferred to a computer. When there is a change in input data, the contents of the buffer register are read into the computer at a constant cycle as state change data.

特開平８−２１３９７７号公報（特許文献４）は、通信装置の受信バーストデータ信号とクロック信号との位相同期を行う受信位相同期回路を開示している。この特許文献４に開示された受信位相同期回路では、受信バーストデータ信号は一定の受信周波数（基準クロック信号の基準クロック周波数に同期した周波数）を持っている。したがって、受信バーストデータ信号のデータ幅は変動しない。この受信位相同期回路は、入力の受信データを、受信周波数（基準クロック周波数）のＮ倍（Ｎは整数）の周波数のクロックで位相シフトするシフトレジスタと、異なる位相を持つ位相シフトしたデータから特定の位相位置にあるデータを選択するセレクタと、上記位相シフトしたデータから受信データの変化点（位相）を調べ、調べた変化点の基準クロックに対する位相位置に対応して予め設定した位相位置を選択するように選択信号をセレクタに与える制御手段とを備える。 Japanese Laid-Open Patent Publication No. 8-219977 (Patent Document 4) discloses a reception phase synchronization circuit that performs phase synchronization between a received burst data signal and a clock signal of a communication device. In the reception phase synchronization circuit disclosed in Patent Document 4, the reception burst data signal has a constant reception frequency (a frequency synchronized with the reference clock frequency of the reference clock signal). Therefore, the data width of the received burst data signal does not vary. This receive phase synchronization circuit identifies input receive data from a shift register that shifts the phase with a clock having a frequency N times (N is an integer) the receive frequency (reference clock frequency) and phase-shifted data with different phases. Select the data at the phase position and check the change point (phase) of the received data from the phase-shifted data, and select the preset phase position corresponding to the phase position of the checked change point with respect to the reference clock Control means for supplying a selection signal to the selector.

特開２００１−１６８８５３号公報（図１、段落００７０−００７５）JP 2001-168853 A (FIG. 1, paragraphs 0070-0075) 特開２００２−８２８３０号公報（図２、段落００５６）JP 2002-82830 A (FIG. 2, paragraph 0056) 特開昭５６−８５１４６号公報JP-A-56-85146 特開平８−２１３９７７号公報（段落００２７−００２９）Japanese Patent Laid-Open No. 8-219977 (paragraphs 0027-0029)

特許文献１では、受信回路に入力されるデータが、スタートビット等のキャラクタからなる一連のシリアルデータに限定される。 In Patent Document 1, data input to the receiving circuit is limited to a series of serial data including characters such as start bits.

特許文献２では、転送データがクロック信号に同期して出力されるので、転送データは、クロック信号のクロック周期に等しいデータ幅を持っている。 In Patent Document 2, since the transfer data is output in synchronization with the clock signal, the transfer data has a data width equal to the clock cycle of the clock signal.

特許文献３では、計算機に転送するデータの状態変化を検出すると共に、その転送するデータを状態変化データにまで加工している。 In Patent Document 3, a change in the state of data transferred to a computer is detected, and the transferred data is processed into state change data.

特許文献４では、受信バーストデータ信号のデータ幅は一定であって、受信バーストデータ信号の位相をシフトして、異なる位相を持つ位相シフトしたデータから特定の位相位置にあるデータを選択している。 In Patent Document 4, the data width of the received burst data signal is constant, the phase of the received burst data signal is shifted, and data at a specific phase position is selected from phase-shifted data having different phases. .

したがって、本発明の課題は、処理回路部での消費電力を低減することができる、インタフェース回路およびクロック／データ供給方法を提供することにある。 Accordingly, an object of the present invention is to provide an interface circuit and a clock / data supply method capable of reducing power consumption in a processing circuit unit.

本発明のインタフェース回路は、所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するインタフェース回路であって、入力データを、転送クロック周期の整数倍に等しい所定の時間保持し、この所定の時間経過後に保持したデータを処理用データとして出力する一時保持手段であって、入力データを転送クロック信号に同期してシフトする、ＦＩＦＯバッファから構成された一時保持手段と、転送クロック信号と入力データとを受け、転送クロック信号に基づいて入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視部と、監視結果に基づいて、処理回路部が処理用データを処理するのに最適で、かつ転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号として処理回路部へ供給するクロック決定部と、を備えたインタフェース回路において、
データ変化速度監視部は、現在の入力データと過去の入力データを比較し、それらのデータが不一致となるまでのクロック数をカウントし、該カウント値に基づいて、監視結果として、入力データの最速スピードに対応する選択信号を出力するように構成されており、
クロック決定部は、
転送クロック信号を、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周部と、
選択信号に基づいて、複数の分周クロック信号の１つを選択し、選択した分周クロック信号を処理クロック信号として出力するクロック選択部と、
から構成される。 The interface circuit of the present invention receives a transfer clock signal having a predetermined transfer clock cycle at a predetermined transfer clock frequency and input data which is parallel data having a data bit width which is not less than the transfer clock cycle and fluctuates. An interface circuit for supplying a signal and processing data to a processing circuit unit, holding input data for a predetermined time equal to an integral multiple of a transfer clock cycle, and processing the stored data after the predetermined time has elapsed A temporary holding means for outputting the received data as a temporary holding means configured to shift the input data in synchronization with the transfer clock signal, the FIFO buffer , the transfer clock signal and the input data, and based on the transfer clock signal A data change rate monitoring unit that monitors the input data change rate and outputs the monitoring results; Based on the result, the processing circuit unit determines a frequency-divided clock signal that is optimal for processing the processing data and that divides the transfer clock signal by n (n is a variable consisting of an integer of 1 or more). An interface circuit including a clock determining unit that supplies the determined divided clock signal to the processing circuit unit as a processing clock signal ;
The data change rate monitoring unit compares the current input data with the past input data, counts the number of clocks until the data does not match, and based on the count value, the monitoring result is the fastest of the input data. It is configured to output a selection signal corresponding to the speed,
The clock decision unit
A clock divider that divides the transfer clock signal by a plurality of different division numbers (an integer of 1 or more) and outputs a plurality of divided clock signals;
A clock selection unit that selects one of a plurality of divided clock signals based on the selection signal and outputs the selected divided clock signal as a processing clock signal;
Ru is composed of.

本発明のクロック／データ供給方法は、所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するクロック／データ供給方法であって、入力データを、転送クロック周期の整数倍に等しい所定の時間保持し、この所定の時間経過後に保持したデータを処理用データとして出力する一時保持ステップであって、入力データを転送クロック信号に同期してシフトする、ＦＩＦＯバッファを用いて実現される、一時保持ステップと、転送クロック信号と入力データとを受け、転送クロック信号に基づいて入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視ステップと、監視結果に基づいて、処理回路部が処理用データを処理するのに最適で、かつ転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号として処理回路部へ供給するクロック決定ステップと、を含むクロック／データ供給方法において、
データ変化速度監視ステップは、現在の入力データと過去の入力データを比較し、それらのデータが不一致となるまでのクロック数をカウントし、該カウント値に基づいて、監視結果として、入力データの最速スピードに対応する選択信号を出力し、
クロック決定ステップは、
転送クロック信号を、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周ステップと、
選択信号に基づいて、複数の分周クロック信号の１つを選択し、選択した分周クロック信号を処理クロック信号として出力するクロック選択ステップと、
を含む。
The clock / data supply method of the present invention receives a transfer clock signal having a predetermined transfer clock cycle at a predetermined transfer clock frequency and input data which is parallel data having a data bit width which is not less than the transfer clock cycle and fluctuates. A clock / data supply method for supplying a processing clock signal and processing data to a processing circuit unit, wherein input data is held for a predetermined time equal to an integral multiple of a transfer clock period, and held after elapse of the predetermined time A temporary holding step for outputting the processed data as processing data, which is realized using a FIFO buffer that shifts the input data in synchronization with the transfer clock signal, a transfer clock signal, and the input data Receive, monitor the input data change rate based on the transfer clock signal, and output the monitoring result Based on the data change rate monitoring step and the monitoring result, the processing circuit unit is optimal for processing the processing data, and the transfer clock signal is divided by n (n is a variable consisting of an integer of 1 or more). A clock determination step of determining a frequency-divided clock signal and supplying the determined frequency-divided clock signal to the processing circuit unit as a processing clock signal .
The data change rate monitoring step compares the current input data with the past input data, counts the number of clocks until the data does not match, and based on the count value, the monitoring result is the fastest of the input data. A selection signal corresponding to the speed is output,
The clock decision step
A clock dividing step of dividing the transfer clock signal by a plurality of different division numbers (an integer of 1 or more) and outputting a plurality of divided clock signals;
A clock selection step of selecting one of a plurality of divided clock signals based on the selection signal and outputting the selected divided clock signal as a processing clock signal;
Including

入力する転送クロック信号の転送クロック周波数以下の周波数を持つ処理クロック信号を生成して、処理回路部へ供給しているので、処理回路部での消費電力を低減することができる。 Since a processing clock signal having a frequency equal to or lower than the transfer clock frequency of the input transfer clock signal is generated and supplied to the processing circuit unit, power consumption in the processing circuit unit can be reduced.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１を参照して、本発明の第１の実施の形態に係るインタフェース回路２０について説明する。図示のインタフェース回路２０は、処理回路部１０の前段に設けられる回路であって、クロック／データ入力回路とも呼ばれる。 With reference to FIG. 1, an interface circuit 20 according to a first embodiment of the present invention will be described. The illustrated interface circuit 20 is a circuit provided in the preceding stage of the processing circuit unit 10 and is also called a clock / data input circuit.

インタフェース回路２０は、ｐビット（ｐは２以上の整数）からなるパラレルデータである入力データＤ_ＩＮと、転送クロック信号ＣＫ_Ｔとを受ける。転送クロック信号ＣＫ_Ｔは、所定の転送クロック周波数ｆ_ＣＴで、所定の転送クロック周期Ｐ_ＣＴを持つ。入力データＤ_ＩＮは、転送クロック周期Ｐ_ＣＴ以上でかつ変動するデータビット幅を持つ。インタフェース回路２０は、処理クロック信号ＣＫ_Ｐと処理用データＤ_Ｐとを処理回路部１０へ供給する。 Interface circuit 20, p bits (p is an integer of 2 or more) receives an input data _{D IN} is a parallel data consisting of, a transfer clock signal CK _T. Transfer clock signal CK _T is a predetermined transfer clock frequency _{f CT,} having a predetermined transfer clock period _{P CT.} The input data _DIN has a data bit width that is not less than the transfer clock period _PCT and fluctuates. The interface circuit 20 supplies a processing clock signal CK _P and processing data _{D P} to the processing circuit unit 10.

インタフェース回路２０は、一時保管メモリ部２２と、データ変化速度監視部２４と、クロック決定部２６とを有する。 The interface circuit 20 includes a temporary storage memory unit 22, a data change rate monitoring unit 24, and a clock determination unit 26.

一時保管メモリ部２２は、入力データＤ_ＩＮを所定の時間（図示の例では、Ｔ時間）保管（保持）し、所定の時間（Ｔ時間）経過後に保管（保持）したデータを処理用データＤ_Ｐとして出力する一時保持手段として働く。すなわち、一時保管メモリ部２２は、入力データＤ_ＩＮをＴ時間だけ遅延したデータを、処理用データＤ_Ｐとして出力する遅延手段として動作する。 The temporary storage memory unit 22 stores (holds) the input data _DIN for a predetermined time (T time in the illustrated example), and stores (holds) the data stored (held) after the predetermined time (T time) has elapsed. _Serves as temporary holding means for outputting as _P. That is, the temporary storage memory unit 22, the input data D _IN is delayed by T time data, operates as a delay means for outputting as processed data D _P.

このような一時保管メモリ部２２は、入力データＤ_ＩＮを転送クロック信号ＣＫ_Ｔに同期してシフトする、ＦＩＦＯ（first-in first-out）バッファから構成されて良い。所定の時間（Ｔ時間）は、転送クロック周期Ｐ_ＣＴの整数倍に等しい。後述するように、所定の時間（Ｔ時間）は、転送クロック周期Ｐ_ＣＴの、転送クロック信号ＣＫ_Ｔを分周する最大の分周数倍以上の長さがあることが好ましい。ＦＩＦＯバッファとしては種々の構成のものを採用できる。例えば、ＦＩＦＯバッファは、シフト・レジスタから構成されて良い。この場合、シフト・レジスタは、上記所定の時間（Ｔ時間）に相当する長さを持つ。 Such temporary storage memory unit 22 shifts in synchronization with the transfer clock signal CK _T input data _{D IN, FIFO (first-in} first-out) may be a buffer. Predetermined time (T time) is equal to an integer multiple of the transfer clock period P _CT. As described later, the predetermined time (T time), the transfer clock period P _CT, it is preferable that the transfer clock signal CK _T there is a maximum of the frequency division number times the length for dividing. Various types of FIFO buffers can be used. For example, the FIFO buffer may be composed of a shift register. In this case, the shift register has a length corresponding to the predetermined time (T time).

その代わりに、ＦＩＦＯバッファは、メモリと、転送クロック信号ＣＫ_Ｔに同期して書込みアドレスを当該メモリに供給して、当該メモリの書込みアドレスに入力データＤ_ＩＮを保持したデータとして書き込ませる書込みアドレス・カウンタと、転送クロック信号ＣＫ_Ｔに同期して読出しアドレスを当該メモリに供給して、当該メモリの読出しアドレスから上記保持したデータを処理用データＤ_Ｐとして読み出させる読出しアドレス・カウンタとから構成されて良い。この場合、書込みアドレス・カウンタから出力される書込みアドレスと、読出しアドレス・カウンタから出力される読出しアドレスとは、上記所定の時間（Ｔ時間）に対応するアドレス差分だけ互いにシフトしている。このような構成のＦＩＦＯバッファは、書込み／読出し型メモリと呼ばれる。 Alternatively, FIFO buffer memory and supplies a write address to the memory in synchronism with the transfer clock signal CK _T, the write address for writing the data held input data D _IN to the write address of the memory a counter, the read address in synchronization with the transfer clock signal CK _T is supplied to the memory, is composed of a read address counter to read the data the holding from the read address of the memory as the processing data D _P Good. In this case, the write address output from the write address counter and the read address output from the read address counter are shifted from each other by an address difference corresponding to the predetermined time (T time). The FIFO buffer having such a configuration is called a write / read type memory.

図２は、図１に示した一時保管メモリ部２２の動作を説明するためのタイムチャートである。図２において、（Ａ）は入力データＤ_ＩＮを示し、（Ｂ）は一時保管メモリ部２２に保持される（書き込まれる）データを示し、（Ｃ）は一時保管メモリ部２２に保持された（書き込まれた）データを読み出した処理用データＤ_Ｐを示す。 FIG. 2 is a time chart for explaining the operation of the temporary storage memory unit 22 shown in FIG. In FIG. 2, (A) shows the input data D _IN, (B) shows the (written to) data held in the temporary storage memory unit 22, (C) is held in the temporary storage memory unit 22 ( written) indicating the data D _P for processing the data is read.

図２（Ａ）に示されるように、入力データＤ_ＩＮが一時保管メモリ部２２に供給されると、一時保管メモリ部２２は、図２（Ｂ）に示されるように、入力データＤ_ＩＮを書き込む。図２（Ｂ）の例では、一時保管メモリ部２２は、保持したデータとして、データＡ、データＢ、データＣ、データＤをその順番に書き込んでいる。データＡ〜データＤの各々の長さは、一定時間（Ｔ時間）に相当する。一時保管メモリ部２２に書き込まれた（保持された）データは、図２（Ｃ）に示されるように、一定時間（Ｔ時間）後に一時保管メモリ部２２から読み出され、処理用データＤ_Ｐとして処理回路部１０に渡される。一時保管メモリ部２２は、この動作を繰り返す。 As shown in FIG. 2 (A), when the input data _DIN is supplied to the temporary storage memory unit 22, the temporary storage memory unit 22 receives the input data _DIN as shown in FIG. 2 (B). Write. In the example of FIG. 2B, the temporary storage memory unit 22 writes data A, data B, data C, and data D in that order as the retained data. Each length of data A to data D corresponds to a fixed time (T time). As shown in FIG. 2C, the data written (held) in the temporary storage memory unit 22 is read from the temporary storage memory unit 22 after a certain time (T time) and processed data D _P To the processing circuit unit 10. The temporary storage memory unit 22 repeats this operation.

データ変化速度監視部２４は、転送クロック信号ＣＫ_Ｔと入力データＤ_ＩＮとを受け、転送クロック信号ＣＫ_Ｔに基づいて入力データＤ_ＩＮを監視して、監視結果を出力する。クロック決定部２６は、監視結果に基づいて、処理回路部１０が処理用データＤ_Ｐを処理するのに最適で、かつ転送クロック信号ＣＫ_Ｔをｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、その決定した分周クロック信号を処理クロック信号ＣＫ_Ｐとして処理回路部１０へ供給する。 Data change rate monitoring unit 24 receives the input data _{D IN} and the transfer clock signal CK _T, monitors the input data _{D IN,} based on the transfer clock signal CK _T, and outputs the monitoring result. Clock determination unit 26 based on the monitoring result, optimal for processing circuit 10 processes the processing data D _P, and the transfer clock signal CK _T a n (n is a variable consists of an integer of 1 or more) component to determine the circumference and divided clock signal comprising, supplying to the processing circuit 10 frequency-divided clock signal that determines the processing clock signal CK _P.

図示の例では、データ変化速度監視部２４は、監視結果として、入力データＤ_ＩＮの最速スピードに対応する選択信号Ｓ_ＳＬを出力するように構成されている。データ変化速度監視部２４は、現在の入力データと過去の入力データを比較する回路を一組持ち、それらデータが不一致となるまでのクロック数をカウントすることにより、データ変化速度を監視している。そして、それらデータが不一致となった時、現在の入力データを過去の入力データとしてラッチして、次の入力データと比較している。 In the illustrated example, the data change rate monitoring unit 24, as a monitoring result, and is configured to output a selection signal S _SL corresponding to the fastest speed of the input data D _IN. The data change rate monitoring unit 24 has a set of circuits that compare current input data and past input data, and monitors the data change rate by counting the number of clocks until the data does not match. . When the data do not match, the current input data is latched as past input data and compared with the next input data.

図３はデータ変化速度監視部２４の構成を示すブロック図である。データ変化速度監視部２４は、現在データラッチ回路４２と、過去データラッチ回路４４と、比較器４６と、カウンタ４８と、速度監視部５０とから構成されている。 FIG. 3 is a block diagram showing the configuration of the data change rate monitoring unit 24. The data change speed monitoring unit 24 includes a current data latch circuit 42, a past data latch circuit 44, a comparator 46, a counter 48, and a speed monitoring unit 50.

現在データラッチ回路４２は、転送クロック信号ＣＫ_Ｔに同期して入力データＤ_ＩＮをラッチして、現在データを出力する。過去データラッチ回路４４は、後述する不一致信号を受けると、転送クロック信号ＣＫ_Ｔに応答して現在データをラッチして過去データを出力する。一方、不一致信号を受けないと、過去データラッチ回路４４は、自身が出力する過去データを転送クロック信号ＣＫ_Ｔに同期してラッチし続ける。比較器４６は、現在データと過去データとを比較し、比較結果を表す比較結果信号を出力する。ここで、比較結果が一致であれば、比較器４６は比較結果信号として一致信号を出力する。一方、比較結果が不一致であれば、比較器４６は比較結果信号として上記不一致信号を出力する。カウンタ４８は、比較結果信号が一致信号である間、転送クロック信号ＣＫ_Ｔのクロック数をカウントする。一方、比較結果信号が不一致信号であると、カウンタ４８はそのカウント値を０にリセットする。カウンタ４８は、カウント値を速度監視部５０へ送出する。速度監視部５０は、カウント値に基づいて、選択信号Ｓ_ＳＬを出力する。 Current data latch circuit 42 latches the input data D _IN in synchronism with the transfer clock signal CK _T, and outputs the current data. Historical data latch circuit 44 receives the match signal to be described later, and outputs the past data latches the current data in response to a transfer clock signal CK _T. On the other hand, when not receiving the disagreement signal, historical data latch circuit 44 continues to latch in synchronism with historical data it outputs the transfer clock signal CK _T. The comparator 46 compares the current data with the past data and outputs a comparison result signal representing the comparison result. If the comparison result is coincident, the comparator 46 outputs a coincidence signal as the comparison result signal. On the other hand, if the comparison result does not match, the comparator 46 outputs the mismatch signal as a comparison result signal. Counter 48, while the comparison result signal is a coincidence signal, and counts the number of clocks of the transfer clock signal CK _T. On the other hand, if the comparison result signal is a mismatch signal, the counter 48 resets the count value to zero. The counter 48 sends the count value to the speed monitoring unit 50. Speed monitoring unit 50 based on the count value, and outputs a selection signal S _SL.

図１に戻って、クロック決定部２６は、転送クロック信号ＣＫ_Ｔを、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周部３２と、選択信号Ｓ_ＳＬに基づいて、複数の分周クロック信号の１つを選択し、選択した分周クロック信号を上記処理クロック信号ＣＫ_Ｐとして出力するクロック選択部３４とから構成されている。 Returning to FIG. 1, the clock determination unit 26, a transfer clock signal CK _T, by dividing a plurality of different frequency division number (an integer of 1 or more) from each other, clock divider for outputting a plurality of divided clock signal and parts 32, on the basis of the selection signal S _SL, selects one of a plurality of divided clock signals, a frequency-divided clock signal selected consists clock selector 34 for outputting as the processing clock signal CK _P Yes.

詳述すると、図示のクロック分周部３２は、転送クロック信号ＣＫ_Ｔを、２^０から２^Ｎ−１（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、転送クロック周波数ｆ_ＣＴの（１／２^０）倍から（１／２^Ｎ−１）倍の第１乃至第Ｎの分周周波数ｆ_Ｄ（１）〜ｆ_Ｄ（Ｎ）を持つ第１乃至第Ｎの分周クロック信号ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）を出力する。クロック選択部３４は、選択信号Ｓ_ＳＬに基づいて、第１乃至第Ｎの分周クロック信号ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）の１つを選択し、選択した分周クロック信号を処理クロック信号ＣＫ_Ｐとして出力する。 More specifically, the clock frequency divider 32 of the illustrated transfer clock signal CK _T, 2 ⁰ from 2 ^{N-1 (N} is an integer of 2 or more) divided by the N frequency division number to each First to Nth divided frequencies fD _{(1) to} fD _(N) that are (1/2 ⁰ ) times to (1/2 ^N−1 ) times the transfer clock frequency f _CT. The Nth frequency-divided clock signals CKD _{(1) to} CKD _(N) are output. The clock selector 34, based on the selection signal _{S SL,} select one of the divided clock signal _CK D of first to _{N (1) ~CK D (N} ), process the divided clock signal selected The clock signal CK _P is output.

図示の実施の形態では、クロック分周部３２での最大の分周数は２^Ｎ−１であるので、一時保管メモリ部３２の上記所定の時間（Ｔ時間）は、転送クロック周期Ｐ_ＣＴの２^Ｎ−１倍以上である。 In the illustrated embodiment, since the maximum frequency dividing number in the clock frequency dividing unit 32 is 2 ^N−1 , the predetermined time (T time) of the temporary storage memory unit 32 is equal to the transfer clock cycle _PCT . 2 ^N-1 times or more.

図４及び図５は、図１のデータ変化速度監視部２４とクロック決定部２６の動作を説明するためのタイムチャートである。図４は入力データＤ_ＩＮの最速スピードが転送クロック周波数ｆ_ＣＴの（１／４）倍に等しい場合の例を示し、図５は入力データＤ_ＩＮの最速スピードが転送クロック周波数ｆ_ＣＴに等しい場合の例を示している。 4 and 5 are time charts for explaining the operations of the data change rate monitoring unit 24 and the clock determination unit 26 of FIG. Figure 4 is the fastest speed of the input data _{D IN} is an example of a is equal to (1/4) times the transmission clock frequency _{f CT,} 5 if the fastest speed of the input data _{D IN} is equal to the transfer clock frequency _{f CT} An example is shown.

最初に、図４を参照して、入力データＤ_ＩＮの最速スピードが転送クロック周波数ｆ_ＣＴの（１／４）倍に等しい場合における、データ変化速度監視部２４とクロック決定部２６の動作について説明する。図４において、（Ａ）は入力データＤ_ＩＮを示し、（Ｂ）は転送クロック信号ＣＫ_Ｔを示し、（Ｃ）は転送クロック信号ＣＫ_Ｔで入力データＤ_ＩＮをサンプリングしたデータ（サンプリングデータ）を示す。また、図４において、（Ｄ）は転送クロック周波数ｆ_ＣＴの（１／２）倍の第２の分周周波数ｆ_Ｄ（２）を持つ第２の分周クロック信号ＣＫ_Ｄ（２）とその第２の分周クロック信号ＣＫ_Ｄ（２）でサンプリングデータを再現したデータを示し、（Ｅ）は転送クロック周波数ｆ_ＣＴの（１／４）倍の第３の分周周波数ｆ_Ｄ（３）を持つ第３の分周クロック信号ＣＫ_Ｄ（３）とその第３の分周クロック信号ＣＫ_Ｄ（３）でサンプリングデータを再現したデータを示し、（Ｆ）は転送クロック周波数ｆ_ＣＴの（１／８）倍の第４の分周周波数ｆ_Ｄ（４）を持つ第４の分周クロック信号ＣＫ_Ｄ（４）とその第４の分周クロック信号ＣＫ_Ｄ（４）でサンプリングデータを再現したデータを示す。 First, with reference to FIG. 4, in the case the fastest speed of the input data D _IN is equal to (1/4) times the transmission clock frequency f _CT, the operation of the data change rate monitoring unit 24 and the clock determination portion 26 described To do. 4, the (A) shows the input data _{D IN,} (B) shows the transfer clock signal CK _T, (C) data obtained by sampling the input data _{D IN} in the transfer clock signal CK _T is (sampling data) Show. Further, in FIG. 4, (D) transfer clock frequency _{f CT} (1/2) times the second divided frequency _{f D} second divided clock signal _{CK D} with ₍₂₎ ₍₂₎ thereof The data obtained by reproducing the sampling data with the _second divided clock signal CK _{D (2)} is shown, and (E) shows the third divided frequency f _{D (3) which} is (1/4) times the transfer clock frequency f _CT. The third frequency-divided clock signal CK _{D (3)} and the third frequency-divided clock signal CKD ₍₃₎ having the sampling data are reproduced, and (F) shows (1) of the transfer clock frequency f _CT . / 8) reproduces the sampling data in the fourth divided clock signal _{CK D (4)} and its fourth divided clock signal _{CK D} having a multiple of fourth divided frequency _{f D (4)} ₍₄₎ Data is shown.

図４（Ａ）に示されるように、入力データＤ_ＩＮとして、データビット幅が異なるＩＮ−１、ＩＮ−２、ＩＮ−３、ＩＮ−３、ＩＮ−４、ＩＮ−５、ＩＮ−６、ＩＮ−７、およびＩＮ−８がその順番にインタフェース回路２０に入力されている。これら入力データＩＮ−１〜ＩＮ−８の中で、入力データＩＮ−４とＩＮ−５とが最も短いデータビット幅（転送クロック周期Ｐ_ＣＴの４倍に等しい）を持っていることが分かる。すなわち、入力データＤ_ＩＮの最速スピードは、転送クロック周波数ｆ_ＣＴの（１／４）倍に等しい。 As shown in FIG. 4A, as input data _DIN , IN-1, IN-2, IN-3, IN-3, IN-4, IN-5, IN-6, which have different data bit widths, IN-7 and IN-8 are input to the interface circuit 20 in that order. Among these input data IN-1~IN-8, it can be seen to have an input data IN-4 and IN-5 and the shortest data bit width (equal to four times the transfer clock period _{P CT).} That is, the fastest speed of the input data _{D IN} is equal to (1/4) times the transmission clock frequency _{f CT.}

このような状況では、図４（Ｄ）および（Ｅ）に示されるように、サンプリングデータを第２の分周クロック信号ＣＫ_Ｄ（２）および第３の分周クロック信号ＣＫ_Ｄ（３）を使用してサンプリングしても、サンプリングデータ（入力データＤ_ＩＮ）を再現することができることが分かる。しかしながら、図４（Ｆ）に示されるように、サンプリングデータを第４の分周クロック信号ＣＫ_Ｄ（４）を使用してサンプリングすると、入力データＤ_ＩＮのサンプリングデータ（ＩＮ−４）を再現できないことが分かる。 In such a situation, as shown in FIGS. 4D and 4E, the sampling data is supplied to the second divided clock signal CK _{D (2)} and the third divided clock signal CK _{D (3)} . It can be seen that the sampling data (input data D _IN ) can be reproduced even if sampling is performed. However, as shown in FIG. 4 (F), when sampling the sampling data using the fourth divided clock signal CK D _(4), can not be reproduced sampled data of the input data D _{IN (IN-4)} I understand that.

したがって、データ変化速度監視部２４は、入力データＤ_ＩＮの最速スピードが転送クロック周波数ｆ_ＣＴの（１／４）倍に等しいと判断して、監視結果（選択信号）Ｓ_ＳＬとして、第３の分周クロック信号ＣＫ_Ｄ（３）を選択することを指示する信号をクロック選択部３４へ供給する。この選択信号Ｓ_ＳＬに基づいて、クロック選択部３４は、第１乃至第Ｎの分周クロック信号ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）の中から第３の分周クロック信号ＣＫ_Ｄ（３）を選択し、この選択した第３の分周クロック信号ＣＫ_Ｄ（３）を処理クロック信号ＣＫ_Ｐとして出力する。 Therefore, the data change rate monitoring unit 24 determines that the fastest speed of the input data _{D IN} is equal to (1/4) times the transmission clock frequency _{f CT,} monitoring result (selection _{signal) S SL,} third A signal instructing selection of the divided clock signal CKD ₍₃₎ is supplied to the clock selection unit 34. Based on the selection signal _{S SL,} the clock selection section 34, the divided clock signal _CK D of first to _N (1) ~CK _D third divided clock signal _{CK D} from the _(N) _{(3 )} is selected, and outputs a third frequency-divided clock signal _{CK D} that this selection ₍₃₎ as a processing clock signal CK _P.

すなわち、図４（Ａ）に示されるような入力データＤ_ＩＮが供給された場合、インタフェース回路２０の後段の処理回路部１０へ渡す処理クロック信号ＣＫ_Ｐとして、転送クロック信号ＣＫ_Ｔをその転送クロック周波数ｆ_ＣＴの（１／４）倍の第３の分周周波数ｆ_Ｄ（３）を持つ第３の分周クロック信号ＣＫ_Ｄ（３）まで減速しても、処理用データＤ_Ｐを再現（処理回路部１０で処理）できることを示している。 That is, when the input data D _IN, as shown in is supplied FIG. 4 (A), the as a processing clock signal CK _P passed to the subsequent processing circuit unit 10 of the interface circuit 20, the transfer clock transfer clock signal CK _T It is reduced to (1/4) third divided clock signal _{CK D (3)} having a multiple of third divided frequency _{f D (3)} of the frequency _{f CT,} reproduce processing data _{D P} ( It can be processed by the processing circuit unit 10).

次に、図５を参照して、入力データＤ_ＩＮの最速スピードが転送クロック周波数ｆ_ＣＴに等しい場合における、データ変化速度監視部２４とクロック決定部２６の動作について説明する。図５において、（Ａ）は入力データＤ_ＩＮを示し、（Ｂ）は転送クロック信号ＣＫ_Ｔを示し、（Ｃ）は転送クロック信号ＣＫ_Ｔで入力データＤ_ＩＮをサンプリングしたデータ（サンプリングデータ）を示す。また、図５において、（Ｄ）は転送クロック周波数ｆ_ＣＴと等倍の第１の分周周波数ｆ_Ｄ（１）を持つ第１の分周クロック信号ＣＫ_Ｄ（１）とその第１の分周クロック信号ＣＫ_Ｄ（１）でサンプリングデータを再現したデータを示し、（Ｅ）は転送クロック周波数ｆ_ＣＴの（１／２）倍の第２の分周周波数ｆ_Ｄ（２）を持つ第２の分周クロック信号ＣＫ_Ｄ（２）とその第２の分周クロック信号ＣＫ_Ｄ（２）でサンプリングデータを再現したデータを示す。 Next, referring to FIG. 5, the fastest speed of the input data D _IN is at equal to the transfer clock frequency f _CT, the operation of the data change rate monitoring unit 24 and the clock determination portion 26. 5, the (A) shows the input data _{D IN,} (B) shows the transfer clock signal CK _T, (C) data obtained by sampling the input data _{D IN} in the transfer clock signal CK _T is (sampling data) Show. Further, in FIG. 5, (D) from its first partial transfer clock frequency _{f CT} and the first divided clock signal _{CK D} having the first divided frequency _{f D} of the magnification ₍₁₎ ₍₁₎ The data obtained by reproducing the sampling data by the peripheral clock signal CK _{D (1)} is shown, and (E) is a second frequency having a _second frequency division frequency f _{D (2)} which is (1/2) times the transfer clock frequency f _CT . The data obtained by reproducing the sampling data using the divided clock signal CKD ₍₂₎ and the second divided clock signal CKD ₍₂₎ .

図５（Ａ）に示されるように、入力データＤ_ＩＮとして、データビット幅が異なるＩＮ−１、ＩＮ−２、ＩＮ−３、ＩＮ−３、ＩＮ−４、ＩＮ−５、ＩＮ−６、ＩＮ−７、およびＩＮ−８がその順番にインタフェース回路２０に入力されている。これら入力データＩＮ−１〜ＩＮ−８の中で、入力データＩＮ−４が最も短いデータビット幅（転送クロック周期Ｐ_ＣＴに等しい）を持っていることが分かる。すなわち、入力データＤ_ＩＮの最速スピードは転送クロック周波数ｆ_ＣＴに等しい。 As shown in FIG. 5A, as input data _DIN , IN-1, IN-2, IN-3, IN-3, IN-4, IN-5, IN-6, which have different data bit widths, IN-7 and IN-8 are input to the interface circuit 20 in that order. Among these input data IN-1~IN-8, it can be seen to have an input data IN-4 is the shortest data bit width (equal to the transfer clock period _{P CT).} That is, the fastest speed of the input data _{D IN} is equal to the transfer clock frequency _{f CT.}

このような状況では、図５（Ｄ）に示されるように、サンプリングデータを第１の分周クロック信号ＣＫ_Ｄ（１）を使用してサンプリングして、サンプリングデータ（入力データＤ_ＩＮ）を再現することができることが分かる。しかしながら、図５（Ｅ）に示されるように、サンプリングデータを第２の分周クロック信号ＣＫ_Ｄ（２）を使用してサンプリングすると、入力データＤ_ＩＮのサンプリングデータ（ＩＮ−４）を再現できないことが分かる。 In such a situation, as shown in FIG. 5D, the sampling data is sampled using the first divided clock signal CKD ₍₁ ) to reproduce the sampling data (input data D _IN ). You can see that you can. However, as shown in FIG. 5 (E), when sampling the sampling data using the second divided clock signal CK D _(2), can not be reproduced sampled data of the input data D _{IN (IN-4)} I understand that.

したがって、データ変化速度監視部２４は、入力データＤ_ＩＮの最速スピードが転送クロック周波数ｆ_ＣＴに等しいと判断して、監視結果（選択信号）Ｓ_ＳＬとして、第１の分周クロック信号ＣＫ_Ｄ（１）を選択することを指示する信号をクロック選択部３４へ供給する。この選択信号Ｓ_ＳＬに基づいて、クロック選択部３４は、第１乃至第Ｎの分周クロック信号ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）の中から第１の分周クロック信号ＣＫ_Ｄ（１）を選択し、この選択した第１の分周クロック信号ＣＫ_Ｄ（１）を処理クロック信号ＣＫ_Ｐとして出力する。 Therefore, the data change rate monitoring unit 24 determines that the fastest speed of the input data _{D IN} is equal to the transfer clock frequency _{f CT,} as a monitoring result (selection _{signal) S SL,} the first divided clock signal _{CK D (} A signal instructing to select ₁₎ is supplied to the clock selector 34. Based on the selection signal _{S SL,} clock selector 34, the first divided clock signal _{CK D} from the divided clock signal _CK D of first to _{N (1) ~CK D (N} ) (1 ₎ are selected and output a first divided clock signal _{CK D} that the select ₍₁₎ as a processing clock signal CK _P.

すなわち、図５（Ａ）に示されるような入力データＤ_ＩＮが供給された場合、インタフェース回路２０の後段の処理回路部１０へ渡す処理クロック信号ＣＫ_Ｐとしては、転送クロック信号ＣＫ_Ｔをその転送クロック周波数ｆ_ＣＴと等倍（１倍）の第１の分周周波数ｆ_Ｄ（１）を持つ第１の分周クロック信号ＣＫ_Ｄ（１）を使用することを示している。 That is, when the input data D _IN, as shown in is supplied FIG. 5 (A), the as a processing clock signal CK _P passed to the subsequent processing circuit unit 10 of the interface circuit 20, the transfer of the transfer clock signal CK _T illustrates using the first divided clock signal _{CK D (1)} having a clock frequency _{f CT} and the first divided frequency _{f D} of the magnification (1x) _(1).

次に、図１に示したインタフェース回路２０の動作について説明する。入力データＤ_ＩＮと転送クロック信号ＣＫ_Ｔとがインタフェース回路（データ入力回路）２０に供給されると、一時保管メモリ部２２は、転送クロック信号ＣＫ_Ｔに同期して一定時間（Ｔ時間）、入力データＤ_ＩＮを保管する。と同時に、データ変化速度監視部２４は、入力データＤ_ＩＮを転送クロック信号ＣＫ_Ｔでサンプリングしながら、一定時間（Ｔ時間）内に入力データＤ_ＩＮが変化した最速スピードを調査（監視）する。この場合、周波数の関係では、次の式が成立する。 Next, the operation of the interface circuit 20 shown in FIG. 1 will be described. When the input data D _IN and transfer clock signal CK _T is supplied to the interface circuit (data input circuit) 20, a temporary storage memory unit 22, transfer clock signal CK predetermined time in synchronization with the _T (T time), the input store the data _{D IN.} At the same time, the data change rate monitoring unit 24, while sampling the input data D _IN in the transfer clock signal CK _T, investigated (monitoring) the fastest speed at which the input data D _IN is changed within a predetermined time (T time). In this case, the following formula is established in relation to the frequency.

転送クロック周波数（ｆ_ＣＴ）≧入力データ（Ｄ_ＩＮ）が変化した最速スピード Transfer clock frequency (f _CT ) ≧ fastest speed at which input data (D _IN ) has changed

一時保管メモリ部２２で保管（保持）された入力データＤ_ＩＮは、一定時間（Ｔ時間）経過後に、転送クロック信号ＣＫ_Ｔに同期して読み出され、処理用データＤ_Ｐとして処理回路部１０へ渡される。 Input data D _IN that is stored (held) in the temporary storage memory unit 22, after a predetermined time (T time) has elapsed, read in synchronism with the transfer clock signal CK _T, the processing circuit section 10 as the processing data D _P Passed to.

処理用データＤ_Ｐは、入力データＤ_ＩＮが変化した最速スピード以上のクロック信号であれば、入力データＤ_ＩＮを再現することができる。そこで、転送クロック信号ＣＫ_Ｔをクロック分周部３２で２^０から２^Ｎ−１までのＮ個の分周数で分周した第１乃至第Ｎの分周クロック信号ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）の中から、入力データＤ_ＩＮが変化した最速スピード以上の最も遅いｎ分周クロック信号をクロック選択部３４で選択し、その選択したｎ分周クロック信号を処理クロック信号ＣＫ_Ｐとして処理回路部１０に供給する。本実施の形態において、ｎは２^０〜２^Ｎ−１のＮ個の数字から選択された変数である。 Processing data D _P, if more than the fastest speed at which the input data D _IN changes of the clock signal, it is possible to reproduce the input data D _IN. Therefore, the divided clock signal of the transfer clock signal CK _T first to N was divided by the N frequency division number from ^{2 0} clock division unit 32 to the ^{_{2 N-1 CK D (1}} ) ~CK among the _{D (n),} the input data D _iN is the fastest speed than the slowest n divided clock signal changes selected by the clock selector 34, the selected n divided clock signal as a processing clock signal CK _P This is supplied to the processing circuit unit 10. In the present embodiment, n is a variable selected from N numbers from 2 ⁰ to 2 ^N−1 .

このような構成のインタフェース回路２０によれば、大規模な計算等をする処理回路部１０において、消費電力を低減できるという効果がある。その理由は、入力される転送クロック信号ＣＫ_Ｔの転送クロック周波数ｆ_ＣＴ以下の処理クロック周波数を持つ処理クロック信号ＣＫ_Ｐを生成して、処理回路部１０に供給するからである。 According to the interface circuit 20 having such a configuration, it is possible to reduce power consumption in the processing circuit unit 10 that performs a large-scale calculation or the like. The reason is to generate a processing clock signal CK _P having a transfer clock frequency f _CT following processing clock frequency of the transfer clock signal CK _T inputted, because supplied to the processing circuit unit 10.

なお、図１に示したインタフェース回路２０では、データ変化速度監視部２４は、入力データＤ_ＩＮと転送クロック信号ＣＫ_Ｔとを受け、入力データＤ_ＩＮのみに基づいて転送クロック信号ＣＫ_Ｔに同期して入力データＤ_ＩＮの変化速度を監視しているが、本発明はこれに限定されない。例えば、一時保管メモリ部２２がシフト・レジスタで構成されている場合、データ変化速度監視部２４は、入力データＤ_ＩＮ、転送クロック信号ＣＫ_Ｔ、および一時保管メモリ部２２に保持されたデータを受け、入力データＤ_ＩＮと保持されたデータとに基づいて転送クロック信号ＣＫ_Ｔに同期して入力データＤ_ＩＮの変化速度を監視してもよい。 In the interface circuit 20 shown in FIG. 1, the data change rate monitoring unit 24 receives the input data _{D IN} and transfer clock signal CK _T, synchronized with the transfer clock signal CK _T on the basis of only the input data _{D IN} Although the change rate of the input data _DIN is monitored, the present invention is not limited to this. For example, when the temporary storage memory unit 22 is configured by a shift register, the data change rate monitoring unit 24 receives the input data D _IN , the transfer clock signal CK _T , and the data held in the temporary storage memory unit 22. in synchronization with the transfer clock signal CK _T on the basis of the stored input data D _iN data may monitor the rate of change of the input data D _iN.

図６を参照して、本発明の第２の実施の形態に係るインタフェース回路２０Ａについて説明する。図示のインタフェース回路２０Ａは、クロック決定部が図１に示したものと相違している点を除いて、図１に示したインタフェース回路２０と同様の構成を有し、動作をする。したがって、クロック決定部に２６Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付し、説明を簡略化するために以下では相違点についてのみ説明する。 With reference to FIG. 6, an interface circuit 20A according to a second embodiment of the present invention will be described. The illustrated interface circuit 20A has the same configuration as the interface circuit 20 shown in FIG. 1 and operates except that the clock determination unit is different from that shown in FIG. Therefore, the reference numeral 26A is attached to the clock determination unit. Components having the same functions as those shown in FIG. 1 are denoted by the same reference numerals, and in order to simplify the description, only differences will be described below.

クロック決定部２６Ａは、クロック分周部が図１に示したものと相違している点を除いて、図１に示したクロック決定部２６と同様の構成を有し、動作をする。したがって、クロック分周部に３２Ａの参照符号を付してある。 The clock determining unit 26A has the same configuration as the clock determining unit 26 shown in FIG. 1 and operates except that the clock dividing unit is different from that shown in FIG. Therefore, the reference numeral 32A is attached to the clock frequency divider.

クロック分周部３２Ａは、転送クロック信号ＣＫ_Ｔを、１からＮ（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、転送クロック周波数ｆ_ＣＴの１倍から（１／Ｎ）倍の第１乃至第Ｎの分周周波数ｆ_Ｄ（１）〜ｆ_Ｄ（Ｎ）を持つ第１乃至第Ｎの分周クロック信号ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）を出力する。クロック選択部３４は、データ変化速度監視部２４から供給される選択信号Ｓ_ＳＬに基づいて、第１乃至第Ｎの分周クロック信号ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）の１つを選択し、選択した分周クロック信号を処理クロック信号ＣＫ_Ｐとして出力する。 Clock divider portion 32A is a transfer clock signal CK _T, 1 from N (N is an integer of 2 or more) divided by the N frequency division number to each from 1 times the transfer clock frequency f _CT (1 / N) times the first to divide the frequency _f D of the N _{(1) ~f D} divided clock signal of the first to N with _{_{(N) CK D (1)}} ~CK D (N) Is output. The clock selector 34, based on the selection signal _{S SL} supplied from the data change rate monitoring unit 24, selects one of the divided clock signal _CK D of first to _{N (1) ~CK D (N} ) and outputs the divided clock signal selected as the processing clock signal CK _P.

図示の実施の形態では、クロック分周部３２Ａでの最大の分周数はＮであるので、一時保管メモリ部３２の上記所定の時間（Ｔ時間）は、転送クロック周期Ｐ_ＣＴのＮ倍以上である。また、本実施の形態においては、上記ｎは１〜ＮのＮ個の数字から選択された変数である。 In the illustrated embodiment, since the maximum frequency division number in the clock frequency dividing unit 32A is N, the predetermined time (T time) of the temporary storage memory unit 32 is N times or more of the transfer clock cycle _PCT. It is. In the present embodiment, n is a variable selected from N numbers 1 to N.

図１に図示したインタフェース回路２０と図６に図示したインタフェース回路２０Ａとは、クロック分周部での分周数が異なるだけで、同様の構成を有し、動作をする。したがって、図６に示したインタフェース回路２０Ａの詳細な動作説明については省略する。 The interface circuit 20 shown in FIG. 1 and the interface circuit 20A shown in FIG. 6 have the same configuration and operate only in the frequency division number in the clock frequency dividing unit. Therefore, a detailed description of the operation of the interface circuit 20A shown in FIG. 6 is omitted.

図６に示したインタフェース回路２０Ａは、図１に示したインタフェース回路２０と同様に、大規模な計算等をする処理回路部１０における消費電力を低減することができるという効果を奏する。その理由は、入力される転送クロック信号ＣＫ_Ｔの転送クロック周波数ｆ_ＣＴ以下の処理クロック周波数を持つ処理クロック信号ＣＫ_Ｐを生成して、処理回路部１０に供給するからである。 Similar to the interface circuit 20 shown in FIG. 1, the interface circuit 20A shown in FIG. 6 has the effect of reducing power consumption in the processing circuit unit 10 that performs large-scale calculations and the like. The reason is to generate a processing clock signal CK _P having a transfer clock frequency f _CT following processing clock frequency of the transfer clock signal CK _T inputted, because supplied to the processing circuit unit 10.

図７を参照して、本発明の第３の実施の形態に係るインタフェース回路２０Ｂについて説明する。図示のインタフェース回路２０Ｂは、データ変化速度監視部が図１に示したものから後述するように変更され、かつクロック停止部２８を更に備えている点を除いて、図１に示したインタフェース回路２０と同様の構成を有し、動作をする。したがって、データ変化速度監視部に２４Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付し、説明を簡略化するために以下では相違点についてのみ説明する。 With reference to FIG. 7, an interface circuit 20B according to a third embodiment of the present invention will be described. The interface circuit 20B shown in FIG. 1 is the interface circuit 20 shown in FIG. 1 except that the data change rate monitoring unit is changed from that shown in FIG. 1 as described later and further includes a clock stop unit 28. It operates in the same way as the above. Therefore, a reference numeral 24A is attached to the data change rate monitoring unit. Components having the same functions as those shown in FIG. 1 are denoted by the same reference numerals, and in order to simplify the description, only differences will be described below.

データ変化速度監視部２４Ａは、入力データＤ_ＩＮにＴ時間の間変化が無く、かつ、入力データＤ_ＩＮと処理用データＤ_Ｐとが同じ値の場合、停止信号Ｓ_ＳＴを出力する。 Data change speed monitoring portion 24A has no change during the time T to the input data _{D IN,} and if the input data _{D IN} and processing data _{D P} is the same value, and outputs a stop signal _{S ST.}

クロック停止部２８は、クロック決定部２６と処理回路部１０との間に挿入されている。クロック停止部２８は、停止信号Ｓ_ＳＴに応答して、決定した分周クロック信号の処理回路部１０への供給を停止する。 The clock stop unit 28 is inserted between the clock determination unit 26 and the processing circuit unit 10. The clock stop unit 28 stops the supply of the determined divided clock signal to the processing circuit unit 10 in response to the stop signal _SST .

図８はデータ変化速度監視部２４Ａの構成を示すブロック図である。データ変化速度監視部２４Ａは、速度監視部が後述するように図３に示したものから変更されていると共に処理用データラッチ回路５２と別の比較器５４とを更に備えている点を除いて、図３に示したデータ変化速度監視部２４と同様の構成を有し、動作をする。したがって、速度監視部に５０Ａの参照符号を付してある。図３に示したものと同様の機能を有するものには同一の参照符号を付し、説明の簡略化のために以下では相違点についてのみ説明する。 FIG. 8 is a block diagram showing the configuration of the data change rate monitoring unit 24A. The data change rate monitoring unit 24A is different from the one shown in FIG. 3 as described later, and further includes a processing data latch circuit 52 and another comparator 54, as will be described later. 3 has the same configuration as the data change rate monitoring unit 24 shown in FIG. Therefore, the reference number of 50A is attached to the speed monitoring unit. Components having the same functions as those shown in FIG. 3 are denoted by the same reference numerals, and only differences will be described below for simplification of description.

ここでは、比較器４６を第１の比較器と呼び、別の比較器５４を第２の比較器と呼ぶことにする。したがって、第１の比較器４６は、現在データと過去データとを比較して、第１の比較結果を表す第１の比較結果信号を出力する。 Here, the comparator 46 is referred to as a first comparator, and the other comparator 54 is referred to as a second comparator. Therefore, the first comparator 46 compares the current data with the past data, and outputs a first comparison result signal representing the first comparison result.

処理用データラッチ回路５２は、転送クロック信号ＣＫ_Ｔに同期して、処理用データＤ_Ｐをラッチし、ラッチした処理用データを出力する。第２の比較器５４は、ラッチした処理用データと現在データラッチ回路４２にラッチされている現在データとを比較し、第２の比較結果を表す第２の比較結果信号を出力する。第２の比較結果が一致を示しているとき、第２の比較器５４は第２の比較結果信号として一致信号を出力する。第２の比較結果が不一致を示しているとき、第２の比較器５４は、第２の比較結果信号として不一致信号を出力する。第２の比較結果信号は速度監視部５０Ａに供給される。 Processing data latch circuit 52 in synchronization with the transfer clock signal CK _T, latches the processed data D _P, and outputs the processed data latched. The second comparator 54 compares the latched processing data with the current data latched in the current data latch circuit 42, and outputs a second comparison result signal representing the second comparison result. When the second comparison result indicates coincidence, the second comparator 54 outputs a coincidence signal as the second comparison result signal. When the second comparison result indicates a mismatch, the second comparator 54 outputs a mismatch signal as the second comparison result signal. The second comparison result signal is supplied to the speed monitoring unit 50A.

速度監視部５０Ａは、カウンタ４８のカウント値がＴ時間に相当する時間以上を示しており、かつ第２の比較結果信号が一致信号であるとき、停止信号Ｓ_ＳＴをクロック停止部２８へ送出する。速度監視部５０Ａの他の動作は、図３に示した速度監視部５０と同様である。速度監視部５０は、Ｔ時間が経過する度に、動作を行う。したがって、停止信号Ｓ_ＳＴが送出される期間は、Ｔ時間単位である。 The speed monitoring unit 50A sends a stop signal _SST to the clock stop unit 28 when the count value of the counter 48 indicates a time corresponding to the time T or more and the second comparison result signal is a coincidence signal. . Other operations of the speed monitoring unit 50A are the same as those of the speed monitoring unit 50 shown in FIG. The speed monitoring unit 50 operates every time T time elapses. Therefore, the period during which the stop signal _SST is sent is in units of T time.

図９を参照して、図７に示したインタフェース回路２０Ｂの動作について説明する。図９において、（Ａ）は入力データＤ_ＩＮを示し、（Ｂ）は一時保管メモリ部２２に保持される（書き込まれる）データを示し、（Ｃ）は一時保管メモリ部２２に保持された（書き込まれた）データを読み出した処理用データＤ_Ｐを示し、（Ｄ）は、インタフェース回路２０Ｂから処理回路部１０へ供給される処理クロック信号ＣＫ_Ｐを示す。 The operation of the interface circuit 20B shown in FIG. 7 will be described with reference to FIG. In FIG. 9, (A) shows the input data D _IN, (B) shows the (written to) data held in the temporary storage memory unit 22, (C) is held in the temporary storage memory unit 22 ( written) shows the processing data D _P read data, (D) shows the processing clock signal CK _P supplied from the interface circuit 20B to the processing circuit 10.

図９（Ａ）に示されるように、入力データＤ_ＩＮが一時保管メモリ部２２に供給されると、一時保管メモリ部２２は、図９（Ｂ）に示されるように、入力データＤ_ＩＮを書き込む。図９（Ｂ）の例では、一時保管メモリ部２２は、保持したデータとして、データＡ、データＢ、データなし、データＣをその順番に書き込んでいる。データＡ〜データＣの各々の長さは、一定時間（Ｔ時間）に相当する。一時保管メモリ部２２に書き込まれた（保持された）データは、図９（Ｃ）に示されるように、一定時間（Ｔ時間）後に一時保管メモリ部２２から読み出され、処理用データＤ_Ｐとして処理回路部１０に渡される。一時保管メモリ部２２は、この動作を繰り返す。 As shown in FIG. 9 (A), when the input data _DIN is supplied to the temporary storage memory unit 22, the temporary storage memory unit 22 receives the input data _DIN as shown in FIG. 9 (B). Write. In the example of FIG. 9B, the temporary storage memory unit 22 writes data A, data B, no data, and data C in that order as the retained data. Each length of data A to data C corresponds to a fixed time (T time). As shown in FIG. 9C, the data written (held) in the temporary storage memory unit 22 is read from the temporary storage memory unit 22 after a predetermined time (T time) and processed data D _P To the processing circuit unit 10. The temporary storage memory unit 22 repeats this operation.

一方、入力データＤ_ＩＮとして、一定時間（Ｔ時間）以上変化しないデータが供給された場合、データ変化速度監視部２４Ａは停止信号Ｓ_ＳＴをクロック停止部２８へ送出するので、図９（Ｄ）に示されるように、クロック停止部２８は、処理回路部１０へのクロック供給をＴ時間単位に停止する。一方、Ｔ時間内に１回でも入力データＤ_ＩＮに変化があった場合には、インタフェース回路２０Ｂは最適な処理クロック信号ＣＫ_Ｐを処理回路部１０へ供給する。 On the other hand, as the input data D _IN, if data that does not change a predetermined time (T time) is supplied, the data change rate monitoring unit 24A sends the stop signal S _ST to the clock stop 28, FIG. 9 (D) As shown in the figure, the clock stop unit 28 stops the clock supply to the processing circuit unit 10 in units of T time. On the other hand, if even there is a change in the input data D _IN in once within the time T, the interface circuit 20B supplies the optimum processing clock signal CK _P to the processing circuit unit 10.

このように、本実施の形態に係るインタフェース回路２０Ｂでは、入力データＤ_ＩＮに変化がない時間が一定時間（Ｔ時間）以上続いた場合、処理回路部１０へのクロック供給を停止することができるため、処理回路部１０でのさらなる消費電力を低下させることができるという効果がある。 Thus, the interface circuit 20B according to this embodiment, when the time there is no change in the input data D _IN after a specified time has passed (T time), it is possible to stop the clock supply to the processing circuit unit 10 Therefore, there is an effect that further power consumption in the processing circuit unit 10 can be reduced.

図１０を参照して、本発明の第４の実施の形態に係るインタフェース回路２０Ｃについて説明する。図示のインタフェース回路２０Ｃは、クロック決定部として図６に示されたものを採用した点を除いて、図７に示したインタフェース回路２０と同様の構成を有し、動作をする。図７に示したものと同様の機能を有するものには同一の参照符号を付し、説明を簡略化するために以下では相違点についてのみ説明する。 With reference to FIG. 10, an interface circuit 20C according to a fourth embodiment of the present invention will be described. The illustrated interface circuit 20C has the same configuration as the interface circuit 20 shown in FIG. 7 and operates except that the clock determination unit shown in FIG. 6 is adopted. Components having the same functions as those shown in FIG. 7 are denoted by the same reference numerals, and only different points will be described below in order to simplify the description.

図７に図示したインタフェース回路２０Ｂと図１０に図示したインタフェース回路２０Ｃとは、クロック分周部での分周数が異なるだけで、同様の構成を有し、動作をする。したがって、図１０に示したインタフェース回路２０Ｃの詳細な動作説明については省略する。 The interface circuit 20B illustrated in FIG. 7 and the interface circuit 20C illustrated in FIG. 10 have the same configuration and operate only in the frequency division number in the clock frequency dividing unit. Therefore, a detailed description of the operation of the interface circuit 20C shown in FIG. 10 is omitted.

図１０に示したインタフェース回路２０Ｃは、図７に示したインタフェース回路２０Ａと同様に、処理回路部１０でのさらなる消費電力を低下させることができるという効果を奏する。その理由は、入力データＤ_ＩＮに変化がない時間が一定時間（Ｔ時間）以上続いた場合、処理回路部１０へのクロック供給を停止するからである。 The interface circuit 20C shown in FIG. 10 has an effect that the power consumption in the processing circuit unit 10 can be reduced similarly to the interface circuit 20A shown in FIG. The reason is that the clock supply to the processing circuit unit 10 is stopped when the input data _DIN does not change for a certain time (T time) or longer.

以上、本発明について好ましい実施の形態について説明してきたが、本発明は上述した実施の形態に限定されず、本発明の趣旨（主題）を逸脱しない範囲内で種々の変形・変更が可能なのは勿論である。例えば、上述した実施の形態では、クロック決定部がクロック分周部とクロック選択部との組み合わせから構成されているが、このような構成に限定されないのは勿論である。 As mentioned above, although preferred embodiment was described about this invention, this invention is not limited to embodiment mentioned above, Of course, a various deformation | transformation and change are possible within the range which does not deviate from the meaning (theme) of this invention. It is. For example, in the embodiment described above, the clock determination unit is configured by a combination of a clock frequency division unit and a clock selection unit, but it is needless to say that the present invention is not limited to such a configuration.

本発明の第１の実施の形態によるインタフェース回路の構成を示すブロック図である。1 is a block diagram showing a configuration of an interface circuit according to a first embodiment of the present invention. 図１に示したインタフェース回路中の一時保管メモリ部の動作を説明するためのタイムチャートである。3 is a time chart for explaining the operation of a temporary storage memory unit in the interface circuit shown in FIG. 図１に示したインタフェース回路に用いられるデータ変化速度監視部の構成を示すブロック図である。It is a block diagram which shows the structure of the data change rate monitoring part used for the interface circuit shown in FIG. 図１に示したインタフェース回路中のデータ変化速度監視部とクロック決定部との動作を説明するためのタイムチャートである。3 is a time chart for explaining operations of a data change rate monitoring unit and a clock determination unit in the interface circuit shown in FIG. 1. 図１に示したインタフェース回路中のデータ変化速度監視部とクロック決定部との動作を説明するためのタイムチャートである。3 is a time chart for explaining operations of a data change rate monitoring unit and a clock determination unit in the interface circuit shown in FIG. 1. 本発明の第２の実施の形態によるインタフェース回路の構成を示すブロック図である。It is a block diagram which shows the structure of the interface circuit by the 2nd Embodiment of this invention. 本発明の第３の実施の形態によるインタフェース回路の構成を示すブロック図である。It is a block diagram which shows the structure of the interface circuit by the 3rd Embodiment of this invention. 図７に示したインタフェース回路に用いられるデータ変化速度監視部の構成を示すブロック図である。It is a block diagram which shows the structure of the data change rate monitoring part used for the interface circuit shown in FIG. 図７に示したインタフェース回路の動作を説明するための対チャートである。8 is a pair chart for explaining the operation of the interface circuit shown in FIG. 7. 本発明の第４の実施の形態によるインタフェース回路の構成を示すブロック図である。It is a block diagram which shows the structure of the interface circuit by the 4th Embodiment of this invention.

符号の説明Explanation of symbols

１０処理回路部
２０、２０Ａ、２０Ｂ、２０Ｃインタフェース回路（クロック／データ入力回路）
２２一時保管メモリ部
２４、２４Ａデータ変化速度監視部
２６、２６Ａクロック決定部
２８クロック停止部
３２、３２Ａクロック分周部
３４クロック選択部
４２現在データラッチ回路
４４過去データラッチ回路
４６比較器
４８カウンタ
５０、５０Ａ速度監視部
５２処理用データラッチ回路
５４比較器
Ｄ_ＩＮ入力データ
ＣＫ_Ｔ転送クロック信号
Ｄ_Ｐ処理用データ
ＣＫ_Ｐ処理クロック信号
ＣＫ_Ｄ（１）〜ＣＫ_Ｄ（Ｎ）分周クロック信号
Ｓ_ＳＬ選択信号
Ｓ_ＳＴ停止信号
ＩＮ−１〜ＩＮ−８入力データ 10 processing circuit unit 20, 20A, 20B, 20C interface circuit (clock / data input circuit)
22 Temporary storage memory unit 24, 24A Data change rate monitoring unit 26, 26A Clock determination unit 28 Clock stop unit 32, 32A Clock division unit 34 Clock selection unit 42 Current data latch circuit 44 Past data latch circuit 46 Comparator 48 Counter 50 , 50A speed monitoring unit 52 for processing the data latch circuit 54 comparator D _IN input data CK _T transfer clock signal D _P processing data CK _P processing clock signal _{_{CK D (1) ~CK D (}} N) divided clock signal S _SL Selection signal S _ST stop signal IN-1 to IN-8 Input data

Claims

所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、前記転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するインタフェース回路であって、
前記入力データを、前記転送クロック周期の整数倍に等しい所定の時間保持し、該所定の時間経過後に保持したデータを前記処理用データとして出力する一時保持手段であって、前記入力データを前記転送クロック信号に同期してシフトする、ＦＩＦＯバッファから構成された前記一時保持手段と、
前記転送クロック信号と前記入力データとを受け、前記転送クロック信号に基づいて前記入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視部と、
前記監視結果に基づいて、前記処理回路部が前記処理用データを処理するのに最適で、かつ前記転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、該決定した分周クロック信号を前記処理クロック信号として前記処理回路部へ供給するクロック決定部と、
を備えたインタフェース回路において、
前記データ変化速度監視部は、現在の入力データと過去の入力データを比較し、それらのデータが不一致となるまでのクロック数をカウントし、該カウント値に基づいて、前記監視結果として、前記入力データの最速スピードに対応する選択信号を出力するように構成されており、
前記クロック決定部は、
前記転送クロック信号を、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周部と、
前記選択信号に基づいて、前記複数の分周クロック信号の１つを選択し、選択した分周クロック信号を前記処理クロック信号として出力するクロック選択部と、
から構成される、インタフェース回路。 Receiving a transfer clock signal having a predetermined transfer clock frequency at a predetermined transfer clock frequency, and input data which is parallel data having a data bit width which is not less than the transfer clock period and fluctuates; Is an interface circuit for supplying a processing circuit unit,
A temporary holding means for holding the input data for a predetermined time equal to an integral multiple of the transfer clock period , and outputting the data held after the predetermined time has passed as the processing data; The temporary holding means constituted by a FIFO buffer, which shifts in synchronization with a clock signal ;
A data change rate monitoring unit that receives the transfer clock signal and the input data, monitors a change rate of the input data based on the transfer clock signal, and outputs a monitoring result;
Based on the monitoring result, a frequency-divided clock that is optimal for the processing circuit unit to process the processing data and that divides the transfer clock signal by n (n is a variable consisting of an integer of 1 or more). A clock determining unit that determines a signal and supplies the determined divided clock signal to the processing circuit unit as the processing clock signal;
In an interface circuit with
The data change rate monitoring unit compares current input data with past input data, counts the number of clocks until the data does not match, and based on the count value, as the monitoring result, the input It is configured to output a selection signal corresponding to the fastest speed of data,
The clock determination unit
A clock dividing unit that divides the transfer clock signal by a plurality of different division numbers (an integer of 1 or more) and outputs a plurality of divided clock signals;
A clock selection unit that selects one of the plurality of divided clock signals based on the selection signal, and outputs the selected divided clock signal as the processing clock signal;
An interface circuit composed of

前記クロック分周部は、前記転送クロック信号を、２^０から２^Ｎ−１（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の（１／２^０）倍から（１／２^Ｎ−１）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択部は、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項１に記載のインタフェース回路。 The clock division unit, the transfer clock signal, 2 ⁰ 2 ^{N-1 (N} is an integer of 2 or more) divided by the N frequency division number to each of the transfer clock frequency ( First to Nth frequency-divided clock signals having first to Nth frequency divisions of 1/2 ⁰ ) times to (1/2 ^N-1 ) times are output,
The clock selection unit selects one of the first to Nth divided clock signals based on the selection signal, and outputs the selected divided clock signal as the processing clock signal.
The interface circuit according to claim 1 .

前記所定の時間は、前記転送クロック周期の２^Ｎ−１倍以上である、請求項２に記載のインタフェース回路。 The interface circuit according to claim 2 , wherein the predetermined time is 2 ^N−1 times or more of the transfer clock period.

前記クロック分周部は、前記転送クロック信号を、１からＮ（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の１倍から（１／Ｎ）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択部は、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項１に記載のインタフェース回路。 The clock frequency dividing unit divides the transfer clock signal by N frequency division numbers from 1 to N (N is an integer equal to or greater than 2), and each of the clock frequency division units starts from 1 times the transfer clock frequency (1 / N) outputs first to Nth divided clock signals having first to Nth frequency divisions multiplied by
The clock selection unit selects one of the first to Nth divided clock signals based on the selection signal, and outputs the selected divided clock signal as the processing clock signal.
The interface circuit according to claim 1 .

前記所定の時間は、前記転送クロック周期のＮ倍以上である、請求項４に記載のインタフェース回路。 The interface circuit according to claim 4 , wherein the predetermined time is N times or more of the transfer clock period.

前記データ変化速度監視部は、前記処理用データをも受け、前記入力データと前記処理用データとに基づいて、前記入力データが前記所定の時間を越えて変化しない場合に、停止信号を出力し、
前記インタフェース回路は、
前記クロック決定部と前記処理回路部との間に挿入され、前記停止信号に応答して、前記処理クロック信号の前記処理回路部への供給を停止するクロック停止部
を更に有する請求項１乃至５のいずれか１つに記載のインタフェース回路。 The data change rate monitoring unit also receives the processing data, and outputs a stop signal when the input data does not change over the predetermined time based on the input data and the processing data. ,
The interface circuit is
Wherein is inserted between the clock determination portion and the processing circuit section, in response to the stop signal, claims 1 to 5 further comprising a clock stop for stopping the supply to the processing circuit portion of said processing clock signal The interface circuit according to any one of the above.

所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、前記転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するクロック／データ供給方法であって、
前記入力データを、前記転送クロック周期の整数倍に等しい所定の時間保持し、該所定の時間経過後に保持したデータを前記処理用データとして出力する一時保持ステップであって、前記入力データを前記転送クロック信号に同期してシフトする、ＦＩＦＯバッファを用いて実現される、前記一時保持ステップと、
前記転送クロック信号と前記入力データとを受け、前記転送クロック信号に基づいて前記入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視ステップと、
前記監視結果に基づいて、前記処理回路部が前記処理用データを処理するのに最適で、かつ前記転送クロック信号をｎ（ｎは１以上の整数からなる変数）分周してなる分周クロック信号を決定して、該決定した分周クロック信号を前記処理クロック信号として前記処理回路部へ供給するクロック決定ステップと、
を含むクロック／データ供給方法において、
前記データ変化速度監視ステップは、現在の入力データと過去の入力データを比較し、それらのデータが不一致となるまでのクロック数をカウントし、該カウント値に基づいて、前記監視結果として、前記入力データの最速スピードに対応する選択信号を出力し、
前記クロック決定ステップは、
前記転送クロック信号を、互いに異なる複数の分周数（１以上の整数）で分周して、複数の分周クロック信号を出力するクロック分周ステップと、
前記選択信号に基づいて、前記複数の分周クロック信号の１つを選択し、選択した分周クロック信号を前記処理クロック信号として出力するクロック選択ステップと、
を含む、クロック／データ供給方法。 Receiving a transfer clock signal having a predetermined transfer clock frequency at a predetermined transfer clock frequency, and input data which is parallel data having a data bit width which is not less than the transfer clock period and fluctuates; Is a clock / data supply method for supplying
Holding the input data for a predetermined time equal to an integral multiple of the transfer clock period , and outputting the data held after the predetermined time as the processing data , wherein the input data is transferred The temporary holding step realized by using a FIFO buffer that shifts in synchronization with a clock signal ;
A data change rate monitoring step of receiving the transfer clock signal and the input data, monitoring a change rate of the input data based on the transfer clock signal, and outputting a monitoring result;
Based on the monitoring result, a frequency-divided clock that is optimal for the processing circuit unit to process the processing data and that divides the transfer clock signal by n (n is a variable consisting of an integer of 1 or more). Determining a signal and supplying the determined divided clock signal as the processing clock signal to the processing circuit unit; and
In a clock / data supply method including :
The data change rate monitoring step compares current input data with past input data, counts the number of clocks until the data does not match, and based on the count value, the input result is the input result. Outputs a selection signal corresponding to the fastest data speed,
The clock determination step includes
A frequency dividing step of dividing the transfer clock signal by a plurality of different frequency division numbers (an integer of 1 or more) and outputting a plurality of frequency divided clock signals;
A clock selecting step of selecting one of the plurality of divided clock signals based on the selection signal and outputting the selected divided clock signal as the processing clock signal;
Including a clock / data supply method.

前記クロック分周ステップは、前記転送クロック信号を、２^０から２^Ｎ−１（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の（１／２^０）倍から（１／２^Ｎ−１）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択ステップは、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項７に記載のクロック／データ供給方法。 The clock division step, the transfer clock signal, 2 ⁰ 2 ^{N-1 (N} is an integer of 2 or more) divided by the N frequency division number to each of the transfer clock frequency ( First to Nth frequency-divided clock signals having first to Nth frequency divisions of 1/2 ⁰ ) times to (1/2 ^N-1 ) times are output,
The clock selection step selects one of the first to Nth divided clock signals based on the selection signal and outputs the selected divided clock signal as the processing clock signal.
The clock / data supply method according to claim 7 .

前記所定の時間は、前記転送クロック周期の２^Ｎ−１倍以上である、請求項８に記載のクロック／データ供給方法。 The clock / data supply method according to claim 8 , wherein the predetermined time is 2 ^N−1 times or more of the transfer clock period.

前記クロック分周ステップは、前記転送クロック信号を、１からＮ（Ｎは２以上の整数）までのＮ個の分周数で分周して、それぞれ、前記転送クロック周波数の１倍から（１／Ｎ）倍の第１乃至第Ｎの分周周波数を持つ第１乃至第Ｎの分周クロック信号を出力し、
前記クロック選択ステップは、前記選択信号に基づいて、前記第１乃至第Ｎの分周クロック信号の１つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項７に記載のクロック／データ供給方法。 In the clock dividing step, the transfer clock signal is divided by N division numbers from 1 to N (N is an integer of 2 or more), and each of the transfer clock signals is multiplied by 1 (1 / N) outputs first to Nth divided clock signals having first to Nth frequency divisions multiplied by
The clock selection step selects one of the first to Nth divided clock signals based on the selection signal and outputs the selected divided clock signal as the processing clock signal.
The clock / data supply method according to claim 7 .

前記所定の時間は、前記転送クロック周期のＮ倍以上である、請求項１０に記載のクロック／データ供給方法。 11. The clock / data supply method according to claim 10 , wherein the predetermined time is N times or more of the transfer clock period.

前記データ変化速度監視ステップは、前記処理用データをも受け、前記入力データと前記処理用データとに基づいて、前記入力データが前記所定の時間を越えて変化しない場合に、停止信号を出力し、
前記クロック決定ステップの後に、前記停止信号に応答して、前記処理クロック信号の前記処理回路部への供給を停止するクロック停止ステップ
を更に含む請求項７乃至１１のいずれか１つに記載のクロック／データ供給方法。 The data change rate monitoring step also receives the processing data, and outputs a stop signal when the input data does not change over the predetermined time based on the input data and the processing data. ,
The clock according to any one of claims 7 to 11 , further comprising a clock stop step of stopping supply of the processing clock signal to the processing circuit unit in response to the stop signal after the clock determination step. / Data supply method.