JP3345501B2 - Delay circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、ディジタル信号を遅延
させる遅延回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit for delaying a digital signal.
【0002】[0002]
【従来の技術】ディジタル信号のデータ処理伝送システ
ムにおいて、新たに処理ブロックを追加した場合、その
追加した処理ブロックの前後でデータが遅延する。例え
ば、画像信号の空間フィルタ処理のように、データ信号
に対して処理を行う場合、処理に要する時間だけデータ
信号の出力が遅延する。そのため、データ信号にタイミ
ング信号が付随している場合、タイミング信号をデータ
信号の遅れに合わせて出力させなければ回路全体が正常
に動作しなくなる。図2は、データ信号処理システムの
概略を示す構成ブロック図である。このデータ信号処理
システムは、データ信号DSA及びタイミング信号TS
Aを出力する前置ブロック10と、データ信号DSA及
びタイミング信号TSAに対して処理を行う処理ブロッ
ク20と、その処理ブロック20における処理結果のデ
ータ信号DSB及びタイミング信号TSBを入力する後
置ブロック30とを備えている。処理ブロック20は、
データ信号DSAを処理するデータ処理回路21と、タ
イミング信号TSAをデータ信号DSAの遅れに合わせ
て遅延させるタイミング遅延回路22とを有している。
前置ブロック10と後置ブロック30との間に処理ブロ
ック20が挿入されていることにより、データ信号DS
Aは、データ処理回路21で処理に要する遅延時間分だ
け遅れてデータ信号DSBとして出力され、後置ブロッ
ク30へ入力される。このとき、データの長さ等のフォ
ーマットには変化がないものとする。同様に、データ信
号DSAに付随するタイミング信号TSAも、タイミン
グ遅延回路22より、データ処理回路21と同じ遅延時
間だけ遅延して出力される。後置ブロック30側から見
ると、データ信号DSBとタイミング信号TSBとの相
対的な時間関係は、データ信号DSAとタイミング信号
TSAとの時間関係と同じであるため、処理ブロック2
0の追加後も後置ブロック30は正常に動作する。2. Description of the Related Art In a digital signal data processing transmission system, when a new processing block is added, data is delayed before and after the added processing block. For example, when processing is performed on a data signal such as a spatial filter process on an image signal, the output of the data signal is delayed by the time required for the processing. Therefore, when a timing signal is attached to a data signal, the entire circuit does not operate normally unless the timing signal is output in accordance with the delay of the data signal. FIG. 2 is a configuration block diagram schematically showing the data signal processing system. The data signal processing system includes a data signal DSA and a timing signal TS.
A, a front block 10 for processing the data signal DSA and the timing signal TSA, and a rear block 30 for inputting the data signal DSB and the timing signal TSB of the processing result in the processing block 20. And Processing block 20
It has a data processing circuit 21 for processing the data signal DSA, and a timing delay circuit 22 for delaying the timing signal TSA in accordance with the delay of the data signal DSA.
Since the processing block 20 is inserted between the pre-block 10 and the post-block 30, the data signal DS
A is output as a data signal DSB delayed by the delay time required for processing in the data processing circuit 21 and input to the post-block 30. At this time, it is assumed that the format such as the data length does not change. Similarly, the timing signal TSA accompanying the data signal DSA is output from the timing delay circuit 22 with a delay of the same delay time as that of the data processing circuit 21. When viewed from the rear block 30, the relative time relationship between the data signal DSB and the timing signal TSB is the same as the time relationship between the data signal DSA and the timing signal TSA.
After the addition of 0, the post-block 30 operates normally.
【0003】近年では、画像処理における空間処理や時
間軸処理等の処理は、複雑化する傾向にあり、処理遅延
段数も数100〜数10000サイクルと大きくなって
いる。この様な長時間の遅延の場合、従来技術では、メ
モリを遅延回路として使用してタイミング信号を遅延し
ていた。図3は、従来のタイミング遅延回路の一例を表
す概略の構成ブロック図である。この遅延回路22は、
入力端子taから入力されるタイミング信号TSAを蓄
えるデュアルポートメモリ23と、クロックCLKに基
づきメモリ23の書き込みイネーブル信号WE及び書き
込みアドレスWADRを発生する書き込み制御ブロック
24と、その書き込みアドレスWADRと、入力端子d
から入力された遅延段数を設定する信号(以下、遅延パ
ラメータという)DLと、クロックCLKからメモリ2
3の読み出しアドレスRADRを発生させる読出し制御
ブロック25とを、備えている。尚、クロックCLK
は、入力端子cから書き込み制御ブロック24及び読み
出し制御ブロック25に入力される構成である。デュア
ルポートメモリ23は、書込みポート23aと読出しポ
ート23bとを有している。更に、この遅延回路22
は、タイミング信号TSAを遅延パラメータDLで設定
したサイクル数だけ遅延させた遅延信号TSBをメモリ
23の出力側から出力する出力端子tbを備えている。In recent years, processing such as spatial processing and time axis processing in image processing tends to be complicated, and the number of processing delay stages has increased to several hundred to several 10,000 cycles. In the case of such a long delay, in the related art, a timing signal is delayed by using a memory as a delay circuit. FIG. 3 is a schematic block diagram showing an example of a conventional timing delay circuit. This delay circuit 22
A dual-port memory 23 that stores a timing signal TSA input from an input terminal ta, a write control block 24 that generates a write enable signal WE and a write address WADR of the memory 23 based on a clock CLK, a write address WADR, and an input terminal d
(Hereinafter referred to as a delay parameter) DL for setting the number of delay stages input from the memory 2 and the clock CLK
And a read control block 25 for generating a third readings out address RADR, are provided. Note that the clock CLK
It is configured to be inputted from the input terminal c to the write control block 24 and readings <br/> out control block 25. The dual port memory 23 has a write port 23a and a read port 23b. Further, the delay circuit 22
Is provided with an output terminal tb for outputting, from the output side of the memory 23, a delay signal TSB obtained by delaying the timing signal TSA by the number of cycles set by the delay parameter DL.
【0004】図4は、図3の動作を説明するためのタイ
ムチャートであり、横軸に時間、縦軸に論理レベルがと
られている。この図を参照しつつ、図3の動作を説明す
る。入力端子taには、タイミング信号TSAがクロッ
クCLKに同期して入力される。書き込み制御ブロック
24で発生する書き込みイネーブル信号WE及び書き込
みアドレスWADRによってタイミング信号TSAの全
てのサイクルの情報がメモリ23に書き込まれる。一
方、読み出し制御ブロック25では、書き込みアドレス
WADRを遅延パラメータDLで設定したサイクル数N
だけ遅らせたメモリの読み出しアドレスRADRを発生
する。この読み出しアドレスRADRでメモリ23から
読み出しを行うことで、タイミング信号TSAをNサイ
クル遅延させた遅延信号TSBが出力端子17から出力
される。尚、上記の例では、メモリ23にはデュアルポ
ートメモリを使用しているが、シングルポートメモリや
ファースト・イン・ファースト・アウト(First In Fir
st Out)メモリ等でも同様に実現できる。FIG. 4 is a time chart for explaining the operation of FIG. 3, in which the horizontal axis represents time and the vertical axis represents a logic level. The operation of FIG. 3 will be described with reference to FIG. The timing signal TSA is input to the input terminal ta in synchronization with the clock CLK. Information of all the cycles of the timing signal TSA is written to the memory 23 by the write enable signal WE and the write address WADR generated in the write control block 24. On the other hand, in the control block 25 out read, the number of cycles was set write address WADR delay parameter DL N
To generate a read of memory only began to address RADR which is delayed only. The read Shi read out <br/> from the memory 23 at the address RADR out viewed by performing a delay signal TSB which the timing signal TSA was N cycles delay is output from the output terminal 17. In the above example, a dual-port memory is used as the memory 23. However, a single-port memory or a first-in first-out memory is used.
st Out) The same can be realized with a memory or the like.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、従来の
遅延回路においては、次のような課題があった。処理に
よる遅延時間が大きい場合、メモリ23の容量が遅延時
間に比例して増加し、回路の規模が大きくなるという問
題点があった。又、メモリ23が常に動作しているの
で、消費電力が大きいという問題があった。特に、大規
模集積回路では、データの処理回路以外に遅延回路を追
加して数千サイクルの遅延回路を実現することは、回路
の規模の点から困難であった。本発明は、これらの問題
点を解決するために、従来よりも回路規模を小さくした
遅延回路を提供するものである。However, the conventional delay circuit has the following problems. When the delay time due to the processing is large, there is a problem that the capacity of the memory 23 increases in proportion to the delay time, and the circuit scale becomes large. In addition, there is a problem that power consumption is large because the memory 23 is always operating. Particularly, in a large-scale integrated circuit, it is difficult to realize a delay circuit of thousands of cycles by adding a delay circuit in addition to a data processing circuit in terms of a circuit scale. SUMMARY OF THE INVENTION The present invention provides a delay circuit having a smaller circuit size than conventional ones in order to solve these problems.
【0006】[0006]
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の請求項1に係る発明では、遅延回路に
おいて、エッジ検出手段と、時間コード発生手段と、記
憶手段と、判定部と、再生手段とを備えている。 前記エ
ッジ検出手段は、遅延するためのディジタル入力信号を
クロックに同期して取り込み、前記ディジタル入力信号
の立ち上がりエッジを検出して立ち上がり検出信号を出
力すると共に、前記ディジタル入力信号の立ち下がりエ
ッジを検出して立ち下がり検出信号を出力するものであ
る。前記時間コード発生手段は、遅延段数を設定する遅
延パラメータ及び前記クロックを入力し、前記クロック
の数を計数してこのクロック数と前記遅延パラメータと
に基づき、前記クロック数に対応した時間コードを逐次
生成して出力するものである。前記記憶手段は、前記立
ち上がり検出信号、前記立ち下がり検出信号、及び前記
時間コードを入力し、前記立ち上がり検出信号及び前記
立ち下がり検出信号に同期して前記時間コードを保持し
て立ち上がり時間コード及び立ち下がり時間コードを出
力し、立ち上がり判定信号及び立ち下がり判定信号が入
力されると、前記保持状態がリセットされるものであ
る。 前記判定部は、前記時間コード、前記立ち上がり時
間コード、及び前記立ち下がり時間コードを入力し、前
記時間コードと前記立ち上がり時間コードとの一致 /不
一致を判定してその両者が一致するときには所定時間の
経過を示す前記立ち上がり判定信号を出力し、前記時間
コードと前記立ち下がり時間コードとの一致/不一致を
判定してその両者が一致するときには所定時間の経過を
示す前記立ち下がり判定信号を出力するものである。更
に、前記再生手段は、前記立ち上がり判定信号及び前記
立ち下がり判定信号を入力し、前記クロックに基づき前
記立ち上がりエッジ及び前記立ち下がりエッジを再生し
て、前記ディジタル入力信号を前記所定時間だけ遅延さ
せた遅延信号を出力するものである。 請求項2に係る発
明では、請求項1の遅延回路において、前記時間コード
発生手段は、一致検出信号が入力されると所定の初期値
にリセットされ、前記クロックに同期して前記所定の初
期値から計数を行って前記時間コードを出力するカウン
タと、前記遅延パラメータと前記時間コードとの一致/
不一致を判定し、その両者が一致するときには前記一致
検出信号を出力して前記カウンタに与える一致検出器
と、を有している。 請求項3に係る発明では、請求項1
の遅延回路において、前記記憶手段は、前記立ち上がり
検出信号が入力されると動作して前記クロックを計数す
る2ビットの第1のカウンタと、前記第1のカウンタの
計数値をデコードしてn個(但し、n;複数個)の第1
のデコード信号を出力する2入力n出力の第1のデコー
ダと、前記立ち上がり判定信号がそれぞれ入力されると
リセットされ、前記時間コード信号、前記立ち上がり検
出信号、及び前記各第1のデコード信号をそれぞれ入力
して各前記立ち上がり時間コードをそれぞれ出力するn
個の第1のレジスタと、前記立ち下がり検出信号が入力
されると動作して前記クロックを計数する2ビットの第
2のカウンタと、前記第2のカウンタの計数値をデコー
ドしてn個の第2のデコード信号を出力する2入力n出
力の第2のデコーダと、前記立ち下がり判定信号がそれ
ぞれ入力されるとリセットされ、前記時間コード信号、
前記立ち下がり検出信号、及び前記各第2のデコード信
号をそれぞれ入力して各前記立ち下がり時間コードをそ
れぞれ出力するn個の第2のレジスタと、を有してい
る。 請求項4に係る発明では、請求項1の遅延回路にお
いて、前記再生手段は、フリップフロップで構成してい
る。 Means for Solving the Problems] To solve the above problems
In the invention according to claim 1 of the present invention, the delay circuit
The edge detection means, the time code generation means,
Storage means, a determination unit, and a reproduction means. Said d
The edge detection means generates a digital input signal for delay.
The digital input signal is captured in synchronization with the clock.
Rising edge is detected and a rising detection signal is output.
And the falling edge of the digital input signal.
Edge detection and outputs a fall detection signal.
You. The time code generation means includes a delay for setting the number of delay stages.
Input the delay parameter and the clock, and
And the number of clocks and the delay parameter
Time code corresponding to the number of clocks
Generate and output. The storage means stores
A rising detection signal, the falling detection signal, and the
Input a time code, the rising detection signal and the
Holds the time code in synchronization with the falling detection signal.
Output rise time code and fall time code
Input the rising and falling judgment signals.
The holding state is reset when
You. The determination unit is configured to determine the time code and the rising time.
Enter the fall code and the fall time code
Serial time code match with the rise time code / not
Judgment is made and when the two match, a predetermined time
Outputting the rise determination signal indicating the elapsed time;
Match / mismatch between the code and the fall time code
Judgment and when the two match, the elapse of the predetermined time
The falling edge determination signal shown in FIG. Change
The reproducing means may include the rising determination signal and the
Input the falling judgment signal, and
Regenerate the rising edge and the falling edge
The digital input signal is delayed by the predetermined time.
And outputs the delayed signal. Claim 2
3. The delay circuit of claim 1, wherein the time code
When the coincidence detection signal is input, the generation means generates a predetermined initial value.
Reset to the predetermined initial state in synchronization with the clock.
A counter that counts from the period value and outputs the time code
Data, and the match between the delay parameter and the time code /
Judge mismatch, and when both match,
A coincidence detector that outputs a detection signal and supplies the counter to the counter
And In the invention according to claim 3, claim 1
In the delay circuit of
Operates when a detection signal is input and counts the clock.
A two-bit first counter;
The count value is decoded and n (where n is a plurality) first
First decoder with two inputs and n outputs that outputs a decoded signal of
And the rising edge determination signal is input, respectively.
Reset, the time code signal and the rise detection
Outgoing signal and the first decoded signal, respectively.
And outputs the rise time codes respectively.
First registers and the falling detection signal
When it is done, it operates and counts the clock.
2 and the count value of the second counter are decoded.
To output n second decode signals.
A second decoder of the power and the falling judgment signal
Each time the signal is reset, the time code signal is reset,
The falling detection signal and the second decoding signals;
Number and enter the fall time code
And n second registers for outputting respectively.
You. In the invention according to claim 4, the delay circuit of claim 1 has
And the reproducing means comprises a flip-flop.
You.
【0007】[0007]
【作用】請求項1〜4に係る発明によれば、以上のよう
に遅延回路を構成したので、ディジタル入力信号がエッ
ジ検出手段に入力されると、そのディジタル入力信号の
立ち上がりエッジ及び立ち下がりエッジが検出される。
一方、時間コード発生手段により、入力されたクロック
数に対応した時間コードが逐次生成される。立ち上がり
エッジ及び立ち下がりエッジが検出されたとき、その時
の時間コードが記憶手段に保持される。記憶手段に保持
された時間コードと、時間コード発生手段により逐次生
成される時間コードとの一致が、判定部で判定されて所
定時間の経過が検知されると(即ち、予め設定された遅
延段数分の時間が経過して再び同じ時間コードになった
とき)、この判定部から判定信号が出力されて再生手段
に与えられる。すると、再生手段により、立ち上がりエ
ッジ及び立ち下がりエッジが再生され、ディジタル入力
信号が所定時間だけ遅延された遅延信号が出力される。 According to the first to fourth aspects of the present invention , since the delay circuit is configured as described above, the digital input signal is
Input to the digital detection means, the digital input signal
A rising edge and a falling edge are detected.
On the other hand, the clock input by the time code generation means
Time codes corresponding to the numbers are sequentially generated. Rise
When an edge or falling edge is detected,
Is stored in the storage means. Retain in storage means
Time code and time code generation means
The match with the time code to be generated is
When the elapse of the fixed time is detected (that is, a predetermined delay).
The same time code is reached again after the number of stages
Time), a judgment signal is output from the judgment unit and the reproduction means
Given to. Then, by the playback means,
Edge and falling edge are reproduced and digital input
A delayed signal obtained by delaying the signal by a predetermined time is output.
【0008】[0008]
【実施例】図1は、本発明の実施例の遅延回路を示す概
略の構成ブロック図である。本実施例の遅延回路は、遅
延するためのディジタル入力信号であるタイミング信号
TSのエッジを検出するエッジ検出ブロック40を設
け、そのエッジ検出ブロック40でタイミング信号TS
のエッジが検出されたとき、レジスタブロック60,7
0にそのときの時間コードTCを記憶し、予め設定され
た遅延段数分の時間が経過して再び同じ時間コードTC
になったとき、エッジを再生してタイミング信号TSの
遅延信号TSDLを得ることにより、従来よりも回路規
模を小さくしたものである。即ちこの遅延回路は、遅延
対象信号であるタイミング信号TSを入力する入力端子
tiと、遅延段数を設定する遅延パラメータDLを入力
する入力端子dと、クロックCLKを入力する入力端子
cとを、有している。入力端子ti及び入力端子cは、
エッジ検出ブロック40に接続され、入力端子c及び入
力端子dは、時間コード発生ブロック50に接続されて
いる。エッジ検出ブロック40は、クロックCLKに基
づいて入力端子tiからのタイミング信号TSのエッジ
を検出し、タイミング信号TSの立ち上がりエッジを示
す立ち上がり検出信号REI、及びタイミング信号TS
の立ち下がりエッジを示す立ち下がり検出信号FEIを
生成するエッジ検出手段である。時間コード発生ブロッ
ク50は、クロックCLKに基づき遅延パラメータDL
で設定される時間コードTCを生成する時間コード発生
手段である。FIG. 1 is a schematic block diagram showing a delay circuit according to an embodiment of the present invention. Delay circuit of this embodiment, the retarded
Timing signal, which is a digital input signal to extend
The provided edge detection block 40 for detecting the TS edge timing signal TS in the edge detection block 40
Are detected, the register blocks 60, 7
The time code TC at that time is stored in 0, and after the time corresponding to the number of delay stages set in advance elapses, the same time code TC is again used.
In this case, the edge is reproduced to obtain the delay signal TSDL of the timing signal TS , thereby reducing the circuit scale as compared with the related art. That is, this delay circuit has an input terminal ti for inputting a timing signal TS as a delay target signal, an input terminal d for inputting a delay parameter DL for setting the number of delay stages, and an input terminal c for inputting a clock CLK. are doing. The input terminal ti and the input terminal c are
The input terminal c and the input terminal d are connected to the edge detection block 40, and are connected to the time code generation block 50. The edge detection block 40 detects an edge of the timing signal TS from the input terminal ti based on the clock CLK, and detects a rising detection signal REI indicating a rising edge of the timing signal TS and a timing signal TS.
Edge detecting means for generating a falling detection signal FEI indicating the falling edge of the signal. The time code generation block 50 determines the delay parameter DL based on the clock CLK.
Is a time code generating means for generating a time code TC set by the following.
【0009】エッジ検出ブロック40の出力側は、レジ
スタブロック60及びレジスタブロック70にそれぞれ
接続されている。時間コード発生ブロック50の出力側
は、レジスタブロック60及びレジスタブロック70に
接続されている。レジスタブロック60は、立ち上がり
検出信号REIに同期して時間コードTCを保持する記
憶手段であり、レジスタブロック70は、立ち下がり検
出信号FEIに同期して時間コードTCを保持する記憶
手段である。レジスタブロック60及びレジスタブロッ
ク70の各出力側は、判定部である一致判定ブロック8
0及び一致判定ブロック90にそれぞれ接続されてい
る。更に、時間コード発生ブロック50の出力側は、一
致判定ブロック80及び一致判定ブロック90にも接続
されている。一致判定ブロック80及び一致判定ブロッ
ク90の各出力側は、レジスタブロック60及びレジス
タブロック70にそれぞれ帰還接続されている。一致判
定ブロック80は、レジスタブロック60から出力され
る立ち上がり時間コードREC0〜Xと時間コードTC
との一致/不一致を検出し、更に、その検出結果でレジ
スタブロック60をリセットする接続である。一致判定
ブロック90は、レジスタブロック70から出力される
立ち下がり時間コードFEC0〜Xと時間コードTCと
の一致/不一致を検出し、更に、その検出結果でレジス
タブロック70をリセットする接続である。一致判定ブ
ロック80及び一致判定ブロック90は、JKフリップ
フロップ100の入力端子J及び入力端子Kにそれぞれ
接続されている。又、入力端子cがJKフリップフロッ
プ100に接続されている。JKフリップフロップ10
0は、一致判定ブロック80から出力される立ち上がり
判定信号REOと一致判定ブロック90から出力される
立ち下がり判定信号FEOとを入力し、クロックCLK
に基づきタイミング信号TSを遅延させた遅延信号TS
DLを出力する再生手段である。The output side of the edge detection block 40 is connected to a register block 60 and a register block 70, respectively. The output side of the time code generation block 50 is connected to the register block 60 and the register block 70. The register block 60 is a storage unit that holds the time code TC in synchronization with the rising detection signal REI, and the register block 70 is a storage unit that holds the time code TC in synchronization with the falling detection signal FEI. Each output side of the register block 60 and the register block 70 is provided with a match determination block 8 serving as a determination unit.
0 and the match determination block 90, respectively. Further, the output side of the time code generation block 50 is also connected to the match determination block 80 and the match determination block 90. Each output side of the coincidence determination block 80 and the coincidence determination block 90 is feedback-connected to the register block 60 and the register block 70, respectively. The coincidence determination block 80 includes the rising time codes REC0 to REC0 output from the register block 60 and the time code TC.
This is a connection for detecting a match / mismatch with the register block and resetting the register block 60 based on the detection result. The match determination block 90 is a connection for detecting a match / mismatch between the fall time codes FEC0 to FEC0 output from the register block 70 and the time code TC, and resetting the register block 70 based on the detection result. The match determination block 80 and the match determination block 90 are connected to the input terminals J and K of the JK flip-flop 100, respectively. The input terminal c is connected to the JK flip-flop 100. JK flip-flop 10
0 inputs the rising determination signal REO output from the matching determination block 80 and the falling determination signal FEO output from the matching determination block 90, and outputs the clock CLK
Signal TS obtained by delaying timing signal TS based on
It is a reproducing means for outputting a DL.
【0010】図5は、図1中のエッジ検出ブロック40
の一構成例を示す概略の構成ブロック図である。このエ
ッジ検出ブロック40は、遅延フリップフロップ(以
下、D−FFという)41と2入力ANDゲート42と
2入力NORゲート43とを備えている。D−FF41
は、タイミング信号TSをクロックCLKに同期して取
り込み、1サイクル遅延させて反転させた出力信号S4
1を出力する構成である。ANDゲート42の一方の入
力端子には、タイミング信号TSが入力され、他方の入
力端子には、出力信号S41が入力される構成である。
NORゲート43の一方の入力端子には、タイミング信
号TSが入力され、他方の入力端子には、出力信号S4
1が入力される構成である。ANDゲート42は、タイ
ミング信号TS及び出力信号S41を入力してタイミン
グ信号TSの立ち上がりエッジで高レベル(以下、
“H”という)になる立ち上がり検出信号REIを生成
する手段である。NORゲート43は、タイミング信号
TS及び出力信号S41を入力してタイミング信号TS
の立ち下がりエッジで“H”になる立ち下がり検出信号
FEIを生成する手段である。FIG. 5 shows an edge detection block 40 in FIG.
1 is a schematic configuration block diagram illustrating one configuration example. The edge detection block 40 includes a delay flip-flop (hereinafter, referred to as D-FF) 41, a two-input AND gate 42, and a two-input NOR gate 43. D-FF41
Is an output signal S4 which takes in the timing signal TS in synchronization with the clock CLK, delays it by one cycle, and inverts it.
1 is output. The timing signal TS is input to one input terminal of the AND gate 42, and the output signal S41 is input to the other input terminal.
The timing signal TS is input to one input terminal of the NOR gate 43, and the output signal S4 is input to the other input terminal.
1 is input. The AND gate 42 receives the timing signal TS and the output signal S41 and receives a high level signal (hereinafter, referred to as a rising edge) of the timing signal TS.
This is a means for generating a rising detection signal REI which becomes “H”. The NOR gate 43 receives the timing signal TS and the output signal S41 and receives the timing signal TS.
Is a means for generating a falling detection signal FEI which becomes "H" at the falling edge of "."
【0011】図6は、図1中の時間コード発生ブロック
50の一構成例を示す概略の構成ブロック図である。こ
の時間コード発生ブロック50は、クロックCLKに同
期して初期値“1”からカウントを行い、時間コードT
Cを生成するカウンタ51を有している。カウンタ51
は、2入力の一致検出器52の一方の入力側に接続され
ている。遅延パラメータDLは、一致検出器52の他方
の入力側に入力されるようになっている。一致検出器5
2の出力側は、カウンタ51に接続されている。一致検
出器52は、遅延パラメータDLと時間コードTCとが
一致するとき“H”を出力し、再びカウンタ51が初期
値“1”からカウントを行う手段である。そのため、カ
ウンタ51のビット幅は遅延パラメータDLで設定する
値よりも大きい値である必要がある。FIG. 6 is a schematic block diagram showing a configuration example of the time code generation block 50 in FIG. The time code generation block 50 counts from the initial value “1” in synchronization with the clock CLK, and the time code T
A counter 51 for generating C is provided. Counter 51
Is connected to one input side of a two-input coincidence detector 52. The delay parameter DL is input to the other input side of the coincidence detector 52. Match detector 5
The output side of 2 is connected to the counter 51. The coincidence detector 52 outputs “H” when the delay parameter DL and the time code TC coincide, and the counter 51 starts counting from the initial value “1” again. Therefore, the bit width of the counter 51 needs to be larger than the value set by the delay parameter DL.
【0012】図7は、図1中のレジスタブロック60の
一例を示す概略の構成ブロック図である。この構成ブロ
ック図は、遅延時間内にタイミング信号TSの立ち上が
りエッジの数が4回以内である場合を想定している。こ
のレジスタブロック60は、イネーブル入力端子ENを
有する第1のカウンタ61を備え、そのカウンタ61
は、エッジ検出ブロック40からの立ち上がり検出信号
REIがイネーブル入力端子ENから入力したとき、ク
ロックCLKに同期してカウントを行う2ビットのカウ
ンタである。カウンタ61の出力側は、2入力4出力の
第1のデコーダ62の入力側に接続されている。デコー
ダ62は、カウンタ61の出力信号S61をデコードし
てn個(例えば、4個)の第1のデコード信号SEL0
〜SEL3を生成する手段である。デコーダ62の4つ
のデコード信号SEL0〜SEL3は、n個の第1のレ
ジスタ(例えば、4個の第1のレジスタ回路)63〜6
6にそれぞれ入力されるようになっている。各レジスタ
回路63〜66は、時間コード発生ブロック50から出
力される時間コードTC、エッジ検出ブロック40から
出力される立ち上がり検出信号REI、及びデコーダ6
2から出力される各デコード信号SEL0〜SEL3を
入力して各立ち上がり時間コードREC0〜3をそれぞ
れ生成する。又、レジスタブロック70もレジスタブロ
ック60と同様に、第1のカウンタ、第2のデコーダ、
及びn個の第2のレジスタ(例えば、4個の第2のレジ
スタ回路)より構成されているが、次の点が異なってい
る。即ち、レジスタブロック60中の立ち上がり検出信
号REIが立ち下がり検出信号FEIになり、立ち上が
り検出信号REIが立ち下がり検出信号FEIになつて
いる。更に、レジスタブロック60中の立ち上がり時間
コードREC0〜3が立ち下がり時間コードFEC0〜
3になり、立ち上がり判定信号REO0〜REO3が立
ち下がり判定信号FEO0〜FEO3になっている。図
7において、R,FEI等の表示は、REI又はFEI
を表す。FIG. 7 is a schematic block diagram showing an example of the register block 60 in FIG. This configuration block diagram assumes a case where the number of rising edges of the timing signal TS is four or less within the delay time. The register block 60 includes a first counter 61 having an enable input terminal EN.
Is a 2-bit counter that counts in synchronization with the clock CLK when the rising detection signal REI from the edge detection block 40 is input from the enable input terminal EN. The output side of the counter 61 has two inputs and four outputs.
It is connected to the input side of the first decoder 62. The decoder 62 decodes the output signal S61 of the counter 61 to obtain n (for example, four) first decode signals SEL0.
To SEL3. The four decode signals SEL0 to SEL3 of the decoder 62 correspond to the n first signals.
Registers (for example, four first register circuits )
6, respectively. Each of the register circuits 63 to 66 includes a time code TC output from the time code generation block 50, a rising detection signal REI output from the edge detection block 40, and the decoder 6.
2 to generate the rise time codes REC0 to REC3, respectively. Similarly, the register block 70 has a first counter, a second decoder,
And n second registers (eg, four second registers)
) , With the following differences. That is, the rising detection signal REI in the register block 60 becomes the falling detection signal FEI, and the rising detection signal REI becomes the falling detection signal FEI. Further, the rise time codes REC0 to REC3 in the register block 60 are set to fall time codes FEC0 to FEC0.
3 and the rise determination signals REO0 to REO3 are the fall determination signals FEO0 to FEO3. In FIG. 7, R, FEI, etc. are indicated by REI or FEI.
Represents
【0013】図8は、図7中の各レジスタ回路63〜6
6の一構成例を示す概略の構成ブロック図である。各レ
ジスタ回路63〜66は、2入力ANDゲート67とD
−FF68とをそれぞれ有し、そのANDゲート67
は、立ち上がり検出信号REI又は立ち下がり検出信号
FEIと各デコード信号SEL0〜SEL3とを入力し
て出力信号S67を生成してD−FF68に供給する。
D−FF68は、出力信号S67をクロックとして入力
して時間コードTCを取り込み、立ち上がり時間コード
REC0〜3又は立ち下がり時間コードFEC0〜3を
それぞれ生成する構成である。又、D−FF68は、立
ち上がり判定信号REO0〜REO3又は立ち下がり判
定信号FEO0〜FEO3でリセットされるようになっ
ている。尚、図8において、R,FEI等の表示は、R
EI又はFEIを表す。即ち、レジスタブロック60に
含まれる回路では、頭文字がRの記号のみになる。又、
レジスタブロック70に含まれる回路では、頭文字がF
の記号のみになる。FIG. 8 shows each of the register circuits 63 to 6 in FIG.
6 is a schematic configuration block diagram showing one configuration example of FIG. Each of the register circuits 63 to 66 has a two-input AND gate 67 and a D
-FF 68 and its AND gate 67
Receives the rise detection signal REI or the fall detection signal FEI and the decode signals SEL0 to SEL3, generates an output signal S67, and supplies the output signal S67 to the D-FF 68.
The D-FF 68 receives the time code TC by inputting the output signal S67 as a clock, and generates rise time codes REC0 to REC3 or fall time codes FEC0 to FEC3. Further, the D-FF 68 is reset by a rise determination signal REO0 to REO3 or a fall determination signal FEO0 to FEO3. In FIG. 8, R, FEI and the like are indicated by R
Indicates EI or FEI. That is, in the circuit included in the register block 60, the initial character is only the symbol of R. or,
In the circuits included in the register block 70, the initials are F
Symbol only.
【0014】図9は、図1中の一致判定ブロック80の
一構成例を示す概略の構成ブロック図であり、図7と同
様に、遅延時間内のタイミング信号TSの立ち上がりエ
ッジの数が4回以内である場合を想定している。この一
致判定ブロック80は、各立ち上がり時間コードREC
0〜3と時間コードTCとが一致したとき、各一致検出
信号REO0〜3を出力する一致検出器81〜84を有
している。一致検出器81〜84の各出力側は、4入力
ORゲート85の各入力端子に接続されている。ORゲ
ート85は、一致検出信号REO0〜3を入力して立ち
上がり判定信号REOを出力する回路である。又、各一
致検出信号REO0〜3は、レジスタブロック60に帰
還されてレジスタブロック60をリセットするようにな
っている。一致判定ブロック90も一致判定ブロック8
0と同様の構成になっているが、次の点が異なってい
る。即ち、一致判定ブロック80中の立ち上がり時間コ
ードREC0〜3が立ち下がり時間コードFEC0〜3
になり、一致検出信号REO0〜3が一致検出信号FE
O0〜3になつている。更に、立ち上がり判定信号RE
Oが立ち下がり判定信号FEOになっている。図9にお
いて、R,FEI等の表示は、REI又はFEIを表
す。FIG. 9 is a schematic block diagram showing an example of the configuration of the coincidence determination block 80 in FIG. 1. As in FIG. 7, the number of rising edges of the timing signal TS within the delay time is four. It is assumed that it is within. This coincidence determination block 80 is provided for each rise time code REC.
When the time code TC coincides with the time code 0 to 3, there are coincidence detectors 81 to 84 which output respective coincidence detection signals REO <b> 0 to 3. Each output side of the coincidence detectors 81 to 84 is connected to each input terminal of a 4-input OR gate 85. The OR gate 85 is a circuit that receives the match detection signals REO0 to REO3 and outputs a rise determination signal REO. Each of the coincidence detection signals REO0-3 is fed back to the register block 60 to reset the register block 60. The match determination block 90 is also the match determination block 8
The configuration is the same as that of 0, except for the following. That is, the rise time codes REC0 to REC3 in the coincidence determination block 80 are set to fall time codes FEC0 to FEC3.
And the coincidence detection signals REO0 to REO3 become coincidence detection signals FE.
O0-3. Further, the rising determination signal RE
O is the falling determination signal FEO. In FIG. 9, indications such as R and FEI indicate REI or FEI.
【0015】図10は、図1の動作を説明するタイムチ
ャートであり、横軸に時間、縦軸に論理レベルがとられ
ている。この図を参照しつつ、図1の動作を説明する。
簡略化するため、遅延時間内には立ち上がりエッジと立
ち下がりエッジとがそれぞれ1回のみ発生するものとす
る。エッジ検出ブロック40では、タイミング信号TS
の立ち上がりエッジと立ち下がりエッジとを検出し、そ
のときに立ち上がり検出信号REI又は立ち下がり検出
信号FEIを“H”としてそれぞれ出力する。一方、時
間コード発生ブロック50では、クロックCLKを基準
に遅延パラメータDLで与えられるサイクル数Nで1周
期になる時間コードTCを作成して出力する。本実施例
では、時間コードTCは1〜Nを1周期とし、これを繰
り返す信号になる。図10では、立ち上がり検出信号R
EIが“H”のときの時間コードTCの値は“a”であ
り、この値“a”はレジスタブロック60に蓄えられ、
立ち上がり時間コードREC0〜Xとして時間コードT
Cの値“a”が出力される。同様に、立ち下がり検出信
号FEIが“H”のときの時間コードTCの値は“b”
であり、この値“b”はレジスタブロック70に蓄えら
れ、立ち下がり時間コードFEC0として時間コードT
Cの値“b”が出力される。これらの時間コード
“a”,“b”は、時間コードTCが1周するまで保持
される。FIG. 10 is a time chart for explaining the operation of FIG. 1, in which the horizontal axis represents time and the vertical axis represents a logic level. The operation of FIG. 1 will be described with reference to FIG.
For simplicity, it is assumed that a rising edge and a falling edge each occur only once within the delay time. In the edge detection block 40, the timing signal TS
, The rising edge and the falling edge are detected, and at that time, the rising edge detection signal REI or the falling edge detection signal FEI is output as “H”. On the other hand, the time code generation block 50 creates and outputs a time code TC having one cycle with the number of cycles N given by the delay parameter DL based on the clock CLK. In the present embodiment, the time code TC is a signal in which 1 to N are defined as one cycle and are repeated. In FIG. 10, the rising detection signal R
When EI is "H", the value of the time code TC is "a", and this value "a" is stored in the register block 60,
Time code T as rise time codes REC0-REC
The value "a" of C is output. Similarly, when the falling detection signal FEI is “H”, the value of the time code TC is “b”.
The value “b” is stored in the register block 70, and the time code T is used as the fall time code FEC0.
The value "b" of C is output. These time codes “a” and “b” are held until the time code TC makes one round.
【0016】ここで、図7のレジスタブロック60,7
0の動作及び図8のレジスタ回路の動作を説明する。カ
ウンタ61は、イネーブル端子ENに入力する立ち上が
り検出信号REI又は立ち下がり検出信号FEIが
“H”になったとき、カウント動作を行う。又、カウン
タ61は2ビットのカウンタであるため、0〜3の範囲
のカウント動作を繰り返す。デコーダ62は、カウンタ
61の出力信号S61のデコードを行い、デコード信号
SEL0〜SEL3のうちの1つは“H”で他は低レベ
ル(以下、“L”という)になる。初期状態として、カ
ウンタ61の出力信号を0とすると、デコード信号SE
L0〜SEL3は、SEL0が“H”になり、SEL1
〜SEL3は“L”になる。図8中のD−FF68に入
力するクロックCLKは、ANDゲート67の出力信号
S67であるため、デコーダ62のデコード信号SEL
0〜SEL3と立ち上がり検出信号REI又は立ち下が
り検出信号FEIの両方が共に“H”のとき、時間コー
ドTCをD−FF68に保持する。従って、デコード出
力SEL0が“H”になり、かつ立ち上がり検出信号R
EI又は立ち下がり検出信号FEIが“H”になると、
レジスタ回路63に、このときの時間コードTCを書き
込むことになる。又、立ち上がり検出信号REI又は立
ち下がり検出信号FEIが“H”になることにより、カ
ウンタ61はカウント動作を行い、出力信号S61は
“1”になる。よって、デコーダ62のデコード信号S
EL1が“H”になり、残りのデコード信号SEL0,
SEL2,SEL3が“L”になって待機する。再び立
ち上がり検出信号REI又は立ち下がり検出信号FEI
が“H”になると、レジスタ回路64にこのときの時間
コードTCを保持し、カウント動作を行って待機状態に
なる。カウンタ61は2ビットであるため、立ち上がり
検出信号REI又は立ち下がり検出信号FEIの“H”
の入力が4回あると、最初のレジスタ回路63に時間コ
ードTCを書き込む状態になって待機する。従って、遅
延パラメータDLで設定した遅延サイクル内に立ち上が
り検出信号REI又は立ち下がり検出信号FEIが5回
以上“H”になる場合、最初の時間コードTCを書き込
んだレジスタ回路63に、5回目に対応する時間コード
TCを上書きすることになり、最初に書き込んだ変化情
報が失われる。そのため、図7では、遅延時間内の立ち
上がり及び立ち下がりエッジの数を、それぞれ4回以内
に制限している。レジスタ回路63〜66に保持された
時間コードTCは、遅延パラメータDLで設定した一致
検出信号REO0〜3,FEO0〜3が入力する時点ま
で保持され、立ち上がり時間コードREC0〜3又は立
ち下がり時間コードFEC0〜3として出力され続け
る。遅延パラメータDLで設定した時間が経過して一致
検出信号REO0〜3,FEO0〜3が入力されると、
これらに対応した各レジスタ回路63〜66の内容がリ
セットされ、立ち上がり時間コードREC0〜3又は立
ち下がり時間コードFEC0〜3は“0”になる。Here, register blocks 60 and 7 in FIG.
0 and the operation of the register circuit of FIG. 8 will be described. The counter 61 performs a counting operation when the rising detection signal REI or the falling detection signal FEI input to the enable terminal EN becomes “H”. Further, since the counter 61 is a 2-bit counter, the counting operation in the range of 0 to 3 is repeated. The decoder 62 decodes the output signal S61 of the counter 61, and one of the decode signals SEL0 to SEL3 is at "H" and the others are at low level (hereinafter, referred to as "L"). Assuming that the output signal of the counter 61 is 0 in the initial state, the decode signal SE
In L0 to SEL3, SEL0 becomes “H” and SEL1
SEL3 becomes “L”. Since the clock CLK input to the D-FF 68 in FIG. 8 is the output signal S67 of the AND gate 67, the decode signal SEL of the decoder 62
When both 0 to SEL3 and the rising detection signal REI or the falling detection signal FEI are both "H", the time code TC is held in the D-FF 68. Therefore, the decode output SEL0 becomes “H” and the rising detection signal R
When the EI or the falling detection signal FEI becomes “H”,
The time code TC at this time is written in the register circuit 63. When the rise detection signal REI or the fall detection signal FEI becomes “H”, the counter 61 performs a count operation, and the output signal S61 becomes “1”. Therefore, the decode signal S of the decoder 62
EL1 becomes “H” and the remaining decode signals SEL0, SEL0,
SEL2 and SEL3 become "L" and wait. Again, the rise detection signal REI or the fall detection signal FEI
Becomes "H", the time code TC at this time is held in the register circuit 64, the count operation is performed, and the state becomes a standby state. Since the counter 61 has 2 bits, the rising detection signal REI or the falling detection signal FEI is set to “H”.
Is input four times, the first register circuit 63 enters a state where the time code TC is written and waits. Therefore, when the rising detection signal REI or the falling detection signal FEI becomes “H” more than five times within the delay cycle set by the delay parameter DL, the register circuit 63 in which the first time code TC is written corresponds to the fifth time. The time code TC is overwritten, and the change information written first is lost. Therefore, in FIG. 7, the number of rising edges and the number of falling edges within the delay time are each limited to four or less. The time code TC held in the register circuits 63 to 66 is held until the coincidence detection signals REO0 to FEO3 and FEO0 to FEO3 set by the delay parameter DL are input, and the rise time codes REC0 to REC3 or the fall time code FEC0 33 continue to be output. When the match detection signals REO0-3 and FEO0-3 are input after the time set by the delay parameter DL elapses,
The contents of the register circuits 63 to 66 corresponding to these are reset, and the rise time codes REC0 to REC3 or the fall time codes FEC0 to FEC3 become "0".
【0017】再び図10のタイムチャートの説明に戻
る。タイミング信号TSが最初に立ち上がってからNサ
イクル経過すると、時間コード発生ブロック50からの
時間コードTCは再び“a”という値になる。この時、
立ち上がり時間コードREC0と時間コードTCとは一
致するので、一致判定ブロック80の立ち上がり判定信
号REOは“H”となる。同様に、タイミング信号TS
が最初に立ち下がってからNサイクル経過すると、時間
コード発生ブロック50からの時間コードTCは再び
“b”という値になる。この時、立ち下がり時間コード
FEC0と時間コードTCとは一致するので、一致判定
ブロック90の立ち下がり判定信号FEOは“H”とな
る。従って、立ち上がり判定信号REO及び立ち下がり
判定信号FEOは、立ち上がり検出信号REI及び立ち
下がり検出信号FEIからそれぞれNサイクル遅れた信
号になる。又、立ち上がり判定信号REOと立ち下がり
判定信号FEOとが出力された時点で、レジスタブロッ
ク60,70がリセットされて立ち上がり時間コードR
EC0及び立ち下がり時間コードFEC0が“0”にな
り、次の立ち上がり検出信号REI及び立ち下がり検出
信号FEIの入力に備える。Returning to the description of the time chart of FIG. When N cycles elapse after the timing signal TS first rises, the time code TC from the time code generation block 50 takes the value "a" again. At this time,
Since the rise time code REC0 and the time code TC match, the rise determination signal REO of the match determination block 80 becomes “H”. Similarly, the timing signal TS
When N cycles have passed since the first fall, the time code TC from the time code generation block 50 takes on the value "b" again. At this time, since the fall time code FEC0 and the time code TC match, the fall determination signal FEO of the match determination block 90 becomes “H”. Therefore, the rising determination signal REO and the falling determination signal FEO are signals delayed by N cycles from the rising detection signal REI and the falling detection signal FEI, respectively. When the rise determination signal REO and the fall determination signal FEO are output, the register blocks 60 and 70 are reset and the rise time code R
EC0 and the fall time code FEC0 become "0" to prepare for the input of the next rise detection signal REI and fall detection signal FEI.
【0018】次に、立ち上がり判定信号REOと立ち下
がり判定信号FEOとをJKフリップフロップ100の
入力端子J,Kにそれぞれ入力することにより、タイミ
ング信号TSを(N+1)サイクル遅延させた遅延信号
TSDLを得て出力端子tdから出力する。この構成で
は、(遅延パラメータDLで設定したサイクル数+1)
サイクルの遅延が発生する。タイミング信号TSをNサ
イクル遅延させる場合は、入力端子dに与える遅延パラ
メータDLを(N−1)サイクルにすればよい。図11
は、図1に示す本実施例の遅延回路と図3に示す従来の
遅延回路との回路規模を比較した結果を示す相関図であ
り、横軸に遅延段数、縦軸に回路規模がとられている。
図3に示す従来の回路では、遅延時間内の信号のエッジ
の数は、最大で遅延段数と同一になる。例えば、遅延段
数が64(=26 )のとき、エッジの数も64(=
26 )になる。遅延段数が増加し、かつエッジの数が減
少するほど、従来技術よりも本実施例の方が回路の規模
が小さくなる。本実施例では、遅延段数の増加に対して
回路の規模の増加は従来技術よりも緩やかであるが、従
来技術では勾配が急になり、エッジの数と遅延段数の割
合が約1/256になる点Fを境界にして、本実施例の
方が回路規模が小さくなる。又、本実施例では、回路規
模は遅延段数よりもエッジの数に依存する。Next, by inputting the rise determination signal REO and the fall determination signal FEO to the input terminals J and K of the JK flip-flop 100, respectively, the delay signal TSDL obtained by delaying the timing signal TS by (N + 1) cycles is obtained. And output from the output terminal td. In this configuration, (the number of cycles set by the delay parameter DL + 1)
A cycle delay occurs. When delaying the timing signal TS by N cycles, the delay parameter DL given to the input terminal d may be set to (N-1) cycles. FIG.
FIG. 4 is a correlation diagram showing the result of comparing the circuit scales of the delay circuit of the present embodiment shown in FIG. 1 and the conventional delay circuit shown in FIG. 3, where the horizontal axis indicates the number of delay stages and the vertical axis indicates the circuit scale. ing.
In the conventional circuit shown in FIG. 3, the number of signal edges within the delay time is the same as the maximum number of delay stages. For example, when the number of delay stages is 64 (= 2 6 ), the number of edges is also 64 (=
26 ). As the number of delay stages increases and the number of edges decreases, the circuit scale of the present embodiment is smaller than that of the related art. In this embodiment , the increase in the scale of the circuit is more gradual than the increase in the number of delay stages compared to the prior art. With the point F as a boundary, the present embodiment has a smaller circuit scale. Further, in this embodiment , the circuit scale depends on the number of edges rather than the number of delay stages.
【0019】以上のように、本実施例では、遅延段数が
増加し、かつエッジの数が減少するほど、従来技術より
も本実施例の方が回路の規模が小さくなる。更に、本実
施例では、遅延段数の増加に対して回路の規模の増加は
従来技術に比べて緩やかであり、エッジの数と遅延段数
の割合が約1/256になる点を境界にして、本実施例
の方が回路の規模が小さくできる。又、本実施例では、
回路規模は遅延段数よりエッジの数に依存する。特に画
像信号を扱う場合、タイミング信号の変化の割合は1ラ
インに1回、例えば、858サイクルで1回という単位
になることが多い。従って、数ラインの遅延回路では、
遅延時間に比べてエッジの数は数千分の一になり、エッ
ジの入力情報のみを記憶することにより、従来のよう
に、入力された全ての情報を記憶する場合よりも少ない
記憶容量で入力信号を蓄えることができる。更に、本実
施例では、入力されるタイミング信号TSの立ち上がり
エッジと立ち下がりエッジをエッジ検出ブロック40で
検出し、時間コード発生ブロック50から出力される時
間コードTC(即ち、それぞれのエッジにおける時間情
報)をレジスタブロック60,70に保持するようにし
ている。そのため、遅延時間中に複数のエッジがある場
合でも、それぞれのエッジの時間情報である時間コード
TCがレジスタブロック60,70に保持されるので、
入力された元のタイミング信号TCと同じ波形で遅延信
号TSDLを生成することができる。尚、本発明は、上
記実施例に限定されず種々の変形が可能である。その変
形例としては、例えば次のようなものがある。図7に示
すレジスタブロック60,70及び図9に示す一致判定
ブロック80,90の構成例では、遅延時間内にタイミ
ング信号TSの立ち上がりエッジと立ち下がりエッジが
4回以下の場合を想定している。仮に、エッジが1回の
みの場合、図7中のカウンタ61、デコーダ62、及び
レジスタ回路63〜66内のANDゲート67は不要に
なる。逆に、エッジの数が多い場合、カウンタ61のビ
ット数やレジスタ回路63〜66の数を増加することに
より対応できる。又、図9では、一致検出器81〜84
の数やORゲート85の入力数を変化させることにより
対応できる。As described above, in this embodiment, as the number of delay stages increases and the number of edges decreases, the circuit scale of this embodiment becomes smaller than that of the prior art. Furthermore, in the present embodiment, the increase in the circuit scale with respect to the increase in the number of delay stages is more gradual than in the prior art, and the boundary between the point where the ratio of the number of edges to the number of delay stages becomes approximately 1/256 is defined as In this embodiment, the circuit size can be reduced. Also, in this embodiment,
The circuit scale depends on the number of edges rather than the number of delay stages. In particular, when dealing with an image signal, the rate of change of the timing signal is often once per line, for example, once per 858 cycles. Therefore, in a delay circuit of several lines,
The number of edges is reduced to several thousandths compared to the delay time, and by storing only the input information of the edges, the input can be performed with a smaller storage capacity than in the conventional case where all the input information is stored. The signal can be stored. Furthermore, the real
In the embodiment, the rising of the input timing signal TS
Edge and falling edge are detected by the edge detection block 40.
When detected and output from the time code generation block 50
The intercode TC (ie, the time information at each edge)
Information) in the register blocks 60 and 70.
ing. Therefore, when there are multiple edges during the delay time,
Even if the time code is the time information of each edge
Since TC is held in the register blocks 60 and 70,
Delay signal with the same waveform as the original timing signal TC
No. TSDL can be generated. The present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications. In the configuration examples of the register blocks 60 and 70 shown in FIG. 7 and the match determination blocks 80 and 90 shown in FIG. 9, it is assumed that the rising edge and the falling edge of the timing signal TS are four or less within the delay time. . If there is only one edge, the counter 61, the decoder 62, and the AND gate 67 in the register circuits 63 to 66 in FIG. Conversely, when the number of edges is large, it can be dealt with by increasing the number of bits of the counter 61 and the number of register circuits 63 to 66. In FIG. 9, the coincidence detectors 81 to 84 are used.
And the number of inputs of the OR gate 85 can be changed.
【0020】[0020]
【発明の効果】以上詳細に説明したように、請求項1〜
4に係る発明によれば、ディジタル入力信号の立ち上が
りエッジ及び立ち下がりエッジをエッジ検出手段で検出
し、そのときの時間情報である時間コードを記憶手段に
保持し、予め設定された遅延段数分の時間が経過して再
び同じ時間コードになったとき、再生手段で立ち上がり
エッジ及び立ち下がりエッジを再生してディジタル入力
信号の遅延信号を出力するようにしたので、従来の遅延
回路と比較して小さい規模で遅延回路を実現でき、しか
も従来のようなメモリを使用しないので、消費電力も少
ない。特に、大規模集積回路上にデータの処理回路に追
加して数千サイクルの処理に対応するメモリで遅延回路
を構成することは、回路の規模及びコストの点から不利
であったが、本発明では容易に実現できる。しかも、本
発明では、ディジタル入力信号の立ち上がりエッジと立
ち下がりエッジをエッジ検出手段で検出し、時間コード
発生手段から出力される時間コード(即ち、それぞれの
エッジにおける時間情報)を記憶手段に保持するように
している。そのため、遅延時間中に複数のエッジがある
場合でも、それぞれのエッジの時間情報である時間コー
ドが記憶手段に保持されるので、元のディジタル入力信
号と同じ波形で遅延信号を生成することができる。 As described in detail above, claims 1 to 5
According to the fourth aspect, the rising of the digital input signal is
Edge and falling edge are detected by edge detection means
And store the time code, which is the time information at that time, in the storage means.
Hold, and after the time corresponding to the preset number of delay stages elapses,
And when the same time code is reached,
Digital input by reproducing edge and falling edge
The signal delay signal is output, so the conventional delay
The delay circuit can be realized on a smaller scale than the circuit ,
Also does not use a conventional memory, so that it consumes less power. In particular, it is disadvantageous in terms of circuit size and cost to configure a delay circuit with a memory corresponding to the processing of thousands of cycles in addition to a data processing circuit on a large-scale integrated circuit. Then it can be easily realized. And the book
According to the invention, the rising edge of the digital input signal is
The falling edge is detected by the edge detection means and the time code
The time code output from the generator (ie, each
Time information at the edge) in the storage means
are doing. Therefore, there are multiple edges during the delay time
Even if the time code is the time information of each edge,
The digital input signal is stored in the storage means.
A delayed signal can be generated with the same waveform as the signal.
【図1】本発明の実施例を示す遅延回路の概略の構成ブ
ロック図である。FIG. 1 is a schematic configuration block diagram of a delay circuit showing an embodiment of the present invention.
【図2】データ信号処理システムの概略の構成ブロック
図である。FIG. 2 is a schematic block diagram of a data signal processing system.
【図3】従来のタイミング遅延回路の概略の構成ブロッ
ク図である。FIG. 3 is a schematic block diagram of a conventional timing delay circuit.
【図4】図3の動作を説明するためのタイムチャートで
ある。FIG. 4 is a time chart for explaining the operation of FIG. 3;
【図5】図1中のエッジ検出ブロックの概略の構成ブロ
ック図である。FIG. 5 is a schematic configuration block diagram of an edge detection block in FIG. 1;
【図6】図1中の時間コード発生ブロックの概略の構成
ブロック図である。FIG. 6 is a schematic configuration block diagram of a time code generation block in FIG. 1;
【図7】図1中のレジスタブロックの概略の構成ブロッ
ク図である。FIG. 7 is a schematic configuration block diagram of a register block in FIG. 1;
【図8】図7中のレジスタ回路の概略の構成ブロック図
である。8 is a schematic configuration block diagram of a register circuit in FIG. 7;
【図9】図1中の一致判定ブロックの概略の構成ブロッ
ク図である。FIG. 9 is a schematic configuration block diagram of a match determination block in FIG. 1;
【図10】図1の動作を説明するためのタイムチャート
である。FIG. 10 is a time chart for explaining the operation of FIG. 1;
【図11】図1の遅延回路と図3の遅延回路との回路規
模を比較する相関図である。11 is a correlation diagram comparing the circuit scales of the delay circuit of FIG. 1 and the delay circuit of FIG. 3;
40 エッジ検出ブ
ロック 50 時間コード発
生ブロック 60,70 レジスタブロ
ック 80,90 一致判定ブロ
ック 100 JKフリップ
フロップ40 edge detection block 50 time code generation block 60,70 register block 80,90 coincidence determination block 100 JK flip-flop
Claims (4)
ロックに同期して取り込み、前記ディジタル入力信号の
立ち上がりエッジを検出して立ち上がり検出信号を出力
すると共に、前記ディジタル入力信号の立ち下がりエッ
ジを検出して立ち下がり検出信号を出力するエッジ検出
手段と、 遅延段数を設定する遅延パラメータ及び前記クロックを
入力し、前記クロックの数を計数してこのクロック数と
前記遅延パラメータとに基づき、前記クロック数に対応
した時間コードを逐次生成して出力する時間コード発生
手段と、 前記立ち上がり検出信号、前記立ち下がり検出信号、及
び前記時間コードを入力し、前記立ち上がり検出信号及
び前記立ち下がり検出信号に同期して前記時間コードを
保持して立ち上がり時間コード及び立ち下がり時間コー
ドを出力し、立ち上がり判定信号及び立ち下がり判定信
号が入力されると、前記保持状態がリセットされる記憶
手段と、 前記時間コード、前記立ち上がり時間コード、及び前記
立ち下がり時間コードを入力し、前記時間コードと前記
立ち上がり時間コードとの一致/不一致を判定してその
両者が一致するときには所定時間の経過を示す前記立ち
上がり判定信号を出力し、前記時間コードと前記立ち下
がり時間コードとの一致/不一致を判定してその両者が
一致するときには所定時間の経過を示す前記立ち下がり
判定信号を出力する判定部と、 前記立ち上がり判定信号及び前記立ち下がり判定信号を
入力し、前記クロックに基づき前記立ち上がりエッジ及
び前記立ち下がりエッジを再生して、前記ディジタル入
力信号を前記所定時間だけ遅延させた遅延信号を出力す
る再生手段と、 を備えたことを特徴とする遅延回路。 1. A digital input signal for delaying
Captures in synchronization with lock
Detect rising edge and output rising detection signal
The falling edge of the digital input signal.
Edge detection that detects edge and outputs falling detection signal
Means, a delay parameter for setting the number of delay stages, and the clock.
Input, count the number of clocks, and
Corresponds to the number of clocks based on the delay parameter
Time code generation that sequentially generates and outputs the time code
Means, the rise detection signal, the fall detection signal, and
And the time code.
And the time code in synchronization with the falling detection signal.
Hold the rise time code and fall time code
Output, and the rise judgment signal and the fall judgment signal are output.
When the signal is input, the storage state is reset.
Means, the time code, the rise time code, and
Enter the fall time code, and enter the time code and the
Judgment of match / mismatch with rise time code
When they match, the above-mentioned stand indicating the lapse of a predetermined time has elapsed.
Outputs the rise judgment signal, and the time code and the fall
Judgment of coincidence / non-coincidence with the time code
When coincident, the falling indicating the lapse of a predetermined time
A determination unit that outputs a determination signal, the rising determination signal and the falling determination signal
The rising edge and the
And the falling edge, and
Output a delay signal obtained by delaying the force signal by the predetermined time.
And a reproducing means .
れ、前記クロックに同期して前記所定の初期値から計数
を行って前記時間コードを出力するカウンタと、 前記遅延パラメータと前記時間コードとの一致/不一致
を判定し、その両者が一致するときには前記一致検出信
号を出力して前記カウンタに与える一致検出器と、 を有することを特徴とする請求項1記載の遅延回路。 2. The time code generation means resets to a predetermined initial value when a coincidence detection signal is input.
Counting from the predetermined initial value in synchronization with the clock.
And a counter for outputting the time code, and matching / mismatch between the delay parameter and the time code
And when they match, the match detection signal
2. A delay circuit according to claim 1 , further comprising: a coincidence detector for outputting a signal to the counter .
ロックを計数する2ビットの第1のカウンタと、 前記第1のカウンタの計数値をデコードしてn個(但
し、n;複数個)の第1のデコード信号を出力する2入
力n出力の第1のデコーダと、 前記立ち上がり判定信号がそれぞれ入力されるとリセッ
トされ、前記時間コード信号、前記立ち上がり検出信
号、及び前記各第1のデコード信号をそれぞれ入力して
各前記立ち上がり時間コードをそれぞれ出力するn個の
第1のレジスタと、 前記立ち下がり検出信号が入力されると動作して前記ク
ロックを計数する2ビットの第2のカウンタと、 前記第2のカウンタの計数値をデコードしてn個の第2
のデコード信号を出力する2入力n出力の第2のデコー
ダと、 前記立ち下がり判定信号がそれぞれ入力されるとリセッ
トされ、前記時間コード信号、前記立ち下がり検出信
号、及び前記各第2のデコード信号をそれぞれ入力して
各前記立ち下がり時間コードをそれぞれ出力するn個の
第2のレジスタと、 を有することを特徴とする請求項1記載の遅延回路。 3. The storage means operates when the rising detection signal is input and operates when the rising edge detection signal is input.
A 2-bit first counter for counting locks, and decoding the count value of the first counter to n (where
And a plurality of (n; plural) output first decode signals.
The first decoder having a power n output and the rising edge determination signal are respectively reset to be reset.
The time code signal and the rising edge detection signal.
And the first decode signal, respectively.
N output of each of the rise time codes
The first register operates when the falling detection signal is input, and operates when the falling edge detection signal is input.
A 2-bit second counter for counting locks, and n second second counters for decoding the count value of the second counter.
2 input / n output second decoder that outputs a decoded signal of
And the falling judgment signal are reset, respectively.
The time code signal and the falling detection signal.
And the second decode signal, respectively.
N output of each of the fall time codes
2. The delay circuit according to claim 1 , further comprising a second register .
成したことを特徴とする請求項1記載の遅延回路。 4. The reproducing means comprises a flip-flop.
2. The delay circuit according to claim 1, wherein the delay circuit is implemented.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04281394A JP3345501B2 (en) | 1994-03-14 | 1994-03-14 | Delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP04281394A JP3345501B2 (en) | 1994-03-14 | 1994-03-14 | Delay circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07254849A JPH07254849A (en) | 1995-10-03 |
JP3345501B2 true JP3345501B2 (en) | 2002-11-18 |
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Application Number | Title | Priority Date | Filing Date |
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